本発明はパワーMOSFETを出力段にソースフォロア形態で用いた半導体装置に係り、特に誘導性負荷を高速駆動するハイサイドスイッチ用に好適な半導体装置に関する。
この種のハイサイドスイッチ用の回路については、例えば米国特許第4,928,053号(特許文献1参照)に開示された構成が知られている。この従来のハイサイドスイッチ回路(ソースフォロア回路)の要部の構成を図11に示す。図11において、参照符号70はパワーMOSFETを示し、パワーMOSFET70のドレインは電源端子VDDに接続されると共にソースは出力端子OUTを介して誘導性負荷71に接続されている。パワーMOSFET70のゲートとソース間には、パワーMOSFET70を遮断するためのNチャネルMOSFET72のドレインとソースが各々接続され、このNチャネルMOSFET72のゲートは回路のグランドに接続されている。また、PチャネルMOSFET75のドレインとゲートは、それぞれパワーMOSFET70のゲートと回路のグランドに接続されている。電源端子VDDとパワーMOSFET70のゲートとの間には、パワーMOSFET70を遮断したときの出力端子OUTの電圧の最小値を決めるクランプダイオード74と、逆方向電圧による電流阻止用ダイオード73との直列回路が接続される。
このように構成されるハイサイドスイッチ回路は、次のように動作する。
PチャネルMOSFET75のソースの電位VSを低電位から高電位にすることによりPチャネルMOSFET75がオンしてパワーMOSFET70のゲートが駆動されてパワーMOSFET70が導通し、電源端子VDDからパワーMOSFET70のドレイン・ソースを介して誘導性負荷71に電流が供給される。
一方、PチャネルMOSFET75のソースの電位VSを高電位から低電位にして、PチャネルMOSFET75に内蔵する寄生ダイオード(破線で示す)を順バイアスさせることにより、パワーMOSFET70のゲートから電荷が引き抜かれてパワーMOSFET70が遮断状態となる。パワーMOSFET70を遮断させると、誘導性負荷71に逆起電圧が発生してパワーMOSFET70のソース(出力端子OUT)はグランド電位以下に下がり、パワーMOSFET70のソースが負電圧になった後は、NチャネルMOSFET72がオンすることにより、パワーMOSFET70を遮断させ続ける。その後、クランプダイオード74で決まる負の出力電圧値(以下、これを負出力維持電圧と称する)となると、パワーMOSFET70はオンして出力電圧の低下は止まる。こうして負荷電流が遮断するまで、誘導性負荷71に蓄積されていたエネルギが放出され続ける。ここで、誘導性負荷71に供給する電流を高速に遮断するためには、出力電圧をできるだけグランド電圧より下げるようにする必要がある。
PCIM’88のプロシーディングズ、第32〜40頁(PCIM'88 PROCEEDINGS, pp.32-40)
しかしながら、前述した従来の回路構成によれば、出力電圧の下限値はNチャネルMOSFET72のゲート・ソース間耐圧(通常は20V程度)により制限される。さらに、電源としてバッテリを使用する場合にはバッテリの充電レベルにより電源電圧変動(5V程度)があるため、従来の回路構成ではこのマージンを見込む必要があり、負出力維持電圧は−15V程度が限界であった。このため、誘導性負荷の遮断速度を高速化することは難しいという問題があった。
また、従来の回路構成では、PチャネルMOSFET75のゲートはグランドと接続され、ドレインはパワーMOSFETのゲートと接続されているためパワーMOSFETのゲートとグランド間に印加する電圧(バッテリ電圧+8V程度)を、PチャネルMOSFET75のゲート・ソース間耐圧より低くする必要がある。このため、例えば24Vのような電圧が高いバッテリを用いる場合には使用できないという問題があった。
さらに、従来のハイサイドスイッチ回路においては、バッテリが誤って逆接続された場合にパワーMOSFETを駆動する制御回路に過電流が流れた場合に対する対策がなされていなかった。
また、本発明の他の目的は、24V以上の高い電圧のバッテリを用いることが可能なハイサイドスイッチ用の半導体装置を提供することにある。さらに、本発明の他の目的は、バッテリを誤って逆接続した場合にも破壊することがないハイサイドスイッチ用の半導体装置を提供することにある。
上記目的を達成するために、本発明に係る半導体装置は、例えば図1に示すように、ドレインが電源端子31に接続されると共にソースが出力端子33に接続されたパワーMOSFET1と、パワーMOSFET1のゲートと制御回路用グランドすなわちグランドライン34との間に配置されて入力端子32の電圧に基づいてパワーMOSFET1をオフする第1のMOSFETすなわちMOSFET2と、パワーMOSFET1のゲートと前記出力端子33との間に配置されて前記入力端子32の電圧に基づいてパワーMOSFET1をオフする第2のMOSFETすなわちMOSFET3と、パワーMOSFET1のゲートに接続されて前記入力端子32の電圧に基づいてパワーMOSFET1をオンするゲート充電回路すなわち昇圧回路19と、から少なくとも構成されることを特徴とするものである。
前記半導体装置において、前記パワーMOSFETのゲートと制御回路用グランドとの間に、前記第1のMOSFETのドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止するためのダイオード、すなわち図1に示すようにダイオード8を接続配置すれば好適である。
また、前記第2のMOSFETをオンする第3のMOSFET、すなわち図1に示すようにMOSFET4と、前記MOSFET3のゲート・ソース間に接続されて前記MOSFET3をオフするための抵抗17とを更に設ければ好適である。
また、前記第2のMOSFETをオンする第3のMOSFETと、前記第2のMOSFETのゲートとソースの間に接続されて前記第2のMOSFETをオフするための第4のMOSFET、すなわち図4に示すようにMOSFET23を前記抵抗17の代わりに設けてもよい。
更に、電源電圧から所定の定電圧を得る定電圧電源、例えば図3に示すように電圧レギュレータ20を設け、該電圧レギュレータ20と前記MOSFET3のゲートとの間に、前記MOSFET4と、MOSFET4のドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止するダイオード9との直列回路を設けることができる。
また、前記パワーMOSFETのゲートと、電源端子及び/又は定電圧電源との間に、クランプ用ダイオード、例えば図1或いは図4に示すように、クランプ用ダイオード13及び/又は14を更に設ければ好適である。
また、前記パワーMOSFETのゲートと電源端子との間に接続した第1のダイオードと第5のMOSFETの直列回路、例えば図5に示すように、ダイオード12とMOSFET6の直列回路を設け、MOSFET6のゲートとソースとの間に抵抗18を設け、前記パワーMOSFET1のゲートから前記のMOSFET6のゲートを経由して前記電源端子31に至る間に第2のクランプ用ダイオードすなわちダイオード13を設け、電源端子31に印加される電源電圧から所定の定電圧を得る定電圧電源すなわち電圧レギュレータ20を設け、前記パワーMOSFET1のゲートから前記MOSFET6のゲートを経由して前記電圧レギュレータ20に至る間に第3のクランプ用ダイオードすなわちダイオード14を設けてもよい。
この場合、前記第5のMOSFETのゲートとソースとの間に設けた抵抗すなわち抵抗18の代わりに、ドレインとゲートをダイオード接続した第6のMOSFET、すなわち図6に示すように、MOSFET28を前記MOSFET6のゲートとソースとの間に設けることができる。
また、前記パワーMOSFETのゲートと前記第1のMOSFETとの間にゲートが出力端子に接続された第7のMOSFET、すなわち図7に示すように、MOSFET5を更に設けてもよい。
更に、ドレインをグランド端子に接続し、ソースとボディを前記制御回路用グランドに接続し、ゲートを前記電源端子もしくはこの電源端子と同極性の電圧を有する部分に接続した第8のMOSFET、すなわち図8で言えばMOSFET7を接続すれば好適である。
また、本発明に係る半導体装置は、第1導電型の同一半導体基板、例えば図9に示すように、半導体基板101上に縦型パワーMOSFET1と該パワーMOSFET1のゲートを制御する制御回路とを少なくとも有する半導体装置であって、前記パワーMOSFET1の領域は、基板101側から順に、第1導電型すなわちN型の第1半導体層と該第1半導体層よりも低濃度の第1導電型の第2半導体層すなわちN型エピタキシャル層105aとを有すると共にパワーMOSFET領域の周辺部に表面から前記第1半導体層まで達する前記第2半導体層より高濃度の第1導電型の第3半導体層すなわち高濃度N型半導体領域107aを有し、前記制御回路領域は、基板側101から順に、第2導電型の第4半導体層すなわちP型エピタキシャル層103a,103bと第1導電型の前記第2半導体層105b〜105dとを有すると共に、この第2半導体層を島状に分離して複数の島状領域105b〜105dを構成するために、表面からP型エピタキシャル層に達するこのP型エピタキシャル層より高濃度の第2導電型の第5半導体層すなわち高濃度P型拡散層108a,108bを有する半導体装置において、少なくとも1つの前記島状領域を他の島状領域とから分離するように、表面から前記半導体基板101まで達する前記N型エピタキシャル層より高濃度の第1導電型の第6半導体層、すなわち図9の場合、高濃度N型半導体領域107aと高濃度N型埋込み層102aと104aとからなる半導体層を設けたことを特徴とする。
この場合、前記第4半導体層の所要部分の表面に、前記第2半導体層より高濃度の第1導電型の第7半導体層、すなわち図9に示すように高濃度N型埋込み層104b〜104d、を設けてもよい。
また、前記第1半導体層は、前記半導体基板に前記第4半導体層形成前に設けた第1導電型の不純物のわき上がり層、すなわち図9に示すように高濃度N型埋込み層102aと、高濃度N型埋込み層104aとから構成すれば好適である。
また、前記第6半導体層は、前記わき上がり層、すなわち図9に示すように高濃度N型埋込み層102aと、高濃度N型埋込み層104aと、高濃度N型半導体領域107aとから構成することができる。
更に、前記制御回路領域の第6半導体層、すなわち図9に示すように、高濃度N型埋込み層102a,104a及び高濃度N型領域107aにより分離された少なくとも1つの島状領域のP型エピタキシャル層103aと高濃度P型拡散層108aをパワーMOSFET領域に形成したパワーMOSFET1のソース電位に電気的に接続し、第6半導体層により分離された他の少なくとも1つの島状領域のP型エピタキシャル層103bと高濃度P型拡散層108bを制御回路のグランドに電気的に接続すれば好適である。
また、前記第6半導体層により分離された他の少なくとも1つの島状領域であって、前記第4半導体層と第5半導体層が制御回路のグランドに接続された島状領域に、ドレインが外部電源の接続されるグランド端子、すなわち図8で言えばグランド端子30、に電気的に接続され、ソースとボディが前記制御回路のグランド、すなわち図8で言えばグランドライン34であって図10の島状領域で言えば制御回路のグランドに接続されるP型エピタキシャル層103bと高濃度P型拡散層108bに電気的に接続に接続され、ゲートが外部電源の接続される電源端子すなわち図8で言えば電源端子31もしくはこの電源端子と同極性の電圧を有する部分に接続されるMOSFET7を設ければ好適である。
前述した実施例から明らかなように、本発明によれば、パワーMOSFETのゲートと制御回路用グランド間に接続され、パワーMOSFETのゲート電圧がグランド電圧以上でパワーMOSFETの遮断動作をする第1のMOSFETと、パワーMOSFETのゲートと出力端子間に接続され、パワーMOSFETのゲート電圧が電源電圧以下で遮断動作をし、出力端子電圧が負電圧になっても遮断動作をする第2のMOSFETとを用いることにより、誘導性負荷を駆動するパワーMOSFETを高速に遮断することができる。
また、パワーMOSFETのゲート電圧が前記第1および第2のMOSFETのゲート耐圧により制限されない回路構成であるため、第1および第2のMOSFETに60V以上の高耐圧MOSFETを使用できる結果、バッテリ電圧も24V以上の高い電圧を使用することができる。
更に、制御回路用グランドとグランド端子との間に設けた第8のMOSFETが、バッテリが逆接続された場合にオフ状態となり、制御回路用グランドとグランド端子とを切り離すので、制御回路用グランドと電源端子間に存在する寄生ダイオードが動作せず半導体装置の破壊を防止できる。
本発明に係る半導体装置によれば、誘導性負荷を駆動するパワーMOSFETのゲートと制御回路用グランドとの間に配置された第1のMOSFETは、パワーMOSFETのゲート電圧がグランド端子よりも高い電圧でパワーMOSFETの遮断動作を行い、パワーMOSFETのゲートと出力端子との間に配置された第2のMOSFETは、前記第1のMOSFETによりパワーMOSFETがオフしてパワーMOSFETのゲート電圧が電源電圧に近い電圧となってからパワーMOSFETの遮断動作を行うと共に出力端子がグランド端子の電圧以下の負電圧になってもパワーMOSFETの遮断動作を行い、パワーMOSFETをオンするゲート充電回路は、入力電圧を電源電圧以上に昇圧してパワーMOSFETのゲートを駆動する。
また、パワーMOSFETのゲートと制御回路用グランドとの間に、第1のMOSFETのドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止するために設けたダイオードにより、パワーMOSFETのゲート電圧がグランド電圧以下すなわち負電圧となるのを可能にする。ここで、パワーMOSFETのゲート電圧の上限を制限するのは第1のMOSFETのドレイン・ソース間耐圧であるが、高耐圧の縦型MOSFETを使用する場合には60V以上の耐圧が容易に得られるため24V以上のバッテリを使用することが可能となる。
また、第3のMOSFETのオンにより第2のMOSFETをオンし、第3のMOSFETのオフにより第2のMOSFETをオフし、第2のMOSFETのゲート・ソース間に接続された抵抗により第2のMOSFETをオフする際のゲート電荷を放電させるようにした。これにより、第2のMOSFETのゲート電圧はグランド電圧より下げられるため、負出力維持電圧の絶対値は第2のMOSFETのゲート・ソース間耐圧により制限されない大きな値にできる。このため、誘導性負荷の遮断速度を高速化できる。ここで、第2のMOSFETを遮断する際の上記抵抗の代わりに、第4のMOSFETを第2のMOSFETのゲートとソースの間に接続して用いることもできる。
また、定電圧電源は電源電圧から所定の定電圧が得られ、この定電圧電源と第2のMOSFETのゲートとの間に設けたダイオードは第3のMOSFETのドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止する。
また、パワーMOSFETのゲートと電源端子との間に設けたクランプ用ダイオードは負出力維持電圧を決定すると共に、バッテリ電圧が規格以上に増加した場合にパワーMOSFETのドレイン・ソース間に高電圧が印加されることを防止する。
また、パワーMOSFETのゲートと定電圧電源との間に設けたクランプ用ダイオードは負出力維持電圧を決定するが、定電圧電源と接続したことにより、電源端子に接続されるバッテリの電圧変化に起因する誘導性負荷の遮断速度の変動を防止できる。
また、前記パワーMOSFETのゲートと電源端子との間に接続した第1のダイオードと第5のMOSFETの直列回路の第1のダイオードは、前記ゲート充電回路すなわち昇圧回路により電源電圧よりもゲート電位が高くなることを可能にし、第5のMOSFETは負出力維持電圧を保つための電流を供給する。第5のMOSFETのゲート・ソース間に設けた抵抗は、出力端子電圧が負出力維持電圧よりも高いときに第5のMOSFETをオフするように動作する。第2のクランプ用ダイオードは、パワーMOSFETのゲートと電源端子との間に設けた前記クランプ用ダイオードと同様に、負出力維持電圧を決定すると共に、バッテリ電圧が規格以上に増加した場合にパワーMOSFETのドレイン・ソース間に高電圧が印加されることを防止する。第3のクランプ用ダイオードは、パワーMOSFETのゲートと定電圧電源との間に設けた前記クランプ用ダイオードと同様に、負出力維持電圧を決定するが、定電圧電源と接続したことにより、電源端子に接続されるバッテリの電圧変化に起因する誘導性負荷の遮断速度の変動を防止する。また、第5のMOSFETが、負出力維持電圧を保つためのパワーMOSFETのゲート電流を供給するので、第2及び第3のクランプ用ダイオードの素子サイズを小さくできる。
また、前記第5のMOSFETのゲート・ソース間の抵抗の代わりに設けたダイオード接続の第6のMOSFETは、第5のMOSFETとカレントミラーを構成するので、前記第2及び第3のクランプ用ダイオードの素子サイズを小さくできる。
また、前記パワーMOSFETのゲートと前記第1のMOSFETとの間に第7のMOSFETを設けたことにより、第1のMOSFETは第7のMOSFETのしきい電圧分だけパワーMOSFETの遮断動作を速く終了するため、ターンオフがソフトになり、低雑音のスイッチングを行える。
更に、ドレインをグランド端子に接続し、ソースとボディを前記制御回路用グランドに接続し、ゲートを前記電源端子もしくはこの電源端子と同極性の電圧を有する部分に接続した第8のMOSFETは、電源端子とグランド端子間に正常にバッテリが接続された場合にはオン状態となり制御回路用グランドとグランド端子を接続し、バッテリが逆接続された場合にはオフ状態となり、制御回路用グランドとグランド端子を切離し、制御回路用グランドと電源端子間に存在する寄生ダイオードを介して流れる電流を阻止する。
また、本発明に係る半導体装置では、パワーMOSFETの領域は、基板101側から順に第1導電型の第1半導体層と該第1半導体層よりも低濃度の第1導電型の第2半導体層としたことにより、パワーMOSFETのドレイン端子を基板側から取り出すことを可能にし、パワーMOSFET領域の周辺部に表面から前記第1半導体層まで達する高濃度の第1導電型の第3半導体層は、同一半導体基板上の制御回路領域の第2導電型の半導体層と、パワーMOSFETのボディおよび第4半導体層との間のリーク電流のストッパとして働く。制御回路領域の第2導電型の第4の半導体層と第5の半導体層で囲まれる第1導電型の第1の半導体層の複数の島状領域はそれぞれ制御回路用素子形成部となり、表面から前記半導体基板まで達する第1導電型の第6半導体層は、前記島状領域の各々を更に電気的に分離することを可能にする。
第4半導体層の所要部分の表面に設けた高濃度の第1導電型の第7半導体層は、制御回路用素子の低抵抗埋込み層として働くので素子特性が向上する。
また、前記第1半導体層を、半導体基板に第4半導体層形成前に設けた第1導電型の不純物のわき上がり層と、前記第7半導体層とから構成することにより、パワーMOSFET領域に形成された第4半導体層を第1導電型の層で容易に貫通することができ、第2半導体層と基板との間の導通が取れる。
更に、前記制御回路領域の第6半導体層により分離された少なくとも1つの島状領域の第4半導体層と第5半導体層をパワーMOSFET領域に形成したパワーMOSFETのソース電位に電気的に接続し、第6半導体層により分離された他の少なくとも1つの島状領域の第4半導体層と第5半導体層を制御回路のグランドに電気的に接続することにより、前者の島状領域は負電位への変化が可能となり、パワーMOSFETのソースと共に電位が変化するプルダウン素子用として好適に使用でき、負出力維持電圧の絶対値を大きくでき誘導性負荷を高速に遮断できる。
また、前記制御回路領域の第6半導体層により分離された少なくとも1つの島状領域であって、第4半導体層と第5半導体層とを制御回路のグランドに電気的に接続した島状領域に、ドレインがグランド端子に接続され、ソースとボディが制御回路のグランドに接続され、ゲートが電源端子に接続されたMOSFETを設けることにより、このMOSFETはバッテリ逆接続した場合にオフ動作し、正常に接続した場合にオンするバッテリ逆接続保護動作を行うことができる。
次に、本発明に係る半導体装置の実施例につき、添付図面を参照しながら以下詳細に説明する。
図1は本発明に係る半導体装置の第1の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図であり、図2は図1に示した駆動回路の入出力波形図である。図1において、参照符号50は本発明の半導体装置を示し、この半導体装置50の電源端子31にはバッテリ41の一方の端子が接続され、バッテリ41の他方の端子はグランド端子30に接続されると共に、ソレノイドやモータ等の誘導性負荷40を介して出力端子33に接続される。
また、本実施例の半導体装置50の内部回路は、ハイサイドスイッチとして使用するパワーMOSFET1と、このパワーMOSFET1のゲートを制御する制御回路とを備えている。すなわち、半導体装置50の内部回路は、電源端子31にドレインが接続されると共にソースが出力端子33に接続されたNチャネルのパワーMOSFET1と、パワーMOSFET1のゲート・ソース間にそれぞれドレインとソースが接続されたNチャネルMOSFET3と、ドレインがパワーMOSFET1のゲートにダイオード8を介して接続されると共にソースが制御回路のグランドライン(第1グランドライン)34を介してグランド端子30に接続されたNチャネルMOSFET2と、出力がMOSFET2のゲートに接続されたインバータ21と、ソースとドレインが電源端子31とMOSFET3のゲートにそれぞれ接続されたPチャネルMOSFET4と、パワーMOSFET1のゲートに接続された昇圧回路19と、電源端子31とパワーMOSFET1のゲートとの間にアノード同士が接続されたダイオード12,13の直列回路と、出力端子33に接続される第2グランドライン36とパワーMOSFET1のゲートとの間にカソード同士が接続されたダイオード26,27の直列回路と、MOSFET3のゲート・ソース間に接続された抵抗17と、入力側が入力端子32に接続されると共に出力側が昇圧回路の入力とMOSFET4のゲートとインバータ21の入力に接続された入力信号処理回路35と、から構成される。なお、入力信号処理回路35には、図示しないが、レベルシフト回路、過熱保護回路、過電流保護回路、等が内蔵されている。
このように、半導体装置50はパワーMOSFET1をソースフォロア接地にしたハイサイドスイッチと、これを制御するMOSFET2,3,4や昇圧回路19等からなる制御回路とで構成され、図2に示すような入出力特性を有する。なお、図2は図1に示したように誘導性負荷40と電圧VDDのバッテリ41を接続した半導体装置50の、入力端子32における入力電圧波形と出力端子33における出力電圧波形とを示す入出力特性図である。すなわち、図2に示すように入力端子32に例えば5Vの電圧を印加すると、入力信号処理回路35を介して昇圧回路19に入力された電圧は、昇圧回路19によってバッテリ41の電源電圧VDD以上に昇圧されてパワーMOSFET1のゲートに印加され、パワーMOSFET1をオン状態にする。電源電圧VDD以上の十分高いゲート電圧で駆動するため、パワーMOSFET1は100mΩ程度以下の低いオン抵抗となり、出力端子33はほぼ電源電圧VDDと同じ電圧になる。なお、昇圧回路19の具体的回路構成例としては、例えば、PCIM’88のプロシーディングズ、第32〜40頁(PCIM'88 PROCEEDINGS, pp.32-40(非特許文献1参照))の中に記載されているチャージポンプ回路を好適に使用することができる。図1において、ダイオード12はパワーMOSFET1のゲートが電源端子31の電圧VDD以上に昇圧できるようにするために設けてあり、ダイオード26,27はパワーMOSFET1のゲート保護ダイオードである。
パワーMOSFET1をオフするためには、図2に示すように入力端子32の入力電圧VINを0Vに下げて、昇圧回路19の動作を停止させる。この時、MOSFET2のゲートに入力信号処理回路35及びインバータ21を介して高電位(例えば5V)が印加されるためMOSFET2がオンする。また、入力信号処理回路35を介してMOSFET4のゲートは低電位(例えば0V)になるため、MOSFET4がオンしてMOSFET3を駆動するので、MOSFET3もオンする。
ここで、出力端子33の立ち下げのためにMOSFET2とMOSFET3を使用するのは、以下の理由による。出力端子33の電圧VOUTが、MOSFET2に関しては式(1)の範囲において、MOSFET3に関しては式(2)の範囲において、パワーMOSFET1を遮断できなくなるためである。
上式において、V
DDは電源端子31の電圧、V
th(1)とV
th(3)は各々パワーMOSFET1とMOSFET3のしきい電圧、V
f(8)はダイオード8の順方向電圧、V
on(2)とV
on(4)はMOSFET2とMOSFET4のオン電圧である。
更に詳細に説明すれば、以下の通りである。MOSFET2がオンしてもパワーMOSFET1のゲート電圧をほぼグランド端子30の電位となる電圧(Von(2)+Vf(8))までしか下げられないので、出力端子33の電圧VOUTが逆起電力によってこのグランド端子の電圧すなわち接地に近い電圧(Von(2)+Vf(8))よりもVth(1)低い電位に低下するとパワーMOSFET1がオンするため、MOSFET2では遮断できなくなる。
また、MOSFET3のソース電位は、パワーMOSFET1がオン状態のときに出力端子33の電圧すなわちほぼ電源電圧VDDとなっているので、MOSFET4をオンにしてもMOSFET3のゲート電位はVDD−Von(4)と、MOSFET3のソース電位よりも低く、MOSFET3をオンできない。MOSFET3がオンするためには、ソース電位はゲート電位よりもVth(3)以上低くなければならない。従って、MOSFET3は出力端子33の電圧VOUTが電源電圧に近い電圧(VDD−Von(4)−Vth(3))よりも高いとパワーMOSFET1を遮断できなくなる。
すなわち、MOSFET2はパワーMOSFET1をオン状態からオフにし、出力端子電圧VOUTが低下して上記のグランド端子電圧に近い電圧までの範囲でパワーMOSFET1を遮断し続ける動作を実行でき、MOSFET3はMOSFET2によってパワーMOSFET1がオフしてから出力端子電圧VOUTが上記電源電圧に近い電圧となってから動作し、そして出力端子電圧VOUTがグランド端子レベル以下の負電圧になってもパワーMOSFET1をオフし続ける動作を実行できる。なお、ダイオード8は、パワーMOSFET1のゲート電位が負電圧になった場合にグランド端子30からMOSFET2のソース・ドレイン間に存在する寄生ダイオードを介して流れる電流を阻止して、パワーMOSFET1のゲート電圧が出力端子電圧に従って負電圧となることを可能にするためのものであり、MOSFET2のソース側にダイオード8を接続してもよい。
次に、負出力維持電圧について説明する。本実施例の半導体装置50の負荷が誘導性負荷40であるため、パワーMOSFET1を遮断すると誘導性負荷40の両端に逆起電力が発生する。このため誘導性負荷40に流れる出力電流IOUTは流れ続け、図2に示すように出力端子33の電圧VOUTはクランプ用ダイオード13が降伏しパワーMOSFET1がオンするまで低下する。この時の出力電圧が負出力維持電圧VSUSとなり、ダイオード13の降伏電圧をBV(13)、ダイオード12の順方向電圧をVf(12)とすると、次式で表される。
この後、誘導性負荷40を流れる出力電流I
OUTは減少し、この電流が流れなくなると出力端子電圧V
OUTはゼロボルトになる。ここで、誘導性負荷40のインダクタンス成分をL
L、抵抗成分をR
Lとすると、誘導性負荷40に流れる出力電流I
OUTの遮断時間t
offは、式(4)で表されるため、負出力維持電圧V
SUSが大きいほど、遮断時間t
offを小さくすることができる。
図11に示した従来回路では、本実施例のMOSFET3に相当するNチャネルMOSFET72のゲートが本実施例の第1グランドライン34に相当するグランドに接続されていたため、負出力維持電圧V
SUSをMOSFET72のゲート・ソース間耐圧よりも大きくすることができなかった。このため、遮断時間t
offの短縮が制限されていた。これに対して本実施例では、MOSFET3のゲートは抵抗17を介して出力端子33に接続されているため、MOSFET3のゲート電圧を第1グランドライン34の電圧より低くできる分だけ負出力維持電圧V
SUSの値を大きくすることができる。このため、遮断速度の高速化が可能となる。例えば、本実施例の場合、バッテリ41の電圧V
DD=12V、ダイオード13の降伏電圧BV
(13)=44V、ダイオード12の順方向電圧V
f(12)=0.6V、パワーMOSFET1のしきい電圧V
th(1)=2Vとすると、式(3)より負出力維持電圧V
SUSは約−35Vと大きい値にできる。このため、パルス幅変調駆動を行う場合には、パルス幅の最小値の制約を受けてパルス幅の制御範囲が制限されるという問題を解決することができる。
また、従来回路では、パワーMOSFET70のゲートとグランドの間に制御用のPチャネルMOSFET75のソースとゲートが接続されていたため、パワーMOSFET70のゲート電圧は制御用MOSFET75のゲート耐圧(通常20V程度)により制限されていた。このため、電源電圧VDDとして24V以上のバッテリを使用し、かつ、パワーMOSFET70のオン抵抗を小さくするためにパワーMOSFET70のゲートを更に24V以上の高電圧で駆動するということはできなかった。これに対して、本実施例の半導体装置50ではパワーMOSFET1のゲート電圧はMOSFET2,3のゲート耐圧により制限されないので、MOSFET2,3としてドレイン・ソース間耐圧が70V程度の高耐圧MOSFETを使用できる。このため、バッテリ41に24V以上の高い電圧を使用でき、しかも、パワーMOSFET1のゲート電圧は昇圧回路19により電源端子31の電圧より8V程度昇圧した電圧を印加できるので、パワーMOSFET1のオン抵抗も小さくできるという利点がある。
尚、図1の回路例では、ダイオード12,13をアノード同士が接続された直列回路としたが、順番を入れ替えてカソード同士が接続された直列回路としてもよい。また、クランプ用ダイオード13は所望の耐圧が得られるように複数のダイオードを直列接続して構成したものを用いてもよい。
ここで図9に、本実施例の半導体装置50を構成するパワーMOSFET1及びMOSEFET2,3,4等の主要素子の断面構造を示す。尚、図9において参照符号の番号が同じでアルファベットが異なる半導体層領域は、同じ製造プロセス工程で形成されるけれども電気的に分離されている領域であることを示し、参照符号の番号が同じでもアルファベットが付いていない半導体層は、同じ製造プロセス工程で形成されることだけを示している。
本実施例の半導体装置50は、アンチモン又は砒素を不純物とした抵抗率0.02Ω・cm〜0.002Ω・cm程度の高濃度N型半導体基板101上に、抵抗率3Ω・cm程度のP型エピタキシャル層103a,103bを20μm程度形成し、この上に抵抗率1Ω・cm程度のN型エピタキシャル層105a〜105dを12μm程度形成し、前記P型エピタキシャル層を103aと103bの領域に分離するために、P型エピタキシャル層の形成前に5×1014cm-2程度のリンを半導体基板101の所定領域にホトレジストマスク等を用いて選択的にイオン打込みして形成した高濃度N型埋込み層102aと、P型エピタキシャル層を形成後にP型エピタキシャル層の所定領域に選択的に拡散形成したアンチモンを不純物とした層抵抗20Ω/□程度の高濃度N型埋込み層104aとを更に熱拡散を行って接続する。或いは、高濃度N型埋込み層104aを熱拡散で形成時に同時に高濃度N型埋込み層102aと接続するようにしてもい。また、前記N型エピタキシャル層を105a〜105dの領域に分離するために、層抵抗3Ω/□程度の高濃度P型拡散層108aと108bを、半導体表面からP型エピタキシャル層103aと103bに各々到達するように形成することにより、パワーMOSFET1と分離された制御回路用の複数の島領域を形成することができる。
図9において、高濃度N型半導体領域101,102a,104a,107aにより分離され、P型エピタキシャル層103bと高濃度P型拡散層108bで構成されるP型半導体領域を図1に示した第1グランドライン34の領域とし、P型エピタキシャル層103aと高濃度P型拡散層108aで構成されるP型半導体領域を図1に示した出力端子33に接続される第2グランドライン36の領域とし、パワーMOSFET1は高濃度N型半導体領域101と高濃度N型埋込み層102a,104a並びにN型エピタキシャル層領域105aをドレイン、多結晶シリコン層110をゲート電極、N型拡散層113をソース、P型拡散層111をチャネル拡散層(ボディ)とすることにより形成し、パワーMOSFET1のソース用アルミ電極114aは第2グランド領域となる高濃度P型拡散層108aにも接続する。また、MOSFET2とMOSFET3は、それぞれN型拡散層113をソース、P型拡散層111をチャネル拡散層、N型エピタキシャル層105c,105bをドレインとする縦型の高耐圧NチャネルMOSFETであり、MOSFET2はP型エピタキシャル層103bと高濃度P型拡散層108bからなる第1グランド領域により素子分離され、MOSFET3はP型エピタキシャル層103aと高濃度P型拡散層108aからなる第2グランド領域により素子分離される。MOSFET4はP型拡散層112をソースとドレイン、低濃度P型拡散層115を高耐圧化用のオフセットドレイン領域とする横型の高耐圧PチャネルMOSFETであり、MOSFET10は図1の要部回路には示していないが同一チップ上で必要に応じて使用でき、N型拡散層113をソースとドレインとする横型のNチャネルMOSFETでCMOS回路に使用する。なお、参照符号106は酸化膜等の絶縁膜である。
このような断面構造を有することにより、本実施例の半導体装置50では、MOSFET3を素子分離している第2グランド領域のP型半導体層領域103a,108aの電位が、パワーMOSFET1のソース(図1の出力端子33)の電位と一緒に変動するため、第1グランド領域(図1の制御回路用グランドライン34)を構成するP型半導体層領域103b,108bよりも出力端子33の電位が下がってもパワーMOSFET1を遮断させるようにMOSFET3をオン状態に保つことができる。
また、第2グランド領域(図1の出力端子33に接続される第2グランドライン36)とパワーMOSFET1のドレインである導体基板101(図1の電源端子31に接続される)との耐圧は、高濃度の拡散層同士が接していないため80V以上の高耐圧設計ができ、更に、第1グランド領域と第2グランド領域との間には、これらのグランド領域よりも高い電位(図1の電源端子31の電圧)に保たれた高濃度のN型領域101,102a,104a,107aが存在するため、P型層領域103a,108aからなる第2グランド領域は、半導体基板101に対しても80V以上低い電位に設定できる。従って、第2グランド領域は、P型層領域103b,108bからなる第1グランド領域よりも高電位になっても低電位になっても、両グランド領域間に存在する寄生トランジスタが動作することはない。
また、MOSFET4は、ドレイン側に低濃度のP型オフセット領域115を設けてあるので、ドレイン・ソース間耐圧を40V以上に容易に設定することができる。例えば、負出力維持電圧VSUSを図1で試算したように−35Vとするには、電源端子電圧が12Vの場合、MOSFET4の耐圧は47V以上の耐圧に設定することにより実現することができる。MOSFET2およびMOSFET3は、図9に示したように高耐圧化が容易な縦型MOSFETを用いることができるため、ドレイン・ソース間耐圧は70V以上が容易に得られる。従ってバッテリ41として、車載用に通常用いられる12V或いは24Vのバッテリを使用する場合、パワーMOSFET1のゲート電圧はMOSFET2,3のドレイン・ソース間耐圧によって制限されずに昇圧することが可能である。
なお、上記製造プロセスの条件の数値は一例であって、これに限るものではなく、必要とする耐圧に応じて適宜変更可能であることは言うまでもない。
図3は本発明に係る半導体装置の第2の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図3において実施例1の図1に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では電源端子31に接続された電圧レギュレータ20が設けられ、この電圧レギュレータ20の定電圧出力ライン39とパワーMOSFET1のゲート間にアノード同士が接続されたダイオード12,14の直列回路が接続される点と、PチャネルMOSFET4のソースが電圧レギュレータ20の定電圧出力ライン39に接続されると共にドレインがダイオード9を介してMOSFET3のゲートに接続されている点とが実施例1の構成と相違する。
このように本実施例の半導体装置51は、電圧レギュレータ20により例えば5Vの定電圧を発生させ、この定電圧出力ライン39に、負出力維持電圧VSUSを決定するクランプ用ダイオード14のカソードを接続しているため、負出力維持電圧VSUSの値が変動せずに安定する。また、MOSFET4のソースを定電圧出力ライン39に接続しているため、MOSFET3がパワーMOSFET1を遮断することができなくなる出力端子電圧VOUTの範囲は、定電圧出力ライン39の電圧をVDD0とすると、前述した式(2)の代わりに次式のようになる。
なお、本実施例でMOSFET4のソースとMOSFET3のゲート間に設けたダイオード9は、出力端子33が定電圧出力ライン39の電圧V
DD0より高くなる場合に、MOSFET4のドレイン・ボディ間に存在する寄生ダイオードが順バイアスされて出力端子33から抵抗17を通り定電圧出力ライン39に電流が流入することを防止する働きをする。
また、本実施例ではMOSFET4のソースが電源端子31より電圧が低い定電圧出力ライン39に接続してあるため、負出力維持電圧VSUSの絶対値を大きくするために必要なMOSFET4のドレイン・ソース間耐圧BVDSS(4)が小さくてすむという利点がある。すなわち、図1の構成では負出力維持電圧VSUSの絶対値は式(6)を満足する必要があったが、本実施例では式(7)を満足すればよい。従って、本実施例での負出力維持電圧VSUSは式(8)となる。
さらに、電圧V
DD0は定電圧出力ライン39の電圧であるため、実施例1のようにバッテリ41の電圧V
DDを直接使用する場合に比べて負出力維持電圧V
SUSの変動が低減され、遮断速度の変動が小さくなるという利点がある。その他の点に関しては、図1の実施例と同様の効果があることは勿論である。
なお、負出力維持電圧VSUSを決定するクランプ用ダイオード14と逆流防止用ダイオード12の直列回路は、グランド端子30と出力端子33の間に接続配置することも可能である。この場合の負出力維持電圧VSUSは、上式(8)においてVDD0=0Vとして設計できる。
また、負出力維持電圧を決定するダイオード14,12を図3のように定電圧出力ライン39とパワーMOSFET1のゲートとの間に接続配置し、さらに図1のように電源端子31とパワーMOSFET1のゲートとの間にアノード同士が接続されたダイオード12とクランプ用ダイオード13の直列回路を接続配置した場合には、通常の負出力維持電圧VSUSの値はクランプ用ダイオード14により一定に保ち、なおかつ、クランプ用ダイオード13により電源端子31と出力端子33の間に過電圧が印加されてもパワーMOSFET1が破壊することがないように保護することが可能となる。尚、それぞれのクランプ用ダイオード13,14の耐圧は所望の値のものを用いればよい。例えば、定電圧出力ライン39の電圧を5V、バッテリ41の電圧を12V、負出力維持電圧VSUSを−35V、パワーMOSFET1の耐圧を70V程度とすれば、クランプ用ダイオード14の耐圧は37.4Vに、クランプ用ダイオード13の耐圧は65Vに設定すればよい。また、クランプ用ダイオード13,14は、所望の必要耐圧を得られるように複数のダイオードを直列接続してクランプ用ダイオードとして構成したものを用いてもよい。
また、MOSFET4のソースは5Vの定電圧出力ライン39に接続されているので、MOSFET4の耐圧は、電源端子電圧が12Vの場合で、負出力電圧VSUSを−35Vを実現するのに、実施例1の場合と異なり40V程度の低い耐圧に設定すればよい。
尚、本実施例の半導体装置51の断面構造に関しては、実施例1と同様であるので説明を省略する。
図4は本発明に係る半導体装置の第3の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図4において実施例1の図1に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では入力信号処理回路35に更に追加の1出力を設け、この追加の1出力を入力とするインバータ22と、ゲートがインバータ22の出力に接続されると共にソースが電源端子31に接続されるPチャネルMOSFET25と、MOSFET3のゲート・ソース間の抵抗17の代わりにドレインがMOSFET3のゲートに接続されると共にソースがMOSFET3のソースに接続されたNチャネルMOSFET23と、このMOSFET23のゲート・ソース間に接続された抵抗24と、が設けられ、かつ、MOSFET25のドレインがMOSFET23のゲートに接続された構成となっている点が実施例1の構成と相違する。
このように構成される本実施例の半導体装置52では、図1に示した抵抗17の代わりに設けたMOSFET23が次のように動作してMOSFET3を遮断する。入力端子32が高電位になると、入力信号処理回路35の追加の1出力がインバータ22を介して低電位となって、MOSFET25のゲートに印加される。このためMOSFET25がオンしてMOSFET23のゲートを駆動するので、MOSFET23がオンし、MOSFET3を遮断する。また、入力端子32が低電位になると、入力信号処理回路35とインバータ22を介してMOSFET25に印加されるゲート電圧は高電位となるため、MOSFET25がオフし、MOSFET23のゲートに蓄積された電荷は抵抗24を介して放電されるのでMOSFET23もオフする。一方、この時MOSFET4のゲートに印加される入力信号処理回路35の出力は低電位であるため、MOSFET4がオンしてMOSFET3のゲートを駆動するので、MOSFET3もオンする。その他の点に関しては、図1で示した実施例1と同じ構成および半導体構造であるため、同様の作用および効果があることは勿論である。
図5は本発明に係る半導体装置の第4の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図4において実施例2の図3に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではドレインが電源端子31に接続されると共にソースが逆流防止用のダイオード12のアノードに接続されたNチャネルMOSFET6と、カソード同士が接続されたダイオード14,15と、カソードが電源端子31に接続されると共にアノードがダイオード15のアノードに接続されたダイオード13と、カソードがダイオード13のアノードに接続されると共にアノードが電圧レギュレータ20の定電圧出力ライン39に接続されたダイオード16と、MOSFET6のゲート・ソース間に接続された抵抗18と、を設け、クランプ用ダイオード14のアノードがMOSFET6のゲートに接続配置されている点が実施例3の構成と相違する。
このように構成した本実施例の半導体装置53では、MOSFET6によって負出力維持電圧VSUSを保つための電流が供給されるので、ダイオード13,14,15,16の素子サイズを小さくすることができる。なお、抵抗18は出力端子電圧VOUTが負出力維持電圧VSUS以上のときにMOSFET6をオフにする働きをする。
本実施例での通常の負出力維持電圧VSUSは、クランプ用ダイオード14が降伏する電圧値により決まり、式(9)で表される。ただし、バッテリ41の電源電圧が高くなり過ぎ、パワーMOSFET1の耐圧よりも、電源端子31に印加される電源電圧VDDと負出力維持電圧VSUSとの差が大きくなった場合に、パワーMOSFET1を保護するために最大負出力維持電圧VSUSmaxを式(10)のように設定している。
その他の点に関しては、図3の実施例と同様の効果があることは勿論である。
図6は本発明に係る半導体装置の第5の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図6において実施例4の図5に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では図5における抵抗18の代わりにNチャネルMOSFET28を使用している点が相違する。このMOSFET28は、チャネル幅WがMOSFET6よりも小さく、そのドレイン及びゲートをMOSFETのゲートに接続すると共にソースをMOSFET6のソースに接続してMOSFET6とのカレントミラーを構成している。
このように構成した本実施例の半導体装置54では、ダイオード13,14,15,16に流れるブレークダウン電流が図5の構成よりも少なく、この少ないブレークダウン電流で所望の負出力維持電圧VSUSを得ることができる。従って、実施例4よりもダイオード13,14,15,16の素子サイズを更に小さくできるという利点がある。
図7は本発明に係る半導体装置の第6の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図7において実施例4の図5に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではソースをパワーMOSFET1のゲートに、ドレインをダイオード8のアノードに、ゲートを出力端子33にそれぞれ接続したPチャネルMOSFET5を新たに設けている点が実施例4と相違する。
このように構成した本実施例の半導体装置55では、パワーMOSFET1のゲート・ソース間電圧がMOSFET5のしきい電圧以下になると、MOSFET2によるパワーMOSFET1の遮断動作は終了するため、パワーMOSFET1のターンオフ特性がソフトになり雑音が小さくなるという効果がある。
尚、MOSFET2がパワーMOSFET1のゲート電荷を放電することによりパワーMOSFET1の遮断動作ができなくなる出力端子33の電圧VOUTの範囲は、本実施例の場合、実施例1で述べた式(1)の範囲ではなく、式(11)の範囲となる。但し、式(11)においてVon(5)はMOSFET5のオン電圧である。
また、本実施例の場合、出力端子33と電源端子31との間で短絡不良が発生すると、MOSFET5がオフするためMOSFET2に電流が流れなくなる。従って、MOSFET2が過電流かつ過電圧の状態になって素子破壊に至ることを防止できるという効果がある。
図8は本発明に係る半導体装置の第7の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図8において実施例6の図7に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではドレインがグランド端子30に、ソースが第1グランドライン34に、ゲートが電源端子31にそれぞれ接続されたオン抵抗の低い(例えば10Ω程度)MOSFET7を新たに設けている点が相違する。尚、図中に示したダイオード29は寄生ダイオードであり、第1グランドライン34と電源端子31との間に構造上必ず入る素子で、これまでの実施例1〜6の半導体装置においても存在するものである。この寄生ダイオード29は、図9において示したP型層103b,108bからなる第1グランド領域と、N型領域101,102a,104a,107aとの間で形成される。
このように構成された本実施例の半導体装置56は、バッテリ41が図8に示すように正常に接続されている場合にはMOSFET7がオン状態となるため、第1グランドライン34とグランド端子30は同電位となり、図7の実施例と同じ動作をする。これに対し、ユーザがバッテリ41を誤って逆接続した場合にはMOSFET7のゲートに負電圧が印加されることになるのでオフ状態となり、グランド端子30と第1グランドライン34との間が切り離されるので、グランド端子30から寄生ダイオード29を通って過電流が流れることはない。このため、バッテリ41の逆接続に起因する過電流による素子破壊を防止することができる。なお、バッテリ41が逆接続された場合には、出力端子33からパワーMOSFET1のドレイン・ボディ間に存在する寄生ダイオードを通って電源端子31に流れる電流も存在するが、この電流は誘導性負荷40に存在する寄生抵抗により抑えられるため、本実施例においては問題とならない。従って、本実施例の誘導性負荷を駆動する半導体装置56は、バッテリの逆接続保護を実現することができる。
ここで、図8に示したバッテリの逆接続保護を行なうためのMOSFET7と、第1グランド34との半導体構造を、図10に断面構造図で示す。尚、その他の断面構造に関しては図9と同じであり、製造プロセス条件も同じである。図10に示すように、MOSFET7は図9におけるMOSFET2,3と同じ縦型MOSFETである。MOSFET7のソース113aとボディ111aとをアルミ電極114dを用いて、第1グランド領域となるP型層領域108bに接続し、MOSFET7のドレイン電極114eは図8の半導体装置56のグランド端子30に接続(不図示)し、MOSFET7のゲート電極となる多結晶シリコン層110aは図8の電源端子31またはこれと同極性の電圧ラインに接続(不図示)する。
このように接続することにより、バッテリが正しい極性で半導体装置56に接続されている場合には、MOSFET7はオン状態となりグランド端子30の電位と第1グランド領域の電位とは等しい。これに対して、バッテリが逆接続された場合には、ゲートに負電圧が印加されるのでMOSFET7はオフ状態となり、グランド端子30と第1グランド領域とは切り離される。本実施例の場合、MOSFET7のドレイン・ソース間耐圧は70V以上であるため、バッテリの逆接続保護電圧も70V程度以上が得られる。
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定するものではなく、例えば前記実施例では、MOSFET2,3,7等は高耐圧が容易に達成できる縦型MOSFETを用いて説明したが、横型のMOSFETやバイポーラトランジスタ(この場合、ドレインはコレクタ、ゲートはベース、ソースはエミッタと置き換える)を用いても同様の効果が得られ、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
本発明に係る半導体装置の第1の実施例を示す誘導性負荷駆動回路図である。
図1に示した誘導性負荷駆動回路の入出力特性を示す波形図である。
本発明に係る半導体装置の第2の実施例を示す誘導性負荷駆動回路図である。
本発明に係る半導体装置の第3の実施例を示す誘導性負荷駆動回路図である。
本発明に係る半導体装置の第4の実施例を示す誘導性負荷駆動回路図である。
本発明に係る半導体装置の第5の実施例を示す誘導性負荷駆動回路図である。
本発明に係る半導体装置の第6の実施例を示す誘導性負荷駆動回路図である。
本発明に係る半導体装置の第7の実施例を示す誘導性負荷駆動回路図である。
図1に示した半導体装置の要部断面構造図である。
図8に示した半導体装置の要部断面構造図である。
従来の誘導性負荷駆動回路を示す要部回路図である。
符号の説明
1…パワーMOSFET、
2,3,6,7,10,23,28…NチャネルMOSFET、
4,5,25…PチャネルMOSFET、
8,9,12,13,14,15,16,26,27…ダイオード、
17,18,24…抵抗、
19…昇圧回路、
20…レギュレータ、
29…寄生ダイオード、
21,22…インバ−タ、
30…グランド端子、
31…バッテリ電源端子、
32…入力端子、
33…出力端子、
34…制御回路のグランドライン(第1グランドライン)、
35…入力信号処理回路、
36…第2グランドライン
39…定電圧出力ライン、
40…誘導性負荷、
41…バッテリ、
101…高濃度N形シリコン基板、
102a,104a〜104e…N形埋込層、
103a,103b…P形エピタキシャル層、
105a〜105e…N形エピタキシャル層、
106…絶縁膜、
107a〜107d,113,113a…N型拡散層、
108a,108b,109,111,111a,112…P形拡散層、
115…低濃度P型拡散層、
110,110a…多結晶シリコン層、
114,114a…アルミ電極層、
114c,114d…アルミ電極層(第1グランド)。