JP2001308705A - ディジタル／アナログ変換器およびその変換誤差低減化方法 - Google Patents

Abstract

(57)【要約】 【課題】 変換誤差を低減し、歩留まりを向上させる。 【解決手段】 加減算回路４は、入力レジスタ２に保持
された外部ディジタルデータＳ１とフラッシュメモリ３
に記憶されている変換誤差補正データＳ２とを加減算し
て補正ディジタルデータＳ３を得る。Ｄ／Ａ変換回路６
は、補正ディジタルデータＳ３をＤ／Ａ変換してアナロ
グの電圧Ｖｏを出力する。検査工程において、検査装置
８は、外部ディジタルデータＳ１に対する理想電圧Ｖｒ
と出力電圧Ｖｏとから変換誤差電圧ΔＶを求め、それを
Ａ／Ｄ変換器１２によりディジタル化する。補正値設定
回路１３は、変換誤差データＳ４に基づきＤ／Ａ変換器
１の変換誤差が低減するような変換誤差補正データＳ２
を設定する。書込回路１４は、その変換誤差補正データ
Ｓ２をフラッシュメモリ３に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高精度を有するデ
ィジタル／アナログ変換器およびその変換誤差低減化方
法に関する。

【０００２】

【発明が解決しようとする課題】例えばＩＣとして製造
されたディジタル／アナログ変換器は、外部から入力さ
れるディジタル値を保持するためのレジスタ、このレジ
スタに保持されたディジタル値に対してディジタル／ア
ナログ変換を実行しアナログ電圧を出力するディジタル
／アナログ変換回路および出力バッファ回路から構成さ
れている。このうちディジタル／アナログ変換回路は、
抵抗アレイ回路、コンデンサアレイ回路、抵抗・コンデ
ンサアレイ回路などのアレイ回路やオペアンプなどを用
いた回路構成となっている。

【０００３】しかし、正しく管理された製造プロセスに
より上記ＩＣを製造した場合であっても、例えばアレイ
回路やオペアンプを構成している各素子の値あるいは特
性に製造上のばらつきが発生する。各素子についてこう
した製造上のばらつきが発生すると、ディジタル／アナ
ログ変換回路の変換誤差（例えばオフセット誤差、ゲイ
ン誤差、非直線性）が増大し、必要とされる変換精度が
得られなくなって歩留まりが低下する。

【０００４】そこで、分解能が高い高精度のディジタル
／アナログ変換器を製造するにあたっては、レイアウト
パターンを工夫して製造ばらつきの発生を抑えたり、製
造ばらつきが発生しても変換誤差が生じにくい回路構成
を採用するなどして、高精度の確保を図っていた。しか
しながら、ディジタル／アナログ変換器がより高分解能
化するとこうした対策にも限界が生じ、しかもこうした
対策を施すと設計工数が増大したりチップ面積が増えた
りするので、設計の遅延化やコストの増大といった新た
な問題が発生してしまう。

【０００５】本発明は上記事情に鑑みてなされたもの
で、その目的は、製造上のばらつきが存在しても比較的
容易に変換誤差を低減でき、歩留まりを向上させること
ができるディジタル／アナログ変換器およびその変換誤
差低減化方法を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に記載した手段
によれば、補正演算回路は、外部ディジタル信号のディ
ジタル値とメモリ回路に記憶された変換誤差補正値との
合成演算を行い、ディジタル／アナログ変換回路は、そ
の合成演算結果である補正ディジタル信号についてディ
ジタル／アナログ変換を実行する。この変換誤差補正値
は、ディジタル／アナログ変換器の入出力間における変
換誤差を補償するような値に設定されているので、ディ
ジタル／アナログ変換回路の変換誤差に加えその他の回
路（例えばディジタル／アナログ変換回路の後段に設け
られた出力バッファ回路）に誤差が存在しても、その誤
差まで含めディジタル／アナログ変換器全体として現れ
る変換誤差を低減でき、歩留まりを向上できる。

【０００７】しかも、本手段は、出力側におけるアナロ
グ電圧を補正するのではなく、入力側における外部ディ
ジタル信号を補正するので、その補正に要する回路（メ
モリ回路と補正演算回路）の構成が比較的簡単になる。

【０００８】請求項２に記載した手段によれば、外部デ
ィジタル信号の取り得る各ディジタル値に対して共通に
１つの変換誤差補正値が準備される。補正演算回路は、
外部ディジタル信号のディジタル値に対して一様にこの
変換誤差補正値を加減算して補正ディジタル信号を得る
ので、特にオフセット誤差が存在する場合において全デ
ィジタル値に対しての変換誤差をほぼ０にまで低減でき
る。

【０００９】また、これ以外の変換誤差が存在する場合
でも、予めメモリ回路に適当な変換誤差補正値を設定す
ることにより、各ディジタル値に対する変換誤差を平均
的に低減することができる。さらに、この手段を用いる
と、メモリ容量が小さくて済むとともに補正演算回路の
構成をより簡単化できる。

【００１０】請求項３に記載した手段によれば、複数の
変換誤差補正値が準備され、補正演算回路は、外部ディ
ジタル信号の取り得る各ディジタル値について複数の変
換誤差補正値のうち対応する１つを加減算して補正ディ
ジタル信号を得る。従って、変換誤差補正値や各ディジ
タル値と変換誤差補正値との対応関係を適宜設定するこ
とにより、複合的な変換誤差に対しても誤差の低減が図
られる。

【００１１】請求項４に記載した手段によれば、外部デ
ィジタル信号の取り得る各ディジタル値に対してそれぞ
れ変換誤差補正値が準備されているので、各ディジタル
値ごとに変換誤差を最小化でき、一層の高精度化が可能
となる。

【００１２】請求項５に記載した手段によれば、メモリ
回路は書き換え可能な不揮発性メモリにより構成されて
いるので、変換誤差補正値を設定し直すことができる。
これにより、製造工程後の検査工程における変換誤差補
正値の設定・確認作業が容易になり、また変換誤差の経
時変化や温度変化などに対応して変換誤差補正値を設定
し直すことが可能となる。

【００１３】請求項６に記載した手段によれば、外部デ
ィジタル信号が入力されると、そのディジタル信号に対
する理想アナログ電圧と実際に出力されるアナログ電圧
との差電圧がアナログ／ディジタル変換され、その変換
されたディジタル値に基づいて変換誤差補正値が設定さ
れる。こうした設定機能を実現する基準電圧発生回路、
アナログ／ディジタル変換回路および補正値設定回路
は、例えばＩＣ化されたディジタル／アナログ変換器に
内蔵されているので、出荷前の検査工程や変換誤差の経
時変化や温度変化があった場合など必要に応じて、変換
誤差補正値を設定（再設定）して変換誤差を低減するこ
とができる。

【００１４】請求項７に記載した手段によれば、外部デ
ィジタル信号が入力された場合に出力されるアナログ電
圧がアナログ／ディジタル変換され、外部ディジタル信
号のディジタル値と変換されたディジタル値とに基づい
て変換誤差補正値が設定される。この場合にも、請求項
６に記載した手段と同様の効果が得られる。

【００１５】請求項８に記載した手段によれば、例えば
検査工程やディジタル／アナログ変換器の外部に付加さ
れた補正回路が行う変換誤差低減化処理において、ディ
ジタル／アナログ変換器のメモリ回路に変換誤差を低減
するのに適した変換誤差補正値が書き込まれるので、各
ディジタル／アナログ変換器ごとにその変換誤差を低減
することができ、歩留まりを大幅に向上させることがで
きる。

【００１６】請求項９に記載した手段によれば、外部デ
ィジタル信号をディジタル／アナログ変換器に入力し、
これに対する理想アナログ電圧とディジタル／アナログ
変換器から出力されるアナログ電圧との差電圧に応じた
ディジタル値に基づいて変換誤差補正値が設定される。

【００１７】請求項１０に記載した手段によれば、ディ
ジタル／アナログ変換器から出力されるアナログ電圧を
その電圧値に応じたディジタル値に変換し、外部ディジ
タル信号のディジタル値と変換されたディジタル値との
差に基づいて変換誤差補正値が設定される。

【００１８】請求項１１に記載した手段によれば、外部
ディジタル信号が取り得る複数のディジタル値に対して
の変換誤差が何れも許容値以下となるように変換誤差補
正値が設定されるので、外部ディジタル信号の各ディジ
タル値に対する変換誤差を平均的に低減することができ
る。

【００１９】請求項１２に記載した手段によれば、変換
誤差が許容値以下となるまでの間、入力ステップ、補正
値設定ステップおよび書込ステップが繰り返し実行され
るので、より確実に変換誤差を低減できる。

【００２０】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１ないし図３を参照しなが
ら説明する。図１は、ディジタル／アナログ変換器およ
びその検査装置の電気的構成をブロック図により示した
ものである。この図１において、ＩＣとして製造される
ディジタル／アナログ変換器１（以下、Ｄ／Ａ変換器１
と称す）は、入力端子１ａから所定ビット数（例えばＮ
ビット）の外部ディジタルデータＳ１（外部ディジタル
信号に相当）を入力し、そのディジタル値Ｄ１に応じた
アナログ電圧Ｖｏを出力端子１ｂから出力するようにな
っている。

【００２１】このＤ／Ａ変換器１において、入力端子１
ａにはＮビットのデータ幅を持つ入力レジスタ２が接続
され、外部ディジタルデータＳ１を保持するようになっ
ている。フラッシュメモリ３（メモリ回路に相当）に
は、入力端子１ｃから入力される変換誤差補正データＳ
２が書き込まれるようになっている。

【００２２】加減算回路４（補正演算回路に相当）は、
入力レジスタ２に保持された外部ディジタルデータＳ１
の値Ｄ１と、フラッシュメモリ３に記憶されている変換
誤差補正データＳ２の値Ｄ２との加減算を実行し、値Ｄ
３を有する補正ディジタルデータＳ３（補正ディジタル
信号に相当）を出力するようになっている。この補正デ
ィジタルデータＳ３は、Ｎビットのデータ幅を持つ合成
レジスタ５に保持されるようになっている。

【００２３】ディジタル／アナログ変換回路６（以下、
Ｄ／Ａ変換回路６と称す）は、抵抗・コンデンサアレイ
回路、オペアンプなどから構成されており、合成レジス
タ５に保持されたＮビットの補正ディジタルデータをそ
のディジタル値Ｄ３（０〜ＤFS）に応じたアナログ電圧
（０〜ＶFS）に変換するようになっている。このＤ／Ａ
変換回路６と出力端子１ｂとの間には、出力バッファ回
路として動作するオペアンプ７が接続されている。

【００２４】一方、Ｄ／Ａ変換器１の外部に設けられる
検査装置８は以下のように構成されている。すなわち、
Ｎビットのデータ幅を持つ外部レジスタ９は、Ｄ／Ａ変
換器１の入力端子１ａに接続されており、後述する変換
誤差補償処理に用いるテスト用の外部ディジタルデータ
Ｓ１が設定されるようになっている。

【００２５】基準電圧発生回路１０は、外部レジスタ９
に設定された外部ディジタルデータＳ１のディジタル値
Ｄ１に対して、Ｄ／Ａ変換器１の理想的なＤ／Ａ変換特
性に従って得られる理想アナログ電圧Ｖｒを出力するよ
うになっている。減算器１１は、この理想アナログ電圧
ＶｒからＤ／Ａ変換器１の出力電圧Ｖｏを減算して変換
誤差電圧ΔＶを出力するもので、この変換誤差電圧ΔＶ
はアナログ／ディジタル変換器１２（以下、Ａ／Ｄ変換
器１２と称す）によりディジタル化されて変換誤差デー
タＳ４となる。このＡ／Ｄ変換器１２は、Ｄ／Ａ変換器
１よりも高分解能、高精度に構成されている。

【００２６】補正値設定回路１３は、変換誤差データＳ
４の値Ｄ４に基づいて変換誤差補正データＳ２を設定す
る回路で、この設定された変換誤差補正データＳ２は、
書込回路１４によりＤ／Ａ変換器１内のフラッシュメモ
リ３に書き込まれるようになっている。なお、外部レジ
スタ９への外部ディジタルデータＳ１の設定ならびにＡ
／Ｄ変換器１２、補正値設定回路１３および書込回路１
４の各制御は、図示しない制御回路により実行されてい
る。

【００２７】次に、ＩＣ製造工程後の検査工程におい
て、検査装置８を用いてＤ／Ａ変換器１のＤ／Ａ変換特
性を補償することによりその変換誤差を低減する変換誤
差低減化方法について図２および図３も参照しながら説
明する。

【００２８】図２は、検査装置８が実行する変換誤差補
償処理のフローチャートを示している。最初のステップ
Ｔ１において、検査装置８は、書込回路１４により、Ｄ
／Ａ変換器１内のフラッシュメモリ３に変換誤差補正デ
ータＳ２の初期値（例えば０）を書き込む。

【００２９】続いて、検査装置８は、入力ステップに相
当するステップＴ２において、外部レジスタ９に対し外
部ディジタルデータＳ１を設定する。ここで設定される
ディジタル値Ｄ１は、例えば中央値すなわちフルスケー
ルＤFSの１／２の値Ｄａである（図３参照）。この設定
が行われると、基準電圧発生回路１０は、その外部ディ
ジタルデータＳ１に対する理想アナログ電圧Ｖｒを出力
する。

【００３０】その後、検査装置８は、理想アナログ電圧
ＶｒとＤ／Ａ変換器１の出力電圧Ｖｏとが安定するのを
待って、Ａ／Ｄ変換器１２に変換スタート信号を与える
（ステップＴ３）。Ａ／Ｄ変換器１２は、変換誤差電圧
ΔＶについてＡ／Ｄ変換を実行し、変換誤差データＳ４
を出力する。

【００３１】検査装置８の補正値設定回路１３は、ステ
ップＴ４において、変換誤差データＳ４に基づきＤ／Ａ
変換器１の変換誤差が許容値以下に低減するような変換
誤差補正データＳ２を設定する。これらステップＴ３と
Ｔ４は、本発明でいう補正値設定ステップに相当する。
その後、書込ステップに相当するステップＴ５におい
て、検査装置８は、書込回路１４により、その変換誤差
補正データＳ２をＤ／Ａ変換器１内のフラッシュメモリ
３に書き込む。

【００３２】図３（ａ）は、Ｄ／Ａ変換器１がオフセッ
ト誤差を持つ場合におけるＤ／Ａ変換特性を示してお
り、図３（ｂ）は、Ｄ／Ａ変換器１がゲイン誤差を持つ
場合におけるＤ／Ａ変換特性を示している。これらの図
において、横軸は外部ディジタルデータＳ１のディジタ
ル値Ｄ１を示し、縦軸は出力電圧Ｖｏを示している。ま
た、実線が理想的な変換特性を示し、一点鎖線は変換誤
差補償処理前におけるＤ／Ａ変換器１の変換特性を示し
ている。

【００３３】図３（ａ）に示す場合、変換誤差補償処理
前にあっては、中央値Ｄａに対してＤ／Ａ変換器１から
出力される出力電圧Ｖａ′と理想アナログ電圧Ｖａとの
差が変換誤差電圧ΔＶａとなる。この変換誤差電圧ΔＶ
ａは、外部ディジタルデータＳ１によらず一定である。
補正値設定回路１３は、理想的なＤ／Ａ変換特性を用い
て変換誤差電圧ΔＶａに相当するディジタル値ΔＤａを
求め、それを変換誤差補正データＳ２とする。

【００３４】その結果、変換誤差補償処理後にあって
は、Ｄ／Ａ変換器１にディジタル値Ｄａが入力される
と、Ｄ／Ａ変換回路６はＤａではなくＤａ＋ΔＤａ（＝
Ｄａ′）を入力値としてＤ／Ａ変換を実行し、ディジタ
ル値Ｄａに対する理想アナログ電圧Ｖａを出力する。こ
れにより、Ｄ／Ａ変換器１のＤ／Ａ変換特性は、一点鎖
線で示す特性から実線で示す理想的な特性へと補償され
る。

【００３５】また、図３（ｂ）に示す場合、変換誤差補
償処理前にあっては、中央値Ｄａに対する変換誤差電圧
はΔＶａとなる。この場合、変換誤差電圧ΔＶは、外部
ディジタルデータＳ１が大きくなるほど増加する。補正
値設定回路１３は、上述したようにディジタル値ΔＤａ
を求め、それを変換誤差補正データＳ２とする。

【００３６】その結果、変換誤差補償処理後にあって
は、Ｄ／Ａ変換器１のＤ／Ａ変換特性は、一点鎖線で示
す特性から二点鎖線で示す特性へと補償される。この場
合、外部ディジタルデータＳ１として中央値Ｄａが入力
された場合の変換誤差はほぼ０となり、外部ディジタル
データＳ１として最大値ＤFSに近い値Ｄｂが入力された
場合の変換誤差もΔＶｂからΔＶｂ″へと低減する。

【００３７】以上説明したように、本実施形態のＤ／Ａ
変換器１は、Ｄ／Ａ変換回路６に加え、変換誤差補正デ
ータＳ２を記憶するためのフラッシュメモリ３、および
外部ディジタルデータＳ１と変換誤差補正データＳ２と
を加減算する加減算回路４を備え、Ｄ／Ａ変換回路６は
その加減算回路４から出力される補正ディジタルデータ
Ｓ３についてＤ／Ａ変換を実行するので、ＩＣの製造ば
らつきにより発生するＤ／Ａ変換特性の歪みを補償でき
変換誤差を低減することができる。また、フラッシュメ
モリ３や加減算回路４は、ディジタル回路において通常
用いられるものであるため、回路設計が比較的容易とな
りその構成も比較的簡単となる。

【００３８】そして、検査装置８を用いた変換誤差補償
処理は、ＩＣとして製造されたＤ／Ａ変換器１のそれぞ
れについて変換誤差電圧ΔＶを測定し、それに基づいて
変換誤差補正データＳ２をフラッシュメモリ３に書き込
むことにより行われる。従って、全てのＤ／Ａ変換器１
に対して一定の補正を加える方法とは異なり、Ｄ／Ａ変
換器１のそれぞれについて変換誤差の低減に適した変換
誤差補正データＳ２が用いられるので、Ｄ／Ａ変換器１
の高精度化が図られ、歩留まりが向上する。

【００３９】本実施形態では、外部ディジタルデータＳ
１の全ディジタル値に対して共通に準備された１つの変
換誤差補正データＳ２が適用されるので、フラッシュメ
モリ３のメモリ容量を小さくでき、変換誤差補正データ
Ｓ２を設定するための変換誤差補償処理に要する時間を
短くできる。特にオフセット誤差が存在する場合、その
オフセット値に等しい変換誤差補正データＳ２を設定す
ることにより全ディジタル値に対しての変換誤差をほぼ
０とすることができる。また、オフセット誤差に限ら
ず、ゲイン誤差や非直線性などが存在する場合であって
も、全ディジタル値に対しての変換誤差を平均的に低減
することができる。

【００４０】さらに、本実施形態によれば、ＩＣ化され
たＤ／Ａ変換器１の入出力端子における信号に基づいて
変換誤差補償処理が行われるので、Ｄ／Ａ変換回路６の
みならずその他の回路で発生する誤差（例えばオペアン
プ７のオフセット電圧）まで含めた総合的な誤差を低減
することができる。

【００４１】（第２の実施形態）次に、第１の実施形態
の変換誤差補償処理を変更した第２の実施形態につい
て、Ｄ／Ａ変換器およびその検査装置の電気的構成を示
す図４を参照しながら説明する。なお、ここでは図１と
異なる構成部分についてのみ説明する。

【００４２】図４に示す検査装置１５は、Ｄ／Ａ変換器
１の出力電圧ＶｏをＡ／Ｄ変換器１２によりＡ／Ｄ変換
してディジタル値Ｄ１′を得、外部レジスタ９に保持さ
れた外部ディジタルデータＳ１のディジタル値Ｄ１から
そのディジタル値Ｄ１′を減算して変換誤差データＳ４
を得るようになっている。

【００４３】この検査装置１５は、出力電圧Ｖｏを直接
ディジタル化した後に変換誤差を求め、それに基づいて
変換誤差補正データＳ２を設定するので、理想アナログ
電圧Ｖｒを出力する基準電圧発生回路が不要となり、構
成を簡単化できる。その他の作用および効果については
第１の実施形態と同様である。

【００４４】（第３の実施形態）次に、本発明の第３の
実施形態について、Ｄ／Ａ変換器の電気的構成を示す図
５を参照しながら説明する。なお、図５において、図１
と同一構成部分には同一符号を付して示すとともに、こ
こでは異なる構成部分と変換誤差補償処理とについて説
明する。

【００４５】ＩＣとして製造されたＤ／Ａ変換器１６
は、入力端子１６ａから外部ディジタルデータＳ１を入
力し、出力端子１６ｂからその入力したディジタル値Ｄ
１に応じたアナログ電圧Ｖｏを出力するようになってい
る。また、Ｄ／Ａ変換器１６は、図１に示すＤ／Ａ変換
器１に対し、基準電圧発生回路１７、アナログ／ディジ
タル変換回路１８（以下、Ａ／Ｄ変換回路１８と称
す）、補正値設定回路１９および書込回路２０が付加さ
れた構成となっている。これら付加された各回路は、そ
れぞれ図１に示す基準電圧発生回路１０、Ａ／Ｄ変換器
１２、補正値設定回路１３および書込回路１４と同様の
機能を果たすもので、特にＩＣ化に適した回路構成を有
している。なお、付加された各回路は、図示しない制御
回路により制御されている。

【００４６】さて、例えばＩＣ製造工程後の検査工程に
おいてＩＣ外部から所定のコマンドが入力されると、前
記制御回路は、第１の実施形態と同様に図２に示したフ
ローチャートに従って変換誤差補償処理を実行する。そ
の結果、ＩＣの製造ばらつきにより発生するＤ／Ａ変換
器１６の変換誤差を低減することができる。また、本実
施形態によれば、検査工程のみならず、実使用時におい
て例えば経時変化や温度変化などによりＤ／Ａ変換器１
６の変換誤差が増加した場合にも、変換誤差補償処理を
実行して変換誤差を低減できるので、常にＤ／Ａ変換器
１６を高精度に維持することが可能となる。

【００４７】なお、ＩＣ内の他の回路部分に基準電圧発
生回路、Ａ／Ｄ変換回路、書込回路が形成されている場
合には、これら各回路を一時的に用いて上記変換誤差補
償処理を実行することにより、Ｄ／Ａ変換器１６内に基
準電圧発生回路１７、Ａ／Ｄ変換回路１８、書込回路１
４を設ける必要がなくなる。

【００４８】（第４の実施形態）次に、上述した第３の
実施形態に変更を加えた第４の実施形態について、Ｄ／
Ａ変換器の電気的構成を示す図６を参照しながら説明す
る。この図６において、Ｄ／Ａ変換器２１は、その出力
電圧ＶｏをＡ／Ｄ変換回路１８によりＡ／Ｄ変換してデ
ィジタル値Ｄ１′を得、入力レジスタ２に設定された外
部ディジタルデータＳ１のディジタル値Ｄ１からそのデ
ィジタル値Ｄ１′を減算して変換誤差データＳ４を得る
ようになっている。

【００４９】この構成によれば、基準電圧発生回路１７
が不要となり、Ｄ／Ａ変換器２１の構成を簡単化でき
る。また、第３の実施形態と同様に、検査工程のみなら
ず実使用時においても変換誤差補償処理を実行して変換
誤差を低減できる。

【００５０】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
Ｄ／Ａ変換回路６は、抵抗・コンデンサアレイ回路を用
いた回路構成に限られず、例えば抵抗ラダー回路や電荷
再分布用のコンデンサアレイ回路を用いた回路構成であ
っても良い。

【００５１】補正演算回路は、加減算回路４に限られ
ず、他の関数演算回路やテーブル参照演算回路あるいは
これらの複合回路などにより構成されていても良い。メ
モリ回路は、フラッシュメモリ３に限られず、ＥＥＰＲ
ＯＭ、電池によりバックアップされたＲＡＭなど書き換
え可能な不揮発性メモリであれば良い。また、変換誤差
補正データＳ２の書き込みが一度しか行われない場合に
は、書き換えできないメモリ例えばワンタイムＰＲＯＭ
であっても良い。

【００５２】上述した変換誤差補償処理では、外部ディ
ジタルデータＳ１としてフルスケールの中央値Ｄａを入
力したが、中央値Ｄａに限らず他のディジタル値を入力
しても良い。また、変換誤差補正データＳ２をフラッシ
ュメモリ３に書き込んだ後、入力したディジタル値また
はその他のディジタル値における変換誤差が許容値以下
に低減されていることを確認するステップを設けても良
い。そして、許容値以下に低減されていない場合には、
その変換誤差に基づいて変換誤差補正データＳ２を再設
定し、フラッシュメモリ３を書き換えることが好まし
い。さらに、予め複数の外部ディジタルデータＳ１に対
する変換誤差を求め、これら変換誤差が何れも許容値以
下に低減するように変換誤差補正データＳ２を設定する
と良い。

【００５３】各実施形態において、フラッシュメモリ３
は１つの変換誤差補正データＳ２を記憶し、加減算回路
４は、外部ディジタルデータＳ１の値にかかわらず常に
その変換誤差補正データＳ２を加減算して補正ディジタ
ルデータＳ３を生成した。これに替えて、フラッシュメ
モリ３は複数の変換誤差補正データＳ２を記憶し、加減
算回路４は、外部ディジタルデータＳ１として入力され
たディジタル値に応じた変換誤差補正データＳ２を加減
算するようにしても良い。そして、この複数の変換誤差
補正データＳ２および各ディジタル値と変換誤差補正デ
ータＳ２との対応関係を適宜設定することにより、種々
の変換誤差に対しても十分に誤差を低減することができ
る。

【００５４】第１および第２の実施形態において、検査
装置８および１５に替えてこれと同等な機能を果たす回
路を、Ｄ／Ａ変換器１が搭載された基板上に設けても良
い。この構成によれば、検査工程のみならず、実使用時
において経時変化や温度変化などによる変換誤差が増加
した場合にも、変換誤差補償処理を実行して変換誤差を
低減できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＤ／Ａ変換器
およびその検査装置の電気的構成を示すブロック図

【図２】変換誤差補償処理を示すフローチャート

【図３】（ａ）オフセット誤差が存在する場合のＤ／Ａ
変換特性を示す図、（ｂ）ゲイン誤差が存在する場合の
Ｄ／Ａ変換特性を示す図

【図４】本発明の第２の実施形態を示す図１相当図

【図５】本発明の第３の実施形態におけるＤ／Ａ変換器
の電気的構成を示すブロック図

【図６】本発明の第４の実施形態を示す図５相当図

【符号の説明】

１、１５、１６、２１はディジタル／アナログ変換器、
３はフラッシュメモリ（メモリ回路）、４は加減算回路
（補正演算回路）、６はディジタル／アナログ変換回
路、１７は基準電圧発生回路、１８はアナログ／ディジ
タル変換回路、１９は補正値設定回路である。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号を入力しそのディジタル
   値に応じたアナログ電圧を出力するディジタル／アナロ
   グ変換回路と、 外部から入力される外部ディジタル信号と外部に対して
   出力されるアナログ信号との間における変換誤差に基づ
   いて設定される変換誤差補正値を記憶するメモリ回路
   と、 前記外部ディジタル信号のディジタル値と前記メモリ回
   路に記憶された変換誤差補正値との合成演算を行うこと
   により補正ディジタル信号を得、それを前記ディジタル
   ／アナログ変換回路に出力する補正演算回路とを備えて
   構成されていることを特徴とするディジタル／アナログ
   変換器。
2. 【請求項２】 前記メモリ回路は１つの変換誤差補正値
   を記憶し、 前記補正演算回路は、前記外部ディジタル信号のディジ
   タル値と前記１つの変換誤差補正値との加減算を行って
   前記補正ディジタル信号を得ることを特徴とする請求項
   １記載のディジタル／アナログ変換器。
3. 【請求項３】 前記メモリ回路は複数の変換誤差補正値
   を記憶し、 前記補正演算回路は、前記外部ディジタル信号のディジ
   タル値とそのディジタル値に応じた前記変換誤差補正値
   との加減算を行って前記補正ディジタル信号を得ること
   を特徴とする請求項１記載のディジタル／アナログ変換
   器。
4. 【請求項４】 前記メモリ回路は、前記外部ディジタル
   信号の取り得る各ディジタル値に対してそれぞれ設定さ
   れる変換誤差補正値を記憶することを特徴とする請求項
   ３記載のディジタル／アナログ変換器。
5. 【請求項５】 前記メモリ回路は、書き換え可能な不揮
   発性メモリにより構成されていることを特徴とする請求
   項１ないし４の何れかに記載のディジタル／アナログ変
   換器。
6. 【請求項６】 外部ディジタル信号が入力された場合に
   出力電圧として期待される理想アナログ電圧を出力する
   基準電圧発生回路と、 この基準電圧発生回路から出力される理想アナログ電圧
   と前記外部ディジタル信号の入力に対して実際に出力さ
   れるアナログ電圧との差電圧を入力しその電圧値に応じ
   たディジタル値を出力するアナログ／ディジタル変換回
   路と、 このアナログ／ディジタル変換回路から出力されるディ
   ジタル値に基づいて前記変換誤差補正値を設定する補正
   値設定回路とを備えて構成されていることを特徴とする
   請求項１ないし５の何れかに記載のディジタル／アナロ
   グ変換器。
7. 【請求項７】 外部ディジタル信号が入力された場合に
   出力されるアナログ電圧を入力しその電圧値に応じたデ
   ィジタル値を出力するアナログ／ディジタル変換回路
   と、 前記外部ディジタル信号のディジタル値と前記アナログ
   ／ディジタル変換回路から出力されるディジタル値との
   差に基づいて前記変換誤差補正値を設定する補正値設定
   回路とを備えて構成されていることを特徴とする請求項
   １ないし５の何れかに記載のディジタル／アナログ変換
   器。
8. 【請求項８】 請求項１ないし５の何れかに記載のディ
   ジタル／アナログ変換器に対して外部ディジタル信号を
   入力する入力ステップと、 その入力した外部ディジタル信号に対する前記ディジタ
   ル／アナログ変換器の変換誤差に基づいて前記変換誤差
   補正値を設定する補正値設定ステップと、 この設定された変換誤差補正値を前記ディジタル／アナ
   ログ変換器のメモリ回路に書き込む書込ステップとから
   なるディジタル／アナログ変換器の変換誤差低減化方
   法。
9. 【請求項９】 前記補正値設定ステップは、入力した外
   部ディジタル信号に対して前記ディジタル／アナログ変
   換器の出力電圧として期待される理想アナログ電圧と前
   記ディジタル／アナログ変換器から出力されるアナログ
   電圧との差電圧をその電圧値に応じたディジタル値に変
   換し、その変換されたディジタル値に基づいて前記変換
   誤差補正値を設定することを特徴とする請求項８記載の
   ディジタル／アナログ変換器の変換誤差低減化方法。
10. 【請求項１０】 前記補正値設定ステップは、前記ディ
    ジタル／アナログ変換器から出力されるアナログ電圧を
    その電圧値に応じたディジタル値に変換し、前記外部デ
    ィジタル信号のディジタル値と前記変換されたディジタ
    ル値との差に基づいて前記変換誤差補正値を設定するこ
    とを特徴とする請求項８記載のディジタル／アナログ変
    換器の変換誤差低減化方法。
11. 【請求項１１】 前記補正値設定ステップは、前記外部
    ディジタル信号が取り得る複数のディジタル値に対して
    の前記変換誤差が何れも許容値以下となるように前記変
    換誤差補正値を設定することを特徴とする請求項８ない
    し１０の何れかに記載のディジタル／アナログ変換器の
    変換誤差低減化方法。
12. 【請求項１２】 前記変換誤差が許容値以下となるまで
    の間、前記入力ステップ、補正値設定ステップおよび書
    込ステップを繰り返し実行することを特徴とする請求項
    ８ないし１１の何れかに記載のディジタル／アナログ変
    換器の変換誤差低減化方法。