JP3535394B2 - Beam scanning inspection equipment - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ビームを走査する
ことにより被検出物の検査を行うビーム走査式検査装置
に関し、特にディジタル演算手段によりビーム走査のた
めのディジタル偏向信号を生成し、これをＤＡ変換手段
によりアナログ信号に変換して偏向器へ印加し、ビーム
走査を行うようにしたビーム走査式検査装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a beam scanning type inspection apparatus for inspecting an object to be detected by scanning a beam, and in particular, it generates a digital deflection signal for beam scanning by a digital arithmetic means, The present invention relates to a beam scanning type inspection device which converts an analog signal by a DA converting means and applies it to a deflector to perform beam scanning.

【０００２】[0002]

【従来の技術】従来のビーム走査式検査装置では、例え
ば特開平５−２５８７０３号公報に示される様に、偏向
回路部をアナログ積分回路で構成した方式である（以後
本方式をアナログ方式と呼ぶ）。アナログ積分回路で生
成されるアナログ信号はランプ波形で、ランプ波の傾斜
量であるスロープ値、ランプ波の振り戻し量であるリト
レース値が偏向のディジタル制御情報としてアナログ積
分回路に与えられる。また、前記傾斜の補正としてライ
ンサイズ、オフセットの補正としてオフセットの信号等
も用いられる。2. Description of the Related Art In a conventional beam scanning type inspection apparatus, as shown in, for example, Japanese Patent Application Laid-Open No. 5-258703, a deflection circuit section is constituted by an analog integration circuit (this method will be referred to as an analog method hereinafter). ). The analog signal generated by the analog integrator circuit is a ramp waveform, and the slope value, which is the slope amount of the ramp wave, and the retrace value, which is the swingback amount of the ramp wave, are provided to the analog integrator circuit as deflection digital control information. Further, a line size is used as the inclination correction, and an offset signal or the like is used as the offset correction.

【０００３】[0003]

【発明が解決しようとする課題】従来のビーム走査式検
査装置等に用いる偏向回路は、上記特開平５−２５８７
０３号公報に示される様にアナログ方式で行われてい
る。上記方式の場合、高い直線性が要求される高精度ア
ナログ回路が要求され、かつアナログ偏向信号は、誤差
が許容範囲の直線部分のみを使用する必要がある。従っ
て、偏向領域は、前記直線部分に対応する領域でかつ偏
向回路の偏向歪みが無視できる領域となる。さらにビー
ム位置については、高周波の小さな誤差はアナログ偏向
回路のオフセット等で補正を行うが、低周波の大きな誤
差はウェハ等の被検出物を移動をさせることにより補正
している。従って偏向回路は、歪みの少ない高精度なも
のが要求され、かつ被検出物を搭載するステージ及びそ
の制御系は変動の少ない高精度なものが要求され、全体
として高価格となり、また歪みや誤差による精度確保の
困難さからチューニングに関わる製造期間の長期化など
の問題がある。A deflection circuit used in a conventional beam scanning type inspection apparatus or the like is disclosed in the above-mentioned JP-A-5-2587.
This is performed in an analog system as shown in Japanese Patent Publication No. 03. In the case of the above method, a high-precision analog circuit that requires high linearity is required, and the analog deflection signal needs to use only the linear portion having an allowable error range. Therefore, the deflection region is a region corresponding to the straight line portion and a deflection distortion of the deflection circuit can be ignored. Further, with respect to the beam position, a small high frequency error is corrected by an offset of an analog deflection circuit, and a large low frequency error is corrected by moving an object to be detected such as a wafer. Therefore, the deflection circuit is required to have high precision with little distortion, and the stage with the object to be detected and its control system with high precision with little fluctuation are required, resulting in high price as a whole, and distortion and error. However, there is a problem such as the lengthening of the manufacturing period related to tuning due to the difficulty in securing accuracy due to.

【０００４】一方、一般に制御機器において、高性能、
高機能、コストダウン、ダウンサイジング等の観点から
アナログ技術のディジタル化が進められている。高速高
精度なビーム制御にこのディジタル技術の応用を考える
と、それはディジタル演算手段によりディジタル偏向信
号を生成し、それをＤ／Ａ変換して偏向回路を駆動する
ことになる。これはいわばディジタル方式であり、これ
を精度良く実現できれば、上記アナログ方式の課題を以
下のように解決できる。 （１）アナログ方式では不可能であった光学系起因によ
るビームの歪みや、電子回路起因の歪み等、歪みに対す
る複雑な補正処理を実現でき、精度向上と偏向走査領域
の拡大が可能になり、かつ精度やチューニングに関わる
コストと製造期間を大幅に低減できる。 （２）微細なレベルの偏向信号に対する補正処理（線形
性、ビットの誤差等の補正）が可能となり精度向上と走
査領域の拡大が可能になり、かつ精度やチューニングに
関わるコストと製造期間を大幅に低減できる。 （３）偏向信号を操る自由度が飛躍的に向上し、パラメ
ータ設定や変更等によって、補正処理の変更を検査中に
逐次実行でき、大幅に機能を向上させる事ができ、精度
向上と非検出物の検査領域の拡大ができる。 （４）ステージ等のメカニカルな部分の制御と高速にリ
ンケージできることにより、ビームによる目的とする位
置への追従制御が可能となり、メカ部の精度やチューニ
ングに関わるコストと製造期間を大幅に低減できる。On the other hand, in general, in control equipment, high performance,
Digitalization of analog technology is being advanced from the viewpoint of high functionality, cost reduction, downsizing, and the like. Considering the application of this digital technique to high-speed and high-precision beam control, it means that a digital deflection signal is generated by a digital operation means, and the digital deflection signal is D / A converted to drive the deflection circuit. This is, so to speak, a digital system, and if it can be realized with high accuracy, the problems of the analog system can be solved as follows. (1) in the optical system due was not possible with analog system
It is possible to realize complex correction processing for distortion such as beam distortion and distortion caused by electronic circuits, improve accuracy and expand deflection scanning area, and significantly reduce cost and manufacturing period related to accuracy and tuning. it can. (2) Correction processing (correction of linearity, bit error, etc.) for a fine level deflection signal becomes possible, accuracy can be improved and the scanning area can be expanded, and cost and manufacturing period related to accuracy and tuning can be greatly increased. Can be reduced to (3) The degree of freedom in manipulating the deflection signal is dramatically improved, and the correction process can be sequentially executed during the inspection by setting or changing parameters, etc., and the function can be greatly improved, improving accuracy and non-detection. The inspection area of an object can be expanded. (4) Since the mechanical parts such as the stage can be controlled and the linkage can be performed at high speed, the beam can be controlled to follow the target position, and the cost and manufacturing period related to the accuracy and tuning of the mechanical parts can be significantly reduced.

【０００５】このような利点を持つディジタル方式を実
現する上で、検査装置として要求される条件から、高速
に動作可能でかつ高精度のＤ／Ａ変換手段が要求され
る。ここで特に高精度化を目的としたＤＡ変換回路その
ものの公知例としては、例えば特開平９−１４８９３１
号公報、特開平５−３２７４９８号公報等に示されてい
るように、補正値記憶回路からの補正データに基づいて
アナログ補正値を生成する補助ＤＡ変換器を用いて、主
ＤＡ変換器の温度特性（温度変化に伴う非線形性）を補
正しているもの、あるいは特開平２−５８９２６号公報
等に示されているように、低分解能のＤＡ変換器を複数
組み合わせて高分解能なＤＡ変換装置を構成しているも
の等がある。In order to realize a digital system having such advantages, a D / A conversion means that can operate at high speed and has high accuracy is required under the conditions required as an inspection device. Here, as a publicly known example of the DA conversion circuit itself for the purpose of particularly improving accuracy, there is, for example, JP-A-9-148931.
As disclosed in Japanese Patent Laid-Open No. 5-327498 and Japanese Patent Laid-Open No. 5-327498, the temperature of the main DA converter is changed by using an auxiliary DA converter that generates an analog correction value based on the correction data from the correction value storage circuit. The characteristics (non-linearity due to temperature change) is corrected, or a high resolution DA converter is formed by combining a plurality of low resolution DA converters as shown in JP-A-2-58926. There are things that make up.

【０００６】ところが、Ｄ／Ａ変換器の高精度化技術と
高速化技術は一般に技術的にトレードオフの関係にあ
り、高精度追求の結果、高速性が犠牲にされてきた。即
ち、高速素子を用いた超高速ＤＡ変換器は、一般に低分
解能かつ高ノイズであり、線形性に関する特性も十分で
ない。従って前記高速素子を用いて、高精度を実現する
には、温度に起因する補正、素子のばらつきに起因する
誤差補正、動作周波数でのアナログ歪みによる補正な
ど、同時に複数の補正を行う必要がある。更にそれらの
補正を含むＤＡＣのアナログ出力のタイミングの同時
性、つまり時刻精度の管理が要求される。タイミングの
ばらつきは、グリッジ等の要因になり、精度の低下と動
作速度の低下を招く。サンプルホールドアンプ等の比較
的低速なアナログ素子を用いずに実現する事が要求され
る。However, the high precision technology and the high speed technology of the D / A converter are generally in a technical trade-off relationship, and as a result of pursuing high accuracy, high speed has been sacrificed. That is, an ultrahigh-speed DA converter using a high-speed element generally has low resolution and high noise, and the characteristic regarding linearity is not sufficient. Therefore, in order to realize high accuracy by using the high-speed element, it is necessary to perform a plurality of corrections at the same time, such as correction due to temperature, error correction due to element variation, and correction due to analog distortion at the operating frequency. . Further, it is required to manage the simultaneity of the timing of the analog output of the DAC including these corrections, that is, the time accuracy. The timing variation causes glitches and the like, which leads to a reduction in accuracy and a reduction in operating speed. It is required to realize it without using a relatively low speed analog element such as a sample hold amplifier.

【０００７】ここで、本発明の対象であるビーム走査式
検査装置の例としてＬＳＩ検査装置を考えると、ウェハ
には大量のＬＳＩチップが形成されており、これらのチ
ップをタクトタイムを短縮して出来るだけ早く検査する
ことが望まれている。また、デザインルールの微細化に
よる欠陥検出サイズの微細化（現状０．０５μｍ）、ウ
ェハサイズの大型化（現状１２インチ）により、検査領
域に対する相対精度の向上、検査すべきチップ数もそれ
に伴って面積的に増加する為、高速化高精度化の要求は
高まる一方である。現状要求されているビームの走査速
度は、画像で１０２４画素分のラインを走査するのに１
０μｓ程度とされており、１ピクセル当たり１０ｎＳ以
下、周波数にして１００ＭＨｚ以上の高速性に加えて、
ビーム走査領域とビーム位置指定精度の関係から少なく
とも１６ビット以上の精度（分解能ではない）のスペッ
クが要求されている。このような超高速性能と高精度性
能が両立するＤＡ変換装置を実現しなければ、ビーム走
査式検査装置のディジタル化という課題を実現できな
い。Considering an LSI inspection apparatus as an example of the beam scanning type inspection apparatus which is the object of the present invention, a large number of LSI chips are formed on a wafer, and these chips are shortened in takt time. It is desired to inspect as soon as possible. Also, due to the miniaturization of the defect detection size by the miniaturization of the design rule (currently 0.05 μm) and the enlargement of the wafer size (currently 12 inches), the relative accuracy with respect to the inspection area is improved, and the number of chips to be inspected accordingly. Since the area increases, the demand for higher speed and higher accuracy is ever increasing. Currently, the required beam scanning speed is 1 to scan a line of 1024 pixels in an image.
It is about 0 .mu.s, 1 pixel per 10nS than
In addition to the high speed of 100MHz or more,
Due to the relationship between the beam scanning area and the beam position designation accuracy, a spec of at least 16 bits or more (not resolution) is required. Unless a DA converter that achieves both ultra-high-speed performance and high-accuracy performance is realized, the problem of digitizing the beam scanning inspection apparatus cannot be realized.

【０００８】従って本発明の目的は、ビーム走査式検査
装置の偏向制御回路のディジタル化であり、そのため
に、ランダムな入力データに対して、超高速高精度が両
立する１つの高性能ＤＡ変換器とみなすことが可能な、
複数のＤＡＣを組み合わせた構成のＤＡ変換装置を実現
し、これを備えたビーム走査式検査装置を提供すること
である。Therefore, an object of the present invention is to digitize the deflection control circuit of the beam scanning type inspection apparatus, and for that reason, one high performance DA converter capable of achieving both ultra high speed and high accuracy for random input data. Can be considered as
It is an object of the present invention to realize a DA converter having a configuration in which a plurality of DACs are combined and to provide a beam scanning type inspection apparatus including the DA converter.

【０００９】[0009]

【課題を解決するための手段】本発明は、被検出物を走
査するための偏向信号をディジタル偏向信号として基準
周期ごとに生成するディジタル演算手段と、前記ディジ
タル偏向信号を処理して被変換データを生成したのち、
それぞれが前記被変換データの連続したビット列から成
るところの複数の部分データに分割する被変換データ生
成・分割手段と、前記複数の部分データのうち最も上位
の部分データである上位データの値ごとに定められた補
正データを格納し、前記上位データが与えられると対応
する補正データを出力するメモリ手段と、前記複数の部
分データ及び前記メモリ手段から出力された補正データ
の各々を前記基準周期ごとにＤ／Ａ変換するための、各
部分データ及び補正データごとに設けられたＤ／Ａ変換
手段と、このＤ／Ａ変換手段の各々のアナログ出力レベ
ルを、前記部分データ及び補正データの前記被変換デー
タの桁位置に対応するレベルに変換するための、各Ｄ／
Ａ変換手段出力に設けられたレベル変換手段と、このレ
ベル変換手段の各々の出力を加算してビーム偏向器へ与
えるアナログ偏向信号を生成するためのアナログ加算手
段と、を備えたビーム走査式検査装置において、前記被
変換データ生成・分割手段から出力された部分データの
各々をラッチする第１のラッチ手段と、前記部分データ
のうちの最も上位の部分データである上位データをラッ
チして前記メモリ手段へのアドレス信号を出力するとこ
ろの前記第１のラッチ手段と同じタイミングで動作する
第２のラッチ手段と、前記第１のラッチ手段の動作タイ
ミングより前記基準周期だけ遅れたタイミングで前記第
１のラッチ手段にラッチされた各部分データをラッチす
る第３のラッチ手段と、前記メモリ手段から前記アドレ
ス信号により読み出された補正データを前記第３のラッ
チ手段と同じタイミングでラッチする第４のラッチ手段
とを備えたことを特徴とするビーム走査式検査装置を開
示する。Means for Solving the Problems The present invention is based on the deflection signal for scanning the object to be detected as a digital deflection signals
Digital processing means for generating every cycle, and after processing the digital deflection signal to generate converted data,
Converted data generating / dividing means for dividing into a plurality of partial data each consisting of a continuous bit string of the converted data, and for each value of the upper data which is the uppermost partial data of the plurality of partial data A memory unit that stores defined correction data and outputs corresponding correction data when the upper data is given, and a plurality of partial data and each of the correction data output from the memory unit for each of the reference periods. D / A conversion means for D / A conversion, which is provided for each partial data and correction data, and each analog output level of this D / A conversion means, are converted into the converted data of the partial data and the correction data. Each D / for converting to the level corresponding to the digit position of the data
Beam scanning inspection including level converting means provided at the output of the A converting means, and analog adding means for adding respective outputs of the level converting means to generate an analog deflection signal to be given to the beam deflector. Oite the apparatus, the object to be
Of the partial data output from the conversion data generation / division means
First latch means for latching each, and the partial data
The highest data, which is the highest partial data of
Output the address signal to the memory means.
It operates at the same timing as the first latch means.
Second latch means and operation tie of the first latch means
At the timing delayed by the reference period from the
1 latches each partial data latched by the latch means
Third latch means and the address from the memory means.
The correction data read by the pulse signal is used for the third latch.
Fourth latching means for latching at the same timing as the latching means
Disclosed is a beam scanning type inspection apparatus comprising:

【００１０】更に本発明は、ビーム走査式検査装置にお
いて、前記Ｄ／Ａ変換手段の入力部に設けられ前記第３
及び第４のラッチ手段にラッチされた部分データ及び補
正データの対応するデータを前記第３及び第４のラッチ
手段の動作タイミングより前記基準周期だけ遅れたタイ
ミングでラッチして該当するＤ／Ａ変換手段へ供給する
第５のラッチ手段を設けたことを特徴とするビーム走査
式検査装置を開示する。Further, the present invention relates to a beam scanning type inspection apparatus.
And is provided in the input section of the D / A conversion means, and the third
And the partial data latched by the fourth latch means and the complementary data.
The corresponding data of the positive data is transferred to the third and fourth latches.
A tie that is delayed by the reference period from the operation timing of the means.
Latched by the ming and supplied to the corresponding D / A conversion means.
Beam scanning characterized in that a fifth latch means is provided
A type inspection device is disclosed.

【００１１】更に本発明は、ビーム走査式検査装置にお
いて、前記上位データの値がそのデータの最下位桁で１
づつ変化しかつ他の部分データの値が変化しない標準デ
ータを前記被変換データ生成・分割手段へ順次入力する
標準データ出力手段と、前記標準データの１つが前記被
変換データ生成・分割手段へ入力されて生成された前記
部分データと０もしくは一定値の値をもつ補正データと
から前記Ｄ／Ａ変換手段、前記レベル変換手段、及び前
記アナログ加算手段を介して生成されたアナログ偏向信
号の電圧を測定するための電圧計測手段と、この手段に
より計測された電圧と前記標準データの示す電圧との差
からその差をなくすための補正データを求め、求めた補
正データを前記標準データの上位データに対応する補正
データとして前記メモリ手段へ格納するメモリ書き込み
手段と、を備えたことを特徴とするビーム走査式検査装
置を開示する。Further, the present invention relates to a beam scanning type inspection apparatus.
And the value of the upper data is 1 in the least significant digit of the data.
Standard data output means for sequentially inputting the standard data that changes one by one and the value of the other partial data does not change to the converted data generation / division means, and one of the standard data input to the converted data generation / division means The voltage of the analog deflection signal generated from the generated partial data and the correction data having a value of 0 or a constant value through the D / A conversion means, the level conversion means, and the analog addition means is calculated. Voltage measurement means for measuring, and the correction data for eliminating the difference between the voltage measured by this means and the voltage indicated by the standard data is obtained, and the obtained correction data is set as the upper data of the standard data. There is disclosed a beam scanning type inspection apparatus comprising: a memory writing unit that stores corresponding correction data in the memory unit.

【００１２】[0012]

【００１３】[0013]

【００１４】[0014]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。図１は、本発明になる
ビーム走査式検査装置の構成例を示すブロック図で、ウ
ェハの検査装置の例である。この装置は、ビーム偏向／
追従制御部１０００、ウェハ光学検査部１０１０、画像
計測／処理部１０２０、及びステージ制御部１０３０か
ら構成されている。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram showing a configuration example of a beam scanning type inspection apparatus according to the present invention, which is an example of a wafer inspection apparatus. This device is for beam deflection /
The tracking control unit 1000, the wafer optical inspection unit 1010, the image measurement / processing unit 1020, and the stage control unit 1030 are included.

【００１５】ウェハ光学検査部１０１０では、ビーム光
源１０１１から出力されたビームが偏向器１０１２で偏
向されたのち、光学系レンズ部１０１３を経由して被検
出物としてのウェハ１０４に照射される。この電子ビー
ムの照射領域は、検査欠陥のサイズに対応した分解能に
より決められ、ビーム径の拡大縮小、焦点絞りを、ビー
ムのある基準点でのビーム状態と偏向に伴う変動分を考
慮して制御することにより照射領域が制御される。この
ための制御値の演算は、ビーム偏向／追従制御部１００
０で行われ、その結果得られたビーム径の拡大縮小のた
めの制御値は、非点補正制御として偏向器１０１２に与
えられてビーム径が制御され、焦点絞りのための制御値
は、動焦点補正として光学系レンズ部１０１３に与えら
れて焦点が制御される。一方、ウェハ１０１４への電子
ビームの照射強度は、検出する電子の量やＳ／Ｎに反映
するが、この制御は、光源１０１１に於ける加速電圧や
リターディング電圧により行われる。In the wafer optical inspection unit 1010, the beam output from the beam light source 1011 is deflected by the deflector 1012, and then is irradiated onto the wafer 104 as an object to be detected via the optical system lens unit 1013. The irradiation area of this electron beam is determined by the resolution corresponding to the size of the inspection defect, and the enlargement / reduction of the beam diameter and the focus stop are controlled in consideration of the beam state at a certain reference point of the beam and the variation due to deflection. By doing so, the irradiation area is controlled. The calculation of the control value for this purpose is performed by the beam deflection / following control unit 100.
The control value for the enlargement / reduction of the beam diameter obtained as a result is given to the deflector 1012 as the astigmatism correction control to control the beam diameter, and the control value for the focus stop is changed. The focus correction is applied to the optical system lens unit 1013 to control the focus. On the other hand, the irradiation intensity of the electron beam on the wafer 1014 is reflected in the amount of electrons to be detected and the S / N, but this control is performed by the acceleration voltage and the retarding voltage in the light source 1011.

【００１６】偏向部１０１２は、多極板の静電偏向器も
しくは偏向コイルで構成され、電圧もしくは電流値にて
電子ビームを偏向させてウェハ上のビーム照射位置を制
御する。制御値に対してビームの偏向する量には、例え
ば樽型、糸巻き型等と呼ばれる偏向歪みが存在し、通常
３次関数で近似される。歪み及びドリフト（変動）は、
他にもリターディング電圧による電場、各部の帯電、磁
性体による磁場等により発生する。これらの歪みやドリ
フトは事前の計測値、逐次行われるアライメント（調
整）により算出されるパラメータ、ステージ１０１５の
位置、偏向領域などの変数を基にビーム偏向／追従制御
部１０００が演算を行い、偏向器１０１２に与える制御
値に反映させることで補正される。The deflecting unit 1012 is composed of an electrostatic deflector or a deflection coil having a multipolar plate, and deflects the electron beam with a voltage or current value to control the beam irradiation position on the wafer. The deflection amount of the beam with respect to the control value has a deflection distortion called barrel type, pincushion type, etc., and is usually approximated by a cubic function. Distortion and drift
In addition, it is generated by the electric field due to the retarding voltage, the charging of each part, the magnetic field due to the magnetic substance, and the like. These distortions and drifts are calculated by the beam deflection / following control unit 1000 based on variables such as measured values in advance, parameters calculated by sequential alignment (adjustment), the position of the stage 1015, and the deflection region, and the deflection is performed. It is corrected by reflecting it on the control value given to the device 1012.

【００１７】ステージ１０１５はステージ制御部１０３
０によりその位置制御が行われる。例えば、図には示し
ていないが、レーザ干渉計によりステージ位置を例えば
１００ｎＳ間隔で計測し、その計測値を基にステージ１
０１５とそこに搭載された検査対象であるウェハ１０１
４の位置及び移動速度を制御する。前記ステージ位置の
計測値は、ビーム偏向／追従制御部１０００に送られ
る。The stage 1015 is a stage control unit 103.
The position is controlled by 0. For example, although not shown in the figure, the stage position is measured with a laser interferometer at intervals of 100 nS, for example, and the stage 1 is measured based on the measured value.
015 and the wafer 101 mounted on the wafer to be inspected
4 position and moving speed are controlled. The measured value of the stage position is sent to the beam deflection / following control unit 1000.

【００１８】ビーム偏向／追従制御部１０００内のディ
ジタル演算部７では、検査が検査時間短縮のため移動し
ながら行われるため、例えば１００ｎＳ間隔の計測値ご
とにステージの位置誤差と速度の補間演算、ピッチング
誤差の算出等を行い、画素単位（例えば１０ｎＳ）の演
算出力に変換し、偏向制御出力に反映している。上記以
外にも、ウェハとステージの位置関係、ウェハ上のチッ
プ単位の位置に依存するオフセットや回転などの誤差、
前記ステージ位置計測にレーザ干渉計を用いる場合はそ
のミラーの取り付け誤差とミラー非直線誤差、ステージ
のガイドのヨーイングに起因するアッベの誤差等があ
り、これらは事前にアライメント等で測定され目標位置
として制御値に反映される。図には示していないが、ウ
ェハ高さ方向の誤差も存在し、これは高さセンサにより
検出され、ビーム偏向／追従制御部１０００に送られ制
御値に反映される。この高さ方向の誤差は、位置以外に
焦点にも影響を及ぼすが、前記動焦点補正にて補正す
る。In the digital operation unit 7 in the beam deflection / following control unit 1000, the inspection is performed while moving to shorten the inspection time. Therefore, for example, the stage position error and velocity interpolation calculation are performed for each measurement value at 100 nS intervals. A pitching error is calculated, converted into a pixel unit (for example, 10 nS) calculation output, and reflected in the deflection control output. Other than the above, the positional relationship between the wafer and the stage, errors such as offset and rotation depending on the position of each chip on the wafer,
When using a laser interferometer to measure the stage position, there are errors such as the mirror mounting error and the mirror non-linearity error, and the Abbe error due to the yawing of the stage guide. It is reflected in the control value. Although not shown in the figure, there is also an error in the wafer height direction, which is detected by the height sensor and sent to the beam deflection / following control unit 1000 to be reflected in the control value. The error in the height direction affects not only the position but also the focus, but is corrected by the dynamic focus correction.

【００１９】ビーム偏向／追従制御部１０００のＤＡ変
換装置１００は、ディジタル制御値をアナログ変換（Ｄ
Ａ変換）してアナログ偏向信号を生成し、これを偏向器
１０１２に出力し、ウェハ上にビームを走査させる。こ
の部分の詳細は後述するが、このＤＡ変換装置１００の
計測可能な、静的な誤差（段差、非直線性、ドリフ
ト）、動作状況により変化する動的な誤差（フィルタ成
分による歪み）は、補正データ部４を用いて補正され、
またディジタル演算部７による歪み補正処理により、補
正される。本発明のディジタル処理方式を実現する為に
は、このＤＡ変換部３に高速かつ高精度性能が要求され
る。The DA converter 100 of the beam deflection / following controller 1000 converts the digital control value into an analog signal (D).
A conversion) is performed to generate an analog deflection signal, which is output to the deflector 1012 to scan the beam on the wafer. Although details of this part will be described later, the measurable static error (step, non-linearity, drift) of the DA converter 100, and the dynamic error (distortion due to the filter component) that changes depending on the operating condition are: Is corrected using the correction data section 4,
Further, the distortion is corrected by the distortion correction processing by the digital arithmetic unit 7. In order to realize the digital processing method of the present invention, the DA converter 3 is required to have high speed and high precision performance.

【００２０】画像検出器１０１６は、電子ビーム照射情
報（ビーム走査による例えば２次電子量等の情報）を画
像情報として取り込み、画像計測処理部１０２０へ送
る。画像計測処理部１０２０は、ウェハ上に形成された
欠陥と欠陥位置等の検出を行う。ビームを偏向するタイ
ミングと、画像を取り込むタイミングを一致させる為、
ビーム偏向／追従制御ディジタル演算部７は、画像計測
処理部１０２０（画像検出器１０１６でもよい）に取込
タイミング信号を送っている。The image detector 1016 fetches electron beam irradiation information (information such as secondary electron amount by beam scanning) as image information and sends it to the image measurement processing unit 1020. The image measurement processing unit 1020 detects a defect formed on the wafer, a defect position, and the like. In order to match the timing of deflecting the beam with the timing of capturing the image,
The beam deflection / following control digital operation unit 7 sends an acquisition timing signal to the image measurement processing unit 1020 (or the image detector 1016).

【００２１】本発明の特徴とするＤＡ変換装置１００
は、高速化と高精度化とを両立するため、概略以下の要
素及び原理で構成されている。 （１）目的とするアナログ情報を指定するための基本デ
ィジタル情報を２つもしくは複数のビット列の組に分け
て、複数の高速ＤＡＣにそれぞれ与え、得られた出力を
加算することにより、基本ディジタル情報に対応した１
つの基本アナログ出力を得る。 （２）補正用高速ＤＡＣと、それに補正値を与える補正
メモリを設け、最上位のＤＡＣを主とした各種デバイス
やプロセスのばらつきや非線形性、切り換え段差等を補
正する補正アナログ出力を得る。 （３）（１）の基本アナログ出力と（２）の補正アナロ
グ出力を加算して、前記基本ディジタル情報に対応した
１つのリニヤな目的とするアナログ出力を得る。 （４）アナログ出力タイミングのずれを無くすため、複
数の高速ＤＡＣ及び補正用高速ＤＡＣに与えるディジタ
ル情報を１つの基本クロックに同期化させ、同時性を獲
得するための出力ラッチを備える。また、高速なサンプ
リング動作に対応するため、補正メモリ部を中心にパイ
プライン化する。さらにＤＡＣ出力のアナログ部での信
号通過時間も同時に揃える。A DA converter 100, which is a feature of the present invention.
In order to achieve both high speed and high accuracy, is roughly composed of the following elements and principles. (1) The basic digital information for designating the target analog information is divided into a group of two or a plurality of bit strings, given to each of a plurality of high-speed DACs, and the obtained outputs are added to obtain the basic digital information. Corresponding to
Get two basic analog outputs. (2) A correction high-speed DAC and a correction memory that gives a correction value to the correction DAC are provided to obtain a correction analog output that corrects variations and non-linearities of various devices and processes mainly including the highest-order DAC, switching steps, and the like. (3) The basic analog output of (1) and the corrected analog output of (2) are added to obtain one linear target analog output corresponding to the basic digital information. (4) An output latch is provided for synchronizing digital information given to a plurality of high-speed DACs and correction high-speed DACs with one basic clock to obtain simultaneity in order to eliminate the deviation of analog output timing. Further, in order to support a high-speed sampling operation, the correction memory section is pipelined. Furthermore, the signal passing time in the analog part of the DAC output is also made uniform at the same time.

【００２２】以下、このＤＡ変換装置１００の詳細を説
明する。図２は、被変換データの生成・分割部１の構成
を示すものである。まずＤＡ変換用フルデータ出力回路
１１はＤＡ変換のための基本ディジタル情報ＤＳＰを生
成するもので、ディジタル演算部７で前述したように種
々の補正量も含めて生成されたディジタル偏向信号ＤＳ
Ｗが基準クロックＣＬに同期して与えられると、これに
対する変換処理又は透過処理を施して基準クロックＣＬ
に同期した基本ディジタル情報ＤＳＰを出力する。ま
た、後述のＤＡＣの段差補正等のための補正データを得
るために、外部から定数として与えられた標準データＤ
ＳＴに変換処理を施すかあるいは透過処理して基本ディ
ジタル情報ＤＳＰとして出力する。ここで透過処理とい
うのは、入力された情報ＤＳＷまたはＤＳＴをそのまま
基本ディジタル情報ＤＳＰとして出力する処理であり、
また変換処理というのは、フルデータ出力回路１１内で
他のソース情報または基準クロックＣＬに同期した内部
のソース情報生成回路からの情報と組み合わせる処理で
ある。フルデータ出力回路１１内部のクロックＣＬに同
期したソース情報生成回路としてはカウンタ回路などが
あり、例えばカウンタ回路の出力とディジタル偏向信号
ＤＳＷとを演算してクロックＣＬに同期した基本ディジ
タル情報ＤＳＰを生成する。また、標準データＤＳＴも
ソース情報の１つとして用いられることがある。The details of the DA converter 100 will be described below. FIG. 2 shows the structure of the conversion target data generation / division unit 1. First, the DA conversion full data output circuit 11 generates basic digital information DSP for DA conversion, and the digital deflection signal DS generated by the digital arithmetic unit 7 including various correction amounts as described above.
When W is given in synchronization with the reference clock CL, a conversion process or a transparent process is applied to the W to give the reference clock CL.
And outputs basic digital information DSP synchronized with. Further, standard data D given as a constant from the outside is obtained in order to obtain correction data for DAC level difference correction, which will be described later.
The ST is subjected to conversion processing or transparent processing and output as basic digital information DSP. Here, the transparent process is a process of directly outputting the input information DSW or DST as the basic digital information DSP,
The conversion process is a process of combining with other source information in the full data output circuit 11 or information from the internal source information generation circuit synchronized with the reference clock CL. There is a counter circuit or the like as the source information generation circuit synchronized with the clock CL in the full data output circuit 11, and for example, the output of the counter circuit and the digital deflection signal DSW are calculated to generate the basic digital information DSP synchronized with the clock CL. To do. Also, the standard data DST may be used as one of the source information.

【００２３】以上のようにして生成された基本ディジタ
ル情報ＤＳＰは、上位用マルチプレクサ１２及び下位用
マルチプレクサ１３により上位データＤ１と下位データ
Ｄ２とに分割される。図２の構成では、分割の自由度を
向上させるため、基本ディジタル情報ＤＳＰをいくつか
の連続したビット列Ｉ０、Ｉ１、…に分け、セレクト信
号ＳＬ／ＳＨによってそれらのビット列を上位用マルチ
プレクサ１２及び下位用マルチプレクサ１３で選択し
て、上位ディジタルデータＤ１及び下位ディジタルデー
タＤ２を生成している。ここでセレクト信号ＳＬ／ＳＨ
は、外部スイッチ又はソフトウェアプログラミングによ
り与える。The basic digital information DSP generated as described above is divided by the upper multiplexer 12 and the lower multiplexer 13 into the upper data D1 and the lower data D2. In the configuration of FIG. 2, in order to improve the degree of freedom of division, the basic digital information DSP is divided into several continuous bit strings I0, I1, ... And these bit strings are divided by the select signal SL / SH into the upper multiplexer 12 and the lower multiplexer. It is selected by the multiplexer 13 for use to generate upper digital data D1 and lower digital data D2. Select signal SL / SH here
Is provided by an external switch or software programming.

【００２４】図３（ａ）、（ｂ）は、マルチプレクサ１
２、１３によって分割された上位データＤ１及び下位デ
ータＤ２の例を示したものである。簡単のためＤＡ変換
フルデータ出力回路１１から出力されるデータは、実際
にはディジタル情報にＤＳＰ以外の余分なビットも含ま
れることがあり、その中の有効とみなせる部分が基本デ
ィジタル情報ＤＳＰであるが、ここでは便宜上、余分な
ビットは省略している。図３（ａ）は、上位データＤ１
が１０ビット、下位データＤ２が６ビットで、１６ビッ
トの基本ディジタル情報ＤＳＰが単に２分された構成で
ある。フルデータの中の有効な連続したビット列を基本
ディジタル情報ＤＳＰと考え、それが単に２つに分割さ
れている。しかし、図３（ｂ）に示したように、上位デ
ータＤ１と下位データＤ２とを重ねるケースもありう
る。これは重なった部分に特別なオフセット値を何らか
の形で割り付ける必要があるか、ＤＡ変換された後のア
ナログ情報を特別な条件で使用する場合等である。例え
ば、重ねた部分に相当するアナログ値分を、後述する補
正ＤＡＣのアナログ出力値内にキャンセル量（マイナス
のアナログ値）として含ませて、アナログ的に加算すれ
ば、目的とする必要な合成アナログ値がより良好な線形
性を確保した形で得られる可能性がある。なお、図３の
補正データについては後に説明する。FIGS. 3A and 3B show the multiplexer 1
It is an example of upper data D1 and lower data D2 divided by 2 and 13. For the sake of simplicity, the data output from the DA conversion full data output circuit 11 may actually include extra bits other than the DSP in the digital information, and the portion that can be considered effective is the basic digital information DSP. However, the extra bits are omitted here for convenience. FIG. 3A shows the upper data D1.
Is 10 bits, the lower data D2 is 6 bits, and the 16-bit basic digital information DSP is simply divided into two. A valid continuous bit string in full data is considered as basic digital information DSP, and it is simply divided into two. However, as shown in FIG. 3B, the upper data D1 and the lower data D2 may overlap each other. This is the case where it is necessary to assign a special offset value to the overlapped portion in some form, or when the analog information after DA conversion is used under special conditions. For example, if the analog value corresponding to the overlapped portion is included as a cancellation amount (negative analog value) in the analog output value of the correction DAC to be described later and added in an analog manner, the desired synthetic analog The values may be obtained in a form that ensures better linearity. The correction data of FIG. 3 will be described later.

【００２５】図４は、図１の同期部２及び補正データ部
４（点線枠内）の構成を示す。この部分の詳細は後述す
るが、説明の都合上ここでは概略を述べる。まず、上位
データＤ１は補正データを指定するためのアドレスとし
て用いられ、補正用メモリ４１に与えることによってそ
のアドレスに対応する補正データＤＭが出力される。上
位データＤ１、下位データＤ２及び補正データＤＭは、
出力段ＦＦ２１及び２２を介してそれぞれ上位ＤＡＣ用
データＤ１Ｓ、下位ＤＡＣ用データＤ２Ｓ、及び補正Ｄ
ＡＣ用データＤＭＳとして出力される。ここで上位／下
位ＤＡＣ用出力段ＦＦ２１と、補正ＤＡＣ用出力段ＦＦ
２２は、１つの基準クロックＣＬによってトリガされ、
値を更新するラッチ動作を行う。これによって、各ＤＡ
Ｃ用データＤ１Ｓ、Ｄ２Ｓ、ＤＭＳの同時性を獲得す
る。基準クロックＣＬは、ドライバ２７や配線長等によ
って負荷電流、スキュー等の最適化を行い、各ＤＡＣに
与えるデータ出力タイミングを最適化している。FIG. 4 shows the structure of the synchronization unit 2 and the correction data unit 4 (inside the dotted line frame) of FIG. The details of this portion will be described later, but for the sake of explanation, the outline will be described here. First, the upper data D1 is used as an address for designating the correction data, and when it is given to the correction memory 41, the correction data DM corresponding to the address is output. The upper data D1, the lower data D2, and the correction data DM are
The upper DAC data D1S, the lower DAC data D2S, and the correction D are output via the output stage FFs 21 and 22, respectively.
It is output as AC data DMS. Here, the upper / lower DAC output stage FF21 and the correction DAC output stage FF
22 is triggered by one reference clock CL,
Perform the latch operation to update the value. By this, each DA
The simultaneity of C data D1S, D2S, and DMS is acquired. The reference clock CL optimizes the load current, skew, etc. according to the driver 27, wiring length, etc., and optimizes the data output timing given to each DAC.

【００２６】図５は、図１のＤＡ変換部３の構成例を示
したもので、上位ＤＡＣ用データＤ１Ｓ、下位ＤＡＣ用
データＤ２Ｓ、及び補正ＤＡＣ用データＤＭＳは、対応
する３つのＤＡＣすなわち、上位ＤＡＣ５０１、下位Ｄ
ＡＣ５０２、及び補正ＤＡＣ５０３にそれぞれ入力され
る。各ＤＡＣからのアナログ出力は、それぞれ係数回路
５０４〜５０６に与えられる。係数回路５０４〜５０６
の出力は、同時性確保の為、１つのオペアンプ５０７で
１度に加算され、最終的な目的とするアナログ出力（合
成アナログ出力）ＡＳＷを得ている。ここで、各係数回
路５０４〜５０６は、各ＤＡＣが電流出力である事を前
提としており、シリーズ抵抗とプルダウン抵抗による電
流分配回路として構成している。より同時性を高めるた
め、各ＤＡＣは同じタイプのもの（ロットも同等で、更
にシュリンクして特性を合わせたものが最適）を用いた
方が良い。更に高速性と同時性を追求するためには、内
部にラッチレジスタを備え、クロック同期可能なＤＡＣ
を用いた方が良い。クロックには基準クロックＣＬをド
ライバ５０８で負荷と遅延を調整して用いる。FIG. 5 shows an example of the configuration of the DA converter 3 of FIG. 1. The upper DAC data D1S, the lower DAC data D2S, and the correction DAC data DMS correspond to three corresponding DACs, that is, Upper DAC 501, lower D
It is input to the AC 502 and the correction DAC 503, respectively. The analog output from each DAC is given to the coefficient circuits 504 to 506, respectively. Coefficient circuits 504 to 506
In order to secure the simultaneity, one operational amplifier 507 adds the outputs at once to obtain the final target analog output (composite analog output) ASW. Here, each of the coefficient circuits 504 to 506 is premised on that each DAC outputs a current, and is configured as a current distribution circuit including a series resistor and a pull-down resistor. In order to improve the simultaneity, it is better to use the same type of DAC (the same lot is used, and it is optimal to shrink and match the characteristics). In order to pursue higher speed and simultaneity, a DAC that has a latch register inside and can synchronize clocks
It is better to use. As the clock, the reference clock CL is used by the driver 508 after adjusting the load and the delay.

【００２７】加算回路は、オペアンプ５０７と、その出
力とマイナス入力との間のフィードバック抵抗５０９、
基準ＧＮＤへのプラス入力の接地、オペアンプ立ち上が
り特性補正用のマイナス−プラス入力間抵抗５１０、及
び高周波入力ノイズ除去用のキャパシタ（容量負荷）５
１１と積分フィルタ用のキャパシタ５１２等の周辺回路
で構成される。高い応答性能を得るためには、オペアン
プ５０７の出力電流容量とリニアリティ特性の許す限り
フィードバック抵抗５０９の抵抗値を小さくし、フィー
ドバック速度を向上させた方が良い。また、キャパシタ
ンス５１１を設けると、フィードバック時の負荷やＤＡ
Ｃ側から見た場合の係数回路と絡んだ時定数回路となる
ため、オペアンプ出力のジャンピングやセトリングタイ
ム遅れにつながる。従って、キャパシタ５１１として
は、出来るだけ容量が小さくかつ高周波特性の良い物を
用いる必要がある。そこで、合成電流の共通ライン５１
３を基板の内層や表面層で適当な大きさのべた面として
構成し、基準ＧＮＤ等との間にキャパシタを形成する
等、インダクタ成分を除去して必要最小限の小容量でも
高周波に対して高特性を有する構造をとるのが望まし
い。The adder circuit includes an operational amplifier 507, a feedback resistor 509 between its output and a negative input,
Grounding the positive input to the reference GND, a negative-plus-input resistor 510 for correcting the rising characteristic of the operational amplifier, and a capacitor (capacitive load) 5 for removing high frequency input noise.
11 and a peripheral circuit such as a capacitor 512 for an integration filter. In order to obtain high response performance, it is better to reduce the resistance value of the feedback resistor 509 and improve the feedback speed as long as the output current capacity of the operational amplifier 507 and the linearity characteristic allow. Further, when the capacitance 511 is provided, the load at the time of feedback and DA
Since the time constant circuit is entangled with the coefficient circuit when viewed from the C side, it leads to jumping of the operational amplifier output and settling time delay. Therefore, it is necessary to use, as the capacitor 511, a capacitor having the smallest possible capacitance and good high frequency characteristics. Therefore, the common line 51 of the combined current
3 is composed of an inner layer and a surface layer of the substrate as a solid surface of an appropriate size, and a capacitor is formed between it and a reference GND, etc. It is desirable to have a structure having high characteristics.

【００２８】抵抗５１０は、オペアンプ５０７の出力Ａ
ＳＷの立ち上がり特性を調整するために用いる。オペア
ンプ５０７は、高速な立ち上がり特性（高スルーレー
ト）を有し、応答の高速なものを用い、必要な立ち上が
り特性を抵抗５１０で、ノイズ除去をキャパシタ５１
１、５１２で調整する。すなわち、抵抗５１０の抵抗値
を小さくするとオペアンプ５０７の立ち上がりは特に収
束電圧付近で急速に低下し、出力のジャンピングを小さ
くコントロール可能である。また、キャパシタ５１２も
ノイズ除去効果（ローパスフィルタ）の他にオペアンプ
の位相を補償することが抵抗５１０と類似したジャンピ
ング除去効果も得られるが、収束電圧に達する時間も長
くなり、セトリングタイム特性を低下させる（精度の低
下にもつながる）ため、出来る限り小さい容量とする方
が良い。キャパシタ５１１は、既に述べた特性の他に、
オペアンプによってはその容量を増大させると出力ＡＳ
Ｗのジャンピングが大きくなるケースが多い。以上の検
討から、キャパシタ５１１の容量は高周波ノイズが十分
除去可能な範囲で、出来るだけ小さく（特にリード等に
含まれるインダクタを限りなくゼロにすることは重
要）、キャパシタ５１２の容量はオペアンプノイズや誘
導ノイズが除去できる範囲で特に小さく（無い方が良
い）、抵抗５１０の抵抗値はオペアンプの出力ジャンピ
ングを十分の小さく抑え込める範囲で適当な値に、各々
調整して、必要な出力特性を得るようにするち効果的で
あるといえる。The resistor 510 is connected to the output A of the operational amplifier 507.
It is used to adjust the rising characteristics of SW. The operational amplifier 507 has a high-speed rising characteristic (high slew rate) and has a high-speed response, and the necessary rising characteristic is set by the resistor 510 and noise removal by the capacitor 51.
Adjust with 1, 512. That is, when the resistance value of the resistor 510 is reduced, the rise of the operational amplifier 507 is rapidly reduced particularly near the convergence voltage, and the output jumping can be controlled to be small. In addition to the noise removing effect (low-pass filter), the capacitor 512 can also obtain a jumping removing effect similar to that of the resistor 510 by compensating for the phase of the operational amplifier, but the time to reach the convergence voltage becomes long and the settling time characteristic is deteriorated. Therefore, it is better to make the capacity as small as possible in order to make it possible (which leads to a decrease in accuracy). The capacitor 511 has, in addition to the characteristics already described,
Depending on the operational amplifier, increasing its capacity may cause output AS
In many cases, W jumping becomes large. From the above examination, the capacitance of the capacitor 511 is as small as possible within the range in which high frequency noise can be sufficiently removed (especially, it is important to make the inductor included in leads and the like zero as much as possible), and the capacitance of the capacitor 512 is equal to that of operational amplifier noise or It is particularly small (it is better not to have it) in the range where the induced noise can be removed, and the resistance value of the resistor 510 is adjusted to an appropriate value within a range in which the output jumping of the operational amplifier can be suppressed to a sufficiently small value to obtain the necessary output characteristics. It can be said that it is effective.

【００２９】更に高速化を追求した場合、各ＤＡＣ５０
１〜５０３としては、なるべく高速タイプのものを用い
る方が良い。これに依って、グリッジエネルギのサンプ
リングタイムに対する相対的な低減や、オペアンプ５０
７に対するＤＡＣ出力のタイミングの同時性の向上等の
ＡＣ／ＤＣ特性改善が図れる。また、各ＤＡＣそのもの
から生成されるＤＡＣノイズも高周波化されるため、係
数回路５０４〜５０６とキャパシタ５１１で構成される
入力ノイズフィルタで除去されやすくなる。それでも入
力ノイズレベルが大きい場合は、抵抗５１０の抵抗値を
出来るだけ小さくしていく方法でもノイズレベルを低減
する効果が得られる。When further speedup is pursued, each DAC50
As for 1 to 503, it is better to use a high speed type as much as possible. Accordingly, the relative reduction of the glitch energy with respect to the sampling time and the operational amplifier 50
It is possible to improve AC / DC characteristics such as improvement of simultaneity of timing of DAC output with respect to 7. In addition, since the DAC noise generated from each DAC itself has a high frequency, it can be easily removed by the input noise filter configured by the coefficient circuits 504 to 506 and the capacitor 511. If the input noise level is still high, the effect of reducing the noise level can be obtained by reducing the resistance value of the resistor 510 as much as possible.

【００３０】高周波成分を含むＤＡＣのグリッジノイズ
やディジタルスイッチングノイズ（特にＤＡＣの入力段
のデータ線からのもの）等が空間や配線間の誘導エネル
ギとしてＤＡＣの内部や電源／ＧＮＤに混入して、不正
な誘導ノイズをＤＡＣのアナログ出力に発生させること
がある。この場合は、ＤＡＣ５０１〜５０３のアナログ
出力とアース間に直接フィルタ用コンデンサ５１４〜５
１６をそれぞれ設け、突発的なグリッジノイズや誘導ノ
イズをＧＮＤ等にリークしてそのノイズレベルを低下さ
せると、後段のオペアンプ５０７の不定動作を未然に防
げ効果的である。しかし容量を大きくしすぎると、高速
サンプリング動作における信号変化時のオペアンプ５０
７に対する過渡電流がサンプリング時間内に所定の大き
さに収束せず、一時的な精度の低下につながる。従っ
て、リードレスの小容量コンデンサを用いるか、理想的
には、基板の中にリードレスのキャパシタンスを形成す
る（内層や外層にＧＮＤに対してベタで形成する）等、
インダクタンス成分を極小化したコンデンサを用いるの
が望ましい。Glitch noise and digital switching noise of the DAC including high frequency components (especially those from the data line of the input stage of the DAC) are mixed into the interior of the DAC and the power supply / GND as inductive energy between the space and wiring, False induction noise may be generated at the analog output of the DAC. In this case, the filter capacitors 514 to 5 are directly connected between the analog outputs of the DACs 501 to 503 and the ground.
If 16 are provided and sudden glitch noise or inductive noise is leaked to GND or the like to reduce the noise level, it is effective to prevent the indefinite operation of the operational amplifier 507 in the subsequent stage. However, if the capacitance is made too large, the operational amplifier 50 at the time of signal change in high-speed sampling operation
The transient current for 7 does not converge to a predetermined magnitude within the sampling time, leading to a temporary decrease in accuracy. Therefore, a leadless small-capacity capacitor is used, or ideally, a leadless capacitance is formed in the substrate (solid in the inner layer or the outer layer with respect to GND), etc.
It is desirable to use a capacitor with a minimized inductance component.

【００３１】次に図６は、ＤＡ変換部３の別の構成例を
示すもので、上位用、下位用の各ＤＡＣ６０１〜６０３
は、ＯＵＴ−Ｎ、ＯＵＴの２出力端を持つ超高速の差動
出力型ＤＡ出力を用いており、また、それら各ＤＡＣ出
力と図５と同様の係数回路５０４〜５０６の間に電流分
配によるゲイン調整用係数回路６２０〜６２２とバッフ
ァ用オペアンプ６２３〜６２５とをシリーズに挿入した
ものである。この構成によれば、ボード上での各ＤＡＣ
からの電流出力ライン上に寄生するキャパシタを小さく
設計することができる。すなわち、図５の構成では、構
成上、大きなベタ配線として３つのＤＡＣの出力が直接
集中結線されるため、寄生容量の増加は避けられない
が、図６の構成では、電流出力ラインを短く配線可能な
ため、寄生容量に蓄えられた電荷による共振等の悪影響
を小さくできると共にＤＡＣの高速性を高く保つことが
できる。Next, FIG. 6 shows another example of the configuration of the DA conversion unit 3, and each of the upper and lower DACs 601 to 603.
Uses an ultra-high-speed differential output DA output having two output terminals OUT-N and OUT, and also uses current distribution between each DAC output and the coefficient circuits 504 to 506 similar to FIG. The gain adjusting coefficient circuits 620 to 622 and the buffer operational amplifiers 623 to 625 are inserted in series. According to this configuration, each DAC on the board
The parasitic capacitor on the current output line from can be designed small. That is, in the configuration of FIG. 5, since the outputs of the three DACs are directly concentrated and connected as a large solid wiring in the configuration, an increase in parasitic capacitance cannot be avoided, but in the configuration of FIG. 6, the current output line is short. As a result, it is possible to reduce adverse effects such as resonance due to the electric charge stored in the parasitic capacitance, and to maintain high DAC speed.

【００３２】また、超高速ＤＡＣは差動出力型であるの
で、２つの出力の終端処理（インピーダンスマッチン
グ）を正しく行わないと出力にひずみエネルギーが発生
する可能性がある。この場合、ＡＣ的に変化する高周波
レベルでの不整合を抑え込む必要が生じる。図６の様
に、使用しない出力端（ＯＵＴ）を終端抵抗Ｒ０（多く
の場合５０Ω）の抵抗でアナロググラウンドに対し静的
に終端したとすると、使用する側（ＯＵＴ−Ｎ）も静的
に終端する必要が生ずる。しかし、電圧帰還タイプのオ
ペアンプを使用すると、常にオペアンプの入力点（マイ
ナス入力）を仮想ゼロ電位に保つことは不可能である。
つまり、入力信号が変化すると電圧フィードバック遅延
時間を経てゼロ電位に収束させる様動作するため、収束
するまでの時間は電位が発生してしまう。そこで、電圧
帰還アンプの代わりに電流帰還アンプを使用すると良
い。電流帰還アンプは、仮想ゼロ電位点（オペアンプの
マイナス入力）の電位をアンプ内部ですばやく補正し、
図６の例では常にゼロ電位に保つ働きがあり、本問題の
解決には有用であると共に、周波数特性やセトリング
（高速性）の点でも高い特性を持ったものが多く、電流
増幅タイプのバッファアンプとしては有効である。しか
し、ドリフト等の点で問題もあり、アンプの温度を一定
に保つ等の工夫が必要である。Further, since the ultra high speed DAC is a differential output type, distortion energy may be generated in the output unless the two outputs are properly terminated (impedance matching). In this case, it is necessary to suppress the mismatch at the high frequency level that changes in AC. As shown in FIG. 6, if the unused output terminal (OUT) is statically terminated to the analog ground by the resistance of the terminating resistor R0 (often 50Ω), the used side (OUT-N) is also statically. It becomes necessary to terminate. However, when a voltage feedback type operational amplifier is used, it is impossible to always keep the input point (negative input) of the operational amplifier at a virtual zero potential.
That is, when the input signal changes, the voltage feedback delay time is passed and the operation is performed so as to converge to the zero potential, so that the potential is generated during the time until it converges. Therefore, it is preferable to use a current feedback amplifier instead of the voltage feedback amplifier. The current feedback amplifier quickly corrects the potential of the virtual zero potential point (negative input of the operational amplifier) inside the amplifier,
In the example shown in FIG. 6, the zero potential is always maintained, which is useful for solving this problem, and many of them have high characteristics in terms of frequency characteristics and settling (high speed). It is effective as an amplifier. However, there is a problem in terms of drift, etc., and it is necessary to devise such as keeping the temperature of the amplifier constant.

【００３３】その他、オペアンプ６２３〜６２５には、
帰還抵抗６２６〜６２８とそれと並列に設けたコンデン
サ６２９〜６３１とで積分フィルタ機能を持たせ、ＤＡ
Ｃ６０１〜６０３それぞれからのグリッヂエネルギーや
混入ノイズを平滑化して問題のないレベルに除去する働
きを持たせてもいる。また、どれかのＤＡＣの出力に大
きなオフセット電位を持たせる必要がある場合、そのＤ
ＡＣの出力データそのものにそのオフセット電位を加え
た形（例えばユニポーラ出力）で出力させるのは好まし
くない。ＤＡＣの出力は、例えばバイポーラタイプのア
ナロググラウンド電位を中心とした対称出力を選択する
等、オペアンプ６０１〜６０３のリニア領域をなるべく
活用できる様にオペアンプへの入力範囲を決めた方が精
度の点で有効であるからである。そこで、必要なオフセ
ット電位を得るために、オフセット補正電源６３２を設
けて、合成用オペアンプ５０７の入力段に抵抗を介して
必要なオフセット電流を供給する様に構成している。In addition, the operational amplifiers 623 to 625 have
The feedback resistors 626 to 628 and the capacitors 629 to 631 provided in parallel with the feedback resistors have an integral filter function and DA
It also has a function of smoothing the grid energy and the mixed noise from each of C601 to 603 to remove them to a level without a problem. If it is necessary to give a large offset potential to the output of any DAC,
It is not preferable to output the AC output data itself with the offset potential added thereto (for example, unipolar output). For the DAC output, it is more accurate to determine the input range to the operational amplifier so that the linear region of the operational amplifiers 601 to 603 can be utilized as much as possible, for example, selecting a symmetrical output centering on a bipolar type analog ground potential. This is because it is effective. Therefore, in order to obtain a necessary offset potential, an offset correction power supply 632 is provided so that a necessary offset current is supplied to the input stage of the synthesizing operational amplifier 507 via a resistor.

【００３４】次に補正について説明する。まず、補正デ
ータＤＭは、図３（ｂ）に示したように、上位の最下位
ビット（ＬＳＢ）と同等かより上位にその最上位ビット
（ＭＳＢ）を有し、また下位データＤ２の最下位ビット
と同等かより下位にその最下位ビットを有するような値
とする。図３（ａ）のように、基本ディジタル情報ＤＳ
Ｐを単純に２分割して上位及び下位データとしたとき
は、少なくとも下位ディジタルデータＤ２のＭＳＢより
１ビット以上上位に補正データＤＭのＭＳＢがあるよう
にする。６ビットの下位データＤ２に対して最上位及び
最下位の各ビットを１ビットずつ左右に拡張した８ビッ
トの補正ＤＭを設定している。これによって、１０ビッ
トの上位データＤ１を段差も含めて適正な値に補正可能
であると共に、下位データＤ２の１／２ＬＳＢ（最小分
解能の１／２）までが調整可能となる。Next, the correction will be described. First, as shown in FIG. 3B, the correction data DM has the most significant bit (MSB) equal to or higher than the uppermost least significant bit (LSB), and the least significant bit of the lower data D2. The value has the least significant bit that is equal to or lower than the bit. As shown in FIG. 3A, the basic digital information DS
When P is simply divided into two to form upper and lower data, the MSB of the correction data DM should be at least one bit higher than the MSB of the lower digital data D2. For the 6-bit lower data D2, an 8-bit correction DM is set by expanding each of the most significant bit and the least significant bit to the left and right by one bit. As a result, the 10-bit upper data D1 can be corrected to an appropriate value including the step, and the lower data D2 can be adjusted to 1/2 LSB (1/2 of the minimum resolution).

【００３５】このように、補正データＤＭを下位データ
Ｄ２よりも上位へ拡張したデータとする理由は、上位Ｄ
ＡＣの出力間に生じるゲイン、オフセットの相対的なず
れが原因となって上位データＤ１の変化時前後において
下位データＤ２との最終的なアナログ加算値に段差が生
じるから、これを補正できるようにするためである。図
７は、この段差の説明図で、上位データＤ１と下位デー
タＤ２の合計Ｄ＝Ｄ１＋Ｄ２が図のように時間ｔととも
に上昇しており、時刻ｔ１の直前で下位データデータ２
がその最大値Ｅｙ、上位データＤ１が最小値０であった
とする。更に合計Ｄが上昇すると次のデータとしては下
位データＤ２が０、上位データＤ１が１ステップ分のＥ
ｘとなる。その結果、時刻ｔ１直後の合計Ｄの変化量Ｅ
ｚはAs described above, the reason why the correction data DM is expanded to a higher order than the lower order data D2 is the higher order D.
Since there is a step in the final analog addition value with the lower data D2 before and after the change of the upper data D1 due to the relative deviation of the gain and the offset generated between the outputs of the AC, it is possible to correct this. This is because FIG. 7 is an explanatory diagram of this step, and the sum D = D1 + D2 of the upper data D1 and the lower data D2 rises with time t as shown in the figure, and the lower data data 2 immediately before time t1.
Is the maximum value Ey, and the upper data D1 is the minimum value 0. When the total D further rises, as the next data, the lower data D2 is 0, and the upper data D1 is E for one step.
x. As a result, the change amount E of the total D immediately after time t1
z is

【数１】Ｅｚ＝Ｅｘ−Ｅｙ となる。ここで上記のような各ＤＡＣの不完全さから、
Ｅｘ、Ｅｙに設計値からのずれがあると、合計Ｄの変化
量Ｅｚにも誤差が生じ、これが段差である。このような
段差は、上位、下位ＤＡＣ全体としてのＤ／Ａ変換特性
に非線形特性を与えてしまうので、補正データＤＭを前
述のように設定してこれを補正する必要がある。なお、
ここでの説明は各ＤＡＣに入力されるデータＤ１Ｓ、Ｄ
２Ｓ、ＤＭＳに代わって、これらが同期部２を通る前の
データＤ１、Ｄ２、ＤＭを用いて説明しているが、タイ
ミング以外については同期部２以降の説明でも同様であ
る。## EQU1 ## Ez = Ex-Ey. Here, from the imperfections of each DAC as described above,
If Ex and Ey deviate from the design values, an error also occurs in the variation Ez of the total D, which is the step. Since such a step gives a nonlinear characteristic to the D / A conversion characteristics of the upper and lower DACs as a whole, it is necessary to set the correction data DM as described above and correct it. In addition,
The explanation here is for the data D1S, D input to each DAC.
The description is made using the data D1, D2, and DM before passing through the synchronization unit 2 instead of 2S and DMS, but the same applies to the description after the synchronization unit 2 except for the timing.

【００３６】以上で上位データＤ１、下位データＤ２に
対しても必要な補正データＤＭの値の条件が明らかにな
ったが、次にこれら各データを各ＤＡＣ（図５の場合は
ＤＡＣ５０１〜５０３）のどのビット列へ割り当てる
か、そしてそれに対応して係数回路５０４〜５０６の係
数をどう定めるかについて説明する。図８は、図５のＤ
Ａ変換部へ図３（ａ）に示した上位、下位データを入力
してアナログデータへ変換する場合のＤＡＣの使用ビッ
トと係数回路の関係を例示したものである。ケース１、
２とも係数回路５０４は透過の条件（Ｒ１＝０、Ｒ２＝
∞）としている。各係数回路はどれも図５のようにシリ
ーズ抵抗と基準電位へのプルダウン抵抗とから成る電流
分配回路となっている。またＤＡＣ５０１〜５０３はす
べて同等の１２ビットＤＡＣを使用するものとする。The conditions for the value of the correction data DM required for the upper data D1 and the lower data D2 have been clarified above. Next, each of these data is converted to a respective DAC (DAC 501 to 503 in the case of FIG. 5). Of which bit string is to be assigned and how the coefficients of the coefficient circuits 504 to 506 are determined correspondingly are described. FIG. 8 shows D of FIG.
3 illustrates an example of a relationship between a bit used by a DAC and a coefficient circuit when the upper and lower data shown in FIG. 3A are input to the A conversion unit and converted into analog data. Case 1,
In both cases, the coefficient circuit 504 has a transmission condition (R1 = 0, R2 =
∞). Each coefficient circuit is a current distribution circuit including a series resistance and a pull-down resistance to a reference potential as shown in FIG. In addition, all DACs 501 to 503 use the same 12-bit DAC.

【００３７】ケース１では、上位データＤ１（図８では
Ｄ１Ｓとしているが、値を考え限りこれはＤ１と同じで
ある。Ｄ２、ＤＭ同様）をＤＡＣ５０１の最上位１０ビ
ット分（第１１〜第２ビット）に割り付け（図８ではＬ
ＳＢから順に上位へ向かって第０、第１、…ビットと表
記）下位データＤ２をＤＡＣ５０２の（最下位＋１ビッ
ト）から上位へ６ビット分（第６〜第１ビット）に割り
付けたケースである。この時補正ＤＡＣ５０３へは、最
下位８ビット分（第７〜第０ビット）に補正データＤＭ
を割り付けることになる。そうすると、オペアンプ５０
７で加算するときの桁合わせから係数回路５０５、５０
６の各抵抗値はIn case 1, the upper data D1 (D1S in FIG. 8 is the same as D1 as far as the value is concerned. This is the same as D1 and D2 and DM). The most significant 10 bits of DAC 501 (first to second). Bits) (L in Fig. 8)
This is a case in which the lower data D2 is allocated from the (lowermost +1 bit) of the DAC 502 to the upper six bits (sixth to first bits) from the SB in order from the SB to the upper bits. . At this time, the correction data DM is sent to the correction DAC 503 in the least significant 8 bits (7th to 0th bits).
Will be allocated. Then, the operational amplifier 50
From the digit alignment when adding in 7, coefficient circuits 505, 50
Each resistance value of 6

【数２】Ｒ３／Ｒ４＝Ｒ５／Ｒ６＝（２⁵−１）／１ を満たすように設定すればよいことがわかる。## EQU2 ## It can be seen that the setting may be made so as to satisfy R3 / R4 = R5 / R6 = (2 ⁵ -1) / 1.

【００３８】図８のケース２では、上位データＤ１、下
位データＤ２をともに上位ＤＡＣ５０１、下位ＤＡＣ５
０２のＭＳＢ（第１１ビット）から割り当てている。こ
れに合わせて補正データＤＭも補正ＤＡＣ５０３のＭＳ
Ｂから８ビット分割り当てると、係数回路５０５、５０
６の各抵抗値はIn case 2 of FIG. 8, the upper data D1 and the lower data D2 are both the upper DAC 501 and the lower DAC 5
The MSB of No. 02 (11th bit) is allocated. In accordance with this, the correction data DM is also the MS of the correction DAC 503.
When 8 bits are allocated from B, the coefficient circuits 505, 50
Each resistance value of 6

【数３】Ｒ３／Ｒ４＝（２¹⁰−１）／１、Ｒ５／Ｒ６＝
（２⁹−１）／１ を満たすように設定すればよい。以上から、ケース１で
はＲ３＝Ｒ５＝３１０Ω、Ｒ４＝Ｒ６＝１０Ω程度の抵
抗値の設定が可能であり、ケース２で同じＲ４＝Ｒ６＝
１０Ωとするには、Ｒ３＝１０２３０Ω、Ｒ５＝５１１
０Ωを設定する必要がある。係数回路とオペアンプ５０
７の入力段の容量性負荷で決まる時定数を小さくする方
が好ましいことを考えると、Ｒ３、Ｒ５の小さいケース
１の方が好ましい設定である。## EQU3 ## R3 / R4 = (2 ¹⁰ -1) / 1, R5 / R6 =
It may be set so as to satisfy (2 ⁹ -1) / 1. From the above, in case 1, it is possible to set resistance values of R3 = R5 = 310Ω and R4 = R6 = 10Ω, and in case 2 the same R4 = R6 =
To make 10Ω, R3 = 10230Ω, R5 = 511
It is necessary to set 0Ω. Coefficient circuit and operational amplifier 50
Considering that it is preferable to reduce the time constant determined by the capacitive load of the input stage of No. 7, Case 1 in which R3 and R5 are small is a preferable setting.

【００３９】上記のように、各ＤＡＣへの入力データの
ビット割り付け、基本ディジタル情報ＤＳＰの分割方法
や回路特性等に応じて適切な方法が定まるから、図１の
ＤＡ変換装置１００としては、同期部２の出力段ＦＦ２
１、２２にビット割付機能を持たせるか、それら出力段
ＦＦ２１、２２の前段に特別に上記の設定機能回路を用
意すると便利である。さらに別の方法として、被変換デ
ータの生成・分割部１のマルチプレクサ１２、１３（図
２）に同様の設定機能を設けても良い。これらの設定機
能回路は、ＤＡＣ５０１〜５０３のフルレンジ（上記で
は１２ビット）のデータをアサインできる（データ出力
Ｄ１Ｓ、Ｄ２Ｓ、ＤＭＳから与える）様にしておき、そ
のレンジ内の選択された必要な連続したビット列に対し
て対応する上位／下位／補正の各データ列をアサインで
きると便利である。なお、アサインされていないＤＡＣ
のビットにはゼロ（場合によっては１）等の固定値をセ
ットできる様にしておくと効果的である。As described above, since the appropriate method is determined according to the bit allocation of the input data to each DAC, the dividing method of the basic digital information DSP, the circuit characteristics, etc., the DA converter 100 of FIG. Output stage FF2 of section 2
It is convenient to provide 1 and 22 with a bit allocating function or to specially prepare the above-mentioned setting function circuit in front of the output stage FFs 21 and 22. As another method, the multiplexers 12 and 13 (FIG. 2) of the conversion target data generation / division unit 1 may be provided with the same setting function. These setting function circuits are set so as to be able to assign the data of the full range (12 bits in the above) of the DACs 501 to 503 (given from the data outputs D1S, D2S, DMS), and select the necessary continuous data within that range. It is convenient to be able to assign corresponding upper / lower / correction data strings to the bit string. In addition, DAC that is not assigned
It is effective to set a fixed value such as zero (1 in some cases) to the bit of.

【００４０】次に、補正メモリへの補正データの設定に
ついて述べる。補正データの設定に用いるのは、ＤＡ変
換部３からの合成アナログ出力ＡＳＷまたはその出力が
アナログ出力回路５を通った後の信号を計測する高精度
な電圧計測部６と図４の補正データ部４である。まず、
標準データＤＳＴを出力し、これを被変換データとした
ときの合成アナログ出力ＡＳＷを電圧計測部６により計
測する。この時補正ＤＡＣ５０３へ入力する補正データ
ＤＭは０等の定数値が出力される様にしておく。次に補
正データ生成部４２は、電圧計測部６で計測された合成
アナログ出力ＡＳＷの計測値Ｘを取り込み、これと目標
値Ｘ０との差分を誤差値として求め、その誤差値がキャ
ンセルされるような補正値を求める。さらにゲイン、オ
フセット等の補正要素を補正データに加味してもよい。
ここで、目標値Ｘ０は、標準データＤＳＴに対して生成
されるべきアナログ出力ＡＳＷの真値であって、これは
標準データＤＳＴの表すアナログ量としてわかってい
る。あるいは何らかの仮定値、例えば。実際に計測した
計測値Ｘのフルスケール値を基準に理想的なリニアリテ
ィ等を計算し、それに基づいて、入力ディジタル値に対
する仮定アナログ値をＸ０とするようにしてもよい。Next, the setting of the correction data in the correction memory will be described. Used for setting the correction data is a high-accuracy voltage measuring unit 6 for measuring the combined analog output ASW from the DA conversion unit 3 or a signal after its output has passed through the analog output circuit 5 and the correction data unit of FIG. It is 4. First,
The standard data DST is output, and the combined analog output ASW when the converted data is converted data is measured by the voltage measuring unit 6. At this time, the correction data DM input to the correction DAC 503 is set to output a constant value such as 0. Next, the correction data generation unit 42 takes in the measurement value X of the combined analog output ASW measured by the voltage measurement unit 6, finds the difference between this and the target value X0 as an error value, and cancels the error value. Find a correct correction value. Further, correction factors such as gain and offset may be added to the correction data.
Here, the target value X0 is the true value of the analog output ASW that should be generated for the standard data DST, and this is known as the analog amount represented by the standard data DST. Or some assumption, eg. It is also possible to calculate ideal linearity and the like with reference to the full scale value of the actually measured measurement value X, and to set the assumed analog value for the input digital value to X0 based on that.

【００４１】上記の計測と補正値算出は、上記ＤＡＣ５
０１への入力データＤ１Ｓが１づつ変化するように標準
データＤＳＴを定めて繰り返し行う。この時、下位ＤＡ
Ｃへの入力は標準データＤＳＴを変えても常に一定であ
る。そして、上位ＤＡＣ５０１への入力データＤ１Ｓの
値ごとに対応したアドレスをメモリ４１上に定めてその
アドレスへ該当する補正値を書き込む。この書き込みの
ために、補正データ生成部４２は、アドレス線（ＷＡＤ
ＤＲ）と書き込みパルス線（ＷＴ）と補正データ書き込
み線（ＩＤ）とから成る補正データ書き込みライン４３
をもち、書き込みデータとアドレスを書き込み線（Ｉ
Ｄ）とアドレス線（ＷＡＤＤＲ）に設定し、書き込みパ
ルス線（ＷＴ）をアクティブにする事で補正メモリ４１
へ書き込み動作を行う。The above-mentioned measurement and calculation of the correction value are performed by the DAC5.
The standard data DST is set so that the input data D1S to 01 changes one by one, and this is repeated. At this time, lower DA
The input to C is always constant even if the standard data DST is changed. Then, an address corresponding to each value of the input data D1S to the upper DAC 501 is set on the memory 41, and the corresponding correction value is written to the address. Due to this writing, the correction data generation unit 42 uses the address line (WAD
DR), write pulse line (WT) and correction data write line (ID)
And write data and address to write line (I
D) and the address line (WADDR), and the write pulse line (WT) is activated to correct the correction memory 41.
Write operation to.

【００４２】補正データを以上のようにして生成し、こ
れによって実動作時の合成アナログ出力ＡＳＷに補正値
をプログラムしておくことにより補正すれば、上位ＤＡ
Ｃのオフセットやゲイン誤差及び非線形性、下位ＤＡＣ
のオフセット誤差、上位ＤＡＣと下位ＤＡＣとの間の段
差誤差、係数回路の抵抗値誤差、オペアンプの非線形性
及びオフセットやゲイン誤差等、上位データＤ１に対し
てほとんど定数的に決定可能なパラメータの誤差を一括
して補正でき、線形性の高い合成アナログ出力を得るこ
とが出来る。また、上記の補正手段は、高精度システム
では必ず問題となる各デバイスや電子基板などの絶対的
又は相対的な個体差（特性バラツキ）誤差も一緒に補正
することとなるため、非常に有効な調整手段である。If the correction data is generated as described above and is corrected by programming the correction value in the composite analog output ASW at the time of actual operation, the upper DA
Offset and gain error of C and non-linearity, lower DAC
Offset error, step error between upper DAC and lower DAC, resistance error of coefficient circuit, non-linearity of operational amplifier, offset and gain error, etc. Can be corrected collectively, and a highly linear synthetic analog output can be obtained. Further, the above-mentioned correction means is very effective because it also corrects an absolute or relative individual difference (characteristic variation) error of each device or electronic board which is always a problem in a high precision system. It is an adjusting means.

【００４３】さらに精度を向上する手段として、最も精
度誤差の影響を受け易い上位ＤＡＣの温度管理（例えば
ＤＡＣがＬＳＩならＬＳＩチップのジャンクション温度
を一定に保つ）を行う方法がある。一例として、ＤＡＣ
にサーミスタや熱電対等の温度検出手段とペルチェ素子
等の冷却手段とを組み込み、温度検出情報に基づいて、
予め定めた規定温度より高ければ冷却手段によって冷却
し、常に規定温度付近にＤＡＣを保つ温度フィードバッ
ク制御を行う。これにより、温度の影響を受け易いアナ
ログ出力信号のドリフト特性、ＡＣタイミング特性、熱
雑音、線形特性、等の各特性を一定に保つことができ、
高精度化に効果がある。As a means for further improving accuracy, there is a method of performing temperature management of the upper DAC that is most susceptible to the accuracy error (for example, if the DAC is LSI, keep the junction temperature of the LSI chip constant). As an example, DAC
Incorporating temperature detection means such as thermistor and thermocouple and cooling means such as Peltier element into, based on the temperature detection information,
If the temperature is higher than a predetermined temperature set in advance, it is cooled by a cooling means, and temperature feedback control is always performed to keep the DAC near the predetermined temperature. As a result, the analog output signal drift characteristics, AC timing characteristics, thermal noise, linear characteristics, and other characteristics that are easily affected by temperature can be kept constant.
Effective for high precision.

【００４４】次に、高速化、例えばサンプリングタイム
が１００ＭＨｚ程度以上のような場合の動作について説
明する。高速化に伴う問題点は、１）補正メモリ４１の
読み出しアクセス時間、２）ＤＡ変換フルデータ出力回
路１１及び上位／下位データ分配回路１２／１３の遅延
時間、３）上位／下位／補正ＤＡＣ用データＤ１Ｓ／Ｄ
２Ｓ／ＤＭＳが各ＤＡＣ５０１、５０２、５０３に到達
するまでの遅延時間（出力バッファや基板上のパスの遅
延）、等が規定のサンプリング周期（ｆ＝１００ＭＨｚ
なら１０ｎＳ以内）内に入らなくなって来ることであ
る。Next, the operation when the speed is increased, for example, when the sampling time is about 100 MHz or more will be described. Problems associated with speeding up are 1) read access time of correction memory 41, 2) delay time of DA conversion full data output circuit 11 and upper / lower data distribution circuit 12/13, 3) upper / lower / correction DAC Data D1S / D
The sampling time (f = 100 MHz) in which the delay time (the delay of the output buffer or the path on the board) until the 2S / DMS reaches each DAC 501, 502, 503, etc.
If it is less than 10 nS, it will not come within.

【００４５】上記１）の補正メモリ４１のアクセス時間
を短縮する対策としては、補正メモリ４１の前に、基準
クロックＣＬに同期したラッチレジスタ２５（図４）を
設け、読み出しアクセスをパイプライン化している。こ
れによってフルデータ出力回路１１から補正メモリ４１
へ至るアクセス時間を常にサンプリング周期程度にでき
る。さらにラッチレジレスタ２５の同期タイミングを、
クロックドライバ２６、２７やクロックライン長で調整
して、出力段ＦＦ２２の同期タイミングより早めに設定
すれば、補正メモリ４１の読み出し時間をサンプリング
周期より長めに確保する事も可能である。As a measure for shortening the access time of the correction memory 41 of the above 1), a latch register 25 (FIG. 4) synchronized with the reference clock CL is provided in front of the correction memory 41 to pipeline the read access. There is. As a result, the full data output circuit 11 to the correction memory 41
The access time to reach can be always around the sampling period. Furthermore, the synchronization timing of the latch register 25
By adjusting the clock drivers 26 and 27 and the clock line length and setting the timing earlier than the synchronization timing of the output stage FF 22, the read time of the correction memory 41 can be secured longer than the sampling cycle.

【００４６】上記２）の回路内の遅延対策としては、フ
ルデータ出力回路１１内を基準クロックＣＬによってパ
イプライン化すると共に、出力段ＦＦ２１の前にラッチ
レジスタ２３を設けることで、フルデータ出力回路１１
からのパスの遅延を除去する事が出来る。なお、上位デ
ータＤ１のパスに関しては、ラッチレジスタ２３の代わ
りにラッチレジスタ２５で代用することもできる。ま
た、ラッチレジスタ２３の具備は、ラッチレジスタ２５
を設けた補正メモリ４１の読み出しパスとのパイプライ
ン段数を整合させる上でも重要であり、これによって、
上位／下位ＤＡＣ用データ出力Ｄ１Ｓ／Ｄ２Ｓと補正Ｄ
ＡＣデータＤＭＳとのタイミングを一致させることがで
きる。また、ラッチレジスタ２３を設けることで、ラッ
チレジスタ２３から出力段ＦＦ２１に至るパスの遅延時
間に余裕が出来る。そこで、例えばＤＡＣ５０１、５０
２に与えるデータの形式を外部から与えられるフォーマ
ットセレクト信号ＳＥＬに応じて変換して出力する（例
えば、オフセットバイナリ、ストレートバイナリ、コン
プリメンタバイナリ等への変換を行う）フォーマット変
換回路２４を、データ変換処理回路として出力段ＦＦ２
１とラッチレジスタ２３との間に備えると汎用性が高ま
り便利である。As a measure against the delay in the circuit of the above 2), the full data output circuit 11 is pipelined by the reference clock CL, and the latch register 23 is provided before the output stage FF21, whereby the full data output circuit is provided. 11
You can eliminate the delay on the path from. Note that the latch register 25 may be used instead of the latch register 23 for the path of the upper data D1. Further, the latch register 23 is provided with a latch register 25.
Is also important in matching the number of pipeline stages with the read path of the correction memory 41 provided with
Upper / lower DAC data output D1S / D2S and correction D
It is possible to match the timing with the AC data DMS. Further, by providing the latch register 23, it is possible to allow a margin for the delay time of the path from the latch register 23 to the output stage FF21. Therefore, for example, the DAC 501, 50
A format conversion circuit 24 that converts the format of the data given to 2 according to a format select signal SEL given from the outside and outputs it (for example, performs conversion into offset binary, straight binary, complementary binary, etc.) Output stage FF2 as a processing circuit
If it is provided between 1 and the latch register 23, the versatility is increased and it is convenient.

【００４７】上記３）の伝達に伴う遅延対策としては、
上位／下位／補正用の各ＤＡＣの入力や内部に基準クロ
ックＣＬに同期したラッチレジスタを設け、遅延時間を
除去する方法が有効である。このパスは、電子基板上で
配線される可能性が大きく、遅延時間が大きくなりがち
なため、出力段ＦＦ２１、２２の同期タイミングをドラ
イバ２７やクロックパスの調整等で早めることで、各Ｄ
ＡＣ用データＤ１Ｓ、Ｄ２Ｓ、ＤＭＳの出力タイミング
を出来るだけ早めておくとより効果的である。As a countermeasure against the delay associated with the transmission of the above 3),
A method of removing the delay time by providing a latch register synchronized with the reference clock CL inside or inside each DAC for upper / lower / correction is effective. Since this path has a high possibility of being wired on the electronic board and the delay time tends to be large, the D timing can be increased by adjusting the synchronization timing of the output stage FFs 21 and 22 by adjusting the driver 27 or the clock path.
It is more effective to advance the output timing of the AC data D1S, D2S, DMS as early as possible.

【００４８】図９は、上記した各パイプラインを全体と
してまとめて示した動作説明図で、パイプラインを構成
するハードウェアイメージも示している。時刻ｔ０→ｔ
１の期間はデータ入力処理に当たり、この期間にＤＡ変
換基本情報段ＤＳＷがＤＡ変換フルデータ出力回路１１
へ入力されて基本ディジタル情報ＤＳＰが生成され、マ
ルチプレクサ１２、１３により上位／下位データＤ１／
Ｄ２に分割される。生成されたデータＤ１、Ｄ２は時刻
ｔ１にラッチレジスタ２３、２５にそれぞれラッチされ
る。次に、フォーマット変換回路２４の処理と補正メモ
リ４１の読み出し処理を並列に時刻ｔ１→ｔ２の期間で
行う。そして時刻ｔ２に出力段ＦＦ２１に回路２４の出
力情報（Ｄ１Ｓ、Ｄ２Ｓ）がラッチされ、かつ出力段Ｆ
Ｆ２２に補正メモリ４１の出力情報（ＤＭＳ）がラッチ
される。次の時刻ｔ２→ｔ３の期間には、それぞれの出
力情報Ｄ１Ｓ、Ｄ２Ｓ、ＤＭＳがＤＡＣ５０１、５０
２、５０３へ並列伝送され、時刻ｔ３にこれらの各出力
情報が該当するＤＡＣの入力段ラッチレジスタ又は各Ｄ
ＡＣ内部のラッチレジスタにラッチされる。そして時刻
ｔ３→ｔ４の期間にそれぞれＤＡ変換されて対応するア
ナログ情報が出力される。FIG. 9 is an operation explanatory view showing the above-mentioned pipelines as a whole, and also shows a hardware image constituting the pipelines. Time t0 → t
In the period of 1, the DA conversion basic information stage DSW is in the DA conversion full data output circuit 11 during the data input process.
To the basic digital information DSP, and the multiplexers 12 and 13 input the upper / lower data D1 /
It is divided into D2. The generated data D1 and D2 are respectively latched in the latch registers 23 and 25 at time t1. Next, the processing of the format conversion circuit 24 and the reading processing of the correction memory 41 are performed in parallel during a period of time t1 → t2. Then, at time t2, the output information (D1S, D2S) of the circuit 24 is latched in the output stage FF21, and the output stage F
The output information (DMS) of the correction memory 41 is latched in F22. During the next period of time t2 → t3, the respective output information D1S, D2S, DMS is transmitted to the DAC 501, 50.
2 and 503 are transmitted in parallel, and at time t3, the output information of each of them is input stage latch register of the DAC or each D
It is latched in the latch register inside the AC. Then, during the period from time t3 to time t4, DA conversion is performed and corresponding analog information is output.

【００４９】以上のパイプライン動作のパイプラインピ
ッチ（ｔ０→ｔ１、ｔ１→ｔ２、ｔ２→ｔ３、ｔ３→ｔ
４の各期間）は、本例では基準クロックＣＬの周期と等
しいとしている。従って、上記パイプラインの各ピッチ
ごとの処理やデータ転送の各々がクロックＣＬの１周期
以内で処理できれば、基準クロックＣＬの周期を持つＤ
Ａ変換基本情報ＤＳＷをＤ／Ａ変換して合成アナログ出
力ＡＳＷを得ることができる。ただし、変換時間のレイ
テンシとしては、パイプライン段数分の遅れが生じる可
能性あるが、この様な高速用途では、出力結果をフィー
ドバックする周期または遅延許容時間に関しては一般的
にサンプリング周期に対し十分大きいため、問題になる
ことは少ない。Pipeline pitch of the above pipeline operation (t0 → t1, t1 → t2, t2 → t3, t3 → t
4) is set to be equal to the cycle of the reference clock CL in this example. Therefore, if the processing for each pitch of the pipeline and the data transfer can be processed within one cycle of the clock CL, D having the cycle of the reference clock CL is obtained.
A composite analog output ASW can be obtained by D / A converting the A conversion basic information DSW. However, the latency of the conversion time may be delayed by the number of pipeline stages, but in such high-speed applications, the cycle of feeding back the output result or the delay allowable time is generally sufficiently larger than the sampling cycle. Therefore, it is not a problem.

【００５０】以上、本発明になるビーム走査式検査装置
の構成例、特にその最も特徴とするＤＡ変換装置の詳細
な構成と動作を説明したが、ここまでの説明ではＤＡ変
換部３としては主に図５の構成を用いている。しかしこ
れは図６に示したＤＡ変換部でも同様であることは云う
までもない。また、被変換データとしての基本ディジタ
ル情報ＤＳＰを上位と下位に２分割するものとしたが、
３ないしそれ以上に分割しても同様に構成可能である。Although the detailed configuration and operation of the beam scanning type inspection apparatus according to the present invention, especially the most characteristic DA converter, have been described above, the DA converter 3 is mainly used in the above description. 5 uses the configuration of FIG. However, it goes without saying that this is the same in the DA converter shown in FIG. In addition, the basic digital information DSP as the converted data is divided into upper and lower parts.
The same structure can be obtained by dividing into three or more.

【００５１】また、上記に説明したＤＡ変換装置は、ビ
ーム走査式検査装置に用いるものとしているが、このＤ
Ａ変換装置部の技術は、ビーム光源からのビームを偏向
してビーム走査を行う全ての装置、例えば描画装置、顕
微鏡（ＳＥＭ）などで、ディジタル制御信号を生成して
それをＤ／Ａ変換する装置にも利用すれば、極めて高速
かつ高精度なビーム走査を行うことが容易になる。The DA converter described above is used for a beam scanning type inspection apparatus.
The technology of the A conversion device section is to generate a digital control signal and D / A convert it in all devices such as a drawing device and a microscope (SEM) that perform beam scanning by deflecting a beam from a beam light source. If it is also used in the apparatus, it becomes easy to perform beam scanning with extremely high speed and high precision.

【００５２】[0052]

【発明の効果】本発明の効果は以下の通りである。 （１）アナログ方式では不可能であった光学系起因によ
るのビームの歪みや、電子回路起因の歪み等、歪みに対
する複雑な補正処理を実現でき、精度向上と偏向走査領
域の拡大が可能になり、かつ精度やチューニングに関わ
るコストと製造期間を大幅に低減できる。 （２）微細なレベルの制御信号に対する補正処理（線形
性、ビットの誤差等の補正）が可能となり、精度向上と
走査領域の拡大が可能になり、かつ精度やチューニング
に関わるコストと製造期間を大幅に低減できる。 （３）制御信号を操る自由度が飛躍的に向上し、パラメ
ータ設定や変更等によって、補正処理の変更を検査中に
逐次実行でき、大幅に機能を向上させる事ができ、精度
向上と非検出物の検査領域の拡大ができる。 （４）ステージ等のメカニカルな部分の制御と高速にリ
ンケージできることにより、ビームの目的とする位置へ
の追従制御が可能となり、メカ部の精度やチューニング
に関わるコストと製造期間を大幅に低減できる。The effects of the present invention are as follows. (1) It is possible to realize complicated correction processing for the distortion such as the distortion of the beam due to the optical system and the distortion due to the electronic circuit, which is impossible with the analog method, and it is possible to improve the accuracy and expand the deflection scanning area. In addition, the cost and manufacturing period related to accuracy and tuning can be significantly reduced. (2) It becomes possible to perform correction processing (correction of linearity, bit error, etc.) on a fine level control signal, which enables improvement in accuracy and expansion of the scanning area, and reduces the cost and manufacturing period related to accuracy and tuning. It can be greatly reduced. (3) The degree of freedom in manipulating the control signal is dramatically improved, and the correction process can be sequentially executed during the inspection by parameter setting or change, etc., and the function can be greatly improved, improving accuracy and non-detection. The inspection area of an object can be expanded. (4) Since the mechanical parts such as the stage can be controlled and the linkage can be performed at high speed, the beam can be controlled to follow the target position, and the cost and manufacturing period related to the accuracy and tuning of the mechanical part can be significantly reduced.

【００５３】また、上記効果を得るためのＤＡ変換装置
には、以下の特徴がある。 （ａ）複数のＤＡＣを組み合わせた高精度化と、精度誤
差の比重が大きな上位ＤＡＣの線形性等の補償と、ディ
ジタル情報の出力タイミングの同時性の補償とを同時に
実現出来る効果があり、高速性能かつ高精度性能を備え
たＤＡＣとしての機能が達成できる。 （ｂ）上位ＤＡＣと下位ＤＡＣとの相対的精度のばらつ
きや、係数回路の誤差やばらつき、上位ＤＡＣの非線型
性、オペアンプの非線型性、ボードやデバイス等のプロ
セスばらつき等と一緒に補償し、見かけ上１つのＤＡＣ
として高精度を図る事が可能となる効果がある。 （ｃ）高速サンプリング動作に対応でき、これにより超
高速ＤＡ変換動作を必要とするアプリケーションを実現
できる効果がある。The DA converter for obtaining the above effects has the following features. (A) There is an effect that it is possible to simultaneously realize high accuracy by combining a plurality of DACs, compensation of linearity of a high-order DAC having a large weight of precision error, and compensation of simultaneity of output timing of digital information. A function as a DAC having high performance and high precision performance can be achieved. (B) Compensation is performed together with variations in relative accuracy between the upper DAC and the lower DAC, errors and variations in coefficient circuits, nonlinearity of the upper DAC, nonlinearity of operational amplifiers, process variations of boards and devices, etc. , Apparently one DAC
As a result, it is possible to achieve high accuracy. (C) There is an effect that it is possible to support a high-speed sampling operation and thereby realize an application that requires an ultra-high-speed DA conversion operation.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明になるビーム走査式検査装置の構成例を
示すブロック図である。FIG. 1 is a block diagram showing a configuration example of a beam scanning type inspection apparatus according to the present invention.

【図２】被変換データの生成・分割部の構成例を示した
図である。FIG. 2 is a diagram showing a configuration example of a conversion data generation / division unit.

【図３】上位データ、下位データ、及び補正データのビ
ット配置例を示した図である。FIG. 3 is a diagram showing a bit arrangement example of upper data, lower data, and correction data.

【図４】同期部の構成例を示した図である。FIG. 4 is a diagram showing a configuration example of a synchronization unit.

【図５】ＤＡ変換部の構成例を示した図である。FIG. 5 is a diagram showing a configuration example of a DA converter.

【図６】ＤＡ変換部の他の構成例を示した図である。FIG. 6 is a diagram showing another configuration example of a DA converter.

【図７】アナログ加算値に生じる段差誤差の説明図であ
る。FIG. 7 is an explanatory diagram of a step difference that occurs in an analog added value.

【図８】図５の回路の係数設定例を示す図である。8 is a diagram showing an example of coefficient setting in the circuit of FIG.

【図９】ＤＡ変換装置に於けるパイプライン処理の説明
図である。FIG. 9 is an explanatory diagram of pipeline processing in the DA converter.

【符号の説明】[Explanation of symbols]

１ 被変換データの生成・分割部 ２ 同期部 ３ ＤＡ変換部 ４ 補正データ部 ６ 電圧計測部 ７ ディジタル演算部 ８ 基準クロック部 １１ ＤＡ変換フルデータ出力回路 １２ 上位用マルチプレクサ １３ 下位用マルチプレクサ ２１、２２ 出力段ＦＦ ２３、２５ ラッチレジスタ ２４ フォーマット変換回路 ２６、２７ クロックドライバ ４１ 補正メモリ ４２ 補正データ生成部 ５０１、６０１ 上位ＤＡＣ ５０２、６０２ 下位ＤＡＣ ５０３、６０３ 補正ＤＡＣ ５０８ ドライバ ５０４〜５０６、６０２〜６２２ 係数回路 ５０７ 加算用オペアンプ １０００ ビーム偏向／追従制御部 １０１０ ウェハ光学検査部 １０１２ 偏向器 １０１５ ステージ １０２０ 画像計測処理部 １０３０ ステージ制御部 ＡＳＷ 合成アナログ出力 ＣＬ 基準同期クロック Ｄ１ 上位データ Ｄ１Ｓ 上位ＤＡＣ用データ Ｄ２ 下位データ Ｄ２Ｓ 下位ＤＡＣ用データ ＤＭＳ 補正ＤＡＣ用データ ＤＳＴ 標準データ ＤＳＰ 基本ディジタル情報 ＤＳＷ ディジタル偏向信号 1 Converted data generation / splitting unit 2 synchronization section 3 DA converter 4 Correction data section 6 Voltage measurement section 7 Digital operation section 8 Reference clock section 11 DA conversion full data output circuit 12 High-order multiplexer 13 Lower-order multiplexer 21,22 Output stage FF 23, 25 Latch register 24 format conversion circuit 26, 27 clock driver 41 Correction memory 42 Correction data generation unit 501, 601 Upper DAC 502, 602 Lower DAC 503,603 correction DAC 508 driver Coefficient circuits 504 to 506 and 602 to 622 507 Addition operational amplifier 1000 Beam deflection / following controller 1010 Wafer optical inspection unit 1012 deflector 1015 stage 1020 Image measurement processing unit 1030 Stage control unit ASW composite analog output CL reference synchronization clock D1 upper data D1S Upper DAC data D2 lower data D2S Lower DAC data Data for DMS correction DAC DST standard data DSP basic digital information DSW Digital deflection signal

フロントページの続き (72)発明者 二宮 拓 茨城県ひたちなか市市毛882番地 株式 会社日立製作所 計測器事業部内 (56)参考文献 特開 平９−289450（ＪＰ，Ａ) 特開 昭57−201327（ＪＰ，Ａ) 特開 平２−217019（ＪＰ，Ａ) 実開 昭60−101838（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88 Front Page Continuation (72) Inventor Taku Ninomiya 882 Ichige, Hitachinaka City, Ibaraki Hitachi Ltd. Measuring Instruments Division (56) Reference JP 9-289450 (JP, A) JP 57-201327 ( JP, A) JP-A-2-217019 (JP, A) Actually developed 60-101838 (JP, U) (58) Fields investigated (Int.Cl. ⁷ , DB name) H03M 1/00-1/88

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 被検出物を走査するための偏向信号をデ
ィジタル偏向信号として基準周期ごとに生成するディジ
タル演算手段と、 前記ディジタル偏向信号を処理して被変換データを生成
したのち、それぞれが前記被変換データの連続したビッ
ト列から成るところの複数の部分データに分割する被変
換データ生成・分割手段と、 前記複数の部分データのうち最も上位の部分データであ
る上位データの値ごとに定められた補正データを格納
し、前記上位データが与えられると対応する補正データ
を出力するメモリ手段と、 前記複数の部分データ及び前記メモリ手段から出力され
た補正データの各々を前記基準周期ごとにＤ／Ａ変換す
るための、各部分データ及び補正データごとに設けられ
たＤ／Ａ変換手段と、 このＤ／Ａ変換手段の各々のアナログ出力レベルを、前
記部分データ及び補正データの前記被変換データの桁位
置に対応するレベルに変換するための、各Ｄ／Ａ変換手
段出力に設けられたレベル変換手段と、 このレベル変換手段の各々の出力を加算してビーム偏向
器へ与えるアナログ偏向信号を生成するためのアナログ
加算手段と、を備えたビーム走査式検査装置において、 前記被変換データ生成・分割手段から出力された部分デ
ータの各々をラッチする第１のラッチ手段と、 前記部分データのうちの最も上位の部分データである上
位データをラッチして前記メモリ手段へのアドレス信号
を出力するところの前記第１のラッチ手段と同じタイミ
ングで動作する第２のラッチ手段と、 前記第１のラッチ手段の動作タイミングより前記基準周
期だけ遅れたタイミングで前記第１のラッチ手段にラッ
チされた各部分データをラッチする第３のラッチ手段
と、 前記メモリ手段から前記アドレス信号により読み出され
た補正データを前記第３のラッチ手段と同じタイミング
でラッチする第４のラッチ手段とを備えたことを特徴と
するビーム走査式検査装置。 1. A digital calculation means for generating a deflection signal for scanning an object to be detected as a digital deflection signal for each reference cycle; and a digital deflection signal which is processed to generate converted data. The converted data generating / dividing unit that divides the converted data into a plurality of partial data consisting of a continuous bit string, and is determined for each value of the upper data that is the highest upper partial data of the plurality of partial data. storing the correction data, and memory means for outputting correction data in which the upper data corresponding to the given, output from the plurality of partial data and said memory means
D / A conversion means provided for each partial data and correction data for D / A converting each of the correction data for each reference cycle, and an analog output level of each D / A conversion means. , Level conversion means provided at the output of each D / A conversion means for converting the level of the partial data and the correction data into the level corresponding to the digit position of the converted data, and the output of each of the level conversion means. adding to Oite the beam scanning type inspection device and an analog summing means for generating an analog deflection signals applied to the beam deflector, partially de said output from the conversion data production dividing means
First latch means for latching each of the data, and the uppermost partial data of the partial data.
Address signal to the memory means by latching the position data
The same timing as the first latch means for outputting
The second latch means which operates in response to the reference timing and the operation timing of the first latch means.
The first latch means at a timing delayed by a period.
Third latch means for latching each partial data
When, read by the address signal from said memory means
Correction data at the same timing as the third latch means.
And a fourth latching means for latching with
Beam scanning inspection device. 【請求項２】 請求項１に記載のビーム走査式検査装置2. The beam scanning type inspection apparatus according to claim 1.
において、前記Ｄ／Ａ変換手段の入力部に設けられ前記At the input section of the D / A conversion means,
第３及び第４のラッチ手段にラッチされた部分データ及Partial data latched by the third and fourth latch means and
び補正データの対応するデータを前記第３及び第４のラAnd the corresponding data of the correction data to the third and fourth lines.
ッチ手段の動作タイミングより前記基準周期だけ遅れたDelayed by the reference period from the operation timing of the switch
タイミングでラッチして該当するＤ／Ａ変換手段へ供給Latch at timing and supply to the corresponding D / A conversion means
する第５のラッチ手段を設けたことを特徴とするビームBeam having fifth latching means for
走査式検査装置。Scanning inspection device. 【請求項３】 請求項１又は２に記載のビーム走査式検
査装置において、 前記上位データの値がそのデータの最
下位桁で１づつ変化しかつ他の部分データの値が変化し
ない標準データを前記被変換データ生成・分割手段へ順
次入力する標準データ出力手段と、 前記標準データの１つが前記被変換データ生成・分割手
段へ入力されて生成された前記部分データと０もしくは
一定値の値をもつ補正データとから前記Ｄ／Ａ変換手
段、前記レベル変換手段、及び前記アナログ加算手段を
介して生成されたアナログ偏向信号の電圧を測定するた
めの電圧計測手段と、 この手段により計測された電圧と前記標準データの示す
電圧との差からその差をなくすための補正データを求
め、求めた補正データを前記標準データの上位データに
対応する補正データとして前記メモリ手段へ格納するメ
モリ書き込み手段と、 を備えたことを特徴とするビーム走査式検査装置。 3. The beam scanning type detection according to claim 1 or 2.
In the inspection device, standard data output means for sequentially inputting standard data in which the value of the upper data changes by 1 at the least significant digit of the data and the value of the other partial data does not change to the converted data generating / dividing means. From the partial data generated by inputting one of the standard data to the converted data generating / dividing means and the correction data having a value of 0 or a constant value, the D / A converting means and the level converting means. And voltage measuring means for measuring the voltage of the analog deflection signal generated through the analog adding means, and for eliminating the difference from the difference between the voltage measured by this means and the voltage indicated by the standard data. Memory writing means for obtaining the correction data of and storing the obtained correction data in the memory means as the correction data corresponding to the higher order data of the standard data. , Beam scanning inspection apparatus characterized by comprising a.