JP3532444B2 - 半導体記憶装置 - Google Patents
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、冗長置換用アドレ
スやデバイスの初期状態などのデータ保持に用いられる
フローティングゲート型のトランジスタを有する半導体
記憶装置に関するものである。
スやデバイスの初期状態などのデータ保持に用いられる
フローティングゲート型のトランジスタを有する半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年、大容量のメモリデバイスにおい
て、メモリセルの欠陥による不良を救済する手段とし
て、冗長回路による不良メモリセルの置き換えが行われ
ている。この冗長回路は、不良のメモリセルが存在した
場合にその代役を果たすための予備のメモリセルと、不
良メモリセルのアドレスを記憶し、その不良メモリセル
と予備メモリセルとを切り換えるための回路とで構成さ
れている。この不良アドレスを記憶させる方法として、
デバイスの種類によりおおよそ以下の２種類の方法が用
いられている。
て、メモリセルの欠陥による不良を救済する手段とし
て、冗長回路による不良メモリセルの置き換えが行われ
ている。この冗長回路は、不良のメモリセルが存在した
場合にその代役を果たすための予備のメモリセルと、不
良メモリセルのアドレスを記憶し、その不良メモリセル
と予備メモリセルとを切り換えるための回路とで構成さ
れている。この不良アドレスを記憶させる方法として、
デバイスの種類によりおおよそ以下の２種類の方法が用
いられている。
【０００３】まず、ＤＲＡＭやＳＲＡＭのような揮発性
のメモリでは、デバイス内にポリシリコンやメタルなど
で形成ヒューズを複数配置し、それを電気的に切断した
り、レーザビームなどによって切断したりして不良アド
レスを記憶させる方法が取られている。
のメモリでは、デバイス内にポリシリコンやメタルなど
で形成ヒューズを複数配置し、それを電気的に切断した
り、レーザビームなどによって切断したりして不良アド
レスを記憶させる方法が取られている。
【０００４】従来、ＥＰＲＯＭやフラッシュメモリで
は、メモリセルそのものが不揮発性であるため、そのメ
モリセルをヒューズの代わりに用いて、冗長救済用の不
良アドレスやデバイスの初期状態を記憶させるための記
憶素子として用いている。
は、メモリセルそのものが不揮発性であるため、そのメ
モリセルをヒューズの代わりに用いて、冗長救済用の不
良アドレスやデバイスの初期状態を記憶させるための記
憶素子として用いている。
【０００５】図５は、従来のＥＰＲＯＭやフラッシュメ
モリに用いられている冗長用の不良アドレス記憶回路、
あるいはデバイスの初期状態を記憶させるための記憶回
路に係る回路図である。以下、この記憶回路をオプショ
ン回路と呼ぶ。このオプション回路に関しては、例え
ば、米国特許（ＵＳＰＮ．５２６７２１３）に開示され
ている。
モリに用いられている冗長用の不良アドレス記憶回路、
あるいはデバイスの初期状態を記憶させるための記憶回
路に係る回路図である。以下、この記憶回路をオプショ
ン回路と呼ぶ。このオプション回路に関しては、例え
ば、米国特許（ＵＳＰＮ．５２６７２１３）に開示され
ている。
【０００６】オプション回路１ａは、図５に示すよう
に、不良アドレス等を１ビット記憶させることができる
ものであり、２個のフローティングゲート型のトランジ
スタ２及び３と、Ｎ型トランジスタ４、５、６、７、及
びＰ型トランジスタ８及び９とで構成されている。一般
に、このような記憶回路はＣＡＭ（Contents Addressab
le Memory ）セルとも呼ばれている。このようなオプシ
ョン回路１ａ内のフローティングゲート型のトランジス
タ２及び３のゲートには、それぞれバイアス電圧発生回
路１０の出力であるバイアス電圧Ｖｇａｔｅが供給され
ている。また、Ｎ型トランジスタ４及び５のゲートに
は、それぞれ共通に、バイアス電圧発生回路１１の出力
が供給されている。
に、不良アドレス等を１ビット記憶させることができる
ものであり、２個のフローティングゲート型のトランジ
スタ２及び３と、Ｎ型トランジスタ４、５、６、７、及
びＰ型トランジスタ８及び９とで構成されている。一般
に、このような記憶回路はＣＡＭ（Contents Addressab
le Memory ）セルとも呼ばれている。このようなオプシ
ョン回路１ａ内のフローティングゲート型のトランジス
タ２及び３のゲートには、それぞれバイアス電圧発生回
路１０の出力であるバイアス電圧Ｖｇａｔｅが供給され
ている。また、Ｎ型トランジスタ４及び５のゲートに
は、それぞれ共通に、バイアス電圧発生回路１１の出力
が供給されている。
【０００７】これらＰ型トランジスタ８、Ｎ型トランジ
スタ４、及びフローティングゲート型のトランジスタ２
は、電源電圧ＶccとＶssレベル（グランドレベル）との
間に、この順に直列に接続され、同様に、Ｐ型トランジ
スタ９、Ｎ型トランジスタ５、及びフローティングゲー
ト型のトランジスタ３も、電源電圧ＶccとＶssレベルと
の間に、この順に直列に接続されている。
スタ４、及びフローティングゲート型のトランジスタ２
は、電源電圧ＶccとＶssレベル（グランドレベル）との
間に、この順に直列に接続され、同様に、Ｐ型トランジ
スタ９、Ｎ型トランジスタ５、及びフローティングゲー
ト型のトランジスタ３も、電源電圧ＶccとＶssレベルと
の間に、この順に直列に接続されている。
【０００８】Ｐ型トランジスタ８のゲートはＰ型トラン
ジスタ９とＮ型トランジスタ５の接続点Ｎ４に接続さ
れ、Ｐ型トランジスタ９のゲートはＰ型トランジスタ８
とＮ型トランジスタ４の接続点Ｎ３に接続されている。
さらに、Ｎ型トランジスタ６及び７のドレインには、プ
ログラム電圧ＶＰＲＧ（１０〜１２Ｖ程度）がそれぞれ
供給され、Ｎ型トランジスタ６及び７のゲートには、プ
ログラム信号ＰＲＧ１及びＰＲＧ２がそれぞれ入力され
ている。
ジスタ９とＮ型トランジスタ５の接続点Ｎ４に接続さ
れ、Ｐ型トランジスタ９のゲートはＰ型トランジスタ８
とＮ型トランジスタ４の接続点Ｎ３に接続されている。
さらに、Ｎ型トランジスタ６及び７のドレインには、プ
ログラム電圧ＶＰＲＧ（１０〜１２Ｖ程度）がそれぞれ
供給され、Ｎ型トランジスタ６及び７のゲートには、プ
ログラム信号ＰＲＧ１及びＰＲＧ２がそれぞれ入力され
ている。
【０００９】Ｎ型トランジスタ６のソースはフローティ
ングゲート型のトランジスタ２とＮ型トランジスタ４の
接続点Ｎ１に接続され、Ｎ型トランジスタ７のソースは
フローティングゲート型のトランジスタ３とＮ型トラン
ジスタ５の接続点Ｎ２に接続されている。
ングゲート型のトランジスタ２とＮ型トランジスタ４の
接続点Ｎ１に接続され、Ｎ型トランジスタ７のソースは
フローティングゲート型のトランジスタ３とＮ型トラン
ジスタ５の接続点Ｎ２に接続されている。
【００１０】オプション回路１ａは、Ｐ型トランジスタ
９とＮ型トランジスタ５の接続点Ｎ４から出力ＯＵＴ１
を出力する。以上のようなオプション回路が複数設けら
れ（図５は、説明の便宜上、２つ設けられた場合を示
す。）、オプション回路１ｂでは、Ｎ型トランジスタ６
及び７のゲートにプログラム信号ＰＲＧ３及びＰＲＧ４
がそれぞれ入力され、Ｐ型トランジスタ９とＮ型トラン
ジスタ５の接続点Ｎ４から出力ＯＵＴ２が出力されるよ
うになっている。
９とＮ型トランジスタ５の接続点Ｎ４から出力ＯＵＴ１
を出力する。以上のようなオプション回路が複数設けら
れ（図５は、説明の便宜上、２つ設けられた場合を示
す。）、オプション回路１ｂでは、Ｎ型トランジスタ６
及び７のゲートにプログラム信号ＰＲＧ３及びＰＲＧ４
がそれぞれ入力され、Ｐ型トランジスタ９とＮ型トラン
ジスタ５の接続点Ｎ４から出力ＯＵＴ２が出力されるよ
うになっている。
【００１１】以下に、上記構成に係る動作を説明する。
まず、このオプション回路１ａに１ビットを記憶させる
ことについて説明する。その一例として、オプション回
路１に、２値論理の“０" を記憶（プログラム）させる
場合について説明する。
まず、このオプション回路１ａに１ビットを記憶させる
ことについて説明する。その一例として、オプション回
路１に、２値論理の“０" を記憶（プログラム）させる
場合について説明する。
【００１２】上記オプション回路１ａ内の全てのフロー
ティングゲート型のメモリセル（トランジスタ２及び
３）は、ＵＶ消去（紫外線消去）されており、その閾値
電圧は２Ｖ〜３Ｖ程度に中和されている。
ティングゲート型のメモリセル（トランジスタ２及び
３）は、ＵＶ消去（紫外線消去）されており、その閾値
電圧は２Ｖ〜３Ｖ程度に中和されている。
【００１３】バイアス電圧発生回路１０は、通常、電源
電圧Ｖccを出力するようになっているが、プログラム時
にはバイアス電圧発生回路１０の出力は１０Ｖ以上の高
電圧に設定され、バイアス電圧発生回路１１の出力のバ
イアス電圧はＶssレベルに下げられる。これにより、Ｎ
型トランジスタ４及び５がオフされ、プログラム信号Ｐ
ＲＧ１のみが７Ｖ〜８Ｖ程度に上げられる。
電圧Ｖccを出力するようになっているが、プログラム時
にはバイアス電圧発生回路１０の出力は１０Ｖ以上の高
電圧に設定され、バイアス電圧発生回路１１の出力のバ
イアス電圧はＶssレベルに下げられる。これにより、Ｎ
型トランジスタ４及び５がオフされ、プログラム信号Ｐ
ＲＧ１のみが７Ｖ〜８Ｖ程度に上げられる。
【００１４】この状態で一定期間、Ｎ型トランジスタ６
及び７のドレインには、プログラム電圧ＶＰＲＧ（１０
Ｖ〜１２Ｖ程度）が供給されるが、トランジスタ７はオ
フし且つＮ型トランジスタ６がオンしているので、Ｎ型
トランジスタ６を介してフローティングゲート型のトラ
ンジスタ２のドレイン側（上記接続点Ｎ１）に、６Ｖ〜
７Ｖ程度の電圧が印加される。
及び７のドレインには、プログラム電圧ＶＰＲＧ（１０
Ｖ〜１２Ｖ程度）が供給されるが、トランジスタ７はオ
フし且つＮ型トランジスタ６がオンしているので、Ｎ型
トランジスタ６を介してフローティングゲート型のトラ
ンジスタ２のドレイン側（上記接続点Ｎ１）に、６Ｖ〜
７Ｖ程度の電圧が印加される。
【００１５】これにより、フローティングゲート型のト
ランジスタ２のドレイン−ソース間に電流が流れること
になる。この電流により発生したホットエレクトロン
は、フローティングゲート型のトランジスタ２に印加さ
れているバイアス電圧（Ｖｇａｔｅ）によりフローティ
ングゲート型のトランジスタ２のフローティングゲート
に注入される。これにより、トランジスタ２の閾値電圧
が上がる。この閾値電圧は、おおよそ電源電圧Ｖccかそ
れ以上に引き上げられる。一方、フローティングゲート
型のトランジスタ３の閾値電圧は２Ｖ〜３Ｖ程度に中和
されたままである。このようにして、フローティングゲ
ート型のトランジスタ２及び３各閾値電圧の差によりオ
プション回路１に“０" を記憶させることができる。こ
れは、一般のホットエレクトロン注入型のＥＰＲＯＭや
フラッシュメモリの書き込みと全く同じである。
ランジスタ２のドレイン−ソース間に電流が流れること
になる。この電流により発生したホットエレクトロン
は、フローティングゲート型のトランジスタ２に印加さ
れているバイアス電圧（Ｖｇａｔｅ）によりフローティ
ングゲート型のトランジスタ２のフローティングゲート
に注入される。これにより、トランジスタ２の閾値電圧
が上がる。この閾値電圧は、おおよそ電源電圧Ｖccかそ
れ以上に引き上げられる。一方、フローティングゲート
型のトランジスタ３の閾値電圧は２Ｖ〜３Ｖ程度に中和
されたままである。このようにして、フローティングゲ
ート型のトランジスタ２及び３各閾値電圧の差によりオ
プション回路１に“０" を記憶させることができる。こ
れは、一般のホットエレクトロン注入型のＥＰＲＯＭや
フラッシュメモリの書き込みと全く同じである。
【００１６】一方、オプション回路１ａに“１" を記憶
させる場合について説明すると、以下のとおりである。
させる場合について説明すると、以下のとおりである。
【００１７】上記プログラム信号ＰＲＧ２のみが電源電
圧Ｖcc以上に設定にされる。この状態で一定期間、Ｎ型
トランジスタ６及び７のドレインには、プログラム電圧
ＶＰＲＧ（１０Ｖ〜１２Ｖ程度）が供給される。これに
より、Ｎ型トランジスタ６はオフし且つトランジスタ７
のみがオンしているので、トランジスタ７を介してフロ
ーティングゲート型のトランジスタ３のドレイン側（上
記接続点Ｎ２）に、６Ｖ〜７Ｖ程度の電圧が印加され、
フローティングゲート型のトランジスタ３のドレイン−
ソース間に電流が流れる。
圧Ｖcc以上に設定にされる。この状態で一定期間、Ｎ型
トランジスタ６及び７のドレインには、プログラム電圧
ＶＰＲＧ（１０Ｖ〜１２Ｖ程度）が供給される。これに
より、Ｎ型トランジスタ６はオフし且つトランジスタ７
のみがオンしているので、トランジスタ７を介してフロ
ーティングゲート型のトランジスタ３のドレイン側（上
記接続点Ｎ２）に、６Ｖ〜７Ｖ程度の電圧が印加され、
フローティングゲート型のトランジスタ３のドレイン−
ソース間に電流が流れる。
【００１８】このように、上記した場合と同様に、フロ
ーティングゲート型のトランジスタ３の閾値電圧を引き
上げる。一方、フローティングゲート型のトランジスタ
２の閾値電圧は、２Ｖ〜３Ｖ程度に中和されたままであ
る。これにより、フローティングゲート型のトランジス
タ２及び３の閾値電圧の差に基づいて、オプション回路
１ａに“１" を記憶させることができる。
ーティングゲート型のトランジスタ３の閾値電圧を引き
上げる。一方、フローティングゲート型のトランジスタ
２の閾値電圧は、２Ｖ〜３Ｖ程度に中和されたままであ
る。これにより、フローティングゲート型のトランジス
タ２及び３の閾値電圧の差に基づいて、オプション回路
１ａに“１" を記憶させることができる。
【００１９】デバイス出荷前に、以上の処理がＣＡＭ内
の全てのオプション回路１ａに対して行われ、それぞれ
“０" または“１" が記憶（プログラム）される。
の全てのオプション回路１ａに対して行われ、それぞれ
“０" または“１" が記憶（プログラム）される。
【００２０】次に、以上のようにしてプログラムされた
デバイスが出荷された後、ユーザにおいて使用される場
合の動作について説明する。説明の便宜上、オプション
回路１ａに“０" が記憶（プログラム）されているもの
とする。このデバイスに電源が投入されると、バイアス
電圧発生回路１０の出力であるバイアス電圧Ｖｇａｔｅ
は電源電圧Ｖccに設定され、バイアス電圧発生回路１１
の出力ＶＢはＮ型トランジスタ４及び５の閾値電圧の２
倍程度（約２Ｖ程度）の電圧まで上げられて、Ｎ型トラ
ンジスタ４及び５は導通状態になる。このとき、トラン
ジスタ２及び３のゲートには、バイアス電圧Ｖｇａｔｅ
（＝電源電圧Ｖcc）が供給されているが、このバイアス
電圧Ｖｇａｔｅは、フローティングゲート型のトランジ
スタ３の閾値電圧より高く、且つ、フローティングゲー
ト型のトランジスタ２の閾値電圧より低い中間電圧であ
るので、フローティングゲート型のトランジスタ３はオ
ンし、フローティングゲート型のトランジスタ２はオフ
する。
デバイスが出荷された後、ユーザにおいて使用される場
合の動作について説明する。説明の便宜上、オプション
回路１ａに“０" が記憶（プログラム）されているもの
とする。このデバイスに電源が投入されると、バイアス
電圧発生回路１０の出力であるバイアス電圧Ｖｇａｔｅ
は電源電圧Ｖccに設定され、バイアス電圧発生回路１１
の出力ＶＢはＮ型トランジスタ４及び５の閾値電圧の２
倍程度（約２Ｖ程度）の電圧まで上げられて、Ｎ型トラ
ンジスタ４及び５は導通状態になる。このとき、トラン
ジスタ２及び３のゲートには、バイアス電圧Ｖｇａｔｅ
（＝電源電圧Ｖcc）が供給されているが、このバイアス
電圧Ｖｇａｔｅは、フローティングゲート型のトランジ
スタ３の閾値電圧より高く、且つ、フローティングゲー
ト型のトランジスタ２の閾値電圧より低い中間電圧であ
るので、フローティングゲート型のトランジスタ３はオ
ンし、フローティングゲート型のトランジスタ２はオフ
する。
【００２１】したがって、出力ＯＵＴ１（オプション回
路１ａの出力）は、フローティングゲート型のトランジ
スタ３、及びＮ型トランジスタ５によって“Ｌ" レベル
に引かれる。また、出力ＯＵＴ１はＰ型トランジスタ８
のゲートに供給されているため、出力ＯＵＴ１が“Ｌ"
レベルに下がることによって、Ｐ型トランジスタ８が導
通するが、フローティングゲート型のトランジスタ２は
不導通状態であるので上記接続点Ｎ３は完全に電源電圧
Ｖccレベルまで引き上げられる。この接続点Ｎ３がＶcc
レベルに引き上げられることによって、それをゲート電
圧とするＰ型トランジスタ９が不導通になり、上記接続
点Ｎ４は完全にＶssレベルになる。この段階で、上記接
続点Ｎ３及びＮ４は、それぞれ完全に電源電圧Ｖccレベ
ルとＶssレベルになっているので、もはやＤＣ電流は流
れない。出力ＯＵＴ１は、“０"となる。
路１ａの出力）は、フローティングゲート型のトランジ
スタ３、及びＮ型トランジスタ５によって“Ｌ" レベル
に引かれる。また、出力ＯＵＴ１はＰ型トランジスタ８
のゲートに供給されているため、出力ＯＵＴ１が“Ｌ"
レベルに下がることによって、Ｐ型トランジスタ８が導
通するが、フローティングゲート型のトランジスタ２は
不導通状態であるので上記接続点Ｎ３は完全に電源電圧
Ｖccレベルまで引き上げられる。この接続点Ｎ３がＶcc
レベルに引き上げられることによって、それをゲート電
圧とするＰ型トランジスタ９が不導通になり、上記接続
点Ｎ４は完全にＶssレベルになる。この段階で、上記接
続点Ｎ３及びＮ４は、それぞれ完全に電源電圧Ｖccレベ
ルとＶssレベルになっているので、もはやＤＣ電流は流
れない。出力ＯＵＴ１は、“０"となる。
【００２２】なお、出力ＯＵＴ１が“１" になる場合
は、フローティングゲート型のトランジスタ２及び３の
閾値電圧の高低の関係が逆の場合であり、それ以降は上
記動作と同様であるので、詳細な説明は省略する。
は、フローティングゲート型のトランジスタ２及び３の
閾値電圧の高低の関係が逆の場合であり、それ以降は上
記動作と同様であるので、詳細な説明は省略する。
【００２３】以上がオプション回路１ａの動作であり、
電源の投入後に、上記状態にラッチされる。他の全ての
オプション回路１ｂ、１ｃ（図示しない）、…について
も同様にラッチされ、それぞれの出力から“０" 又は
“１" が出力される。
電源の投入後に、上記状態にラッチされる。他の全ての
オプション回路１ｂ、１ｃ（図示しない）、…について
も同様にラッチされ、それぞれの出力から“０" 又は
“１" が出力される。
【００２４】
【発明が解決しようとする課題】しかしながら、前述し
た図５の従来のオプション回路１ａには以下に述べるよ
うな問題がある。
た図５の従来のオプション回路１ａには以下に述べるよ
うな問題がある。
【００２５】即ち、電源電圧Ｖccが低電圧化されると、
それに伴ってフラッシュセル（フローティングゲート型
のトランジスタ２及び３）のゲートに供給される電圧も
低くなる。フラッシュセルの閾値電圧（２Ｖ〜３Ｖ程
度）は他のトランジスタの閾値電圧（１Ｖ程度）と比べ
ると極端に高く、ゲート電圧がフラッシュセルの閾値電
圧より低くなると、これらのオプション回路は動作でき
なくなるという不具合を招来する。
それに伴ってフラッシュセル（フローティングゲート型
のトランジスタ２及び３）のゲートに供給される電圧も
低くなる。フラッシュセルの閾値電圧（２Ｖ〜３Ｖ程
度）は他のトランジスタの閾値電圧（１Ｖ程度）と比べ
ると極端に高く、ゲート電圧がフラッシュセルの閾値電
圧より低くなると、これらのオプション回路は動作でき
なくなるという不具合を招来する。
【００２６】このような場合、電源電圧Ｖccを昇圧した
ものをバイアス電圧Ｖｇａｔｅに付加するという解決策
が考えられる。または、フラッシュセルを消去して閾値
電圧自体を下げるという解決策が考えられる。しかしな
がら、このような解決策は、テスト時間の増加や信頼性
への影響が懸念されるので得策ではない。
ものをバイアス電圧Ｖｇａｔｅに付加するという解決策
が考えられる。または、フラッシュセルを消去して閾値
電圧自体を下げるという解決策が考えられる。しかしな
がら、このような解決策は、テスト時間の増加や信頼性
への影響が懸念されるので得策ではない。
【００２７】低電圧のみで動作すれば良い場合は、電源
電圧Ｖccを昇圧して得られる固定電圧をバイアス電圧Ｖ
ｇａｔｅに付加するようにすればよい。しかし、低電圧
での動作と通常の電源電圧での動作の双方を行うことが
必要な場合、単純に電源電圧Ｖccを昇圧した電圧を付加
するようにすると、電源電圧Ｖccが通常電圧のときにバ
イアス電圧Ｖｇａｔｅは、付加した昇圧分だけ高すぎる
ことになってしまう。このようにバイアス電圧Ｖｇａｔ
ｅが高すぎると、フローティングゲート型のトランジス
タ２、３がオフにならず、図５で示したオプション回路
１ａは、“１"の出力ＯＵＴ１を出力できなくなる可能
性がある。
電圧Ｖccを昇圧して得られる固定電圧をバイアス電圧Ｖ
ｇａｔｅに付加するようにすればよい。しかし、低電圧
での動作と通常の電源電圧での動作の双方を行うことが
必要な場合、単純に電源電圧Ｖccを昇圧した電圧を付加
するようにすると、電源電圧Ｖccが通常電圧のときにバ
イアス電圧Ｖｇａｔｅは、付加した昇圧分だけ高すぎる
ことになってしまう。このようにバイアス電圧Ｖｇａｔ
ｅが高すぎると、フローティングゲート型のトランジス
タ２、３がオフにならず、図５で示したオプション回路
１ａは、“１"の出力ＯＵＴ１を出力できなくなる可能
性がある。
【００２８】これを克服するためには、電圧検知回路を
追加して通常電圧と低電圧とでゲート電圧を切り換える
ことが必要であった。しかし、この場合、電圧モードの
切り換え時の動作、プロセスの振れや動作環境に対する
切り換え電圧のバラツキ、及び検知回路の消費電流等の
問題点がある。通常電圧または低電圧のどちらに対応す
るのかをオプションで設定すればよいが、オプションを
設定する為の回路自体を正常に動作させることできない
ので堂々巡りし、結局、根本的な解決策とはならない。
追加して通常電圧と低電圧とでゲート電圧を切り換える
ことが必要であった。しかし、この場合、電圧モードの
切り換え時の動作、プロセスの振れや動作環境に対する
切り換え電圧のバラツキ、及び検知回路の消費電流等の
問題点がある。通常電圧または低電圧のどちらに対応す
るのかをオプションで設定すればよいが、オプションを
設定する為の回路自体を正常に動作させることできない
ので堂々巡りし、結局、根本的な解決策とはならない。
【００２９】そこで、本発明は上記問題点に鑑みなされ
たものであり、その目的は、フラッシュセルの特性及び
信頼性を変えることなく、複数の電源電圧下で正常に動
作すると共に、それらの電源電圧が変動しても安定した
動作を維持できる半導体記憶装置を提供することにあ
る。
たものであり、その目的は、フラッシュセルの特性及び
信頼性を変えることなく、複数の電源電圧下で正常に動
作すると共に、それらの電源電圧が変動しても安定した
動作を維持できる半導体記憶装置を提供することにあ
る。
【００３０】
【課題を解決するための手段】請求項１に係る発明の半
導体記憶装置は、上記課題を解決するために、互いに異
なる閾値電圧がプログラムされているフローティングゲ
ート型の第１及び第２トランジスタと、上記第１又は第
２トランジスタがオンするのに伴って、上記閾値電圧の
差に基づく２値データを生成し、これを保持する保持回
路と、第１電源電圧下で動作しているときは、セットア
ップ信号が入力されている間は該第１電源電圧を昇圧し
たものを選択する一方それ以外は該第１電源電圧を選択
し、該第１電源電圧よりも低い第２電源電圧下で動作し
ているときは、上記セットアップ信号の入力に伴って該
第２電源電圧を昇圧したものを選択する一方上記第２電
源電圧が正常値よりも高くなった場合に上記第２電源電
圧を選択し、上記第１及び第２トランジスタのゲートに
それぞれ出力するバイアス電圧切換回路とを備えたもの
である。
導体記憶装置は、上記課題を解決するために、互いに異
なる閾値電圧がプログラムされているフローティングゲ
ート型の第１及び第２トランジスタと、上記第１又は第
２トランジスタがオンするのに伴って、上記閾値電圧の
差に基づく２値データを生成し、これを保持する保持回
路と、第１電源電圧下で動作しているときは、セットア
ップ信号が入力されている間は該第１電源電圧を昇圧し
たものを選択する一方それ以外は該第１電源電圧を選択
し、該第１電源電圧よりも低い第２電源電圧下で動作し
ているときは、上記セットアップ信号の入力に伴って該
第２電源電圧を昇圧したものを選択する一方上記第２電
源電圧が正常値よりも高くなった場合に上記第２電源電
圧を選択し、上記第１及び第２トランジスタのゲートに
それぞれ出力するバイアス電圧切換回路とを備えたもの
である。
【００３１】上記の発明によれば、半導体記憶装置が第
１電源電圧下で動作する場合、セットアップ信号が入力
されている間（セットアップ信号がオンの場合）は、バ
イアス電圧切換回路から該第１電源電圧が昇圧されたも
のが選択され、これがフローティングゲート型の第１及
び第２トランジスタのゲートにそれぞれ出力される。一
方、セットアップ信号が入力されていなければ（セット
アップ信号がオフの場合）、バイアス電圧切換回路から
第１電源電圧が選択されて、これがフローティングゲー
ト型の第１及び第２トランジスタのゲートにそれぞれ出
力される。上記何れの場合にも、プログラムされた閾値
電圧に基づいて、第１又は第２トランジスタのうち一方
がオンし、他方がオフする。これに伴って、保持回路
は、両トランジスタの上記閾値電圧の差に基づく２値デ
ータを生成し、これを保持する。
１電源電圧下で動作する場合、セットアップ信号が入力
されている間（セットアップ信号がオンの場合）は、バ
イアス電圧切換回路から該第１電源電圧が昇圧されたも
のが選択され、これがフローティングゲート型の第１及
び第２トランジスタのゲートにそれぞれ出力される。一
方、セットアップ信号が入力されていなければ（セット
アップ信号がオフの場合）、バイアス電圧切換回路から
第１電源電圧が選択されて、これがフローティングゲー
ト型の第１及び第２トランジスタのゲートにそれぞれ出
力される。上記何れの場合にも、プログラムされた閾値
電圧に基づいて、第１又は第２トランジスタのうち一方
がオンし、他方がオフする。これに伴って、保持回路
は、両トランジスタの上記閾値電圧の差に基づく２値デ
ータを生成し、これを保持する。
【００３２】第１電源電圧が供給されているときに、何
らかの理由によって第１電源電圧が正常な電圧値より高
くなっても、第１及び第２トランジスタは上記のように
プログラムされているので、上記２値データは維持され
る。一方、何らかの理由によって第１電源電圧が正常な
電圧値よりも低くなった場合、上記第１及び第２トラン
ジスタは、より高インピーダンス状態に近づくので、保
持回路によって保持された上記２値データは維持され
る。
らかの理由によって第１電源電圧が正常な電圧値より高
くなっても、第１及び第２トランジスタは上記のように
プログラムされているので、上記２値データは維持され
る。一方、何らかの理由によって第１電源電圧が正常な
電圧値よりも低くなった場合、上記第１及び第２トラン
ジスタは、より高インピーダンス状態に近づくので、保
持回路によって保持された上記２値データは維持され
る。
【００３３】ところで、半導体記憶装置を低電圧電源で
動作させた場合、第１及び第２トランジスタのゲートに
供給される電圧も低くなってしまう。第１及び第２トラ
ンジスタの閾値電圧は、フローティングゲート型でない
他のトランジスタと比較すると極端に高い（数倍高い）
ので、このままでは、低電圧電源で半導体記憶装置を動
作させることができなくなるという不具合を招来する。
動作させた場合、第１及び第２トランジスタのゲートに
供給される電圧も低くなってしまう。第１及び第２トラ
ンジスタの閾値電圧は、フローティングゲート型でない
他のトランジスタと比較すると極端に高い（数倍高い）
ので、このままでは、低電圧電源で半導体記憶装置を動
作させることができなくなるという不具合を招来する。
【００３４】これに対して、上記の発明によれば、半導
体記憶装置に第２電源電圧（第１電源電圧よりも低い電
圧）下で動作する場合、上記セットアップ信号の入力に
伴って該第２電源電圧を昇圧したものが選択され、これ
がバイアス電圧切換回路からフローティングゲート型の
第１及び第２トランジスタのゲートにそれぞれ出力され
る。このように、第１電源電圧よりも低い第２電源電圧
下で動作する場合でも、第２電源電圧が昇圧されたもの
がバイアス電圧切換回路によって選択されて第１及び第
２トランジスタのゲートにそれぞれ供給されるので、半
導体記憶装置は正常に動作することになり、上記不具合
を確実に回避できる。
体記憶装置に第２電源電圧（第１電源電圧よりも低い電
圧）下で動作する場合、上記セットアップ信号の入力に
伴って該第２電源電圧を昇圧したものが選択され、これ
がバイアス電圧切換回路からフローティングゲート型の
第１及び第２トランジスタのゲートにそれぞれ出力され
る。このように、第１電源電圧よりも低い第２電源電圧
下で動作する場合でも、第２電源電圧が昇圧されたもの
がバイアス電圧切換回路によって選択されて第１及び第
２トランジスタのゲートにそれぞれ供給されるので、半
導体記憶装置は正常に動作することになり、上記不具合
を確実に回避できる。
【００３５】第２電源電圧が供給されているときに、何
らかの理由によって第２電源電圧が正常な電圧値よりも
高くなった場合、第２電源電圧を昇圧したものは、２つ
の上記閾値電圧のうち高い方よりも更に高くなることが
ある。この場合、たとえ一方の閾値電圧が他方の閾値電
圧よりも高くなるようにプログラムされていても、第２
電源電圧が正常な場合にオフしていたトランジスタ（他
方より高い閾値電圧を有するフローティングゲート型の
トランジスタ）が誤動作でオンしてしまい、保持回路に
保持されている２値データが反転することがある。
らかの理由によって第２電源電圧が正常な電圧値よりも
高くなった場合、第２電源電圧を昇圧したものは、２つ
の上記閾値電圧のうち高い方よりも更に高くなることが
ある。この場合、たとえ一方の閾値電圧が他方の閾値電
圧よりも高くなるようにプログラムされていても、第２
電源電圧が正常な場合にオフしていたトランジスタ（他
方より高い閾値電圧を有するフローティングゲート型の
トランジスタ）が誤動作でオンしてしまい、保持回路に
保持されている２値データが反転することがある。
【００３６】そこで、上記発明によれば、このような場
合、上記バイアス電圧切換回路は、上記第２電源電圧を
選択し、これを上記第１及び第２トランジスタのゲート
にそれぞれ出力する。これにより、上記バイアス電圧切
換回路の出力は、第２電源電圧を昇圧したものから第２
電源電圧に向かって低下して行く。
合、上記バイアス電圧切換回路は、上記第２電源電圧を
選択し、これを上記第１及び第２トランジスタのゲート
にそれぞれ出力する。これにより、上記バイアス電圧切
換回路の出力は、第２電源電圧を昇圧したものから第２
電源電圧に向かって低下して行く。
【００３７】この電圧低下の過程で、第２電源電圧を昇
圧したものと第２電源電圧との間で上記バイアス電圧切
換回路の出力が適正になると（第１及び第２トランジス
タのゲートにそれぞれ出力されていた電圧の方が上記閾
値電圧の高い方よりも低くなると、）、上記誤動作でオ
ンしていたトランジスタがオフし、上記２値データが元
に復帰する。そして、上記バイアス電圧切換回路から
は、第２電源電圧を昇圧したものが出力される。一方、
何らかの理由によって第２電源電圧が正常な電圧値より
も低くなった場合、上記第１及び第２トランジスタは、
より高インピーダンス状態に近づくので、保持回路によ
って保持された上記２値データは維持される。
圧したものと第２電源電圧との間で上記バイアス電圧切
換回路の出力が適正になると（第１及び第２トランジス
タのゲートにそれぞれ出力されていた電圧の方が上記閾
値電圧の高い方よりも低くなると、）、上記誤動作でオ
ンしていたトランジスタがオフし、上記２値データが元
に復帰する。そして、上記バイアス電圧切換回路から
は、第２電源電圧を昇圧したものが出力される。一方、
何らかの理由によって第２電源電圧が正常な電圧値より
も低くなった場合、上記第１及び第２トランジスタは、
より高インピーダンス状態に近づくので、保持回路によ
って保持された上記２値データは維持される。
【００３８】請求項２に係る発明の半導体記憶装置は、
上記課題を解決するために、請求項１に係る発明の半導
体記憶装置において、上記保持回路は、ゲート同士が互
いに接続され、電源電圧レベルとグランドレベルとの間
にこの順に直列に接続された第１Ｐ型トランジスタ及び
第１Ｎ型トランジスタを有し、第１Ｐ型トランジスタと
第１Ｎ型トランジスタの接続点から上記保持回路の出力
信号を反転したものを出力として出力する第１直列回路
と、ゲート同士が互いに接続され、電源電圧レベルとグ
ランドレベルとの間にこの順に直列に接続された第２Ｐ
型トランジスタ及び第２Ｎ型トランジスタを有し、第２
Ｐ型トランジスタと第２Ｎ型トランジスタの接続点から
上記保持回路の出力信号を出力として出力する第２直列
回路とを備え、上記の第１直列回路の出力は上記第２直
列回路の第２Ｐ型トランジスタ及び第２Ｎ型トランジス
タのゲートにそれぞれ供給される一方、上記の第２直列
回路の出力は上記第１直列回路の第１Ｐ型トランジスタ
及び第１Ｎ型トランジスタのゲートにそれぞれ供給され
ると共に、上記フローティングゲート型の第１及び第２
トランジスタは、上記フローティングゲート型の第１ト
ランジスタがオンすると、第１直列回路の出力がグラン
ドレベルになり、第２直列回路の出力が電源電圧レベル
になる一方、上記フローティングゲート型の第２トラン
ジスタがオンすると、第２直列回路の出力がグランドレ
ベルになり、第１直列回路の出力が電源電圧レベルにな
るように接続されたことを特徴としている。
上記課題を解決するために、請求項１に係る発明の半導
体記憶装置において、上記保持回路は、ゲート同士が互
いに接続され、電源電圧レベルとグランドレベルとの間
にこの順に直列に接続された第１Ｐ型トランジスタ及び
第１Ｎ型トランジスタを有し、第１Ｐ型トランジスタと
第１Ｎ型トランジスタの接続点から上記保持回路の出力
信号を反転したものを出力として出力する第１直列回路
と、ゲート同士が互いに接続され、電源電圧レベルとグ
ランドレベルとの間にこの順に直列に接続された第２Ｐ
型トランジスタ及び第２Ｎ型トランジスタを有し、第２
Ｐ型トランジスタと第２Ｎ型トランジスタの接続点から
上記保持回路の出力信号を出力として出力する第２直列
回路とを備え、上記の第１直列回路の出力は上記第２直
列回路の第２Ｐ型トランジスタ及び第２Ｎ型トランジス
タのゲートにそれぞれ供給される一方、上記の第２直列
回路の出力は上記第１直列回路の第１Ｐ型トランジスタ
及び第１Ｎ型トランジスタのゲートにそれぞれ供給され
ると共に、上記フローティングゲート型の第１及び第２
トランジスタは、上記フローティングゲート型の第１ト
ランジスタがオンすると、第１直列回路の出力がグラン
ドレベルになり、第２直列回路の出力が電源電圧レベル
になる一方、上記フローティングゲート型の第２トラン
ジスタがオンすると、第２直列回路の出力がグランドレ
ベルになり、第１直列回路の出力が電源電圧レベルにな
るように接続されたことを特徴としている。
【００３９】上記の発明によれば、請求項１に係る発明
の半導体記憶装置の作用に加えて、フローティングゲー
ト型の第１トランジスタがオンすると（このとき、フロ
ーティングゲート型の第２トランジスタはオフしてい
る。）、第１直列回路の出力がグランドレベルになり、
第２直列回路の第２Ｐ型トランジスタはオンし且つ第２
Ｎ型トランジスタはオフするので、第２直列回路の出力
は完全に電源電圧レベルまで引き上げられる。これに伴
って、該電源電圧レベルをゲート電圧とする第１Ｐ型ト
ランジスタがオフし且つ第１Ｎ型トランジスタがオンす
るので、上記第１直列回路の出力は完全にグランドレベ
ルまで引き下げられる。この段階で、第１及び第２直列
回路の出力は、それぞれ完全に電源電圧レベル及びグラ
ンドレベルになっているので、もはやＤＣ電流は流れな
い。
の半導体記憶装置の作用に加えて、フローティングゲー
ト型の第１トランジスタがオンすると（このとき、フロ
ーティングゲート型の第２トランジスタはオフしてい
る。）、第１直列回路の出力がグランドレベルになり、
第２直列回路の第２Ｐ型トランジスタはオンし且つ第２
Ｎ型トランジスタはオフするので、第２直列回路の出力
は完全に電源電圧レベルまで引き上げられる。これに伴
って、該電源電圧レベルをゲート電圧とする第１Ｐ型ト
ランジスタがオフし且つ第１Ｎ型トランジスタがオンす
るので、上記第１直列回路の出力は完全にグランドレベ
ルまで引き下げられる。この段階で、第１及び第２直列
回路の出力は、それぞれ完全に電源電圧レベル及びグラ
ンドレベルになっているので、もはやＤＣ電流は流れな
い。
【００４０】また、フローティングゲート型の第２トラ
ンジスタがオンすると（このとき、フローティングゲー
ト型の第１トランジスタはオフしている。）、第２直列
回路の出力がグランドレベルになるので、第１直列回路
の第１Ｐ型トランジスタはオンし且つ第１Ｎ型トランジ
スタはオフするので、第１直列回路の出力は完全に電源
電圧レベルまで引き上げられる。これに伴って、該電源
電圧レベルをゲート電圧とする第２Ｐ型トランジスタが
オフし且つ第２Ｎ型トランジスタがオンするので、上記
第２直列回路の出力は完全にグランドレベルまで引き下
げられる。この段階で、第１及び第２直列回路の出力
は、それぞれ完全にグランドレベル及び電源電圧レベル
になっているので、もはやＤＣ電流は流れない。
ンジスタがオンすると（このとき、フローティングゲー
ト型の第１トランジスタはオフしている。）、第２直列
回路の出力がグランドレベルになるので、第１直列回路
の第１Ｐ型トランジスタはオンし且つ第１Ｎ型トランジ
スタはオフするので、第１直列回路の出力は完全に電源
電圧レベルまで引き上げられる。これに伴って、該電源
電圧レベルをゲート電圧とする第２Ｐ型トランジスタが
オフし且つ第２Ｎ型トランジスタがオンするので、上記
第２直列回路の出力は完全にグランドレベルまで引き下
げられる。この段階で、第１及び第２直列回路の出力
は、それぞれ完全にグランドレベル及び電源電圧レベル
になっているので、もはやＤＣ電流は流れない。
【００４１】請求項３に係る発明の半導体記憶装置は、
上記課題を解決するために、請求項２に係る発明の半導
体記憶装置において、上記保持回路の出力及び上記セッ
トアップ信号を入力し、両者の論理和演算を行う論理和
演算回路を更に備え、上記バイアス電圧切換回路は、上
記論理和演算回路から電源電圧レベルの信号を受けた場
合に供給されている電源電圧を昇圧したものを選択し、
グランドレベルの信号を受けた場合に該電源電圧を選択
することを特徴としている。
上記課題を解決するために、請求項２に係る発明の半導
体記憶装置において、上記保持回路の出力及び上記セッ
トアップ信号を入力し、両者の論理和演算を行う論理和
演算回路を更に備え、上記バイアス電圧切換回路は、上
記論理和演算回路から電源電圧レベルの信号を受けた場
合に供給されている電源電圧を昇圧したものを選択し、
グランドレベルの信号を受けた場合に該電源電圧を選択
することを特徴としている。
【００４２】上記の発明によれば、請求項２に係る発明
の半導体記憶装置の作用に加えて、バイアス電圧切換回
路は、保持データの出力及びセットアップ信号の上記論
理和演算回路による論理和演算の出力に基づいて、供給
されている電源電圧または該電源電圧を昇圧したものを
選択し、上記第１及び第２トランジスタのゲートにそれ
ぞれ出力する。セットアップ以降は、保持回路の出力に
基づいて、バイアス電圧切換回路は出力すべき電圧レベ
ルを選択する。
の半導体記憶装置の作用に加えて、バイアス電圧切換回
路は、保持データの出力及びセットアップ信号の上記論
理和演算回路による論理和演算の出力に基づいて、供給
されている電源電圧または該電源電圧を昇圧したものを
選択し、上記第１及び第２トランジスタのゲートにそれ
ぞれ出力する。セットアップ以降は、保持回路の出力に
基づいて、バイアス電圧切換回路は出力すべき電圧レベ
ルを選択する。
【００４３】第２電源電圧で動作しているときに、何ら
かの理由によって第２電源電圧が正常な電圧値よりも高
くなり、フローティング型トランジスタのうち、第２電
源電圧が正常な場合にオフしていたトランジスタが誤動
作でオンし、本来保持回路から電源電圧レベルの信号が
出力されていなければならない場合でも、論理和演算回
路からはグランドレベルの信号がバイアス電圧切換回路
に送られる。
かの理由によって第２電源電圧が正常な電圧値よりも高
くなり、フローティング型トランジスタのうち、第２電
源電圧が正常な場合にオフしていたトランジスタが誤動
作でオンし、本来保持回路から電源電圧レベルの信号が
出力されていなければならない場合でも、論理和演算回
路からはグランドレベルの信号がバイアス電圧切換回路
に送られる。
【００４４】バイアス電圧切換回路からは、第２電源電
圧が選択されてフローティングゲート型の第１及び第２
トランジスタのゲートにそれぞれ出力される。これによ
り、上記バイアス電圧切換回路の出力は、第２電源電圧
を昇圧したものから第２電源電圧に向かって低下して行
く。この電圧低下の過程で、第２電源電圧を昇圧したも
のと、第２電源電圧との間で、上記バイアス電圧切換回
路の出力が適正になると（第１及び第２トランジスタの
ゲートにそれぞれ出力されていた電圧の方が上記閾値電
圧の高い方よりも低くなると、）、上記誤動作でオンし
ていたトランジスタがオフし、上記２値データが元に復
帰する。
圧が選択されてフローティングゲート型の第１及び第２
トランジスタのゲートにそれぞれ出力される。これによ
り、上記バイアス電圧切換回路の出力は、第２電源電圧
を昇圧したものから第２電源電圧に向かって低下して行
く。この電圧低下の過程で、第２電源電圧を昇圧したも
のと、第２電源電圧との間で、上記バイアス電圧切換回
路の出力が適正になると（第１及び第２トランジスタの
ゲートにそれぞれ出力されていた電圧の方が上記閾値電
圧の高い方よりも低くなると、）、上記誤動作でオンし
ていたトランジスタがオフし、上記２値データが元に復
帰する。
【００４５】この結果、保持回路から電源電圧レベル
（第２電源電圧レベル）の信号が出力されるので、論理
和演算回路に電源電圧レベルの信号が入力され、論理和
演算回路の出力は電源電圧レベルとなる。これにより、
バイアス電圧切換回路からは、第２電源電圧を昇圧した
ものが選択され、これがフローティングゲート型の第１
及び第２トランジスタのゲートにそれぞれ出力される。
（第２電源電圧レベル）の信号が出力されるので、論理
和演算回路に電源電圧レベルの信号が入力され、論理和
演算回路の出力は電源電圧レベルとなる。これにより、
バイアス電圧切換回路からは、第２電源電圧を昇圧した
ものが選択され、これがフローティングゲート型の第１
及び第２トランジスタのゲートにそれぞれ出力される。
【００４６】このように、論理和演算回路を設けるとい
う簡単な構成で、第２電源電圧が正常な電圧値よりも高
くなった場合でも正常な動作を行うようにすることが確
実に可能となる。
う簡単な構成で、第２電源電圧が正常な電圧値よりも高
くなった場合でも正常な動作を行うようにすることが確
実に可能となる。
【００４７】請求項４に係る発明の半導体記憶装置は、
上記課題を解決するために、互いに異なる閾値電圧がプ
ログラムされているフローティングゲート型の第１及び
第２トランジスタと、上記第１又は第２トランジスタが
オンするのに伴って、上記閾値電圧の差に基づく２値デ
ータを生成し、これを保持する保持回路とからなる記憶
回路を複数備え、上記閾値電圧は複数の上記記憶回路間
でそれぞれ異なるようにプログラムされており、第１電
源電圧下で動作しているときは、セットアップ信号が入
力されている間は該第１電源電圧を昇圧したものを選択
する一方それ以外は該第１電源電圧を選択し、該第１電
源電圧よりも低い第２電源電圧下で動作しているとき
は、上記セットアップ信号の入力に伴って該第２電源電
圧を昇圧したものを選択する一方上記第２電源電圧が正
常値よりも高くなった場合に上記第２電源電圧を選択
し、上記第１及び第２トランジスタのゲートにそれぞれ
出力するバイアス電圧切換回路を更に備えたものであ
る。
上記課題を解決するために、互いに異なる閾値電圧がプ
ログラムされているフローティングゲート型の第１及び
第２トランジスタと、上記第１又は第２トランジスタが
オンするのに伴って、上記閾値電圧の差に基づく２値デ
ータを生成し、これを保持する保持回路とからなる記憶
回路を複数備え、上記閾値電圧は複数の上記記憶回路間
でそれぞれ異なるようにプログラムされており、第１電
源電圧下で動作しているときは、セットアップ信号が入
力されている間は該第１電源電圧を昇圧したものを選択
する一方それ以外は該第１電源電圧を選択し、該第１電
源電圧よりも低い第２電源電圧下で動作しているとき
は、上記セットアップ信号の入力に伴って該第２電源電
圧を昇圧したものを選択する一方上記第２電源電圧が正
常値よりも高くなった場合に上記第２電源電圧を選択
し、上記第１及び第２トランジスタのゲートにそれぞれ
出力するバイアス電圧切換回路を更に備えたものであ
る。
【００４８】上記の発明によれば、閾値電圧を記憶回路
間でそれぞれ異なるようにプログラムすることによっ
て、複数種類の電源電圧範囲に対応することが可能とな
る。各記憶回路については、供給される電源電圧に応じ
て請求項１に係る発明の半導体記憶装置と同様の動作を
行う。
間でそれぞれ異なるようにプログラムすることによっ
て、複数種類の電源電圧範囲に対応することが可能とな
る。各記憶回路については、供給される電源電圧に応じ
て請求項１に係る発明の半導体記憶装置と同様の動作を
行う。
【００４９】請求項５に係る発明の半導体記憶装置は、
上記課題を解決するために、請求項１に係る発明の半導
体記憶装置において、上記保持回路は、ゲート同士が互
いに接続され、電源電圧レベルとグランドレベルとの間
にこの順に直列に接続された第２Ｐ型トランジスタ及び
第２Ｎ型トランジスタを有し、第２Ｐ型トランジスタと
第２Ｎ型トランジスタの接続点から上記保持回路の出力
信号を出力として出力する直列回路と、ゲートが上記直
列回路の上記接続点に接続され、ソースが電源電圧レベ
ルに接続され、ドレインが上記第２Ｎ型トランジスタの
ゲートに接続された第１Ｐ型トランジスタとを備え、上
記フローティングゲート型の第１及び第２トランジスタ
は、上記フローティングゲート型の第１トランジスタが
オンすると、上記の第１Ｐ型トランジスタのソースがグ
ランドレベルになり、上記直列回路の出力が電源電圧レ
ベルになる一方、上記フローティングゲート型の第２ト
ランジスタがオンすると、上記直列回路の出力がグラン
ドレベルになり、上記第１Ｐ型トランジスタのソースが
電源電圧レベルになるように接続されていることを特徴
としている。
上記課題を解決するために、請求項１に係る発明の半導
体記憶装置において、上記保持回路は、ゲート同士が互
いに接続され、電源電圧レベルとグランドレベルとの間
にこの順に直列に接続された第２Ｐ型トランジスタ及び
第２Ｎ型トランジスタを有し、第２Ｐ型トランジスタと
第２Ｎ型トランジスタの接続点から上記保持回路の出力
信号を出力として出力する直列回路と、ゲートが上記直
列回路の上記接続点に接続され、ソースが電源電圧レベ
ルに接続され、ドレインが上記第２Ｎ型トランジスタの
ゲートに接続された第１Ｐ型トランジスタとを備え、上
記フローティングゲート型の第１及び第２トランジスタ
は、上記フローティングゲート型の第１トランジスタが
オンすると、上記の第１Ｐ型トランジスタのソースがグ
ランドレベルになり、上記直列回路の出力が電源電圧レ
ベルになる一方、上記フローティングゲート型の第２ト
ランジスタがオンすると、上記直列回路の出力がグラン
ドレベルになり、上記第１Ｐ型トランジスタのソースが
電源電圧レベルになるように接続されていることを特徴
としている。
【００５０】上記の発明によれば、請求項１に係る発明
の半導体記憶装置の作用に加えて、フローティングゲー
ト型の第１トランジスタがオンすると、第１Ｐ型トラン
ジスタの出力がグランドレベルになるので、直列回路の
第２Ｐ型トランジスタはオンし且つ第２Ｎ型トランジス
タはオフするので、該直列回路の出力は完全に電源電圧
レベルまで引き上げられる。これに伴って、該電源電圧
レベルをゲート電圧とする第１Ｐ型トランジスタがオフ
するので、該第１Ｐ型トランジスタのドレインは完全に
グランドレベルまで引き下げられる。これにより、ＤＣ
電流が流れなくなる。
の半導体記憶装置の作用に加えて、フローティングゲー
ト型の第１トランジスタがオンすると、第１Ｐ型トラン
ジスタの出力がグランドレベルになるので、直列回路の
第２Ｐ型トランジスタはオンし且つ第２Ｎ型トランジス
タはオフするので、該直列回路の出力は完全に電源電圧
レベルまで引き上げられる。これに伴って、該電源電圧
レベルをゲート電圧とする第１Ｐ型トランジスタがオフ
するので、該第１Ｐ型トランジスタのドレインは完全に
グランドレベルまで引き下げられる。これにより、ＤＣ
電流が流れなくなる。
【００５１】また、フローティングゲート型の第２トラ
ンジスタがオンすると、上記直列回路の出力がグランド
レベルになるので、第１Ｐ型トランジスタはオンするの
で、該第１Ｐ型トランジスタのドレインは完全に電源電
圧レベルまで引き上げられる。これに伴って、該電源電
圧レベルをゲート電圧とする第２Ｐ型トランジスタがオ
フし且つ第２Ｎ型トランジスタがオンするので、上記直
列回路の出力は完全にグランドレベルまで引き下げられ
る。これにより、もはやＤＣ電流が流れなくなる。
ンジスタがオンすると、上記直列回路の出力がグランド
レベルになるので、第１Ｐ型トランジスタはオンするの
で、該第１Ｐ型トランジスタのドレインは完全に電源電
圧レベルまで引き上げられる。これに伴って、該電源電
圧レベルをゲート電圧とする第２Ｐ型トランジスタがオ
フし且つ第２Ｎ型トランジスタがオンするので、上記直
列回路の出力は完全にグランドレベルまで引き下げられ
る。これにより、もはやＤＣ電流が流れなくなる。
【００５２】しかも、上記の発明は、請求項２の半導体
記憶装置の保持回路において、第１Ｎ型トランジスタが
除かれた構成からなるので、その分、必要な素子数を削
減することが可能となる。
記憶装置の保持回路において、第１Ｎ型トランジスタが
除かれた構成からなるので、その分、必要な素子数を削
減することが可能となる。
【００５３】
【発明の実施の形態】本発明の実施の一形態について図
１乃至図４に基づいて説明すれば、以下のとおりであ
る。
１乃至図４に基づいて説明すれば、以下のとおりであ
る。
【００５４】本発明の半導体記憶装置の例として、オプ
ション回路２７ａ及び２７ｂを図１に示す。ここで、オ
プション回路２７ａは、電源電圧（通常電圧、第１電源
電圧）が供給された場合に正常に動作する製品（以下、
通常電圧品と称す）と、上記電源電圧より低い電圧（第
２電源電圧）が供給された場合に正常に動作する製品
（以下、低電圧品と称す）との切り換えのためのもので
あり、オプション回路２７ｂは、例えば、不良アドレス
記憶やデバイス初期状態の記憶のための一般的なもので
ある。
ション回路２７ａ及び２７ｂを図１に示す。ここで、オ
プション回路２７ａは、電源電圧（通常電圧、第１電源
電圧）が供給された場合に正常に動作する製品（以下、
通常電圧品と称す）と、上記電源電圧より低い電圧（第
２電源電圧）が供給された場合に正常に動作する製品
（以下、低電圧品と称す）との切り換えのためのもので
あり、オプション回路２７ｂは、例えば、不良アドレス
記憶やデバイス初期状態の記憶のための一般的なもので
ある。
【００５５】図１において、オプション回路２７ａは、
２個のフローティングゲート型のトランジスタ１２及び
１３と、Ｎ型トランジスタ１４、１５、１６、１７、２
１、及び２２と、Ｐ型トランジスタ１８及び１９とで構
成されている。
２個のフローティングゲート型のトランジスタ１２及び
１３と、Ｎ型トランジスタ１４、１５、１６、１７、２
１、及び２２と、Ｐ型トランジスタ１８及び１９とで構
成されている。
【００５６】フローティングゲート型のトランジスタ１
２及び１３は、それぞれ、図示しない、半導体基板上に
絶縁膜を介して形成されたフローティングゲートと、こ
のフローティングゲートと絶縁膜を介して容量結合され
る制御ゲートと、上記半導体基板内に設けられ、該フロ
ーティングゲート下の基板部分と接続される基板と、反
対導電型の不純物拡散領域とを備えており、これらフロ
ーティングゲート型のトランジスタ１２及び１３に、通
常電圧品か低電圧品かの切換情報を記憶させる。
２及び１３は、それぞれ、図示しない、半導体基板上に
絶縁膜を介して形成されたフローティングゲートと、こ
のフローティングゲートと絶縁膜を介して容量結合され
る制御ゲートと、上記半導体基板内に設けられ、該フロ
ーティングゲート下の基板部分と接続される基板と、反
対導電型の不純物拡散領域とを備えており、これらフロ
ーティングゲート型のトランジスタ１２及び１３に、通
常電圧品か低電圧品かの切換情報を記憶させる。
【００５７】上記フローティングゲート型のトランジス
タ１２及び１３を組み合わせ、且つ、上記フローティン
グゲート型のトランジスタ１２のフローティングゲート
に蓄えられる電荷量と、上記フローティングゲート型の
トランジスタ１３のフローティングゲートに蓄えられる
電荷量とを異ならしめることにより、その閾値電圧の差
を利用して２値の電圧データを記憶（プログラム）又は
出力する。
タ１２及び１３を組み合わせ、且つ、上記フローティン
グゲート型のトランジスタ１２のフローティングゲート
に蓄えられる電荷量と、上記フローティングゲート型の
トランジスタ１３のフローティングゲートに蓄えられる
電荷量とを異ならしめることにより、その閾値電圧の差
を利用して２値の電圧データを記憶（プログラム）又は
出力する。
【００５８】このフローティングゲート型のトランジス
タ１２のドレインとＮ型トランジスタ１４のソースとは
接続点Ｎ１１で互いに接続され、フローティングゲート
型のトランジスタ１３のドレインとＮ型トランジスタ１
５のソースとは互いに接続点Ｎ１２で接続されている。
このＮ型トランジスタ１４のドレインとＮ型トランジス
タ２１のドレインとＰ型トランジスタ１８のドレインと
は接続点Ｎ１３で互いに接続され、Ｎ型トランジスタ１
５のドレインとＮ型トランジスタ２２のドレインとＰ型
トランジスタ１９のドレインとは接続点Ｎ１４で互いに
接続されている。
タ１２のドレインとＮ型トランジスタ１４のソースとは
接続点Ｎ１１で互いに接続され、フローティングゲート
型のトランジスタ１３のドレインとＮ型トランジスタ１
５のソースとは互いに接続点Ｎ１２で接続されている。
このＮ型トランジスタ１４のドレインとＮ型トランジス
タ２１のドレインとＰ型トランジスタ１８のドレインと
は接続点Ｎ１３で互いに接続され、Ｎ型トランジスタ１
５のドレインとＮ型トランジスタ２２のドレインとＰ型
トランジスタ１９のドレインとは接続点Ｎ１４で互いに
接続されている。
【００５９】上記Ｎ型トランジスタ２１のゲートとＰ型
トランジスタ１８のゲートは、共に、Ｎ型トランジスタ
２２のドレインに接続されている。また、Ｎ型トランジ
スタ２２のゲートとＰ型トランジスタ１９のゲートと
は、共に、Ｎ型トランジスタ２１のドレインに接続して
いる。上記Ｐ型トランジスタ１８及び１９のソースに
は、何れも、電源電圧Ｖccが供給されている。フローテ
ィングゲート型のトランジスタ１２及び１３のソース
は、何れも、Ｖssレベルにプルダウンされている。
トランジスタ１８のゲートは、共に、Ｎ型トランジスタ
２２のドレインに接続されている。また、Ｎ型トランジ
スタ２２のゲートとＰ型トランジスタ１９のゲートと
は、共に、Ｎ型トランジスタ２１のドレインに接続して
いる。上記Ｐ型トランジスタ１８及び１９のソースに
は、何れも、電源電圧Ｖccが供給されている。フローテ
ィングゲート型のトランジスタ１２及び１３のソース
は、何れも、Ｖssレベルにプルダウンされている。
【００６０】なお、上記のＰ型トランジスタ１８、Ｎ型
トランジスタ２１は第１直列回路を構成し、上記のＰ型
トランジスタ１９、Ｎ型トランジスタ２２は第２直列回
路を構成している。また、上記の第１及び第２直列回路
はラッチ回路２４（保持回路）を構成しており、フロー
ティングゲート型のトランジスタ１２及び１３の閾値電
圧の差による電圧差がラッチ回路２４で２値データとし
て保持される。
トランジスタ２１は第１直列回路を構成し、上記のＰ型
トランジスタ１９、Ｎ型トランジスタ２２は第２直列回
路を構成している。また、上記の第１及び第２直列回路
はラッチ回路２４（保持回路）を構成しており、フロー
ティングゲート型のトランジスタ１２及び１３の閾値電
圧の差による電圧差がラッチ回路２４で２値データとし
て保持される。
【００６１】また、これらフローティングゲート型のト
ランジスタ１２及び１３のゲートにはバイアス電圧切換
回路２０の出力であるバイアス電圧Ｖｇａｔｅが供給さ
れ、Ｎ型トランジスタ１４及び１５のゲートにはバイア
ス電圧切換回路２５の出力ＶＢが供給されている。プロ
グラム電圧ＶＰＲＧは、Ｎ型トランジスタ１６及び１７
をそれぞれ介して上記接続点Ｎ１１及びＮ１２に供給さ
れ、上記フローティングゲート型のトランジスタ１２及
び１３に電流をそれぞれ供給可能な構成になっている。
これらＮ型トランジスタ１６及び１７のゲートには、プ
ログラム信号ＰＧＲ１及びＰＧＲ２がそれぞれ供給され
ている。
ランジスタ１２及び１３のゲートにはバイアス電圧切換
回路２０の出力であるバイアス電圧Ｖｇａｔｅが供給さ
れ、Ｎ型トランジスタ１４及び１５のゲートにはバイア
ス電圧切換回路２５の出力ＶＢが供給されている。プロ
グラム電圧ＶＰＲＧは、Ｎ型トランジスタ１６及び１７
をそれぞれ介して上記接続点Ｎ１１及びＮ１２に供給さ
れ、上記フローティングゲート型のトランジスタ１２及
び１３に電流をそれぞれ供給可能な構成になっている。
これらＮ型トランジスタ１６及び１７のゲートには、プ
ログラム信号ＰＧＲ１及びＰＧＲ２がそれぞれ供給され
ている。
【００６２】ラッチ回路２４の出力ＯＵＴ１とセットア
ップ信号ＳＥＴＵＰとは、ＯＲゲート３０（論理和演算
回路）に入力され、該ＯＲゲート３０の出力とプログラ
ム信号ＰＲＯＧとは、バイアス電圧切換回路２０に入力
される。
ップ信号ＳＥＴＵＰとは、ＯＲゲート３０（論理和演算
回路）に入力され、該ＯＲゲート３０の出力とプログラ
ム信号ＰＲＯＧとは、バイアス電圧切換回路２０に入力
される。
【００６３】次に、電源投入時及びセットアップ時の上
記オプション回路２７ａの動作を説明する。図２は、上
記オプション回路２７ａの電源投入時及びセットアップ
時のタイミング図を示す。
記オプション回路２７ａの動作を説明する。図２は、上
記オプション回路２７ａの電源投入時及びセットアップ
時のタイミング図を示す。
【００６４】本実施の形態では、フローティングゲート
型のトランジスタ１３の閾値電圧が電源電圧以上にプロ
グラムされ（フローティングゲート型のトランジスタ１
２の閾値電圧は、２〜３Ｖ程度に中和されたままであ
る。）、オプション回路２７ａの出力ＯＵＴ１が２値論
理の“Ｈ" レベルになる場合を低電圧品とし、フローテ
ィングゲート型のトランジスタ１２の閾値電圧が電源電
圧以上にプログラムされ（フローティングゲート型のト
ランジスタ１３の閾値電圧は、２〜３Ｖ程度に中和され
たままである。）、オプション回路２７ａの出力ＯＵＴ
１が“Ｌ" レベルになる場合を通常電圧品と規定する。
型のトランジスタ１３の閾値電圧が電源電圧以上にプロ
グラムされ（フローティングゲート型のトランジスタ１
２の閾値電圧は、２〜３Ｖ程度に中和されたままであ
る。）、オプション回路２７ａの出力ＯＵＴ１が２値論
理の“Ｈ" レベルになる場合を低電圧品とし、フローテ
ィングゲート型のトランジスタ１２の閾値電圧が電源電
圧以上にプログラムされ（フローティングゲート型のト
ランジスタ１３の閾値電圧は、２〜３Ｖ程度に中和され
たままである。）、オプション回路２７ａの出力ＯＵＴ
１が“Ｌ" レベルになる場合を通常電圧品と規定する。
【００６５】なお、このフローティングゲート型のトラ
ンジスタ１２及び１３をプログラムする方法について
は、従来技術で述べたものと同じ方法を用いるので、こ
こでは詳細な説明を省略する。
ンジスタ１２及び１３をプログラムする方法について
は、従来技術で述べたものと同じ方法を用いるので、こ
こでは詳細な説明を省略する。
【００６６】図１の構成において、電源投入後にセット
アップが行われるが、このとき、セットアップ信号ＳＥ
ＴＵＰが“Ｌ" レベル（グランドレベル）から“Ｈ" レ
ベル（電源電圧レベル）になると、上記ＯＲゲート３０
の出力は“Ｌ" レベルから“Ｈ" レベルになる。ＯＲゲ
ート３０の出力は上記バイアス切換回路２０に入力さ
れ、ここで、ＯＲゲート３０の出力が“Ｈ" レベルの場
合に、昇圧電圧（電源電圧の１．５倍の電圧）がバイア
ス電圧Ｖｇａｔｅとして選択されて出力される一方、Ｏ
Ｒゲート３０の出力が“Ｌ" レベルの場合に、電源電圧
そのものがバイアス電圧Ｖｇａｔｅとして出力されるよ
うになっている。
アップが行われるが、このとき、セットアップ信号ＳＥ
ＴＵＰが“Ｌ" レベル（グランドレベル）から“Ｈ" レ
ベル（電源電圧レベル）になると、上記ＯＲゲート３０
の出力は“Ｌ" レベルから“Ｈ" レベルになる。ＯＲゲ
ート３０の出力は上記バイアス切換回路２０に入力さ
れ、ここで、ＯＲゲート３０の出力が“Ｈ" レベルの場
合に、昇圧電圧（電源電圧の１．５倍の電圧）がバイア
ス電圧Ｖｇａｔｅとして選択されて出力される一方、Ｏ
Ｒゲート３０の出力が“Ｌ" レベルの場合に、電源電圧
そのものがバイアス電圧Ｖｇａｔｅとして出力されるよ
うになっている。
【００６７】このとき、バイアス電圧切換回路２５の出
力ＶＢはＮ型トランジスタ１４及び１５の閾値電圧の２
倍程度（約２Ｖ程度）の電圧まで上げられて、Ｎ型トラ
ンジスタ１４及び１５はオン状態になる。
力ＶＢはＮ型トランジスタ１４及び１５の閾値電圧の２
倍程度（約２Ｖ程度）の電圧まで上げられて、Ｎ型トラ
ンジスタ１４及び１５はオン状態になる。
【００６８】低電圧品の場合には、供給される電源電圧
をＶcc2 （第２電源電圧）とすると、セットアップ以降
は、バイアス電圧Ｖｇａｔｅとして１．５Ｖcc2 の電圧
がフローティングゲート型のトランジスタ１２及び１３
にそれぞれ供給されるときに、オプション回路２７ａが
正常に動作する。
をＶcc2 （第２電源電圧）とすると、セットアップ以降
は、バイアス電圧Ｖｇａｔｅとして１．５Ｖcc2 の電圧
がフローティングゲート型のトランジスタ１２及び１３
にそれぞれ供給されるときに、オプション回路２７ａが
正常に動作する。
【００６９】この場合、フローティングゲート型のトラ
ンジスタ１３の閾値電圧が電源電圧Ｖcc2 以上にプログ
ラムされていると共に、フローティングゲート型のトラ
ンジスタ１２の閾値電圧が２Ｖ〜３Ｖ程度に中和された
ままである。したがって、バイアス電圧Ｖｇａｔｅが
１．５Ｖcc2 の場合、フローティングゲート型のトラン
ジスタ１３はオフし、且つ、フローティングゲート型の
トランジスタ１２がオンする。
ンジスタ１３の閾値電圧が電源電圧Ｖcc2 以上にプログ
ラムされていると共に、フローティングゲート型のトラ
ンジスタ１２の閾値電圧が２Ｖ〜３Ｖ程度に中和された
ままである。したがって、バイアス電圧Ｖｇａｔｅが
１．５Ｖcc2 の場合、フローティングゲート型のトラン
ジスタ１３はオフし、且つ、フローティングゲート型の
トランジスタ１２がオンする。
【００７０】これにより、出力／ＯＵＴ１は、フローテ
ィングゲート型のトランジスタ１２、およびＮ型トラン
ジスタ１４によって“Ｌ" レベル（グランドレベル）に
引き下げられる。出力／ＯＵＴ１はＰ型トランジスタ１
９のゲートに接続されているため、出力／ＯＵＴ１が
“Ｌ" レベルに下がることによって、Ｐ型トランジスタ
１９がオンするが、フローティングゲート型のトランジ
スタ１３はオフ状態であるので、上記接続点Ｎ１４は完
全に電源電圧Ｖcc2 レベルまで引き上げられる。この接
続点Ｎ１４が電源電圧Ｖcc2 レベルに引き上げられるこ
とによって、それをゲート電圧とするＰ型トランジスタ
１８がオフし、Ｎ型トランジスタ２１がオンするので、
上記接続点Ｎ１３は完全にＶssレベルになる。この段階
で、上記接続点Ｎ１３及びＮ１４は、それぞれ完全にＶ
ssレベル及び電源電圧Ｖcc2 レベルになっているので、
もはやＤＣ電流は流れない。出力ＯＵＴは、“Ｈ" （電
源電圧Ｖcc2 レベル）となる。
ィングゲート型のトランジスタ１２、およびＮ型トラン
ジスタ１４によって“Ｌ" レベル（グランドレベル）に
引き下げられる。出力／ＯＵＴ１はＰ型トランジスタ１
９のゲートに接続されているため、出力／ＯＵＴ１が
“Ｌ" レベルに下がることによって、Ｐ型トランジスタ
１９がオンするが、フローティングゲート型のトランジ
スタ１３はオフ状態であるので、上記接続点Ｎ１４は完
全に電源電圧Ｖcc2 レベルまで引き上げられる。この接
続点Ｎ１４が電源電圧Ｖcc2 レベルに引き上げられるこ
とによって、それをゲート電圧とするＰ型トランジスタ
１８がオフし、Ｎ型トランジスタ２１がオンするので、
上記接続点Ｎ１３は完全にＶssレベルになる。この段階
で、上記接続点Ｎ１３及びＮ１４は、それぞれ完全にＶ
ssレベル及び電源電圧Ｖcc2 レベルになっているので、
もはやＤＣ電流は流れない。出力ＯＵＴは、“Ｈ" （電
源電圧Ｖcc2 レベル）となる。
【００７１】その後、上記セットアップ信号ＳＥＴＵＰ
が“Ｌ”レベルに変化しても、ＯＲゲート３０に入力さ
れる接続点Ｎ１４が“Ｈ" レベルを維持するので、ＯＲ
ゲート３０の出力は“Ｈ" レベルのままである。したが
って、バイアス電圧切換回路２０は、１．５Ｖcc2 の電
圧を出力し続けることになる（図２（ａ）中のＶｇａｔ
ｅ波形参照）。これによって、電源が投入されている限
り、オプション回路２７ａの出力は“Ｈ" レベルを維持
し（図２（ａ）中のＯＵＴ波形参照）、上記オプション
回路２７ａは正常に動作する。
が“Ｌ”レベルに変化しても、ＯＲゲート３０に入力さ
れる接続点Ｎ１４が“Ｈ" レベルを維持するので、ＯＲ
ゲート３０の出力は“Ｈ" レベルのままである。したが
って、バイアス電圧切換回路２０は、１．５Ｖcc2 の電
圧を出力し続けることになる（図２（ａ）中のＶｇａｔ
ｅ波形参照）。これによって、電源が投入されている限
り、オプション回路２７ａの出力は“Ｈ" レベルを維持
し（図２（ａ）中のＯＵＴ波形参照）、上記オプション
回路２７ａは正常に動作する。
【００７２】一方、通常電圧品の場合には、上記電源電
圧Ｖcc2 よりも高い電源電圧Ｖcc1（第１電源電圧）が
供給されるとすると、電源投入後のセットアップ時に、
セットアップ信号ＳＥＴＵＰが“Ｌ" レベル（グランド
レベル）から“Ｈ" レベル（電源電圧Ｖcc1 レベル）に
なる（図２（ｂ）中のＳＥＴＵＰ波形参照）と、ＯＲゲ
ート３０の出力が“Ｈ" レベルになるので、バイアス電
圧Ｖｇａｔｅとして１．５Ｖcc1 の電圧が上記バイアス
電圧切換回路２０からフローティングゲート型のトラン
ジスタ１２及び１３に供給される。このとき、フローテ
ィングゲート型のトランジスタ１２の閾値電圧が電源電
圧Ｖcc1 以上にプログラムされていると共に、フローテ
ィングゲート型のトランジスタ１３の閾値電圧が２〜３
Ｖ程度に中和されたままであるので、以下のように各ト
ランジスタは動作し、出力ＯＵＴ１は“Ｌ" レベルとな
る。
圧Ｖcc2 よりも高い電源電圧Ｖcc1（第１電源電圧）が
供給されるとすると、電源投入後のセットアップ時に、
セットアップ信号ＳＥＴＵＰが“Ｌ" レベル（グランド
レベル）から“Ｈ" レベル（電源電圧Ｖcc1 レベル）に
なる（図２（ｂ）中のＳＥＴＵＰ波形参照）と、ＯＲゲ
ート３０の出力が“Ｈ" レベルになるので、バイアス電
圧Ｖｇａｔｅとして１．５Ｖcc1 の電圧が上記バイアス
電圧切換回路２０からフローティングゲート型のトラン
ジスタ１２及び１３に供給される。このとき、フローテ
ィングゲート型のトランジスタ１２の閾値電圧が電源電
圧Ｖcc1 以上にプログラムされていると共に、フローテ
ィングゲート型のトランジスタ１３の閾値電圧が２〜３
Ｖ程度に中和されたままであるので、以下のように各ト
ランジスタは動作し、出力ＯＵＴ１は“Ｌ" レベルとな
る。
【００７３】即ち、出力ＯＵＴ１（接続点Ｎ１４）は、
フローティングゲート型のトランジスタ１３、及びＮ型
トランジスタ１５のオン動作に伴って、“Ｌ" レベルに
引き下げられる。出力ＯＵＴ１はＰ型トランジスタ１８
のゲートに接続されているため、出力ＯＵＴ１が“Ｌ"
レベルに下がることによって、Ｐ型トランジスタ１８が
オンするが、フローティングゲート型のトランジスタ１
２はオフ状態であるので、上記接続点Ｎ１３は完全に電
源電圧Ｖcc1 レベルまで引き上げられる。
フローティングゲート型のトランジスタ１３、及びＮ型
トランジスタ１５のオン動作に伴って、“Ｌ" レベルに
引き下げられる。出力ＯＵＴ１はＰ型トランジスタ１８
のゲートに接続されているため、出力ＯＵＴ１が“Ｌ"
レベルに下がることによって、Ｐ型トランジスタ１８が
オンするが、フローティングゲート型のトランジスタ１
２はオフ状態であるので、上記接続点Ｎ１３は完全に電
源電圧Ｖcc1 レベルまで引き上げられる。
【００７４】この接続点Ｎ１３がＶcc1 レベルに引き上
げられることによって、それをゲート電圧とするＰ型ト
ランジスタ１９がオフし、Ｎ型トランジスタ２２がオン
するので、上記接続点Ｎ１４は完全にＶssレベル（グラ
ンドレベル）になる。この段階で、上記接続点Ｎ１３及
びＮ１４は、それぞれ完全に電源電圧Ｖcc1 レベル及び
Ｖssレベルになっているので、もはやＤＣ電流は流れな
い。出力ＯＵＴは、“Ｌ" となる。
げられることによって、それをゲート電圧とするＰ型ト
ランジスタ１９がオフし、Ｎ型トランジスタ２２がオン
するので、上記接続点Ｎ１４は完全にＶssレベル（グラ
ンドレベル）になる。この段階で、上記接続点Ｎ１３及
びＮ１４は、それぞれ完全に電源電圧Ｖcc1 レベル及び
Ｖssレベルになっているので、もはやＤＣ電流は流れな
い。出力ＯＵＴは、“Ｌ" となる。
【００７５】その後、セットアップ信号ＳＥＴＵＰが
“Ｈ" レベルから“Ｌ" レベルに変化すると、ＯＲゲー
ト３０に入力される２つの信号（セットアップ信号と、
出力ＯＵＴ１）は何れも“Ｌ" レベルとなるので、ＯＲ
ゲート３０からバイアス切換回路２０に“Ｌ" レベルの
信号が送られる。これに伴って、バイアス電圧切換回路
２０からは、電源電圧Ｖcc1 が出力される（図２（ａ）
中のＶｇａｔｅ波形参照）。通常電圧品の場合には、バ
イアス電圧Ｖｇａｔｅに電源電圧Ｖcc1 が供給されると
きにオプション回路２７ａが正常に動作するので、以後
電源が投入されている限り、オプション回路２７ａの出
力は、“Ｌ" レベルを維持することになる（図２（ａ）
中のＯＵＴ波形参照）。バイアス電圧Ｖｇａｔｅとして
Ｖcc1 の電圧がフローティングゲート型のトランジスタ
１２及び１３にそれぞれ供給されるときに、オプション
回路２７ａが正常に動作する。
“Ｈ" レベルから“Ｌ" レベルに変化すると、ＯＲゲー
ト３０に入力される２つの信号（セットアップ信号と、
出力ＯＵＴ１）は何れも“Ｌ" レベルとなるので、ＯＲ
ゲート３０からバイアス切換回路２０に“Ｌ" レベルの
信号が送られる。これに伴って、バイアス電圧切換回路
２０からは、電源電圧Ｖcc1 が出力される（図２（ａ）
中のＶｇａｔｅ波形参照）。通常電圧品の場合には、バ
イアス電圧Ｖｇａｔｅに電源電圧Ｖcc1 が供給されると
きにオプション回路２７ａが正常に動作するので、以後
電源が投入されている限り、オプション回路２７ａの出
力は、“Ｌ" レベルを維持することになる（図２（ａ）
中のＯＵＴ波形参照）。バイアス電圧Ｖｇａｔｅとして
Ｖcc1 の電圧がフローティングゲート型のトランジスタ
１２及び１３にそれぞれ供給されるときに、オプション
回路２７ａが正常に動作する。
【００７６】この場合、フローティングゲート型のトラ
ンジスタ１２の閾値電圧が電源電圧Ｖcc1 以上にプログ
ラムされていると共に、フローティングゲート型のトラ
ンジスタ１３の閾値電圧が２〜３Ｖ程度に中和されたま
まである。したがって、フローティングゲート型のトラ
ンジスタ１３はオンし、且つ、フローティングゲート型
のトランジスタ１２がオフする。
ンジスタ１２の閾値電圧が電源電圧Ｖcc1 以上にプログ
ラムされていると共に、フローティングゲート型のトラ
ンジスタ１３の閾値電圧が２〜３Ｖ程度に中和されたま
まである。したがって、フローティングゲート型のトラ
ンジスタ１３はオンし、且つ、フローティングゲート型
のトランジスタ１２がオフする。
【００７７】これにより、上述と同様に、出力ＯＵＴ１
は、フローティングゲート型のトランジスタ１３、及び
Ｎ型トランジスタ１５によって“Ｌ" レベルに引き下げ
られる。また、出力ＯＵＴ１はＰ型トランジスタ１８の
ゲートに接続されているため、出力ＯＵＴ１が“Ｌ" レ
ベルに下がることによって、Ｐ型トランジスタ１８がオ
ンするが、フローティングゲート型のトランジスタ１２
はオフ状態であるので上記接続点Ｎ１３は完全に電源電
圧Ｖcc1 レベルまで引き上げられる。この接続点Ｎ１３
がＶcc1 レベルに引き上げられることによって、それを
ゲート電圧とするＰ型トランジスタ１９がオフし、上記
接続点Ｎ１４は完全にＶssレベルになる。この段階で、
上記接続点Ｎ１３及びＮ１４は、それぞれ完全に電源電
圧Ｖcc1レベル及びＶssレベルになっているので、もは
やＤＣ電流は流れない。出力ＯＵＴは、“Ｌ" となる。
は、フローティングゲート型のトランジスタ１３、及び
Ｎ型トランジスタ１５によって“Ｌ" レベルに引き下げ
られる。また、出力ＯＵＴ１はＰ型トランジスタ１８の
ゲートに接続されているため、出力ＯＵＴ１が“Ｌ" レ
ベルに下がることによって、Ｐ型トランジスタ１８がオ
ンするが、フローティングゲート型のトランジスタ１２
はオフ状態であるので上記接続点Ｎ１３は完全に電源電
圧Ｖcc1 レベルまで引き上げられる。この接続点Ｎ１３
がＶcc1 レベルに引き上げられることによって、それを
ゲート電圧とするＰ型トランジスタ１９がオフし、上記
接続点Ｎ１４は完全にＶssレベルになる。この段階で、
上記接続点Ｎ１３及びＮ１４は、それぞれ完全に電源電
圧Ｖcc1レベル及びＶssレベルになっているので、もは
やＤＣ電流は流れない。出力ＯＵＴは、“Ｌ" となる。
【００７８】ここで、定常的に電源電圧（電源電圧Ｖcc
1 あるいは電源電圧Ｖcc2 の何れか一方）が供給されて
いる時に電源電圧の変動が生じた場合、これに対する上
記オプション回路２７ａの動作を図３を参照しながら説
明すると以下のとおりである。
1 あるいは電源電圧Ｖcc2 の何れか一方）が供給されて
いる時に電源電圧の変動が生じた場合、これに対する上
記オプション回路２７ａの動作を図３を参照しながら説
明すると以下のとおりである。
【００７９】まず、通常電圧品の場合には、図３（ａ）
に示すように、電源電圧Ｖcc1 が正常な状態においては
（セットアップ時を除く）、バイアス電圧Ｖｇａｔｅと
して電源電圧Ｖcc1 がバイアス切換回路２０から出力さ
れており、オプション回路２７ａの出力ＯＵＴ１は、前
述のように、“Ｌ" レベルを維持する。
に示すように、電源電圧Ｖcc1 が正常な状態においては
（セットアップ時を除く）、バイアス電圧Ｖｇａｔｅと
して電源電圧Ｖcc1 がバイアス切換回路２０から出力さ
れており、オプション回路２７ａの出力ＯＵＴ１は、前
述のように、“Ｌ" レベルを維持する。
【００８０】もし、電源電圧Ｖcc1 が正常値以上に高く
なった場合、フローティングゲート型のトランジスタ１
３の閾値電圧はフローティングゲート型のトランジスタ
１２の閾値電圧より低くプログラムされているので、オ
プション回路２７ａの出力ＯＵＴ１は“Ｌ" レベルを維
持する。
なった場合、フローティングゲート型のトランジスタ１
３の閾値電圧はフローティングゲート型のトランジスタ
１２の閾値電圧より低くプログラムされているので、オ
プション回路２７ａの出力ＯＵＴ１は“Ｌ" レベルを維
持する。
【００８１】一方、電源電圧Ｖcc1 が正常値より低くな
った場合、フローティングゲート型のトランジスタ１３
及び１２は、より高インピーダンス状態に近づくので、
出力ＯＵＴ１はラッチ回路２４によって保持され、
“Ｌ" レベルを維持する。
った場合、フローティングゲート型のトランジスタ１３
及び１２は、より高インピーダンス状態に近づくので、
出力ＯＵＴ１はラッチ回路２４によって保持され、
“Ｌ" レベルを維持する。
【００８２】これに対して、低電圧品の場合には、セッ
トアップ以降は、電源電圧Ｖcc2 が正常な状態において
は、バイアス切換回路２０からバイアス電圧Ｖｇａｔｅ
として１．５Ｖcc2 の電圧が出力されており、オプショ
ン回路２７ａの出力ＯＵＴ１は、前述のように、“Ｈ"
レベルを維持する。
トアップ以降は、電源電圧Ｖcc2 が正常な状態において
は、バイアス切換回路２０からバイアス電圧Ｖｇａｔｅ
として１．５Ｖcc2 の電圧が出力されており、オプショ
ン回路２７ａの出力ＯＵＴ１は、前述のように、“Ｈ"
レベルを維持する。
【００８３】もし、電源電圧Ｖcc2 が正常値以上に高く
なった場合、フローティングゲート型のトランジスタ１
３の閾値電圧はフローティングゲート型のトランジスタ
１２の閾値電圧より高くプログラムされてはいても、該
閾値電圧の大きさによっては（フローティングゲート型
のトランジスタ１３の閾値電圧が図３（ｂ）中のｔ１の
時点またはｔ２の時点に対応する電圧よりも低く設定さ
れていた場合には）、フローティングゲート型のトラン
ジスタ１３がオンしてしまい、結果として、オプション
回路２７ａの出力ＯＵＴ１は誤って“Ｌ" レベルに変化
する可能性がある（図３（ｂ）のｔ１乃至ｔ２の区
間）。
なった場合、フローティングゲート型のトランジスタ１
３の閾値電圧はフローティングゲート型のトランジスタ
１２の閾値電圧より高くプログラムされてはいても、該
閾値電圧の大きさによっては（フローティングゲート型
のトランジスタ１３の閾値電圧が図３（ｂ）中のｔ１の
時点またはｔ２の時点に対応する電圧よりも低く設定さ
れていた場合には）、フローティングゲート型のトラン
ジスタ１３がオンしてしまい、結果として、オプション
回路２７ａの出力ＯＵＴ１は誤って“Ｌ" レベルに変化
する可能性がある（図３（ｂ）のｔ１乃至ｔ２の区
間）。
【００８４】この場合、上記ＯＲゲート３０の出力は
“Ｌ" レベルに変化するので、バイアス電圧切換回路２
０の出力（バイアス電圧Ｖｇａｔｅ）は電源電圧Ｖcc2
レベルに向けて低下する。１．５Ｖcc2 レベルとＶcc2
レベルとの間には、適正なバイアス電圧Ｖｇａｔｅ（フ
ローティングゲート型のトランジスタ１３の閾値電圧の
方が電源電圧Ｖcc2 が高くなったものよりも更に高くな
るレベル）のレベルが存在するので、バイアス電圧切換
回路２０の出力がその適正なレベルになったときに、出
力ＯＵＴ１は“Ｈ" レベルに復帰する（図３（ｂ）のｔ
２の時点）。これに伴って、バイアス電圧切換回路２０
の出力は、１．５Ｖcc2 に復帰し、上記オプション回路
２７ａは正常に動作する（図３（ｂ）のＶｇａｔｅ参
照）。
“Ｌ" レベルに変化するので、バイアス電圧切換回路２
０の出力（バイアス電圧Ｖｇａｔｅ）は電源電圧Ｖcc2
レベルに向けて低下する。１．５Ｖcc2 レベルとＶcc2
レベルとの間には、適正なバイアス電圧Ｖｇａｔｅ（フ
ローティングゲート型のトランジスタ１３の閾値電圧の
方が電源電圧Ｖcc2 が高くなったものよりも更に高くな
るレベル）のレベルが存在するので、バイアス電圧切換
回路２０の出力がその適正なレベルになったときに、出
力ＯＵＴ１は“Ｈ" レベルに復帰する（図３（ｂ）のｔ
２の時点）。これに伴って、バイアス電圧切換回路２０
の出力は、１．５Ｖcc2 に復帰し、上記オプション回路
２７ａは正常に動作する（図３（ｂ）のＶｇａｔｅ参
照）。
【００８５】一方、電源電圧Ｖcc2 が正常値より低くな
った場合、フローティングゲート型のトランジスタ１３
及び１２はより高インピーダンス状態に近づくので、出
力ＯＵＴ１はラッチ回路２４によって保持され、“Ｈ"
レベルのままである。
った場合、フローティングゲート型のトランジスタ１３
及び１２はより高インピーダンス状態に近づくので、出
力ＯＵＴ１はラッチ回路２４によって保持され、“Ｈ"
レベルのままである。
【００８６】ところで、従来例（図５で示す構成を有す
る例）のようにＮ型トランジスタ２１及び２２が設けら
れていない場合、低電圧品の場合、オプション回路の電
源投入後の動作および電源電圧の変動に対する動作は不
安定になり、対処のしようがない。これに対して、本実
施の形態によれば、出力ＯＵＴ１をラッチ回路２４によ
って保持することによって、上述のように、オプション
回路２７ａの電源投入後の上記不安定な動作、及び電源
電圧の変動に対する動作は、確実に安定化する。
る例）のようにＮ型トランジスタ２１及び２２が設けら
れていない場合、低電圧品の場合、オプション回路の電
源投入後の動作および電源電圧の変動に対する動作は不
安定になり、対処のしようがない。これに対して、本実
施の形態によれば、出力ＯＵＴ１をラッチ回路２４によ
って保持することによって、上述のように、オプション
回路２７ａの電源投入後の上記不安定な動作、及び電源
電圧の変動に対する動作は、確実に安定化する。
【００８７】ところで、オプション回路２７ａの出力Ｏ
ＵＴ１確定後に、バイアス電圧切換回路２０の出力Ｖｇ
ａｔｅをＶssレベルに固定することによって、出力ＯＵ
Ｔ１をラッチ回路２４によって保持することも考えられ
る。しかしながら、この場合、バイアス電圧切換回路２
０の出力（バイアス電圧Ｖｇａｔｅ）をＶssレベルに固
定するタイミングで供給される電源電圧Ｖcc2 が変動し
た場合、出力ＯＵＴ１の内容は保証できなくなってしま
う。
ＵＴ１確定後に、バイアス電圧切換回路２０の出力Ｖｇ
ａｔｅをＶssレベルに固定することによって、出力ＯＵ
Ｔ１をラッチ回路２４によって保持することも考えられ
る。しかしながら、この場合、バイアス電圧切換回路２
０の出力（バイアス電圧Ｖｇａｔｅ）をＶssレベルに固
定するタイミングで供給される電源電圧Ｖcc2 が変動し
た場合、出力ＯＵＴ１の内容は保証できなくなってしま
う。
【００８８】これに対して、本実施の形態によれば、常
に読み出し動作を行うため、どのようなタイミングで電
源電圧Ｖcc2 が変動しても、前述のように、規定の電源
電圧（適正な電源電圧）に復帰すると、出力ＯＵＴ１は
適正に回復される。
に読み出し動作を行うため、どのようなタイミングで電
源電圧Ｖcc2 が変動しても、前述のように、規定の電源
電圧（適正な電源電圧）に復帰すると、出力ＯＵＴ１は
適正に回復される。
【００８９】以上のように、通常電圧品では、フローテ
ィングゲート型のトランジスタ１２をプログラムする
（該トランジスタ１２の閾値電圧を電源電圧Ｖcc1 以上
に設定する）ことにより、自動的にバイアス電圧切換回
路２０の出力Ｖｇａｔｅは電源電圧Ｖcc1 に切り換わる
一方、低電圧品では、フローティングゲート型のトラン
ジスタ１３をプログラムする（該トランジスタ１３の閾
値電圧を電源電圧Ｖcc2以上に設定する）ことにより、
自動的にバイアス電圧切換回路２０の出力は電源電圧Ｖ
cc2 を昇圧した１．５Ｖcc2 の電圧に切り換わる。これ
により、上記オプション回路２７ａが適正に動作する。
ィングゲート型のトランジスタ１２をプログラムする
（該トランジスタ１２の閾値電圧を電源電圧Ｖcc1 以上
に設定する）ことにより、自動的にバイアス電圧切換回
路２０の出力Ｖｇａｔｅは電源電圧Ｖcc1 に切り換わる
一方、低電圧品では、フローティングゲート型のトラン
ジスタ１３をプログラムする（該トランジスタ１３の閾
値電圧を電源電圧Ｖcc2以上に設定する）ことにより、
自動的にバイアス電圧切換回路２０の出力は電源電圧Ｖ
cc2 を昇圧した１．５Ｖcc2 の電圧に切り換わる。これ
により、上記オプション回路２７ａが適正に動作する。
【００９０】図１に示すように、本実施の形態によれ
ば、バイアス電圧切換回路２０の出力（バイアス電圧Ｖ
ｇａｔｅ）が、不良アドレス記憶やデバイス初期状態の
記憶のための他のオプション回路２７ｂ、２７ｃ（図示
しない）、…のフローティングゲート型のトランジスタ
１２及び１３のゲートにも入力されるので、通常電圧品
でも低電圧品でも、同じ構成を有するオプション回路を
用いて確実に安定した動作を得ることができる。
ば、バイアス電圧切換回路２０の出力（バイアス電圧Ｖ
ｇａｔｅ）が、不良アドレス記憶やデバイス初期状態の
記憶のための他のオプション回路２７ｂ、２７ｃ（図示
しない）、…のフローティングゲート型のトランジスタ
１２及び１３のゲートにも入力されるので、通常電圧品
でも低電圧品でも、同じ構成を有するオプション回路を
用いて確実に安定した動作を得ることができる。
【００９１】また、電源電圧範囲を設定するオプション
回路を複数用意して、３種類以上の電源電圧範囲に対応
することもできる。例えば、オプション回路２７ａとオ
プション回路２７ｂの２個を用意し、それぞれの電源電
圧に対して、バイアス電圧が正しいときに該オプション
回路２７ａ及び２７ｂの出力が表１のようになるように
各フローティングゲート型のトランジスタ１２及び１３
の閾値電圧を設定する（プログラムする）ことによって
３種類の電源電圧に対応できる。
回路を複数用意して、３種類以上の電源電圧範囲に対応
することもできる。例えば、オプション回路２７ａとオ
プション回路２７ｂの２個を用意し、それぞれの電源電
圧に対して、バイアス電圧が正しいときに該オプション
回路２７ａ及び２７ｂの出力が表１のようになるように
各フローティングゲート型のトランジスタ１２及び１３
の閾値電圧を設定する（プログラムする）ことによって
３種類の電源電圧に対応できる。
【００９２】具体的には、上記オプション回路２７ａ及
び２７ｂの出力と、セットアップ信号ＳＥＴＵＰとに基
づいて、次のようにバイアス電圧Ｖｇａｔｅを選択す
る。
び２７ｂの出力と、セットアップ信号ＳＥＴＵＰとに基
づいて、次のようにバイアス電圧Ｖｇａｔｅを選択す
る。
【００９３】セットアップ信号ＳＥＴＵＰが“Ｈ" レベ
ルのとき、オプション回路２７ａ及び２７ｂの出力に関
係なく、バイアス電圧Ｖｇａｔｅを１．５Ｖccとする。
また、セットアップ信号ＳＥＴＵＰが“Ｌ" レベルのと
き、オプション回路２７ａ及び２７ｂの出力が共に
“Ｌ" レベルであれば、バイアス電圧ＶｇａｔｅをＶcc
とする。また、セットアップ信号ＳＥＴＵＰが“Ｌ" レ
ベルのとき、オプション回路２７ａ及び２７ｂの出力の
一方が“Ｌ" レベルであり且つ他方が“Ｈ" レベルであ
れば、バイアス電圧Ｖｇａｔｅを１．２Ｖccとする。ま
た、セットアップ信号ＳＥＴＵＰが“Ｌ" レベルのと
き、オプション回路２７ａ及び２７ｂの出力が共に
“Ｈ" レベルであれば、バイアス電圧Ｖｇａｔｅを１．
５Ｖccとする。
ルのとき、オプション回路２７ａ及び２７ｂの出力に関
係なく、バイアス電圧Ｖｇａｔｅを１．５Ｖccとする。
また、セットアップ信号ＳＥＴＵＰが“Ｌ" レベルのと
き、オプション回路２７ａ及び２７ｂの出力が共に
“Ｌ" レベルであれば、バイアス電圧ＶｇａｔｅをＶcc
とする。また、セットアップ信号ＳＥＴＵＰが“Ｌ" レ
ベルのとき、オプション回路２７ａ及び２７ｂの出力の
一方が“Ｌ" レベルであり且つ他方が“Ｈ" レベルであ
れば、バイアス電圧Ｖｇａｔｅを１．２Ｖccとする。ま
た、セットアップ信号ＳＥＴＵＰが“Ｌ" レベルのと
き、オプション回路２７ａ及び２７ｂの出力が共に
“Ｈ" レベルであれば、バイアス電圧Ｖｇａｔｅを１．
５Ｖccとする。
【００９４】バイアス電圧Ｖｇａｔｅが高すぎてオプシ
ョン回路が正しく動作できないときは、オプション回路
の出力は“Ｈ" レベルを出力すべきところが“Ｌ" レベ
ルの出力に変化するため、バイアス電圧Ｖｇａｔｅは低
くなるように切り替わり、電源電圧が２種類の場合と同
様に、正常なバイアス電圧範囲に復帰する。
ョン回路が正しく動作できないときは、オプション回路
の出力は“Ｈ" レベルを出力すべきところが“Ｌ" レベ
ルの出力に変化するため、バイアス電圧Ｖｇａｔｅは低
くなるように切り替わり、電源電圧が２種類の場合と同
様に、正常なバイアス電圧範囲に復帰する。
【００９５】一方、バイアス電圧Ｖｇａｔｅが低すぎて
オプション回路が正しく動作できないときは、ラッチ回
路２４によって正しい出力が保持されるため、電源電圧
が２種類の場合と同様に、正常に動作できる。
オプション回路が正しく動作できないときは、ラッチ回
路２４によって正しい出力が保持されるため、電源電圧
が２種類の場合と同様に、正常に動作できる。
【００９６】以上のように、２個のオプション回路によ
って、３種類の電源電圧に対応することが可能となる。
って、３種類の電源電圧に対応することが可能となる。
【００９７】なお、表１において、オプション回路２７
ａ及び２７ｂの出力の一方が“Ｌ"レベルであり且つ他
方が“Ｈ" レベルの場合、電源電圧Ｖccが重複している
が、これは、重複する電源電圧の範囲においてどちらの
モードでもバイアス電圧Ｖｇａｔｅが正常な範囲にある
ため、オプション回路は正しく出力することができる。
ａ及び２７ｂの出力の一方が“Ｌ"レベルであり且つ他
方が“Ｈ" レベルの場合、電源電圧Ｖccが重複している
が、これは、重複する電源電圧の範囲においてどちらの
モードでもバイアス電圧Ｖｇａｔｅが正常な範囲にある
ため、オプション回路は正しく出力することができる。
【００９８】例えば、電源電圧Ｖccが 2.7V 〜3.0V（こ
れは、2.7V〜3.6Vと、2.4V〜3.0Vのどちらにも当てはま
る。）で動作させる場合、バイアス電圧ＶｇａｔｅがＶ
ccであっても、１．２Ｖccであっても、オプション回路
は正常に動作する。すなわち、オプション回路２７ａ及
び２７ｂの出力が、何れも“Ｌ" レベル、又は一方が
“Ｌ" レベルであり且つ他方が“Ｈ" レベルの何れに設
定しても、それぞれ設定どおりに出力されることにな
る。このことは、電源電圧Ｖccが２種類の場合にも同様
であり、異なる複数の電源電圧に重複する領域がある場
合でも、本発明によればオプション回路を正しく動作さ
せることが可能となる。
れは、2.7V〜3.6Vと、2.4V〜3.0Vのどちらにも当てはま
る。）で動作させる場合、バイアス電圧ＶｇａｔｅがＶ
ccであっても、１．２Ｖccであっても、オプション回路
は正常に動作する。すなわち、オプション回路２７ａ及
び２７ｂの出力が、何れも“Ｌ" レベル、又は一方が
“Ｌ" レベルであり且つ他方が“Ｈ" レベルの何れに設
定しても、それぞれ設定どおりに出力されることにな
る。このことは、電源電圧Ｖccが２種類の場合にも同様
であり、異なる複数の電源電圧に重複する領域がある場
合でも、本発明によればオプション回路を正しく動作さ
せることが可能となる。
【００９９】尚、各電源電圧品のオプション回路の出力
は表１に示す通りにプログラムされ、自動的にそれぞれ
適正なバイアス電圧Ｖｇａｔｅがバイアス電圧切換回路
２０から出力される動作は上述に説明したのと同様であ
る。
は表１に示す通りにプログラムされ、自動的にそれぞれ
適正なバイアス電圧Ｖｇａｔｅがバイアス電圧切換回路
２０から出力される動作は上述に説明したのと同様であ
る。
【０１００】
【表１】
【０１０１】更に、図１に示すラッチ回路２４の一方の
Ｎ型トランジスタ２１を省略した図４に示すような構成
にすることによって、素子数を削減することもできる。
このラッチ回路２４の出力ＯＵＴ１が“Ｈ" レベルの時
には、フローティングゲート型のトランジスタ１２、Ｎ
型トランジスタ１４、及びＰ型トランジスタ１９とがオ
ンし、フローティングゲート型のトランジスタ１３、Ｎ
型トランジスタ２２、及びＰ型トランジスタ１８がオフ
するので、出力ＯＵＴ１の“Ｈ" レベルは保持される。
Ｎ型トランジスタ２１を省略した図４に示すような構成
にすることによって、素子数を削減することもできる。
このラッチ回路２４の出力ＯＵＴ１が“Ｈ" レベルの時
には、フローティングゲート型のトランジスタ１２、Ｎ
型トランジスタ１４、及びＰ型トランジスタ１９とがオ
ンし、フローティングゲート型のトランジスタ１３、Ｎ
型トランジスタ２２、及びＰ型トランジスタ１８がオフ
するので、出力ＯＵＴ１の“Ｈ" レベルは保持される。
【０１０２】一方、図４の構成において、出力ＯＵＴ１
が“Ｌ" レベルの時には、フローティングゲート型のト
ランジスタ１２とＰ型トランジスタ１９とがオフし、フ
ローティングゲート型のトランジスタ１３、Ｎ型トラン
ジスタ２２、及びＰ型トランジスタ１８がオンするの
で、出力ＯＵＴ１の“Ｌ" レベルは保持される。
が“Ｌ" レベルの時には、フローティングゲート型のト
ランジスタ１２とＰ型トランジスタ１９とがオフし、フ
ローティングゲート型のトランジスタ１３、Ｎ型トラン
ジスタ２２、及びＰ型トランジスタ１８がオンするの
で、出力ＯＵＴ１の“Ｌ" レベルは保持される。
【０１０３】図４に示す構成においては、出力ＯＵＴ１
がいずれのレベルを有する場合でも、ラッチ回路の左右
のバランスが崩れているので、図１に示す構成（４素子
のラッチ回路２４）の場合以上に、トランジスタサイズ
やバイアス電圧Ｖｇａｔｅの切換時の消費電流に注意を
払う必要がある。
がいずれのレベルを有する場合でも、ラッチ回路の左右
のバランスが崩れているので、図１に示す構成（４素子
のラッチ回路２４）の場合以上に、トランジスタサイズ
やバイアス電圧Ｖｇａｔｅの切換時の消費電流に注意を
払う必要がある。
【０１０４】また、複数のオプション回路に、上記ラッ
チ回路２４を含んだオプション回路と、従来のラッチ回
路を含まないオプション回路を混在させた構成でもよ
い。この場合、例えば、電源電圧範囲を設定するオプシ
ョン回路として上記ラッチ回路２４を含んだ上記オプシ
ョン回路を採用して安全性を高める一方、他のオプショ
ン回路として従来のラッチ回路を含まないオプション回
路を採用することによって、全体として、素子数を削減
することができる。
チ回路２４を含んだオプション回路と、従来のラッチ回
路を含まないオプション回路を混在させた構成でもよ
い。この場合、例えば、電源電圧範囲を設定するオプシ
ョン回路として上記ラッチ回路２４を含んだ上記オプシ
ョン回路を採用して安全性を高める一方、他のオプショ
ン回路として従来のラッチ回路を含まないオプション回
路を採用することによって、全体として、素子数を削減
することができる。
【０１０５】以上のように、本発明の第１半導体記憶装
置は、第１のフローティングゲート型のトランジスタの
ゲートと第２のフローティングゲート型のトランジスタ
のゲートとを接続し、前記第１のフローティングゲート
型のトランジスタに蓄えられる電荷量を、前記第２のフ
ローティングゲート型のトランジスタの電荷量と異なら
しめることにより、該第１および第２のフローティング
ゲート型のトランジスタの閾値電圧の差を利用して２値
データを保持するデータ保持部を有する半導体記憶装置
であって、第１の電源電圧で動作する場合には、第１の
論理レベルを出力し、第１の電源電圧より低い第２の電
源電圧で動作する場合には、第２の論理レベルを出力
し、前記の出力が第１の論理レベルの場合には前記第１
及び第２のフローティングゲート型のトランジスタのゲ
ートに電源電圧を供給し、前記の出力が第２の論理レベ
ルの場合には前記第１及び第２のフローティングゲート
型のトランジスタのゲートに電源電圧を昇圧した電圧を
供給する制御回路を備えることを特徴としている。
置は、第１のフローティングゲート型のトランジスタの
ゲートと第２のフローティングゲート型のトランジスタ
のゲートとを接続し、前記第１のフローティングゲート
型のトランジスタに蓄えられる電荷量を、前記第２のフ
ローティングゲート型のトランジスタの電荷量と異なら
しめることにより、該第１および第２のフローティング
ゲート型のトランジスタの閾値電圧の差を利用して２値
データを保持するデータ保持部を有する半導体記憶装置
であって、第１の電源電圧で動作する場合には、第１の
論理レベルを出力し、第１の電源電圧より低い第２の電
源電圧で動作する場合には、第２の論理レベルを出力
し、前記の出力が第１の論理レベルの場合には前記第１
及び第２のフローティングゲート型のトランジスタのゲ
ートに電源電圧を供給し、前記の出力が第２の論理レベ
ルの場合には前記第１及び第２のフローティングゲート
型のトランジスタのゲートに電源電圧を昇圧した電圧を
供給する制御回路を備えることを特徴としている。
【０１０６】また、本発明の第２半導体記憶装置は、上
記の第１半導体記憶装置において、前記データ保持部
は、第１の第２導電型トランジスタと第３の第１導電型
トランジスタの直列回路と、第２の第２導電型トランジ
スタと第４の第１導電型トランジスタの直列回路との並
列回路で構成され、該第１の第２導電型トランジスタと
第３の第１導電型トランジスタのゲートが第２の第２導
電型トランジスタと第４の第１導電型トランジスタの接
続点に接続され、該第２の第２導電型トランジスタと第
４の第１導電型トランジスタのゲートが該第１の第２導
電型トランジスタと第３の第１導電型トランジスタの接
続点に接続され、該第１および第２の第２導電型トラン
ジスタに電源電圧が印加され、該第３および第４の第１
導電型トランジスタに接地電圧が印加されることを特徴
としている。
記の第１半導体記憶装置において、前記データ保持部
は、第１の第２導電型トランジスタと第３の第１導電型
トランジスタの直列回路と、第２の第２導電型トランジ
スタと第４の第１導電型トランジスタの直列回路との並
列回路で構成され、該第１の第２導電型トランジスタと
第３の第１導電型トランジスタのゲートが第２の第２導
電型トランジスタと第４の第１導電型トランジスタの接
続点に接続され、該第２の第２導電型トランジスタと第
４の第１導電型トランジスタのゲートが該第１の第２導
電型トランジスタと第３の第１導電型トランジスタの接
続点に接続され、該第１および第２の第２導電型トラン
ジスタに電源電圧が印加され、該第３および第４の第１
導電型トランジスタに接地電圧が印加されることを特徴
としている。
【０１０７】本発明の第３半導体記憶装置は、上記の第
１半導体記憶装置において、前記第１の電源電圧で動作
する場合には、前記データ保持部は第１の論理レベルを
出力し、前記第２の電源電圧で動作する場合には、前記
データ保持部は第２の論理レベルを出力し、前記データ
保持部の出力が、前記第１及び第２のフローティングゲ
ート型のトランジスタのゲート電圧を制御するバイアス
電圧切換回路に結合されることを特徴としている。
１半導体記憶装置において、前記第１の電源電圧で動作
する場合には、前記データ保持部は第１の論理レベルを
出力し、前記第２の電源電圧で動作する場合には、前記
データ保持部は第２の論理レベルを出力し、前記データ
保持部の出力が、前記第１及び第２のフローティングゲ
ート型のトランジスタのゲート電圧を制御するバイアス
電圧切換回路に結合されることを特徴としている。
【０１０８】本発明の第４半導体記憶装置は、上記の第
３半導体記憶装置において、前記データ保持部の出力お
よびセットアップ信号の論理和出力が前記バイアス電圧
切換回路に入力されることを特徴としている。
３半導体記憶装置において、前記データ保持部の出力お
よびセットアップ信号の論理和出力が前記バイアス電圧
切換回路に入力されることを特徴としている。
【０１０９】本発明の第５半導体記憶装置は、上記の第
３半導体記憶装置又は第４半導体記憶装置において、前
記論理和出力が第１の論理レベルの場合には前記第１及
び第２のフローティングゲート型のトランジスタのゲー
トに電源電圧を供給し、前記論理和出力が第２の論理レ
ベルの場合には前記第１及び第２のフローティングゲー
ト型のトランジスタのゲートに電源電圧を昇圧した電圧
を供給する前記バイアス電圧切換回路を有することを特
徴としている。
３半導体記憶装置又は第４半導体記憶装置において、前
記論理和出力が第１の論理レベルの場合には前記第１及
び第２のフローティングゲート型のトランジスタのゲー
トに電源電圧を供給し、前記論理和出力が第２の論理レ
ベルの場合には前記第１及び第２のフローティングゲー
ト型のトランジスタのゲートに電源電圧を昇圧した電圧
を供給する前記バイアス電圧切換回路を有することを特
徴としている。
【０１１０】本発明の第６半導体記憶装置は、上記半導
体記憶装置を複数組み合わせることによって、３種類以
上の電源電圧でのそれぞれに対応した前記第１及び第２
のフローティングゲート型のトランジスタのゲート電圧
を供給する制御回路を備えていることを特徴としてい
る。
体記憶装置を複数組み合わせることによって、３種類以
上の電源電圧でのそれぞれに対応した前記第１及び第２
のフローティングゲート型のトランジスタのゲート電圧
を供給する制御回路を備えていることを特徴としてい
る。
【０１１１】本発明の第７半導体記憶装置は、上記の第
１半導体記憶装置において、前記データ保持部は、第１
の第２導電型トランジスタと第３の第１導電型トランジ
スタの直列回路と、第２の第２導電型トランジスタとの
並列回路で構成され、該第１の第２導電型トランジスタ
と第３の第１導電型トランジスタのゲートが第２の第２
導電型トランジスタのドレインに接続され、該第２の第
２導電型トランジスタのゲートが該第１の第２導電型ト
ランジスタと第３の第１導電型トランジスタの接続点に
接続され、該第１および第２の第２導電型トランジスタ
に電源電圧が印加され、該第３の第１導電型トランジス
タに接地電圧（グランドレベル）が印加されることを特
徴としている。
１半導体記憶装置において、前記データ保持部は、第１
の第２導電型トランジスタと第３の第１導電型トランジ
スタの直列回路と、第２の第２導電型トランジスタとの
並列回路で構成され、該第１の第２導電型トランジスタ
と第３の第１導電型トランジスタのゲートが第２の第２
導電型トランジスタのドレインに接続され、該第２の第
２導電型トランジスタのゲートが該第１の第２導電型ト
ランジスタと第３の第１導電型トランジスタの接続点に
接続され、該第１および第２の第２導電型トランジスタ
に電源電圧が印加され、該第３の第１導電型トランジス
タに接地電圧（グランドレベル）が印加されることを特
徴としている。
【０１１２】以上のように本発明によれば、フラッシュ
セルの特性及び信頼性を変えることなく、デバイス出荷
前に複数の電源電圧品への切り換えが可能となると共
に、それらの電源電圧における他のオプション回路（例
えば、冗長の情報の記憶等で使用される。）も安定に動
作させることが可能となる。
セルの特性及び信頼性を変えることなく、デバイス出荷
前に複数の電源電圧品への切り換えが可能となると共
に、それらの電源電圧における他のオプション回路（例
えば、冗長の情報の記憶等で使用される。）も安定に動
作させることが可能となる。
【０１１３】
【発明の効果】請求項１に係る発明の半導体記憶装置
は、以上のように、互いに異なる閾値電圧がプログラム
されているフローティングゲート型の第１及び第２トラ
ンジスタと、上記第１又は第２トランジスタがオンする
のに伴って、上記閾値電圧の差に基づく２値データを生
成し、これを保持する保持回路と、第１電源電圧下で動
作しているときは、セットアップ信号が入力されている
間は該第１電源電圧を昇圧したものを選択する一方それ
以外は該第１電源電圧を選択し、該第１電源電圧よりも
低い第２電源電圧下で動作しているときは、上記セット
アップ信号の入力に伴って該第２電源電圧を昇圧したも
のを選択する一方上記第２電源電圧が正常値よりも高く
なった場合に上記第２電源電圧を選択し、上記第１及び
第２トランジスタのゲートにそれぞれ出力するバイアス
電圧切換回路とを備えている。
は、以上のように、互いに異なる閾値電圧がプログラム
されているフローティングゲート型の第１及び第２トラ
ンジスタと、上記第１又は第２トランジスタがオンする
のに伴って、上記閾値電圧の差に基づく２値データを生
成し、これを保持する保持回路と、第１電源電圧下で動
作しているときは、セットアップ信号が入力されている
間は該第１電源電圧を昇圧したものを選択する一方それ
以外は該第１電源電圧を選択し、該第１電源電圧よりも
低い第２電源電圧下で動作しているときは、上記セット
アップ信号の入力に伴って該第２電源電圧を昇圧したも
のを選択する一方上記第２電源電圧が正常値よりも高く
なった場合に上記第２電源電圧を選択し、上記第１及び
第２トランジスタのゲートにそれぞれ出力するバイアス
電圧切換回路とを備えている。
【０１１４】それゆえ、フローティングゲート型の第１
及び第２トランジスタのゲートに供給される電圧をバイ
アス電圧切換回路によって切り換えることによって、低
電圧での動作（第２電源電圧が供給された場合の動作）
と通常の電源電圧（第１電源電圧が供給された場合の動
作）での動作の双方を行うことができる半導体記憶装置
を提供できる。
及び第２トランジスタのゲートに供給される電圧をバイ
アス電圧切換回路によって切り換えることによって、低
電圧での動作（第２電源電圧が供給された場合の動作）
と通常の電源電圧（第１電源電圧が供給された場合の動
作）での動作の双方を行うことができる半導体記憶装置
を提供できる。
【０１１５】しかも、半導体記憶装置が第１電源電圧下
で動作しているときに、何らかの理由によって、第１電
源電圧が正常な電圧値よりも高くなったり、或いは低く
なったりしても、保持回路によって保持された上記２値
データを維持することができる。また、半導体記憶装置
が第２電源電圧下で動作しているときに、何らかの理由
によって、第２電源電圧が正常な電圧値よりも高くなっ
たり、或いは低くなったりしても、保持回路によって保
持された上記２値データを維持することができるという
効果を併せて奏する。
で動作しているときに、何らかの理由によって、第１電
源電圧が正常な電圧値よりも高くなったり、或いは低く
なったりしても、保持回路によって保持された上記２値
データを維持することができる。また、半導体記憶装置
が第２電源電圧下で動作しているときに、何らかの理由
によって、第２電源電圧が正常な電圧値よりも高くなっ
たり、或いは低くなったりしても、保持回路によって保
持された上記２値データを維持することができるという
効果を併せて奏する。
【０１１６】請求項２に係る発明の半導体記憶装置は、
以上のように、請求項１に係る発明の半導体記憶装置に
おいて、上記保持回路は、ゲート同士が互いに接続さ
れ、電源電圧レベルとグランドレベルとの間にこの順に
直列に接続された第１Ｐ型トランジスタ及び第１Ｎ型ト
ランジスタを有し、第１Ｐ型トランジスタと第１Ｎ型ト
ランジスタの接続点から上記保持回路の出力信号を反転
したものを出力として出力する第１直列回路と、ゲート
同士が互いに接続され、電源電圧レベルとグランドレベ
ルとの間にこの順に直列に接続された第２Ｐ型トランジ
スタ及び第２Ｎ型トランジスタを有し、第２Ｐ型トラン
ジスタと第２Ｎ型トランジスタの接続点から上記保持回
路の出力信号を出力として出力する第２直列回路とを備
え、上記の第１直列回路の出力は上記第２直列回路の第
２Ｐ型トランジスタ及び第２Ｎ型トランジスタのゲート
にそれぞれ供給される一方、上記の第２直列回路の出力
は上記第１直列回路の第１Ｐ型トランジスタ及び第１Ｎ
型トランジスタのゲートにそれぞれ供給されると共に、
上記フローティングゲート型の第１及び第２トランジス
タは、上記フローティングゲート型の第１トランジスタ
がオンすると、第１直列回路の出力がグランドレベルに
なり、第２直列回路の出力が電源電圧レベルになる一
方、上記フローティングゲート型の第２トランジスタが
オンすると、第２直列回路の出力がグランドレベルにな
り、第１直列回路の出力が電源電圧レベルになるように
接続されたものである。
以上のように、請求項１に係る発明の半導体記憶装置に
おいて、上記保持回路は、ゲート同士が互いに接続さ
れ、電源電圧レベルとグランドレベルとの間にこの順に
直列に接続された第１Ｐ型トランジスタ及び第１Ｎ型ト
ランジスタを有し、第１Ｐ型トランジスタと第１Ｎ型ト
ランジスタの接続点から上記保持回路の出力信号を反転
したものを出力として出力する第１直列回路と、ゲート
同士が互いに接続され、電源電圧レベルとグランドレベ
ルとの間にこの順に直列に接続された第２Ｐ型トランジ
スタ及び第２Ｎ型トランジスタを有し、第２Ｐ型トラン
ジスタと第２Ｎ型トランジスタの接続点から上記保持回
路の出力信号を出力として出力する第２直列回路とを備
え、上記の第１直列回路の出力は上記第２直列回路の第
２Ｐ型トランジスタ及び第２Ｎ型トランジスタのゲート
にそれぞれ供給される一方、上記の第２直列回路の出力
は上記第１直列回路の第１Ｐ型トランジスタ及び第１Ｎ
型トランジスタのゲートにそれぞれ供給されると共に、
上記フローティングゲート型の第１及び第２トランジス
タは、上記フローティングゲート型の第１トランジスタ
がオンすると、第１直列回路の出力がグランドレベルに
なり、第２直列回路の出力が電源電圧レベルになる一
方、上記フローティングゲート型の第２トランジスタが
オンすると、第２直列回路の出力がグランドレベルにな
り、第１直列回路の出力が電源電圧レベルになるように
接続されたものである。
【０１１７】それゆえ、請求項１に係る発明の半導体記
憶装置の効果に加えて、第１直列回路の出力と、第２直
列回路の出力とが、何れも、完全に電源電圧レベル又は
グランドレベルになるので、もはやＤＣ電流は流れなく
なり、半導体記憶装置の省電力化を確実に実現できると
いう効果を奏する。
憶装置の効果に加えて、第１直列回路の出力と、第２直
列回路の出力とが、何れも、完全に電源電圧レベル又は
グランドレベルになるので、もはやＤＣ電流は流れなく
なり、半導体記憶装置の省電力化を確実に実現できると
いう効果を奏する。
【０１１８】請求項３に係る発明の半導体記憶装置は、
以上のように、請求項２に係る発明の半導体記憶装置に
おいて、上記保持回路の出力及び上記セットアップ信号
を入力し、両者の論理和演算を行う論理和演算回路を更
に備え、上記バイアス電圧切換回路は、上記論理和演算
回路から電源電圧レベルの信号を受けた場合に供給され
ている電源電圧を昇圧したものを選択し、グランドレベ
ルの信号を受けた場合に該電源電圧を選択するものであ
る。
以上のように、請求項２に係る発明の半導体記憶装置に
おいて、上記保持回路の出力及び上記セットアップ信号
を入力し、両者の論理和演算を行う論理和演算回路を更
に備え、上記バイアス電圧切換回路は、上記論理和演算
回路から電源電圧レベルの信号を受けた場合に供給され
ている電源電圧を昇圧したものを選択し、グランドレベ
ルの信号を受けた場合に該電源電圧を選択するものであ
る。
【０１１９】それゆえ、請求項２に係る発明の半導体記
憶装置の効果に加えて、上記バイアス電圧切換回路は、
論理和演算回路の出力に基づいて、供給されている電源
電圧または該電源電圧を昇圧したものを選択し、これを
上記第１及び第２トランジスタのゲートにそれぞれ出力
するので、以下のような場合に対処可能となるという効
果を奏する。
憶装置の効果に加えて、上記バイアス電圧切換回路は、
論理和演算回路の出力に基づいて、供給されている電源
電圧または該電源電圧を昇圧したものを選択し、これを
上記第１及び第２トランジスタのゲートにそれぞれ出力
するので、以下のような場合に対処可能となるという効
果を奏する。
【０１２０】すなわち、第２電源電圧下で動作している
ときに、何らかの理由によって第２電源電圧が正常な電
圧値よりも高くなり、本来保持回路から電源電圧レベル
の信号が出力されていなければならない場合でも、論理
和演算回路からはグランドレベルの信号がバイアス電圧
切換回路に送られ、ここで第２電源電圧が選択されてフ
ローティングゲート型の第１及び第２トランジスタのゲ
ートにそれぞれ出力される。これにより、上記バイアス
電圧切換回路の出力は、第２電源電圧を昇圧したものか
ら第２電源電圧に向かって低下して行くが、この電圧低
下の過程で、第２電源電圧を昇圧したものと、第２電源
電圧との間で、上記バイアス電圧切換回路の出力が適正
になると（第１及び第２トランジスタのゲートにそれぞ
れ出力されていた電圧の方が上記閾値電圧の高い方より
も低くなると、）、上記誤動作でオンしていたトランジ
スタがオフし、上記２値データが元に復帰する。
ときに、何らかの理由によって第２電源電圧が正常な電
圧値よりも高くなり、本来保持回路から電源電圧レベル
の信号が出力されていなければならない場合でも、論理
和演算回路からはグランドレベルの信号がバイアス電圧
切換回路に送られ、ここで第２電源電圧が選択されてフ
ローティングゲート型の第１及び第２トランジスタのゲ
ートにそれぞれ出力される。これにより、上記バイアス
電圧切換回路の出力は、第２電源電圧を昇圧したものか
ら第２電源電圧に向かって低下して行くが、この電圧低
下の過程で、第２電源電圧を昇圧したものと、第２電源
電圧との間で、上記バイアス電圧切換回路の出力が適正
になると（第１及び第２トランジスタのゲートにそれぞ
れ出力されていた電圧の方が上記閾値電圧の高い方より
も低くなると、）、上記誤動作でオンしていたトランジ
スタがオフし、上記２値データが元に復帰する。
【０１２１】この結果、保持回路から第２電源電圧レベ
ルの信号が出力されるので、論理和演算回路に第２電源
電圧レベルの信号が入力され、論理和演算回路の出力は
第２電源電圧レベルとなる。これにより、バイアス電圧
切換回路からは、第２電源電圧を昇圧したものが選択さ
れてフローティングゲート型の第１及び第２トランジス
タのゲートにそれぞれ出力される。したがって、半導体
記憶装置は正常に動作する。
ルの信号が出力されるので、論理和演算回路に第２電源
電圧レベルの信号が入力され、論理和演算回路の出力は
第２電源電圧レベルとなる。これにより、バイアス電圧
切換回路からは、第２電源電圧を昇圧したものが選択さ
れてフローティングゲート型の第１及び第２トランジス
タのゲートにそれぞれ出力される。したがって、半導体
記憶装置は正常に動作する。
【０１２２】このように、論理和演算回路を設けるとい
う簡単な構成で、第２電源電圧が正常な電圧値よりも高
くなった場合でも確実に対処できる。
う簡単な構成で、第２電源電圧が正常な電圧値よりも高
くなった場合でも確実に対処できる。
【０１２３】請求項４に係る発明の半導体記憶装置は、
以上のように、互いに異なる閾値電圧がプログラムされ
ているフローティングゲート型の第１及び第２トランジ
スタと、上記第１又は第２トランジスタがオンするのに
伴って、上記閾値電圧の差に基づく２値データを生成
し、これを保持する保持回路とからなる記憶回路を複数
備え、上記閾値電圧は複数の上記記憶回路間でそれぞれ
異なるようにプログラムされており、第１電源電圧下で
動作しているときは、セットアップ信号が入力されてい
る間は該第１電源電圧を昇圧したものを選択する一方そ
れ以外は該第１電源電圧を選択し、該第１電源電圧より
も低い第２電源電圧下で動作しているときは、上記セッ
トアップ信号の入力に伴って該第２電源電圧を昇圧した
ものを選択する一方上記第２電源電圧が正常値よりも高
くなった場合に上記第２電源電圧を選択し、上記第１及
び第２トランジスタのゲートにそれぞれ出力するバイア
ス電圧切換回路を更に備えたものである。
以上のように、互いに異なる閾値電圧がプログラムされ
ているフローティングゲート型の第１及び第２トランジ
スタと、上記第１又は第２トランジスタがオンするのに
伴って、上記閾値電圧の差に基づく２値データを生成
し、これを保持する保持回路とからなる記憶回路を複数
備え、上記閾値電圧は複数の上記記憶回路間でそれぞれ
異なるようにプログラムされており、第１電源電圧下で
動作しているときは、セットアップ信号が入力されてい
る間は該第１電源電圧を昇圧したものを選択する一方そ
れ以外は該第１電源電圧を選択し、該第１電源電圧より
も低い第２電源電圧下で動作しているときは、上記セッ
トアップ信号の入力に伴って該第２電源電圧を昇圧した
ものを選択する一方上記第２電源電圧が正常値よりも高
くなった場合に上記第２電源電圧を選択し、上記第１及
び第２トランジスタのゲートにそれぞれ出力するバイア
ス電圧切換回路を更に備えたものである。
【０１２４】それゆえ、閾値電圧を複数の記憶回路間で
それぞれ異なるようにプログラムすることによって、複
数種類の電源電圧範囲に対応することが可能となり、汎
用性に優れた半導体記憶装置を提供できるという効果を
奏する。
それぞれ異なるようにプログラムすることによって、複
数種類の電源電圧範囲に対応することが可能となり、汎
用性に優れた半導体記憶装置を提供できるという効果を
奏する。
【０１２５】請求項５に係る発明の半導体記憶装置は、
以上のように、請求項１に係る発明の半導体記憶装置に
おいて、上記保持回路は、ゲート同士が互いに接続さ
れ、電源電圧レベルとグランドレベルとの間にこの順に
直列に接続された第２Ｐ型トランジスタ及び第２Ｎ型ト
ランジスタを有し、第２Ｐ型トランジスタと第２Ｎ型ト
ランジスタの接続点から上記保持回路の出力信号を出力
として出力する直列回路と、ゲートが上記直列回路の上
記接続点に接続され、ソースが電源電圧レベルに接続さ
れ、ドレインが上記第２Ｎ型トランジスタのゲートに接
続された第１Ｐ型トランジスタとを備え、上記フローテ
ィングゲート型の第１及び第２トランジスタは、上記フ
ローティングゲート型の第１トランジスタがオンする
と、上記の第１Ｐ型トランジスタのソースがグランドレ
ベルになり、上記直列回路の出力が電源電圧レベルにな
る一方、上記フローティングゲート型の第２トランジス
タがオンすると、上記直列回路の出力がグランドレベル
になり、上記第１Ｐ型トランジスタのソースが電源電圧
レベルになるように接続されたものである。
以上のように、請求項１に係る発明の半導体記憶装置に
おいて、上記保持回路は、ゲート同士が互いに接続さ
れ、電源電圧レベルとグランドレベルとの間にこの順に
直列に接続された第２Ｐ型トランジスタ及び第２Ｎ型ト
ランジスタを有し、第２Ｐ型トランジスタと第２Ｎ型ト
ランジスタの接続点から上記保持回路の出力信号を出力
として出力する直列回路と、ゲートが上記直列回路の上
記接続点に接続され、ソースが電源電圧レベルに接続さ
れ、ドレインが上記第２Ｎ型トランジスタのゲートに接
続された第１Ｐ型トランジスタとを備え、上記フローテ
ィングゲート型の第１及び第２トランジスタは、上記フ
ローティングゲート型の第１トランジスタがオンする
と、上記の第１Ｐ型トランジスタのソースがグランドレ
ベルになり、上記直列回路の出力が電源電圧レベルにな
る一方、上記フローティングゲート型の第２トランジス
タがオンすると、上記直列回路の出力がグランドレベル
になり、上記第１Ｐ型トランジスタのソースが電源電圧
レベルになるように接続されたものである。
【０１２６】それゆえ、請求項１に係る発明の半導体記
憶装置の効果に加えて、直列回路の出力と、第１Ｐ型ト
ランジスタのドレインとが、何れも、完全に電源電圧レ
ベル又はグランドレベルになるので、もはやＤＣ電流は
流れなくなり、半導体記憶装置の省電力化を確実に実現
できるという効果を奏する。
憶装置の効果に加えて、直列回路の出力と、第１Ｐ型ト
ランジスタのドレインとが、何れも、完全に電源電圧レ
ベル又はグランドレベルになるので、もはやＤＣ電流は
流れなくなり、半導体記憶装置の省電力化を確実に実現
できるという効果を奏する。
【図１】本発明に係る半導体記憶装置の構成例を示す回
路図である。
路図である。
【図２】（ａ）は低電圧品の電源投入以降のタイミング
図であり、（ｂ）は通常電圧品の電源投入以降のタイミ
ング図である。
図であり、（ｂ）は通常電圧品の電源投入以降のタイミ
ング図である。
【図３】（ａ）は通常電圧品の場合の電源電圧の変動に
対する上記半導体記憶装置の動作を説明するタイミング
図であり、（ｂ）は低電圧品の場合の電源電圧の変動に
対する上記半導体記憶装置の動作を説明するタイミング
図である。
対する上記半導体記憶装置の動作を説明するタイミング
図であり、（ｂ）は低電圧品の場合の電源電圧の変動に
対する上記半導体記憶装置の動作を説明するタイミング
図である。
【図４】本発明に係る半導体記憶装置の他の構成例を示
す回路図である。
す回路図である。
【図５】従来の半導体記憶装置の構成例を示す回路図で
ある。
ある。
１２ フローティングゲート型のトランジスタ
１３ フローティングゲート型のトランジスタ
２０ バイアス電圧切換回路
２４ ラッチ回路（保持回路）
２７ オプション回路
３０ ＯＲゲート（論理和演算回路）
Claims (5)
- 【請求項１】互いに異なる閾値電圧がプログラムされて
いるフローティングゲート型の第１及び第２トランジス
タと、 上記第１又は第２トランジスタがオンするのに伴って、
上記閾値電圧の差に基づく２値データを生成し、これを
保持する保持回路と、 第１電源電圧下で動作しているときは、セットアップ信
号が入力されている間は該第１電源電圧を昇圧したもの
を選択する一方それ以外は該第１電源電圧を選択し、 該第１電源電圧よりも低い第２電源電圧下で動作してい
るときは、上記セットアップ信号の入力に伴って該第２
電源電圧を昇圧したものを選択する一方上記第２電源電
圧が正常値よりも高くなった場合に上記第２電源電圧を
選択し、 上記第１及び第２トランジスタのゲートにそれぞれ出力
するバイアス電圧切換回路とを備えた半導体記憶装置。 - 【請求項２】上記保持回路は、 ゲート同士が互いに接続され、電源電圧レベルとグラン
ドレベルとの間にこの順に直列に接続された第１Ｐ型ト
ランジスタ及び第１Ｎ型トランジスタを有し、第１Ｐ型
トランジスタと第１Ｎ型トランジスタの接続点から上記
保持回路の出力信号を反転したものを出力として出力す
る第１直列回路と、 ゲート同士が互いに接続され、電源電圧レベルとグラン
ドレベルとの間にこの順に直列に接続された第２Ｐ型ト
ランジスタ及び第２Ｎ型トランジスタを有し、第２Ｐ型
トランジスタと第２Ｎ型トランジスタの接続点から上記
保持回路の出力信号を出力として出力する第２直列回路
とを備え、 上記の第１直列回路の出力は上記第２直列回路の第２Ｐ
型トランジスタ及び第２Ｎ型トランジスタのゲートにそ
れぞれ供給される一方、上記の第２直列回路の出力は上
記第１直列回路の第１Ｐ型トランジスタ及び第１Ｎ型ト
ランジスタのゲートにそれぞれ供給されると共に、 上記フローティングゲート型の第１及び第２トランジス
タは、 上記フローティングゲート型の第１トランジスタがオン
すると、第１直列回路の出力がグランドレベルになり、
第２直列回路の出力が電源電圧レベルになる一方、上記
フローティングゲート型の第２トランジスタがオンする
と、第２直列回路の出力がグランドレベルになり、第１
直列回路の出力が電源電圧レベルになるように接続され
ていることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】上記保持回路の出力及び上記セットアップ
信号を入力し、両者の論理和演算を行う論理和演算回路
を更に備え、 上記バイアス電圧切換回路は、上記論理和演算回路から
電源電圧レベルの信号を受けた場合に供給されている電
源電圧を昇圧したものを選択し、グランドレベルの信号
を受けた場合に該電源電圧を選択することを特徴とする
請求項２に記載の半導体記憶装置。 - 【請求項４】互いに異なる閾値電圧がプログラムされて
いるフローティングゲート型の第１及び第２トランジス
タと、上記第１又は第２トランジスタがオンするのに伴
って、上記閾値電圧の差に基づく２値データを生成し、
これを保持する保持回路とからなる記憶回路を複数備
え、 上記閾値電圧は複数の上記記憶回路間でそれぞれ異なる
ようにプログラムされており、 第１電源電圧下で動作しているときは、セットアップ信
号が入力されている間は該第１電源電圧を昇圧したもの
を選択する一方それ以外は該第１電源電圧を選択し、 該第１電源電圧よりも低い第２電源電圧下で動作してい
るときは、上記セットアップ信号の入力に伴って該第２
電源電圧を昇圧したものを選択する一方上記第２電源電
圧が正常値よりも高くなった場合に上記第２電源電圧を
選択し、 上記第１及び第２トランジスタのゲートにそれぞれ出力
するバイアス電圧切換回路を更に備えた半導体記憶装
置。 - 【請求項５】上記保持回路は、 ゲート同士が互いに接続され、電源電圧レベルとグラン
ドレベルとの間にこの順に直列に接続された第２Ｐ型ト
ランジスタ及び第２Ｎ型トランジスタを有し、第２Ｐ型
トランジスタと第２Ｎ型トランジスタの接続点から上記
保持回路の出力信号を出力として出力する直列回路と、 ゲートが上記直列回路の上記接続点に接続され、ソース
が電源電圧レベルに接続され、ドレインが上記第２Ｎ型
トランジスタのゲートに接続された第１Ｐ型トランジス
タとを備え、 上記フローティングゲート型の第１及び第２トランジス
タは、 上記フローティングゲート型の第１トランジスタがオン
すると、上記の第１Ｐ型トランジスタのソースがグラン
ドレベルになり、上記直列回路の出力が電源電圧レベル
になる一方、 上記フローティングゲート型の第２トランジスタがオン
すると、上記直列回路の出力がグランドレベルになり、
上記第１Ｐ型トランジスタのソースが電源電圧レベルに
なるように接続されていることを特徴とする請求項１に
記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08858299A JP3532444B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体記憶装置 |
| TW089101319A TW480493B (en) | 1999-03-30 | 2000-01-26 | Semiconductor memory device |
| KR1020000005499A KR100327506B1 (ko) | 1999-03-30 | 2000-02-03 | 반도체 기억장치 |
| US09/497,318 US6301154B1 (en) | 1999-03-30 | 2000-02-03 | Semiconductor memory device having floating gate type transistors programmed to have differing threshold voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08858299A JP3532444B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000285691A JP2000285691A (ja) | 2000-10-13 |
| JP3532444B2 true JP3532444B2 (ja) | 2004-05-31 |
Family
ID=13946850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08858299A Expired - Fee Related JP3532444B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US6301154B1 (ja) |
| JP (1) | JP3532444B2 (ja) |
| KR (1) | KR100327506B1 (ja) |
| TW (1) | TW480493B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662263B1 (en) | 2000-03-03 | 2003-12-09 | Multi Level Memory Technology | Sectorless flash memory architecture |
| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
| JP2003151267A (ja) * | 2001-11-09 | 2003-05-23 | Fujitsu Ltd | 半導体記憶装置 |
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