JP3519199B2 - 画像生成装置 - Google Patents
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- JP3519199B2 JP3519199B2 JP02033196A JP2033196A JP3519199B2 JP 3519199 B2 JP3519199 B2 JP 3519199B2 JP 02033196 A JP02033196 A JP 02033196A JP 2033196 A JP2033196 A JP 2033196A JP 3519199 B2 JP3519199 B2 JP 3519199B2
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- data
- frame buffer
- pixel data
- cache memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/10—Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/121—Frame memory handling using a cache memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Memory System (AREA)
- Storing Facsimile Image Data (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、画像生成装置に関
し、特にコンピュータを用いた映像機器であるグラフィ
ックコンピュータ、特殊効果装置、ビデオゲーム機等に
用いられる画像生成装置に関する。
し、特にコンピュータを用いた映像機器であるグラフィ
ックコンピュータ、特殊効果装置、ビデオゲーム機等に
用いられる画像生成装置に関する。
【０００２】
【従来の技術】例えば、ゲーム機やパーソナルコンピュ
ータ装置あるいはグラフィックコンピュータ装置等のコ
ンピュータグラフィックスを応用した機器において、テ
レビジョン受像機やモニタ受像機あるいはＣＲＴ（陰極
線管）ディスプレイ装置等に出力して表示する画像のデ
ータ（表示出力画像データ）を生成する際には、ジオメ
トリ処理やレンダリング処理が行われる。ジオメトリ処
理を行うジオメトリ処理部では、座標変換、クリッピン
グ、光源計算等が行われ、レンダリング処理を行うレン
ダリング処理部では、頂点の色データと奥行きを示すＺ
値から、ポリゴンを構成する全ての画素の色とＺ値を考
慮して、画素データをフレームバッファに書き込む。
ータ装置あるいはグラフィックコンピュータ装置等のコ
ンピュータグラフィックスを応用した機器において、テ
レビジョン受像機やモニタ受像機あるいはＣＲＴ（陰極
線管）ディスプレイ装置等に出力して表示する画像のデ
ータ（表示出力画像データ）を生成する際には、ジオメ
トリ処理やレンダリング処理が行われる。ジオメトリ処
理を行うジオメトリ処理部では、座標変換、クリッピン
グ、光源計算等が行われ、レンダリング処理を行うレン
ダリング処理部では、頂点の色データと奥行きを示すＺ
値から、ポリゴンを構成する全ての画素の色とＺ値を考
慮して、画素データをフレームバッファに書き込む。
【０００３】このような処理、特に上記レンダリング処
理を主として行うために、描画処理回路あるいは描画エ
ンジンが設けられる。この描画エンジンにおいては、生
成された画素表示のための画素データを直接フレームバ
ッファに書き込む方法が一般に採用されている。
理を主として行うために、描画処理回路あるいは描画エ
ンジンが設けられる。この描画エンジンにおいては、生
成された画素表示のための画素データを直接フレームバ
ッファに書き込む方法が一般に採用されている。
【０００４】
【発明が解決しようとする課題】ところで、描画速度
は、描画エンジンからフレームバッファへの書き込み速
度に影響され、フレームバッファのアクセス速度が遅い
と描画速度が低下することになる。しかしながら、描画
速度を高めるために、高価な高速メモリを大容量のフレ
ームバッファに用いることはシステムの価格の高騰につ
ながる。また、安価なＤＲＡＭ（Dynamic Random Acces
s Memory）等のメモリを用いるとシステムの描画速度が
遅くなる、という欠点がある。
は、描画エンジンからフレームバッファへの書き込み速
度に影響され、フレームバッファのアクセス速度が遅い
と描画速度が低下することになる。しかしながら、描画
速度を高めるために、高価な高速メモリを大容量のフレ
ームバッファに用いることはシステムの価格の高騰につ
ながる。また、安価なＤＲＡＭ（Dynamic Random Acces
s Memory）等のメモリを用いるとシステムの描画速度が
遅くなる、という欠点がある。
【０００５】ここで、描画エンジンとフレームバッファ
との間にＤＲＡＭのページに相当するバッファメモリを
設けて、フレームバッファのアクセスを高速なバースト
転送のみにする方法が考えられるが、バッファメモリの
容量の範囲を超えて、描画データがページ境界を跨るよ
うな順序で生じる場合には、効率が低下してしまう。
との間にＤＲＡＭのページに相当するバッファメモリを
設けて、フレームバッファのアクセスを高速なバースト
転送のみにする方法が考えられるが、バッファメモリの
容量の範囲を超えて、描画データがページ境界を跨るよ
うな順序で生じる場合には、効率が低下してしまう。
【０００６】本発明は上述したような実情に鑑みてなさ
れたものであり、安価なＤＲＡＭ等のメモリをフレーム
バッファとして用いても、描画速度を高速に維持できる
ような画像生成方法及び画像生成装置を提供するもので
ある。
れたものであり、安価なＤＲＡＭ等のメモリをフレーム
バッファとして用いても、描画速度を高速に維持できる
ような画像生成方法及び画像生成装置を提供するもので
ある。
【０００７】
【課題を解決するための手段】本発明の画像生成装置
は、画像情報に応じて画像表示のための画素データを描
画エンジン等の描画処理手段により生成し、生成された
画素を表示画面に対応するフレームバッファに書き込む
ものである。この画像生成装置は、画素データを一時的
に蓄える先読み可能なＦＩＦＯメモリ等のメモリを備え
ている。この画像生成装置は、また、この先読み可能な
メモリとフレームバッファとの間に設けら れた高速のキ
ャッシュメモリと、キャッシュメモリを制御するキャッ
シュ制御手段とを備えており、上記キャッシュ制御手段
は、上記先読み可能メモリの内容を先読みし、その先読
みした画素データの内容に応じて上記キャッシュメモリ
の読み書きの制御を行うようになっている。
は、画像情報に応じて画像表示のための画素データを描
画エンジン等の描画処理手段により生成し、生成された
画素を表示画面に対応するフレームバッファに書き込む
ものである。この画像生成装置は、画素データを一時的
に蓄える先読み可能なＦＩＦＯメモリ等のメモリを備え
ている。この画像生成装置は、また、この先読み可能な
メモリとフレームバッファとの間に設けら れた高速のキ
ャッシュメモリと、キャッシュメモリを制御するキャッ
シュ制御手段とを備えており、上記キャッシュ制御手段
は、上記先読み可能メモリの内容を先読みし、その先読
みした画素データの内容に応じて上記キャッシュメモリ
の読み書きの制御を行うようになっている。
【０００８】上記キャッシュ制御手段は、上記先読みし
た画素データの内容に応じて、フレームバッファ内の同
一ページ内のデータをまとめて上記キャッシュメモリに
ロードするようになっていることが好ましい。
た画素データの内容に応じて、フレームバッファ内の同
一ページ内のデータをまとめて上記キャッシュメモリに
ロードするようになっていることが好ましい。
【０００９】本発明の画像生成装置は、上記メモリと、
上記キャッシュメモリとの間に、上記画素データに対し
て各種演算を施す演算装置が設けられていてもよい。 こ
の演算装置は、上記描画処理手段からのコマンドに応じ
て、Ｚバッファ処理、アンチエリアシング処理、各種フ
ィルタ演算処理、αブレンディング処理、半透明処理、
ピクセル並び替え処理等を、上記画素データに対して行
えるようになっていることが好ましい。
上記キャッシュメモリとの間に、上記画素データに対し
て各種演算を施す演算装置が設けられていてもよい。 こ
の演算装置は、上記描画処理手段からのコマンドに応じ
て、Ｚバッファ処理、アンチエリアシング処理、各種フ
ィルタ演算処理、αブレンディング処理、半透明処理、
ピクセル並び替え処理等を、上記画素データに対して行
えるようになっていることが好ましい。
【００１０】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。
態について、図面を参照しながら説明する。
【００１１】図１には、本発明に係る画像生成装置の実
施の形態が適用されるビデオゲーム装置の概略的な構成
を示している。
施の形態が適用されるビデオゲーム装置の概略的な構成
を示している。
【００１２】この図１に示すビデオゲーム装置は、例え
ば光学ディスク等の補助記憶装置に記憶されているゲー
ムプログラムを読み出して実行することにより、使用者
からの指示に応じてゲームを行うものである。
ば光学ディスク等の補助記憶装置に記憶されているゲー
ムプログラムを読み出して実行することにより、使用者
からの指示に応じてゲームを行うものである。
【００１３】このビデオゲーム装置は、２種類のバスす
なわち、メインバス１とサブバス２を備える。
なわち、メインバス１とサブバス２を備える。
【００１４】上記メインバス１とサブバス２は、バスコ
ントローラ１６を介して接続されている。
ントローラ１６を介して接続されている。
【００１５】そして上記メインバス１には、マイクロプ
ロセッサなどからなる主中央演算処理装置（メインＣＰ
Ｕ:Central Processing Unit）１１、ランダムアクセス
メモリ（ＲＡＭ:Random Access Memory） からなる主記
憶装置（メインメモリ）１２、主ダイレクトメモリアク
セスメモリコントローラ（メインＤＭＡＣ:Direct Memo
ry Access Controller）１３、ＭＰＥＧデコーダ（ＭＤ
ＥＣ）１４及び画像処理装置（ＧＰＵ:Graphic Process
ing Unit）１５が接続されている。また、上記サブバス
２には、マイクロプロセッサなどからなる副中央演算処
理装置（サブＣＰＵ:Central Processing Unit）２１、
ランダムアクセスメモリ（ＲＡＭ:Random Access Memor
y)からなる副記憶装置（サブメモリ）２２、副ダイレク
トメモリアクセスメモリコントローラ（サブＤＭＡＣ:D
irect Memory Access Controller）２３、オペレーティ
ングシステム等のプログラムが格納されたリードオンリ
ーメモリ（ＲＯＭ:Read Only Memory） ２４、音声処理
装置（ＳＰＵ:Sound Processing Unit）２５、通信制御
部（ＡＴＭ）２６、補助記憶装置２７及び入力デバイス
２８が接続されている。
ロセッサなどからなる主中央演算処理装置（メインＣＰ
Ｕ:Central Processing Unit）１１、ランダムアクセス
メモリ（ＲＡＭ:Random Access Memory） からなる主記
憶装置（メインメモリ）１２、主ダイレクトメモリアク
セスメモリコントローラ（メインＤＭＡＣ:Direct Memo
ry Access Controller）１３、ＭＰＥＧデコーダ（ＭＤ
ＥＣ）１４及び画像処理装置（ＧＰＵ:Graphic Process
ing Unit）１５が接続されている。また、上記サブバス
２には、マイクロプロセッサなどからなる副中央演算処
理装置（サブＣＰＵ:Central Processing Unit）２１、
ランダムアクセスメモリ（ＲＡＭ:Random Access Memor
y)からなる副記憶装置（サブメモリ）２２、副ダイレク
トメモリアクセスメモリコントローラ（サブＤＭＡＣ:D
irect Memory Access Controller）２３、オペレーティ
ングシステム等のプログラムが格納されたリードオンリ
ーメモリ（ＲＯＭ:Read Only Memory） ２４、音声処理
装置（ＳＰＵ:Sound Processing Unit）２５、通信制御
部（ＡＴＭ）２６、補助記憶装置２７及び入力デバイス
２８が接続されている。
【００１６】上記バスコントローラ１６は、メインバス
１とサブバス２との間のスイッチングを行う上記メイン
バス１上のデバイスであって、初期状態ではオープンに
なっている。
１とサブバス２との間のスイッチングを行う上記メイン
バス１上のデバイスであって、初期状態ではオープンに
なっている。
【００１７】また、上記メインＣＰＵ１１は、上記メイ
ンメモリ１２上のプログラムで動作する上記メインバス
１上のデバイスである。このメインＣＰＵ１１は、起動
時には上記バスコントローラ１６がオープンになってい
ることにより、上記サブバス２上のＲＯＭ２４からブー
トプログラムを読み込んで実行し、補助記憶装置２７か
らアプリケーションプログラム及び必要なデータを再生
して上記メインメモリ１２や上記サブバス２上のデバイ
スにロードする。このメインＣＰＵ１１には、座標変換
等の処理を行うジオミトリトランスファエンジン（ＧＴ
Ｅ:Geometry Transfer Engine ）１７が搭載されてい
る。上記ＧＴＥ１７は、例えば複数の演算を並列に実行
する並列演算機構を備え、上記メインＣＰＵ１１からの
演算要求に応じて座標変換，光源計算，行列あるいはベ
クトルなどの演算を高速に行う。そして、上記メインＣ
ＰＵ１１は、上記ＧＴＥ１７による演算結果に基づいて
３角形や４角形などの基本的な単位図形（ポリゴン）の
組み合わせとして３次元モデルを定義して３次元画像を
描画するための各ポリゴンに対応する描画命令を作成
し、この描画命令をパケット化してコマンドパケットと
して上記ＧＰＵ１５に送る。
ンメモリ１２上のプログラムで動作する上記メインバス
１上のデバイスである。このメインＣＰＵ１１は、起動
時には上記バスコントローラ１６がオープンになってい
ることにより、上記サブバス２上のＲＯＭ２４からブー
トプログラムを読み込んで実行し、補助記憶装置２７か
らアプリケーションプログラム及び必要なデータを再生
して上記メインメモリ１２や上記サブバス２上のデバイ
スにロードする。このメインＣＰＵ１１には、座標変換
等の処理を行うジオミトリトランスファエンジン（ＧＴ
Ｅ:Geometry Transfer Engine ）１７が搭載されてい
る。上記ＧＴＥ１７は、例えば複数の演算を並列に実行
する並列演算機構を備え、上記メインＣＰＵ１１からの
演算要求に応じて座標変換，光源計算，行列あるいはベ
クトルなどの演算を高速に行う。そして、上記メインＣ
ＰＵ１１は、上記ＧＴＥ１７による演算結果に基づいて
３角形や４角形などの基本的な単位図形（ポリゴン）の
組み合わせとして３次元モデルを定義して３次元画像を
描画するための各ポリゴンに対応する描画命令を作成
し、この描画命令をパケット化してコマンドパケットと
して上記ＧＰＵ１５に送る。
【００１８】また、上記メインＤＭＡＣ１３は、メイン
バス１上のデバイスを対象とするＤＭＡ転送の制御等を
行う上記メインバス１上のデバイスである。このメイン
ＤＭＡＣ１３は、上記バスコントローラ１６がオープン
になっているときにはサブバス２上のデバイスも対象と
する。
バス１上のデバイスを対象とするＤＭＡ転送の制御等を
行う上記メインバス１上のデバイスである。このメイン
ＤＭＡＣ１３は、上記バスコントローラ１６がオープン
になっているときにはサブバス２上のデバイスも対象と
する。
【００１９】また、上記ＧＰＵ１５は、レンダリングプ
ロセッサとして機能する上記メインバス１上のデバイス
である。このＧＰＵ１５は、メインＣＰＵ１１又はメイ
ンＤＭＡＣ１３からコマンドパケットとして送られてき
た描画命令を解釈して、頂点の色データと奥行きを示す
Ｚ値から、ポリゴンを構成する全ての画素の色とＺ値を
考慮して、画素データをフレームバッファ１８に書き込
むレンダリング処理を行う。
ロセッサとして機能する上記メインバス１上のデバイス
である。このＧＰＵ１５は、メインＣＰＵ１１又はメイ
ンＤＭＡＣ１３からコマンドパケットとして送られてき
た描画命令を解釈して、頂点の色データと奥行きを示す
Ｚ値から、ポリゴンを構成する全ての画素の色とＺ値を
考慮して、画素データをフレームバッファ１８に書き込
むレンダリング処理を行う。
【００２０】また、上記ＭＰＥＧデコーダ（ＭＤＥＣ）
１４は、ＣＰＵと並列に動作可能なＩ／Ｏ接続デバイス
であって、画像伸張エンジンとして機能する上記メイン
バス１上のデバイスである。このＭＰＥＧデコーダ（Ｍ
ＤＥＣ）１４は、離散コサイン変換などの直行変換によ
り圧縮されて符号化された画像データを復号化する。
１４は、ＣＰＵと並列に動作可能なＩ／Ｏ接続デバイス
であって、画像伸張エンジンとして機能する上記メイン
バス１上のデバイスである。このＭＰＥＧデコーダ（Ｍ
ＤＥＣ）１４は、離散コサイン変換などの直行変換によ
り圧縮されて符号化された画像データを復号化する。
【００２１】また、上記サブＣＰＵ２１は、上記サブメ
モリ２２上のプログラムで動作する上記サブバス２上の
デバイスである。
モリ２２上のプログラムで動作する上記サブバス２上の
デバイスである。
【００２２】また、上記サブＤＭＡＣ２３は、サブバス
２上のデバイスを対象とするＤＭＡ転送の制御等を行う
上記サブバス２上のデバイスである。このサブＤＭＡＣ
２３は、上記バスコントローラ１６がクローズになって
いるときにのみバス権利を獲得することができる。
２上のデバイスを対象とするＤＭＡ転送の制御等を行う
上記サブバス２上のデバイスである。このサブＤＭＡＣ
２３は、上記バスコントローラ１６がクローズになって
いるときにのみバス権利を獲得することができる。
【００２３】また、上記ＳＰＵ２５は、サウンドプロセ
ッサとして機能する上記サブバス２上のデバイスであ
る。このＳＰＵ２５は、上記サブＣＰＵ２１又はサブＤ
ＭＡＣ２３からコマンドパケットとして送られてくるサ
ウンドコマンドに応じて、サウンドメモリ２９から音声
データ読み出して出力する。
ッサとして機能する上記サブバス２上のデバイスであ
る。このＳＰＵ２５は、上記サブＣＰＵ２１又はサブＤ
ＭＡＣ２３からコマンドパケットとして送られてくるサ
ウンドコマンドに応じて、サウンドメモリ２９から音声
データ読み出して出力する。
【００２４】また、上記ＡＴＭ２６は、サブバス２上の
通信用デバイスである。
通信用デバイスである。
【００２５】また、上記補助記憶装置２７は、サブバス
２上のデータ入力デバイスであって、ディスクドライブ
などからなる。
２上のデータ入力デバイスであって、ディスクドライブ
などからなる。
【００２６】さらに、上記入力デバイス２８は、サブバ
ス２上のコントロールパッド、マウスなどのマンマシン
インターフェースや、画像入力、音声入力などの他の機
器からの入力用デバイスである。
ス２上のコントロールパッド、マウスなどのマンマシン
インターフェースや、画像入力、音声入力などの他の機
器からの入力用デバイスである。
【００２７】このビデオゲーム装置では、座標変換やク
リッピング、光源計算等のジオメトリ処理を行い、３角
形や４角形などの基本的な単位図形（ポリゴン）の組み
合わせとして３次元モデルを定義して３次元画像を描画
するための描画命令を作成し、各ポリゴンに対応する描
画命令をコマンドパケットとしてメインバス１に送出す
るジオメトリ処理系が、上記メインバス１上のメインＣ
ＰＵ１１及びＧＴＥ１７などにより構成されている。こ
のビデオゲーム装置では、また、上記ジオメトリ処理系
からの描画命令に基づいて各ポリゴンの画素データを生
成してフレームバッファ１８に書き込むレンダリング処
理を行い、フレームバッファ１８に図形を描画するレン
ダリング処理系が、上記ＧＰＵ１５により構成されてい
る。
リッピング、光源計算等のジオメトリ処理を行い、３角
形や４角形などの基本的な単位図形（ポリゴン）の組み
合わせとして３次元モデルを定義して３次元画像を描画
するための描画命令を作成し、各ポリゴンに対応する描
画命令をコマンドパケットとしてメインバス１に送出す
るジオメトリ処理系が、上記メインバス１上のメインＣ
ＰＵ１１及びＧＴＥ１７などにより構成されている。こ
のビデオゲーム装置では、また、上記ジオメトリ処理系
からの描画命令に基づいて各ポリゴンの画素データを生
成してフレームバッファ１８に書き込むレンダリング処
理を行い、フレームバッファ１８に図形を描画するレン
ダリング処理系が、上記ＧＰＵ１５により構成されてい
る。
【００２８】上記ＧＰＵ１５の構成を図２に示す。上記
ＧＰＵ１５は、上記メインバス１に接続されたパケット
エンジン３１を備え、上記メインＣＰＵ１１又はメイン
ＤＭＡＣ１３から上記メインバス１を介して上記パケッ
トエンジン３１にコマンドパケットとして送られてくる
描画命令に従って、プリプロセッサ３２と描画エンジン
３３により各ポリゴンの画素データを上記フレームバッ
ファ１８に書き込むレンダリング処理を行うとともに、
上記フレームバッファ１８に描画された画像の画素デー
タを読み出した画素データを、ビデオ信号として、表示
制御部（ＣＲＴＣ）３４を介して、図示しないテレビジ
ョン受像機やモニタ受像機に供給するようになってい
る。
ＧＰＵ１５は、上記メインバス１に接続されたパケット
エンジン３１を備え、上記メインＣＰＵ１１又はメイン
ＤＭＡＣ１３から上記メインバス１を介して上記パケッ
トエンジン３１にコマンドパケットとして送られてくる
描画命令に従って、プリプロセッサ３２と描画エンジン
３３により各ポリゴンの画素データを上記フレームバッ
ファ１８に書き込むレンダリング処理を行うとともに、
上記フレームバッファ１８に描画された画像の画素デー
タを読み出した画素データを、ビデオ信号として、表示
制御部（ＣＲＴＣ）３４を介して、図示しないテレビジ
ョン受像機やモニタ受像機に供給するようになってい
る。
【００２９】上記パケットエンジン３１は、上記メイン
ＣＰＵ１１又はメインＤＭＡＣ１３から上記メインバス
１を介して送られてくるコマンドパケットを図示しない
レジスタ上に展開する。
ＣＰＵ１１又はメインＤＭＡＣ１３から上記メインバス
１を介して送られてくるコマンドパケットを図示しない
レジスタ上に展開する。
【００３０】また、上記プリプロセッサ３２は、上記パ
ケットエンジン３１にコマンドパケットとして送られて
きた描画命令に従ってポリゴンデータを生成して後述す
るポリゴンの分割処理などの所定の前処理をポリゴンデ
ータに施し、上記描画エンジン３３が必要とする各ポリ
ゴンの頂点座標情報、テクスチャやミップマップテクス
チャのアドレス情報、ピクセルインターリーブの制御情
報などの各種データを生成する。
ケットエンジン３１にコマンドパケットとして送られて
きた描画命令に従ってポリゴンデータを生成して後述す
るポリゴンの分割処理などの所定の前処理をポリゴンデ
ータに施し、上記描画エンジン３３が必要とする各ポリ
ゴンの頂点座標情報、テクスチャやミップマップテクス
チャのアドレス情報、ピクセルインターリーブの制御情
報などの各種データを生成する。
【００３１】さらに、上記描画エンジン３３は、上記プ
リプロセッサ３２に接続されたＮ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮと、各ポリゴンエン
ジン３３Ａ１，３３Ａ２・・・３３ＡＮに接続されたＮ
個のテクスチャエンジン３３Ｂ１，３３Ｂ２・・・３３
ＢＮと、各テクスチャエンジン３３Ｂ１，３３Ｂ２・・
・３３ＢＮに接続された第１のバススイッチャ３３Ｃ
と、この第１のバススイッチャ３３Ｃに接続されたＭ個
のピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭ
と、各ピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３
ＤＭに接続された第２のバススイッチャ３３Ｅと、この
第２のバススイッチャ３３Ｅに接続されたテクスチャキ
ャッシュ３３Ｆと、このテクスチャキャッシュ３３Ｆに
接続されたＣＬＵＴキャッシュ３３Ｇを備える。
リプロセッサ３２に接続されたＮ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮと、各ポリゴンエン
ジン３３Ａ１，３３Ａ２・・・３３ＡＮに接続されたＮ
個のテクスチャエンジン３３Ｂ１，３３Ｂ２・・・３３
ＢＮと、各テクスチャエンジン３３Ｂ１，３３Ｂ２・・
・３３ＢＮに接続された第１のバススイッチャ３３Ｃ
と、この第１のバススイッチャ３３Ｃに接続されたＭ個
のピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭ
と、各ピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３
ＤＭに接続された第２のバススイッチャ３３Ｅと、この
第２のバススイッチャ３３Ｅに接続されたテクスチャキ
ャッシュ３３Ｆと、このテクスチャキャッシュ３３Ｆに
接続されたＣＬＵＴキャッシュ３３Ｇを備える。
【００３２】この描画エンジン３３における上記Ｎ個の
ポリゴンエンジン３３Ａ１，３３Ａ２・・・３３ＡＮ
は、上記プリプロセッサ３２により前処理が施されたポ
リゴンデータに基づいて、描画命令に応じたポリゴンを
順次生成する。この処理は、例えば、ポリゴン毎にシェ
ーディング処理を並列処理により行う。
ポリゴンエンジン３３Ａ１，３３Ａ２・・・３３ＡＮ
は、上記プリプロセッサ３２により前処理が施されたポ
リゴンデータに基づいて、描画命令に応じたポリゴンを
順次生成する。この処理は、例えば、ポリゴン毎にシェ
ーディング処理を並列処理により行う。
【００３３】また、上記Ｎ個のテクスチャエンジン３３
Ｂ１，３３Ｂ２・・・３３ＢＮは、上記ポリゴンエンジ
ン３３Ａ１，３３Ａ２・・・３３ＡＮにより生成された
ポリゴンのそれぞれに、テクスチャマッピング処理やミ
ップマップ処理を並列処理により行う。この処理は、上
記テクスチャキャッシュ３３Ｆからカラールックアップ
テーブル(CLUT:Color Look Up Table)キャッシュ３３Ｇ
を介して与えられるテクスチャデータに基づいて行う。
Ｂ１，３３Ｂ２・・・３３ＢＮは、上記ポリゴンエンジ
ン３３Ａ１，３３Ａ２・・・３３ＡＮにより生成された
ポリゴンのそれぞれに、テクスチャマッピング処理やミ
ップマップ処理を並列処理により行う。この処理は、上
記テクスチャキャッシュ３３Ｆからカラールックアップ
テーブル(CLUT:Color Look Up Table)キャッシュ３３Ｇ
を介して与えられるテクスチャデータに基づいて行う。
【００３４】ここで、上記テクスチャキャッシュ３３Ｆ
には、上記Ｎ個のテクスチャエンジン３３Ｂ１，３３Ｂ
２・・・３３ＢＮが処理するポリゴンに張り付けるテク
スチャやミップマップテクスチャのアドレス情報が上記
プリプロセッサ３２から事前に与えられ、上記アドレス
情報に基づいて上記フレームバッファ１８上のテクスチ
ャ領域から必要なテクスチャデータが転送される。ま
た、上記ＣＬＵＴキャッシュ３３Ｇには、上記ポリゴン
の描画を行なう際に参照すべきＣＬＵＴデータが上記フ
レームバッファ１８上のＣＬＵＴ領域から転送される。
には、上記Ｎ個のテクスチャエンジン３３Ｂ１，３３Ｂ
２・・・３３ＢＮが処理するポリゴンに張り付けるテク
スチャやミップマップテクスチャのアドレス情報が上記
プリプロセッサ３２から事前に与えられ、上記アドレス
情報に基づいて上記フレームバッファ１８上のテクスチ
ャ領域から必要なテクスチャデータが転送される。ま
た、上記ＣＬＵＴキャッシュ３３Ｇには、上記ポリゴン
の描画を行なう際に参照すべきＣＬＵＴデータが上記フ
レームバッファ１８上のＣＬＵＴ領域から転送される。
【００３５】上記Ｎ個のテクスチャエンジン３３Ｂ１，
３３Ｂ２・・・３３ＢＮによりテクスチャマッピング処
理やミップマップ処理が施されたポリゴンデータは、上
記第１のバススイッチャ３３Ｃを介してＭ個のピクセル
エンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭに転送され
る。
３３Ｂ２・・・３３ＢＮによりテクスチャマッピング処
理やミップマップ処理が施されたポリゴンデータは、上
記第１のバススイッチャ３３Ｃを介してＭ個のピクセル
エンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭに転送され
る。
【００３６】上記Ｍ個のピクセルエンジン３３Ｄ１，３
３Ｄ２・・・３３ＤＭは、Ｚバッファ処理やアンチエリ
アシング処理等の各種画像処理を並列処理により行い、
Ｍ個の画素データを生成する。
３Ｄ２・・・３３ＤＭは、Ｚバッファ処理やアンチエリ
アシング処理等の各種画像処理を並列処理により行い、
Ｍ個の画素データを生成する。
【００３７】そして、上記Ｍ個のピクセルエンジン３３
Ｄ１，３３Ｄ２・・・３３ＤＭで生成されたＭ個の画素
データは、この第２のバススイッチャ３３Ｅを介して上
記フレームバッファ１８に書き込まれる。
Ｄ１，３３Ｄ２・・・３３ＤＭで生成されたＭ個の画素
データは、この第２のバススイッチャ３３Ｅを介して上
記フレームバッファ１８に書き込まれる。
【００３８】ここで、上記第２のバススイッチャ３３Ｅ
は、上記プリプロセッサ３２からピクセルインターリー
ブの制御情報が供給されており、上記Ｍ個のピクセルエ
ンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭで生成された
Ｍ個の画素データのうちのＬ個の画素データを上記制御
情報に基づいて選択することにより、上記フレームバッ
ファ１８上に描画するポリゴンの形状に応じたＭ個の記
憶場所をアクセス単位として画素データをＭ個ずつ書き
込むピクセルインターリーブ処理を行う機能を有してい
る。
は、上記プリプロセッサ３２からピクセルインターリー
ブの制御情報が供給されており、上記Ｍ個のピクセルエ
ンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭで生成された
Ｍ個の画素データのうちのＬ個の画素データを上記制御
情報に基づいて選択することにより、上記フレームバッ
ファ１８上に描画するポリゴンの形状に応じたＭ個の記
憶場所をアクセス単位として画素データをＭ個ずつ書き
込むピクセルインターリーブ処理を行う機能を有してい
る。
【００３９】上記描画エンジン３３は、上記プリプロセ
ッサ３２により前処理が施されたポリゴンデータに基づ
いて、各ポリゴンの全ての画素データを生成して上記フ
レームバッファ１８に書き込むことにより、上記描画命
令によりポリゴンの組合せとして定義された画像を上記
フレームバッファ１８上に描画する。そして、上記フレ
ームバッファ１８に描画された画像の画素データを読み
出してＣＲＴＣ３４を介してビデオ信号として図示しな
いテレビジョン受像機やモニタ受像機に供給する。
ッサ３２により前処理が施されたポリゴンデータに基づ
いて、各ポリゴンの全ての画素データを生成して上記フ
レームバッファ１８に書き込むことにより、上記描画命
令によりポリゴンの組合せとして定義された画像を上記
フレームバッファ１８上に描画する。そして、上記フレ
ームバッファ１８に描画された画像の画素データを読み
出してＣＲＴＣ３４を介してビデオ信号として図示しな
いテレビジョン受像機やモニタ受像機に供給する。
【００４０】次に、このような描画エンジン３３とフレ
ームバッファ１８の間の具体的な構成例について、図３
を参照しながら説明する。
ームバッファ１８の間の具体的な構成例について、図３
を参照しながら説明する。
【００４１】この図３において、上記描画エンジン３３
の主要部１０１は、上記図２のピクセルエンジン３３Ｄ
１，３３Ｄ２，・・・３３ＤＭより前の構成に相当する
ものである。ピクセルエンジン３３Ｄ１，３３Ｄ２，・
・・３３ＤＭは、図３に示し たように、ＦＩＦＯメモリ
１０２、演算装置１０３、キャッシュメモリ１０４、キ
ャッシュコントローラ１０６を備えてなる。この描画エ
ンジン主要部１０１は、描画する画素についての画素デ
ータを出力し、図３に記載のいわゆるＦＩＦＯ（First
In First Out）メモリ１０２に送る。このデータは、Ｆ
ＩＦＯメモリ１０２にて一時的に格納される。このＦＩ
ＦＯメモリ１０２は、後述するようにメモリ内容を先読
み可能なものであり、キャッシュコントローラ１０６に
より先読み制御が行われる。
の主要部１０１は、上記図２のピクセルエンジン３３Ｄ
１，３３Ｄ２，・・・３３ＤＭより前の構成に相当する
ものである。ピクセルエンジン３３Ｄ１，３３Ｄ２，・
・・３３ＤＭは、図３に示し たように、ＦＩＦＯメモリ
１０２、演算装置１０３、キャッシュメモリ１０４、キ
ャッシュコントローラ１０６を備えてなる。この描画エ
ンジン主要部１０１は、描画する画素についての画素デ
ータを出力し、図３に記載のいわゆるＦＩＦＯ（First
In First Out）メモリ１０２に送る。このデータは、Ｆ
ＩＦＯメモリ１０２にて一時的に格納される。このＦＩ
ＦＯメモリ１０２は、後述するようにメモリ内容を先読
み可能なものであり、キャッシュコントローラ１０６に
より先読み制御が行われる。
【００４２】ＦＩＦＯメモリ１０２内には、例えば図４
に示すような構造のデータあるいはコマンドが書き込ま
れる。この図４において、ＯＰＲはオペレーション（操
作）コードを示し、Ｘ，Ｙ，Ｚが座標値を、Ｒ，Ｇ，Ｂ
及びαがカラー値を、またＷが書き込み許可（ライトイ
ネーブル）フラグをそれぞれ示している。オペレーショ
ンコードＯＰＲは、例えば６ビットｂ０〜ｂ５で構成さ
れ、ビットｂ０は、αブレンディングをするかしないか
を１、０で示し、ビットｂ１は、Ｚバッファを使用する
か否かを１、０で示す。ビットｂ２、ｂ３は、縦、横の
倍率を示し、０のとき１倍、１のとき２倍としており、
ｂ２が１のときにはＹを２倍の倍率にして縦２画素分の
ピクセルとして描き、ｂ３が１のときにはＸを２倍の倍
率にして横２画素分のピクセルとして描く。ビットｂ
４、ｂ５は、フィルタやアンチエリアシング処理の選択
を行うために用いられ、００のときはそのまま描き、０
１のときはアンチエリアシングを、１０のときにはタイ
プ１のフィルタ処理を、１１のときにはタイプ２のフィ
ルタ処理をそれぞれ行う。
に示すような構造のデータあるいはコマンドが書き込ま
れる。この図４において、ＯＰＲはオペレーション（操
作）コードを示し、Ｘ，Ｙ，Ｚが座標値を、Ｒ，Ｇ，Ｂ
及びαがカラー値を、またＷが書き込み許可（ライトイ
ネーブル）フラグをそれぞれ示している。オペレーショ
ンコードＯＰＲは、例えば６ビットｂ０〜ｂ５で構成さ
れ、ビットｂ０は、αブレンディングをするかしないか
を１、０で示し、ビットｂ１は、Ｚバッファを使用する
か否かを１、０で示す。ビットｂ２、ｂ３は、縦、横の
倍率を示し、０のとき１倍、１のとき２倍としており、
ｂ２が１のときにはＹを２倍の倍率にして縦２画素分の
ピクセルとして描き、ｂ３が１のときにはＸを２倍の倍
率にして横２画素分のピクセルとして描く。ビットｂ
４、ｂ５は、フィルタやアンチエリアシング処理の選択
を行うために用いられ、００のときはそのまま描き、０
１のときはアンチエリアシングを、１０のときにはタイ
プ１のフィルタ処理を、１１のときにはタイプ２のフィ
ルタ処理をそれぞれ行う。
【００４３】図３の演算装置１０３は、後で詳細に説明
するように比較器やエフェクタ等から成り、ＦＩＦＯメ
モリ１０２から画素データを読み出して、それぞれの画
素が要求する演算やＺ値の比較を行い、次段のキャッシ
ュメモリ１０４に対して書き込む書き込み処理や、Ｚバ
ッファ処理、αブレンディング処理、半透明処理、アン
チエリアシング処理、各種フィルタ処理、ピクセル並び
替え処理等を行う。キャッシュメモリ１０４は、次段の
通常のＤＲＡＭ（Dynamic Random Access Memory）等の
安価なメモリを用いたフレームバッファ１０５とバース
ト転送を行うために設けられている。
するように比較器やエフェクタ等から成り、ＦＩＦＯメ
モリ１０２から画素データを読み出して、それぞれの画
素が要求する演算やＺ値の比較を行い、次段のキャッシ
ュメモリ１０４に対して書き込む書き込み処理や、Ｚバ
ッファ処理、αブレンディング処理、半透明処理、アン
チエリアシング処理、各種フィルタ処理、ピクセル並び
替え処理等を行う。キャッシュメモリ１０４は、次段の
通常のＤＲＡＭ（Dynamic Random Access Memory）等の
安価なメモリを用いたフレームバッファ１０５とバース
ト転送を行うために設けられている。
【００４４】このキャッシュメモリ内のデータ構造の例
を図５に示す。この図５において、Ｔａｇはページアド
レスpage及びコラムアドレスcol から成るタグ領域ある
いはタグフィールドであり、ＤＴはデータ領域を示し、
Ｓ、Ｖは、それぞれタグ、データが有効（Valid） か否
かを示すフラグの領域であり、ＲＣはデータのアクセス
リクエストの計数値を示すリクエストカウント領域であ
る。図５に示したフレームバッファ１０５は、上記図
１、図２のフレームバッファ１８に相当する。図５に示
した１行分の領域を１ラインという。キャッシュメモリ
１０４は、通常２ライン以上のメモリ容量を有してい
る。なお一般的に、上記タグ領域のページアドレスpage
は、フレームバッファ１０５の行アドレスを、コラムア
ドレスcol はフレームバッファ１０５の列アドレスある
いはその上位アドレスを示している。
を図５に示す。この図５において、Ｔａｇはページアド
レスpage及びコラムアドレスcol から成るタグ領域ある
いはタグフィールドであり、ＤＴはデータ領域を示し、
Ｓ、Ｖは、それぞれタグ、データが有効（Valid） か否
かを示すフラグの領域であり、ＲＣはデータのアクセス
リクエストの計数値を示すリクエストカウント領域であ
る。図５に示したフレームバッファ１０５は、上記図
１、図２のフレームバッファ１８に相当する。図５に示
した１行分の領域を１ラインという。キャッシュメモリ
１０４は、通常２ライン以上のメモリ容量を有してい
る。なお一般的に、上記タグ領域のページアドレスpage
は、フレームバッファ１０５の行アドレスを、コラムア
ドレスcol はフレームバッファ１０５の列アドレスある
いはその上位アドレスを示している。
【００４５】キャッシュコントローラ１０６は、キャッ
シュメモリ１０４を制御する手段であり、特に、ＦＩＦ
Ｏメモリ１０２の内容を前もって調べることにより、必
要とされるデータ領域を知り、キャッシュメモリ１０４
に十分な空き領域があれば、そのデータ領域の現れる順
番を並べ替えて、ＤＲＡＭ等のフレームバッファ１０５
の同一ページ内へのアクセスをまとめて行うように、な
るべくＤＲＡＭのワード境界及びページ境界を跨らない
ようにして、アクセス回数及びアクセス時間が短くなる
ようにその部分のデータをまとめてキャッシュメモリ１
０４からフレームバッファ１０５に転送するように指示
する。このキャッシュコントローラ１０６の動作につい
ても後で詳細に説明する。
シュメモリ１０４を制御する手段であり、特に、ＦＩＦ
Ｏメモリ１０２の内容を前もって調べることにより、必
要とされるデータ領域を知り、キャッシュメモリ１０４
に十分な空き領域があれば、そのデータ領域の現れる順
番を並べ替えて、ＤＲＡＭ等のフレームバッファ１０５
の同一ページ内へのアクセスをまとめて行うように、な
るべくＤＲＡＭのワード境界及びページ境界を跨らない
ようにして、アクセス回数及びアクセス時間が短くなる
ようにその部分のデータをまとめてキャッシュメモリ１
０４からフレームバッファ１０５に転送するように指示
する。このキャッシュコントローラ１０６の動作につい
ても後で詳細に説明する。
【００４６】以上のような画像生成装置によれば、描画
エンジンによる描画効率を高めることができ、また効率
よくＺバッファ処理、アンチエリアシング処理、各種フ
ィルタ演算処理、αブレンディング処理、半透明処理、
ピクセル並べ替え処理等の各種処理を行うことができ
る。
エンジンによる描画効率を高めることができ、また効率
よくＺバッファ処理、アンチエリアシング処理、各種フ
ィルタ演算処理、αブレンディング処理、半透明処理、
ピクセル並べ替え処理等の各種処理を行うことができ
る。
【００４７】次に、上述した実施の形態のより具体的な
説明に先立って、描画エンジンによりフレームバッファ
に画素データを書き込む技術の従来例及び比較例につい
て説明する。
説明に先立って、描画エンジンによりフレームバッファ
に画素データを書き込む技術の従来例及び比較例につい
て説明する。
【００４８】先ず、描画エンジンがフレームバッファを
直接アクセスする場合には、フレームバッファのアクセ
ス速度により描画速度が決まるため、高価な高速大容量
のメモリを必要とし、安価な通常のＤＲＡＭをフレーム
バッファに用いると描画速度が遅くなることは前述した
通りである。
直接アクセスする場合には、フレームバッファのアクセ
ス速度により描画速度が決まるため、高価な高速大容量
のメモリを必要とし、安価な通常のＤＲＡＭをフレーム
バッファに用いると描画速度が遅くなることは前述した
通りである。
【００４９】ここで、描画エンジンとフレームバッファ
との間に、高速のバースト転送が可能なバッファメモリ
を設けることを考える。例えば、図６のフレームバッフ
ァ１０５の横１行分すなわち１ページ分の半分の容量を
有するバッファメモリ１０７を用い、描画エンジンによ
り順に描画データ列Ｌ１、Ｌ２、Ｌ３、Ｌ４を描画する
場合を考える。この場合、フレームバッファ１０５内で
は、領域１０５ａ内に描画データ列Ｌ１、Ｌ３が描画さ
れ、他のページの領域１０５ｂ内に描画データ列Ｌ２、
Ｌ４が描画されるものとしている。
との間に、高速のバースト転送が可能なバッファメモリ
を設けることを考える。例えば、図６のフレームバッフ
ァ１０５の横１行分すなわち１ページ分の半分の容量を
有するバッファメモリ１０７を用い、描画エンジンによ
り順に描画データ列Ｌ１、Ｌ２、Ｌ３、Ｌ４を描画する
場合を考える。この場合、フレームバッファ１０５内で
は、領域１０５ａ内に描画データ列Ｌ１、Ｌ３が描画さ
れ、他のページの領域１０５ｂ内に描画データ列Ｌ２、
Ｌ４が描画されるものとしている。
【００５０】先ず、描画エンジンがバッファメモリ１０
７に描画データ列Ｌ１を書き込むに先立って、フレーム
バッファ１０５の領域１０５ａのデータをバースト転送
によりバッファメモリ１０７に読み込む（ロードす
る）。このバッファメモリ１０７に読み込まれた領域１
０５ａのデータに対して、描画データ列Ｌ１を書き込
む。次に描画データ列Ｌ２を描画しようとするときに
は、バッファメモリ１０７の内容をフレームバッファ１
０５にバースト転送して領域１０５ａに書き込んだ後、
フレームバッファ１０５の領域１０５ｂのデータをバッ
ファメモリ１０７に読み込んだ後（ロードした後）、描
画データ列Ｌ２をバッファメモリ１０７に書き込む。次
に描画データ列Ｌ３を描画しようとするときには、バッ
ファメモリ１０７の内容をフレームバッファ１０５の領
域１０５ｂに書き込んだ後、領域１０５ａの内容をバー
スト転送によりフレームバッファ１０７に読み込み、描
画データ列Ｌ１に続く位置に描画データ列Ｌ３を書き込
む。次に描画データ列Ｌ４を描画しようとするときに
は、バッファメモリ１０７の内容の描画データ列Ｌ１、
Ｌ３をフレームバッファ１０５の領域１０５ａに書き込
んだ後、領域１０５ｂの内容をフレームバッファ１０７
に読み込み、描画データ列Ｌ２に続く位置に描画データ
列Ｌ４を書き込む。
７に描画データ列Ｌ１を書き込むに先立って、フレーム
バッファ１０５の領域１０５ａのデータをバースト転送
によりバッファメモリ１０７に読み込む（ロードす
る）。このバッファメモリ１０７に読み込まれた領域１
０５ａのデータに対して、描画データ列Ｌ１を書き込
む。次に描画データ列Ｌ２を描画しようとするときに
は、バッファメモリ１０７の内容をフレームバッファ１
０５にバースト転送して領域１０５ａに書き込んだ後、
フレームバッファ１０５の領域１０５ｂのデータをバッ
ファメモリ１０７に読み込んだ後（ロードした後）、描
画データ列Ｌ２をバッファメモリ１０７に書き込む。次
に描画データ列Ｌ３を描画しようとするときには、バッ
ファメモリ１０７の内容をフレームバッファ１０５の領
域１０５ｂに書き込んだ後、領域１０５ａの内容をバー
スト転送によりフレームバッファ１０７に読み込み、描
画データ列Ｌ１に続く位置に描画データ列Ｌ３を書き込
む。次に描画データ列Ｌ４を描画しようとするときに
は、バッファメモリ１０７の内容の描画データ列Ｌ１、
Ｌ３をフレームバッファ１０５の領域１０５ａに書き込
んだ後、領域１０５ｂの内容をフレームバッファ１０７
に読み込み、描画データ列Ｌ２に続く位置に描画データ
列Ｌ４を書き込む。
【００５１】このように、バッファメモリ１０７を用い
る構成ではフレームバッファ１０５に対するアクセスが
頻繁に生じ、バースト転送による高速アクセスを行って
も、その効果を十分に発揮できないことがある。
る構成ではフレームバッファ１０５に対するアクセスが
頻繁に生じ、バースト転送による高速アクセスを行って
も、その効果を十分に発揮できないことがある。
【００５２】そこで、図７に示すような構成のキャッシ
ュメモリ１０８を、図８に示すように、描画エンジン主
要部１０１とフレームバッファ１０５との間に設けるこ
とを提案している。このキャッシュメモリ１０８は、キ
ャッシュコントローラ１０９によりデータの読み書きが
制御される。図７のメモリ構成は上述した図５とほぼ同
様であるが、通常のキャッシュメモリ構成として、Ｖ
（有効：Valid） フラグのみを用いる構成を示してい
る。
ュメモリ１０８を、図８に示すように、描画エンジン主
要部１０１とフレームバッファ１０５との間に設けるこ
とを提案している。このキャッシュメモリ１０８は、キ
ャッシュコントローラ１０９によりデータの読み書きが
制御される。図７のメモリ構成は上述した図５とほぼ同
様であるが、通常のキャッシュメモリ構成として、Ｖ
（有効：Valid） フラグのみを用いる構成を示してい
る。
【００５３】このようなキャッシュメモリ１０８を用い
るとき、描画エンジン主要部１０１により順に描画デー
タ列Ｌ１、Ｌ２、Ｌ３、Ｌ４を描画する際に、キャッシ
ュメモリ１０８のデータＤＴ（０）の内容としてフレー
ムバッファ１０５の領域１０５ａのデータを読み込んだ
（ロードした）後、このデータＤＴ（０）に対して描画
データ列Ｌ１、Ｌ３を書き込み、また、データＤＴ
（１）の内容としてフレームバッファ１０５の領域１０
５ｂのデータを読み込んだ後、描画データ列Ｌ２、Ｌ４
を書き込むことにより、データＤＴ（０）である描画デ
ータ列Ｌ１、Ｌ３のフレームバッファ１０５の領域１０
５ａに対するまとめての読み書きを可能にし、また、デ
ータＤＴ（１）である描画データ列Ｌ２、Ｌ４のフレー
ムバッファ１０５の領域１０５ｂに対するまとめての読
み書きを可能とすることができる。フレームバッファ１
０５に対するアクセス回数が減って高速描画が可能とな
る。
るとき、描画エンジン主要部１０１により順に描画デー
タ列Ｌ１、Ｌ２、Ｌ３、Ｌ４を描画する際に、キャッシ
ュメモリ１０８のデータＤＴ（０）の内容としてフレー
ムバッファ１０５の領域１０５ａのデータを読み込んだ
（ロードした）後、このデータＤＴ（０）に対して描画
データ列Ｌ１、Ｌ３を書き込み、また、データＤＴ
（１）の内容としてフレームバッファ１０５の領域１０
５ｂのデータを読み込んだ後、描画データ列Ｌ２、Ｌ４
を書き込むことにより、データＤＴ（０）である描画デ
ータ列Ｌ１、Ｌ３のフレームバッファ１０５の領域１０
５ａに対するまとめての読み書きを可能にし、また、デ
ータＤＴ（１）である描画データ列Ｌ２、Ｌ４のフレー
ムバッファ１０５の領域１０５ｂに対するまとめての読
み書きを可能とすることができる。フレームバッファ１
０５に対するアクセス回数が減って高速描画が可能とな
る。
【００５４】この図８のキャッシュコントローラ１０９
の制御動作のアルゴリズムの一例について、図９を参照
しながら説明する。
の制御動作のアルゴリズムの一例について、図９を参照
しながら説明する。
【００５５】図９において、最初のステップＳ２０１で
キャッシュメモリ１０８の全てのラインのＶフラグを０
にし、次のステップＳ２０２に進んで、描画エンジン描
画エンジン主要部１０１がメモリアクセスをリクエスト
するまで待機している。メモリへのアクセスがリクエス
トされたときには、ステップＳ２０３に進み、キャッシ
ュメモリ１０８の全ラインの内から、Ｖフラグが１であ
り、かつリクエストアドレスの上位がタグTag と一致し
ているラインを探す。次のステップＳ２０４では、その
ようなラインが見つかったか否かを判別し、ＮＯのとき
にはステップＳ２０５に、ＹＥＳのときにはステップＳ
２０９に進む。ステップＳ２０５では、Ｖフラグが０の
ラインを探す。ステップＳ２０６では、これが見つかっ
たか否かを判別し、見つからなかった（ＮＯ）のときは
ステップＳ２０７に、見つかった（ＹＥＳ）のときはス
テップＳ２０８に進む。ステップＳ２０７では、キャッ
シュメモリ１０８からラインを１つ選んで、そのデータ
領域の内容ＤＴをタグTagが示すフレームバッファ（フ
レームメモリ）のアドレス位置に書き込み、そのライン
のＶフラグを０にした後、ステップＳ２０８に進む。ス
テップＳ２０８では、キャッシュメモリ１０８の当該ラ
イン、すなわち上記ステップＳ２０６で見つかったＶフ
ラグが０のラインあるいはステップＳ２０７でＶフラグ
を０にされたラインに対して、上記描画エンジン１０１
からのメモリアクセスリクエストのアドレスに対応する
データをフレームバッファ１０５からコピーし、そのラ
インのＶフラグを１にし、さらにアドレスの上位をその
ラインのタグ領域にコピーした後、ステップＳ２０９に
進む。ステップＳ２０９では、上記描画エンジン主要部
１０１がキャッシュメモリ１０８のそのラインに対して
アクセスした後、上記ステップＳ２０２に戻る。
キャッシュメモリ１０８の全てのラインのＶフラグを０
にし、次のステップＳ２０２に進んで、描画エンジン描
画エンジン主要部１０１がメモリアクセスをリクエスト
するまで待機している。メモリへのアクセスがリクエス
トされたときには、ステップＳ２０３に進み、キャッシ
ュメモリ１０８の全ラインの内から、Ｖフラグが１であ
り、かつリクエストアドレスの上位がタグTag と一致し
ているラインを探す。次のステップＳ２０４では、その
ようなラインが見つかったか否かを判別し、ＮＯのとき
にはステップＳ２０５に、ＹＥＳのときにはステップＳ
２０９に進む。ステップＳ２０５では、Ｖフラグが０の
ラインを探す。ステップＳ２０６では、これが見つかっ
たか否かを判別し、見つからなかった（ＮＯ）のときは
ステップＳ２０７に、見つかった（ＹＥＳ）のときはス
テップＳ２０８に進む。ステップＳ２０７では、キャッ
シュメモリ１０８からラインを１つ選んで、そのデータ
領域の内容ＤＴをタグTagが示すフレームバッファ（フ
レームメモリ）のアドレス位置に書き込み、そのライン
のＶフラグを０にした後、ステップＳ２０８に進む。ス
テップＳ２０８では、キャッシュメモリ１０８の当該ラ
イン、すなわち上記ステップＳ２０６で見つかったＶフ
ラグが０のラインあるいはステップＳ２０７でＶフラグ
を０にされたラインに対して、上記描画エンジン１０１
からのメモリアクセスリクエストのアドレスに対応する
データをフレームバッファ１０５からコピーし、そのラ
インのＶフラグを１にし、さらにアドレスの上位をその
ラインのタグ領域にコピーした後、ステップＳ２０９に
進む。ステップＳ２０９では、上記描画エンジン主要部
１０１がキャッシュメモリ１０８のそのラインに対して
アクセスした後、上記ステップＳ２０２に戻る。
【００５６】以上図７〜図９と共に説明したような例に
よれば、描画エンジン主要部１０１から高速のキャッシ
ュメモリ１０８に対するアクセスが有効に行われ、しか
もフレームバッファ１０５に対するアクセス回数も少な
くなり、高速描画が可能となる。
よれば、描画エンジン主要部１０１から高速のキャッシ
ュメモリ１０８に対するアクセスが有効に行われ、しか
もフレームバッファ１０５に対するアクセス回数も少な
くなり、高速描画が可能となる。
【００５７】ところで、このような構成において、例え
ば図１０に示すように、キャッシュメモリのそれぞれ１
ライン分の大きさの各描画データ列Ｌ１〜Ｌ４を順に描
画しようとする場合には、フレームバッファ１０５に対
して、描画データ列Ｌ１の次に描画データ列Ｌ２を書き
込む際にページ切り換えが必要とされ、また描画データ
列Ｌ２の次に描画データ列Ｌ３を書き込む際、さらに描
画データ列Ｌ３の次に描画データ列Ｌ４を書き込む際に
それぞれページ切り換えが必要とされ、最初の描画デー
タ列Ｌ１を書き込む際のページアクセスと合わせて計４
回のページアクセスが必要とされる。通常のＤＲＡＭを
用いたフレームバッファ１０５においては、同一ページ
内で連続的にデータを読み書きするいわゆる高速ページ
モードでは高速にデータ転送が行えるが、ページを指定
してのアクセスには時間がかかることが知られている。
このため、図１０に示すような描画データ列Ｌ１〜Ｌ４
を順に描画しようとすると、ページを指定してのアクセ
スが４回必要となり、これが描画速度の低下の原因とな
ることが考えられる。
ば図１０に示すように、キャッシュメモリのそれぞれ１
ライン分の大きさの各描画データ列Ｌ１〜Ｌ４を順に描
画しようとする場合には、フレームバッファ１０５に対
して、描画データ列Ｌ１の次に描画データ列Ｌ２を書き
込む際にページ切り換えが必要とされ、また描画データ
列Ｌ２の次に描画データ列Ｌ３を書き込む際、さらに描
画データ列Ｌ３の次に描画データ列Ｌ４を書き込む際に
それぞれページ切り換えが必要とされ、最初の描画デー
タ列Ｌ１を書き込む際のページアクセスと合わせて計４
回のページアクセスが必要とされる。通常のＤＲＡＭを
用いたフレームバッファ１０５においては、同一ページ
内で連続的にデータを読み書きするいわゆる高速ページ
モードでは高速にデータ転送が行えるが、ページを指定
してのアクセスには時間がかかることが知られている。
このため、図１０に示すような描画データ列Ｌ１〜Ｌ４
を順に描画しようとすると、ページを指定してのアクセ
スが４回必要となり、これが描画速度の低下の原因とな
ることが考えられる。
【００５８】そこで、上述した図３の実施の形態におい
ては、キャッシュメモリ１０４を設けるのみならずさら
にＦＩＦＯメモリ１０２を設け、このＦＩＦＯメモリ１
０２の内容をキャッシュコントローラ１０６により先読
みして、フレームバッファ１０５内の同一ページへのア
クセスをまとめて行うように制御することにより、描画
速度をさらに高めるようにしている。
ては、キャッシュメモリ１０４を設けるのみならずさら
にＦＩＦＯメモリ１０２を設け、このＦＩＦＯメモリ１
０２の内容をキャッシュコントローラ１０６により先読
みして、フレームバッファ１０５内の同一ページへのア
クセスをまとめて行うように制御することにより、描画
速度をさらに高めるようにしている。
【００５９】このキャッシュコントローラ１０６による
先読み制御のアルゴリズムの一例を図１１に示すととも
に、キャッシュメモリ１０４の読み書き制御の一例を図
１２に示している。
先読み制御のアルゴリズムの一例を図１１に示すととも
に、キャッシュメモリ１０４の読み書き制御の一例を図
１２に示している。
【００６０】先ず、図１１の最初のステップＳ２１１に
おいては、キャッシュメモリ１０４の全てのラインのＳ
フラグ及びＶフラグを０にし、上記ＦＩＦＯメモリ１０
２内のコマンドを示すポインタＰを先頭位置に設定して
いる。この図１１、図１２においては、キャッシュメモ
リ１０４の各ラインを示すインデックス変数をｉあるい
はｊとし、ｉラインのＳフラグの内容をＳ(i) 、Ｖフラ
グの内容をＶ(i) としており、ステップＳ２１１では、
全てのｉに対してＳ(i) に０を、Ｖ(i) に０をセットし
ている。
おいては、キャッシュメモリ１０４の全てのラインのＳ
フラグ及びＶフラグを０にし、上記ＦＩＦＯメモリ１０
２内のコマンドを示すポインタＰを先頭位置に設定して
いる。この図１１、図１２においては、キャッシュメモ
リ１０４の各ラインを示すインデックス変数をｉあるい
はｊとし、ｉラインのＳフラグの内容をＳ(i) 、Ｖフラ
グの内容をＶ(i) としており、ステップＳ２１１では、
全てのｉに対してＳ(i) に０を、Ｖ(i) に０をセットし
ている。
【００６１】次のステップＳ２１２においては、ＦＩＦ
Ｏメモリ１０２のポインタＰの位置にコマンドが書き込
まれているか否かを判別し、書き込まれていない（Ｎ
Ｏ）のときはステップＳ２１２に戻り、書き込まれてい
る（ＹＥＳ）のときは次のステップＳ２１３に進んでい
る。
Ｏメモリ１０２のポインタＰの位置にコマンドが書き込
まれているか否かを判別し、書き込まれていない（Ｎ
Ｏ）のときはステップＳ２１２に戻り、書き込まれてい
る（ＹＥＳ）のときは次のステップＳ２１３に進んでい
る。
【００６２】ステップＳ２１３では、タグ変数tag_inに
対して、ポインタＰの位置のコマンドのオペレーション
コードＯＰＲ、及び座標Ｘ，Ｙにより生成されるアドレ
スから、タグとなるアドレス、例えばページアドレス及
びコラムアドレスを生成して書き込む。
対して、ポインタＰの位置のコマンドのオペレーション
コードＯＰＲ、及び座標Ｘ，Ｙにより生成されるアドレ
スから、タグとなるアドレス、例えばページアドレス及
びコラムアドレスを生成して書き込む。
【００６３】次のステップＳ２１４では、キャッシュメ
モリ１０４内の全てのｉについて、タグtag(i)が上記タ
グ変数tag_inの内容であり、かつＳフラグＳ(i) が１と
なるようなｉが存在するか否かを判別している。これ
は、すでに対応するアドレスのデータがキャッシュメモ
リ１０４内にあるか、同一タグでアクセスリクエスト登
録されているラインがあるかを判別することに相当す
る。このステップＳ２１４でＮＯとされたときにはステ
ップＳ２１５に進み、ＹＥＳとされたときにはステップ
Ｓ２２０に進む。
モリ１０４内の全てのｉについて、タグtag(i)が上記タ
グ変数tag_inの内容であり、かつＳフラグＳ(i) が１と
なるようなｉが存在するか否かを判別している。これ
は、すでに対応するアドレスのデータがキャッシュメモ
リ１０４内にあるか、同一タグでアクセスリクエスト登
録されているラインがあるかを判別することに相当す
る。このステップＳ２１４でＮＯとされたときにはステ
ップＳ２１５に進み、ＹＥＳとされたときにはステップ
Ｓ２２０に進む。
【００６４】ステップＳ２１５では、ＳフラグＳ(i) が
０となるようなｉが存在するか否かを判別して、ＮＯの
ときはステップＳ２１６に進み、ＹＥＳのときはステッ
プＳ２１８に進む。このステップＳ２１５では、キャッ
シュメモリ１０４内に未使用のラインすなわちキャッシ
ュエントリが存在するか否かを判別している。
０となるようなｉが存在するか否かを判別して、ＮＯの
ときはステップＳ２１６に進み、ＹＥＳのときはステッ
プＳ２１８に進む。このステップＳ２１５では、キャッ
シュメモリ１０４内に未使用のラインすなわちキャッシ
ュエントリが存在するか否かを判別している。
【００６５】ステップＳ２１６では、キャッシュメモリ
１０４内にＳフラグＳ(i) が１で、かつＶフラグＶ(i)
が１で、かつリクエストカウントＲＣ(i) が１となるｉ
が存在するか否かを判別している。これは、データは有
効（Valid） であるが、既に描画されており、リクエス
トが無いようなラインすなわちキャッシュエントリが存
在するか否かを判別することに相当する。ステップＳ２
１６でＹＥＳとされたときにはステップＳ２１７に進
み、ＮＯとされたときにはステップＳ２２１に進んでい
る。
１０４内にＳフラグＳ(i) が１で、かつＶフラグＶ(i)
が１で、かつリクエストカウントＲＣ(i) が１となるｉ
が存在するか否かを判別している。これは、データは有
効（Valid） であるが、既に描画されており、リクエス
トが無いようなラインすなわちキャッシュエントリが存
在するか否かを判別することに相当する。ステップＳ２
１６でＹＥＳとされたときにはステップＳ２１７に進
み、ＮＯとされたときにはステップＳ２２１に進んでい
る。
【００６６】ステップＳ２１７では、フレームバッファ
１０５内の上記タグtag(i)で示されるアドレス位置のメ
モリ内容MEM(tag(i)) に、キャッシュメモリ１０４の上
記ｉのデータＤＴ(i) を転送して書き込んでいる。
１０５内の上記タグtag(i)で示されるアドレス位置のメ
モリ内容MEM(tag(i)) に、キャッシュメモリ１０４の上
記ｉのデータＤＴ(i) を転送して書き込んでいる。
【００６７】次のステップＳ２１８では、キャッシュメ
モリ１０４の上記ｉのラインに対して、タグtag(i)に上
記タグ変数tag_inを書き込み、ＳフラグＳ(i) を１に、
ＶフラグＶ(i) を０に、リクエストカウントＲＣ(i) を
１にそれぞれ設定する。これは、アクセスリクエストの
新登録に相当する。
モリ１０４の上記ｉのラインに対して、タグtag(i)に上
記タグ変数tag_inを書き込み、ＳフラグＳ(i) を１に、
ＶフラグＶ(i) を０に、リクエストカウントＲＣ(i) を
１にそれぞれ設定する。これは、アクセスリクエストの
新登録に相当する。
【００６８】次のステップＳ２１９では、ＦＩＦＯメモ
リ１０２のポインタＰを次のコマンド位置にインクリメ
ントして、上記ステップＳ２１２に戻っている。
リ１０２のポインタＰを次のコマンド位置にインクリメ
ントして、上記ステップＳ２１２に戻っている。
【００６９】上記ステップＳ２１４でＹＥＳと判別され
たときには、ステップＳ２２０により、キャッシュメモ
リ１０４のｉのラインあるいはキャッシュエントリのア
クセスリクエストカウントＲＣ(i) をインクリメント
（RC(i)+1） して、ステップＳ２１９に進んでいる。
たときには、ステップＳ２２０により、キャッシュメモ
リ１０４のｉのラインあるいはキャッシュエントリのア
クセスリクエストカウントＲＣ(i) をインクリメント
（RC(i)+1） して、ステップＳ２１９に進んでいる。
【００７０】上記ステップＳ２１６でＮＯとされたとき
には、キャッシュメモリ１０４内に空きがないため、ス
テップＳ２２１で待機（ＷＡＩＴ）し、後述するキャッ
シュ読み書き制御による処理により空きが生じるのを待
って、上記ステップＳ２１３に戻っている。
には、キャッシュメモリ１０４内に空きがないため、ス
テップＳ２２１で待機（ＷＡＩＴ）し、後述するキャッ
シュ読み書き制御による処理により空きが生じるのを待
って、上記ステップＳ２１３に戻っている。
【００７１】次に、図１２のキャッシュメモリ１０４の
読み書き（リードライト）制御において、最初のステッ
プＳ２３１では上記ＦＩＦＯメモリ１０２からコマンド
を取り出し、次のステップＳ２３２で、そのコマンドが
既にキャッシュコントローラ１０６で上記図１１に示し
たような先読み制御処理が施されているか否かを判別し
ている。このステップＳ２３２で、先読み制御処理が施
されていない（ＮＯ）とされたときには、ステップＳ２
３３に進んで、ＷＡＩＴ、すなわち上記図１１の先読み
制御処理を待って、ステップＳ２３２に戻る。ステップ
Ｓ２３２で、同処理が施されている（ＹＥＳ）とされた
ときには、ステップＳ２３４に進む。
読み書き（リードライト）制御において、最初のステッ
プＳ２３１では上記ＦＩＦＯメモリ１０２からコマンド
を取り出し、次のステップＳ２３２で、そのコマンドが
既にキャッシュコントローラ１０６で上記図１１に示し
たような先読み制御処理が施されているか否かを判別し
ている。このステップＳ２３２で、先読み制御処理が施
されていない（ＮＯ）とされたときには、ステップＳ２
３３に進んで、ＷＡＩＴ、すなわち上記図１１の先読み
制御処理を待って、ステップＳ２３２に戻る。ステップ
Ｓ２３２で、同処理が施されている（ＹＥＳ）とされた
ときには、ステップＳ２３４に進む。
【００７２】ステップＳ２３４では、タグ変数tag_A
に、ＦＩＦＯメモリ１０２から読み出されたコマンドの
オペレーションコードＯＰＲ、及び座標Ｘ，Ｙにより生
成されるアドレスから、タグとなるアドレス、例えばペ
ージアドレス及びコラムアドレスを生成して書き込む。
に、ＦＩＦＯメモリ１０２から読み出されたコマンドの
オペレーションコードＯＰＲ、及び座標Ｘ，Ｙにより生
成されるアドレスから、タグとなるアドレス、例えばペ
ージアドレス及びコラムアドレスを生成して書き込む。
【００７３】次のステップＳ２３５では、キャッシュメ
モリ１０４内の、tag(i)=tag_AかつＳ(i)＝１ となるｉ
を探す。このようなｉのラインあるいはキャッシュエン
トリは、既に先読み処理されていることから、必ず見つ
かる。
モリ１０４内の、tag(i)=tag_AかつＳ(i)＝１ となるｉ
を探す。このようなｉのラインあるいはキャッシュエン
トリは、既に先読み処理されていることから、必ず見つ
かる。
【００７４】次のステップＳ２３６では、ＶフラグＶ
(i) が０か否かを判別し、０（ＹＥＳ）のときにはステ
ップＳ２３７に、０でない（ＮＯ）のときにはステップ
Ｓ２３８にそれぞれ進んでいる。ここでＶ(i) が０とな
るのは、アクセスリクエストされているが、データは無
効（invalid） であるときである。
(i) が０か否かを判別し、０（ＹＥＳ）のときにはステ
ップＳ２３７に、０でない（ＮＯ）のときにはステップ
Ｓ２３８にそれぞれ進んでいる。ここでＶ(i) が０とな
るのは、アクセスリクエストされているが、データは無
効（invalid） であるときである。
【００７５】ステップＳ２３７では、キャッシュメモリ
１０４内の全てのラインについて、インデックス変数を
ｊとするとき、タグtag(j)のページアドレスpage(j) が
上記タグ変数tag_A のページアドレス部分tag_A.pageに
等しく、かつＳフラグＳ(j)が１で、かつＶフラグＶ(j)
が０となるラインを探し、この条件を満たす全てのｊ
のラインのデータ領域に対して、フレームバッファ１０
５内の上記タグtag(i)で示されるアドレス位置のメモリ
内容MEM(tag(j)) をデータＤＴ(j) として書き込む。こ
れは、フレームバッファ１０５の、同一のページ内の全
てのリクエストされたデータを高速に読み込む（ロード
する）ことに相当する。
１０４内の全てのラインについて、インデックス変数を
ｊとするとき、タグtag(j)のページアドレスpage(j) が
上記タグ変数tag_A のページアドレス部分tag_A.pageに
等しく、かつＳフラグＳ(j)が１で、かつＶフラグＶ(j)
が０となるラインを探し、この条件を満たす全てのｊ
のラインのデータ領域に対して、フレームバッファ１０
５内の上記タグtag(i)で示されるアドレス位置のメモリ
内容MEM(tag(j)) をデータＤＴ(j) として書き込む。こ
れは、フレームバッファ１０５の、同一のページ内の全
てのリクエストされたデータを高速に読み込む（ロード
する）ことに相当する。
【００７６】次のステップＳ２３８では、演算装置１０
３がキャッシュメモリ１０４の上記ｉのラインのデータ
ＤＴ(i) に対して読み書き（リード、ライト）を行う。
３がキャッシュメモリ１０４の上記ｉのラインのデータ
ＤＴ(i) に対して読み書き（リード、ライト）を行う。
【００７７】次のステップＳ２３９では、アクセスリク
エストカウントＲＣ(i) をデクリメント（RC(i)-1） し
て、上記ステップＳ２３１に戻っている。
エストカウントＲＣ(i) をデクリメント（RC(i)-1） し
て、上記ステップＳ２３１に戻っている。
【００７８】以上説明したように、上記キャッシュコン
トローラ１０６が、ＦＩＦＯメモリ１０２内のコマンド
を先読みして、上記フレームバッファ１０５内の同一ペ
ージのデータをまとめて、ページ切換を行わずに高速に
キャッシュメモリ１０４にロードすることができる。例
えば上記図１０の同一ページ内の描画データ列Ｌ１、Ｌ
３をまとめ、また描画データ列Ｌ２、Ｌ４をまとめて高
速にキャッシュメモリ１０４との間でデータ転送が行
え、ページ指定アクセスは２回で済み、図８のようなキ
ャッシュメモリのみを用いる構成（ページ指定アクセス
が４回）に比べてさらに高速アクセスが実現でき、描画
速度を高めることができる。
トローラ１０６が、ＦＩＦＯメモリ１０２内のコマンド
を先読みして、上記フレームバッファ１０５内の同一ペ
ージのデータをまとめて、ページ切換を行わずに高速に
キャッシュメモリ１０４にロードすることができる。例
えば上記図１０の同一ページ内の描画データ列Ｌ１、Ｌ
３をまとめ、また描画データ列Ｌ２、Ｌ４をまとめて高
速にキャッシュメモリ１０４との間でデータ転送が行
え、ページ指定アクセスは２回で済み、図８のようなキ
ャッシュメモリのみを用いる構成（ページ指定アクセス
が４回）に比べてさらに高速アクセスが実現でき、描画
速度を高めることができる。
【００７９】ところで、上記図３の演算装置１０３にお
いては、描画エンジンから受けるコマンドに応じて、い
わゆるＺバッファ処理、アンチエリアシング処理、各種
フィルタ演算処理、αブレンディング処理、半透明処
理、ピクセル並べ替え処理等を行っているが、この演算
装置１０３の具体例について、図１３を参照しながら説
明する。
いては、描画エンジンから受けるコマンドに応じて、い
わゆるＺバッファ処理、アンチエリアシング処理、各種
フィルタ演算処理、αブレンディング処理、半透明処
理、ピクセル並べ替え処理等を行っているが、この演算
装置１０３の具体例について、図１３を参照しながら説
明する。
【００８０】この図１３において、上記図３の描画エン
ジン主要部１０１からＦＩＦＯメモリ１０２を介して取
り出されたコマンドは、例えば図４と共に説明したよう
な構造を有している。座標データのＸは、そのまま切換
スイッチ１２２の被選択端子ａに、また２倍の乗算器１
２１を介して切換スイッチ１２２の被選択端子ｂにそれ
ぞれ供給されており、座標データのＹは、そのまま切換
スイッチ１２４の被選択端子ａに、また２倍の乗算器１
２３を介して切換スイッチ１２４の被選択端子ｂにそれ
ぞれ供給されている。これらの切換スイッチ１２２、１
２４は、コマンドのオペレーションコードＯＰＲのビッ
トｂ３、ｂ２によりそれぞれ切換制御される。各切換ス
イッチ１２２、１２４からの出力信号は、Ｘ、Ｙ座標す
なわちフレームバッファ１０５上でのＸ，Ｙアドレスと
して、キャッシュメモリ１０４の上記タグ領域に送られ
る。上記コマンドの座標データＺは、視点からの奥行き
方向の距離を表し、比較器１２５の一方の入力端子Ａに
送られる。この比較器１２５の他方の入力端子Ｂには、
キャッシュメモリ１０４からのＺ値が入力され、これら
が比較されることにより、いわゆる隠面処理としてのＺ
バッファ処理が行われる。すなわち、比較器１２５から
の比較結果出力は、ラッチ１２６を介し、ＡＮＤゲート
１２７を介し、切換スイッチ１２９の被選択端子ａを介
して、書込制御信号Write としてキャッシュメモリ１０
４に送られており、これによって最も手前に相当するＺ
値を持つ画素データをキャッシュメモリ１０４に書き込
むような制御を行っている。このＺバッファ処理をする
か否かの制御は、上記コマンドのオペレーションコード
ＯＰＲのビットｂ１により切換スイッチ１２９を切り換
えることで行っており、書き込みタイミングは、図１３
の制御信号をＮＯＴゲート１２８で取り出してＡＮＤゲ
ート１２７及び切換スイッチ１２９の被選択端子ｂに送
ることで同期をとっている。
ジン主要部１０１からＦＩＦＯメモリ１０２を介して取
り出されたコマンドは、例えば図４と共に説明したよう
な構造を有している。座標データのＸは、そのまま切換
スイッチ１２２の被選択端子ａに、また２倍の乗算器１
２１を介して切換スイッチ１２２の被選択端子ｂにそれ
ぞれ供給されており、座標データのＹは、そのまま切換
スイッチ１２４の被選択端子ａに、また２倍の乗算器１
２３を介して切換スイッチ１２４の被選択端子ｂにそれ
ぞれ供給されている。これらの切換スイッチ１２２、１
２４は、コマンドのオペレーションコードＯＰＲのビッ
トｂ３、ｂ２によりそれぞれ切換制御される。各切換ス
イッチ１２２、１２４からの出力信号は、Ｘ、Ｙ座標す
なわちフレームバッファ１０５上でのＸ，Ｙアドレスと
して、キャッシュメモリ１０４の上記タグ領域に送られ
る。上記コマンドの座標データＺは、視点からの奥行き
方向の距離を表し、比較器１２５の一方の入力端子Ａに
送られる。この比較器１２５の他方の入力端子Ｂには、
キャッシュメモリ１０４からのＺ値が入力され、これら
が比較されることにより、いわゆる隠面処理としてのＺ
バッファ処理が行われる。すなわち、比較器１２５から
の比較結果出力は、ラッチ１２６を介し、ＡＮＤゲート
１２７を介し、切換スイッチ１２９の被選択端子ａを介
して、書込制御信号Write としてキャッシュメモリ１０
４に送られており、これによって最も手前に相当するＺ
値を持つ画素データをキャッシュメモリ１０４に書き込
むような制御を行っている。このＺバッファ処理をする
か否かの制御は、上記コマンドのオペレーションコード
ＯＰＲのビットｂ１により切換スイッチ１２９を切り換
えることで行っており、書き込みタイミングは、図１３
の制御信号をＮＯＴゲート１２８で取り出してＡＮＤゲ
ート１２７及び切換スイッチ１２９の被選択端子ｂに送
ることで同期をとっている。
【００８１】キャッシュメモリ１０４からのデータ出力
Data outは演算部１３０に送られている。演算部１３０
には、上記コマンドのカラー値Ｒ，Ｇ，Ｂ及びαブレン
ディング処理用の係数αが供給されており、コマンドの
オペレーションコードＯＰＲにより制御される。演算部
１３０からの出力は、ラッチ１３１を介してキャッシュ
メモリ１０４にデータ入力Data in として送られる。キ
ャッシュメモリ１０４に送られたこのデータは、フレー
ムバッファ１０５へ書き込まれる。
Data outは演算部１３０に送られている。演算部１３０
には、上記コマンドのカラー値Ｒ，Ｇ，Ｂ及びαブレン
ディング処理用の係数αが供給されており、コマンドの
オペレーションコードＯＰＲにより制御される。演算部
１３０からの出力は、ラッチ１３１を介してキャッシュ
メモリ１０４にデータ入力Data in として送られる。キ
ャッシュメモリ１０４に送られたこのデータは、フレー
ムバッファ１０５へ書き込まれる。
【００８２】次に、演算部１３０の具体的構成例につい
て、図４を参照しながら説明する。この図４において
は、Ｒ（赤）データ処理のためのＲ演算部１３２Ｒの内
部構成を図示しているが、Ｇ（緑）データ処理用のＧ演
算部１３２Ｇや、Ｂ（青）データ処理用のＢ演算部１３
２Ｂの内部構成も同様であるため、図示せず説明を省略
する。
て、図４を参照しながら説明する。この図４において
は、Ｒ（赤）データ処理のためのＲ演算部１３２Ｒの内
部構成を図示しているが、Ｇ（緑）データ処理用のＧ演
算部１３２Ｇや、Ｂ（青）データ処理用のＢ演算部１３
２Ｂの内部構成も同様であるため、図示せず説明を省略
する。
【００８３】図４のＲ演算部１３２Ｒには、データとし
て、図１３のＦＩＦＯメモリ１０２から取り出されたコ
マンドのＲデータ、係数α、及びキャッシュメモリ１０
４からのデータ出力Data outのＲデータ成分（Ｒ）及び
その近傍データが供給され、制御信号として、上記コマ
ンドのオペレーションコードＯＰＲのビットｂ０，ｂ２
〜ｂ５が供給されている。上記コマンドのＲデータは、
乗算器１３３に送られて上記係数αと乗算され、上記デ
ータ出力Data outのＲデータ成分（Ｒ）は、乗算器１３
４に送られて上記係数αの１からの減算値１−αと乗算
される。この減算値１−αは、減算器１３５により得ら
れる。乗算器１３３、１３４からの各出力は、加算器１
３６に送られて加算され、切換スイッチ１３７の被選択
端子ｂに送られる。切換スイッチ１３７の被選択端子ａ
には、上記コマンドのＲデータが供給されており、上記
オペレーションコードＯＰＲのビットｂ０により切換ス
イッチ１３７が切換制御されることで、αブレンディン
グ処理のオン／オフが制御される。切換スイッチ１３７
からの出力は画素拡大回路１３８に送られる。この画素
拡大回路１３８は上記オペレーションコードＯＰＲのビ
ットｂ３，ｂ２により制御されており、これに基いて画
素回路での処理のオン／オフが制御される。画素拡大回
路１３８からの出力は、切換スイッチ１３９の被選択端
子ａ、アンチエリアシング回路１４０、タイプ１のフィ
ルタ回路１４１及びタイプ２のフィルタ回路１４２にそ
れぞれ送られている。また、アンチエリアシング回路１
４０、フィルタ回路１４１、１４２からの各出力は、切
換スイッチ１３９の各被選択端子ｂ、ｃ、ｄにそれぞれ
送られている。この切換スイッチ１３９は、上記オペレ
ーションコードＯＰＲのビットｂ５，ｂ４により切換制
御される。切換スイッチ１３９からの出力は、Ｒ演算部
１３２Ｒからの出力として取り出される。この出力は、
上述したのと同様の処理を行うＧ演算部１３２Ｇ、Ｂ演
算部１３２Ｂからの各出力と共に、上記図１３の演算部
１３０からの出力として次段のラッチ１３１に送られ
る。
て、図１３のＦＩＦＯメモリ１０２から取り出されたコ
マンドのＲデータ、係数α、及びキャッシュメモリ１０
４からのデータ出力Data outのＲデータ成分（Ｒ）及び
その近傍データが供給され、制御信号として、上記コマ
ンドのオペレーションコードＯＰＲのビットｂ０，ｂ２
〜ｂ５が供給されている。上記コマンドのＲデータは、
乗算器１３３に送られて上記係数αと乗算され、上記デ
ータ出力Data outのＲデータ成分（Ｒ）は、乗算器１３
４に送られて上記係数αの１からの減算値１−αと乗算
される。この減算値１−αは、減算器１３５により得ら
れる。乗算器１３３、１３４からの各出力は、加算器１
３６に送られて加算され、切換スイッチ１３７の被選択
端子ｂに送られる。切換スイッチ１３７の被選択端子ａ
には、上記コマンドのＲデータが供給されており、上記
オペレーションコードＯＰＲのビットｂ０により切換ス
イッチ１３７が切換制御されることで、αブレンディン
グ処理のオン／オフが制御される。切換スイッチ１３７
からの出力は画素拡大回路１３８に送られる。この画素
拡大回路１３８は上記オペレーションコードＯＰＲのビ
ットｂ３，ｂ２により制御されており、これに基いて画
素回路での処理のオン／オフが制御される。画素拡大回
路１３８からの出力は、切換スイッチ１３９の被選択端
子ａ、アンチエリアシング回路１４０、タイプ１のフィ
ルタ回路１４１及びタイプ２のフィルタ回路１４２にそ
れぞれ送られている。また、アンチエリアシング回路１
４０、フィルタ回路１４１、１４２からの各出力は、切
換スイッチ１３９の各被選択端子ｂ、ｃ、ｄにそれぞれ
送られている。この切換スイッチ１３９は、上記オペレ
ーションコードＯＰＲのビットｂ５，ｂ４により切換制
御される。切換スイッチ１３９からの出力は、Ｒ演算部
１３２Ｒからの出力として取り出される。この出力は、
上述したのと同様の処理を行うＧ演算部１３２Ｇ、Ｂ演
算部１３２Ｂからの各出力と共に、上記図１３の演算部
１３０からの出力として次段のラッチ１３１に送られ
る。
【００８４】なお、本発明は、上述したような実施の形
態に限定されるものではなく、例えば、演算装置の具体
的構成は図示の例に限定されず種々の構成が可能であ
り、また演算装置を無くしてもよい。
態に限定されるものではなく、例えば、演算装置の具体
的構成は図示の例に限定されず種々の構成が可能であ
り、また演算装置を無くしてもよい。
【００８５】
【発明の効果】以上の説明からも明らかなように、本発
明に係る画像生成装置によれば、描画エンジン等の描画
処理手段により生成された画素データを一時的に先読み
可能なＦＩＦＯメモリ等のメモリに一時的に蓄え、この
先読み可能なＦＩＦＯメモリとフレームバッファとの間
に高速のキャッシュメモリを設け、キャッシュ制御手段
により上記先読み可能なＦＩＦＯメモリの内容を先読み
して上記キャッシュメモリの読み書きの制御を行ってい
るため、フレームバッファに通常のＤＲＡＭ等の安価な
メモリを用いてもキャッシュメモリを介して高速のアク
セスが実現でき、描画効率を高めることができる。この
とき、フレームバッファの１ページ分のデータを効率よ
くまとめて読み書きでき、さらに高速アクセスを実現で
きる。
明に係る画像生成装置によれば、描画エンジン等の描画
処理手段により生成された画素データを一時的に先読み
可能なＦＩＦＯメモリ等のメモリに一時的に蓄え、この
先読み可能なＦＩＦＯメモリとフレームバッファとの間
に高速のキャッシュメモリを設け、キャッシュ制御手段
により上記先読み可能なＦＩＦＯメモリの内容を先読み
して上記キャッシュメモリの読み書きの制御を行ってい
るため、フレームバッファに通常のＤＲＡＭ等の安価な
メモリを用いてもキャッシュメモリを介して高速のアク
セスが実現でき、描画効率を高めることができる。この
とき、フレームバッファの１ページ分のデータを効率よ
くまとめて読み書きでき、さらに高速アクセスを実現で
きる。
【００８６】また、ＦＩＦＯメモリとキャッシュメモリ
との間に演算装置を設け、上記描画処理手段からのコマ
ンドに応じて、Ｚバッファ処理、アンチエリアシング処
理、各種フィルタ演算処理、αブレンディング処理、半
透明処理、ピクセル並び替え処理等を行わせることがで
きる。
との間に演算装置を設け、上記描画処理手段からのコマ
ンドに応じて、Ｚバッファ処理、アンチエリアシング処
理、各種フィルタ演算処理、αブレンディング処理、半
透明処理、ピクセル並び替え処理等を行わせることがで
きる。
【図１】本発明に係る画像生成装置をビデオゲーム装置
に適用した実施の形態の概略的な構成を示すブロック図
である。
に適用した実施の形態の概略的な構成を示すブロック図
である。
【図２】本発明に係る画像生成装置の画像処理装置とな
るグラフィックプロセッサの具体的な構成例を示すブロ
ック図である。
るグラフィックプロセッサの具体的な構成例を示すブロ
ック図である。
【図３】本発明に係る画像生成装置の描画エンジン主要
部とフレームバッファとの間の構成の具体例を示すブロ
ック図である。
部とフレームバッファとの間の構成の具体例を示すブロ
ック図である。
【図４】ＦＩＦＯメモリ内のデータ構造の一例を示す図
である。
である。
【図５】キャッシュメモリ内のデータ構造の一例を示す
図である。
図である。
【図６】描画エンジンとフレームバッファとの間にバッ
ファメモリを設けた場合の動作を説明するための図であ
る。
ファメモリを設けた場合の動作を説明するための図であ
る。
【図７】通常のキャッシュメモリ内のデータ構造を示す
図である。
図である。
【図８】描画エンジン主要部とフレームバッファとの間
に通常のキャッシュメモリを設ける場合の概略構成を示
すブロック図である。
に通常のキャッシュメモリを設ける場合の概略構成を示
すブロック図である。
【図９】図８の構成の動作を説明するためのフローチャ
ートである。
ートである。
【図１０】フレームバッファに対して描画データ列を書
き込む際の動作を説明するための図である。
き込む際の動作を説明するための図である。
【図１１】図３の構成におけるキャッシュコントローラ
によるＦＩＦＯメモリの先読み動作を説明するためのフ
ローチャートである。
によるＦＩＦＯメモリの先読み動作を説明するためのフ
ローチャートである。
【図１２】図３の構成におけるキャッシュコントローラ
によるキャッシュメモリの読み書き動作を説明するため
のフローチャートである。
によるキャッシュメモリの読み書き動作を説明するため
のフローチャートである。
【図１３】図３の演算装置の具体例を示すブロック回路
図である。
図である。
【図１４】図１３の演算部の具体例を示す回路図であ
る。
る。
１１ ＣＰＵ、 １２ メインメモリ、 １５ ＧＰＵ、 １
８，１０５ フレームバッファ、 １０１ 描画エンジン
主要部、 １０２ ＦＩＦＯメモリ、１０３ 演算装置、
１０４ キャッシュメモリ、 １０６ キャッシュコント
ローラ
８，１０５ フレームバッファ、 １０１ 描画エンジン
主要部、 １０２ ＦＩＦＯメモリ、１０３ 演算装置、
１０４ キャッシュメモリ、 １０６ キャッシュコント
ローラ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−274410（ＪＰ，Ａ)
特開 平５−143741（ＪＰ，Ａ)
特開 平４−312187（ＪＰ，Ａ)
特開 平７−249116（ＪＰ，Ａ)
特開 平６−95655（ＪＰ，Ａ)
特開 平７−168926（ＪＰ，Ａ)
特開 平５−266202（ＪＰ，Ａ)
特開 平４−222069（ＪＰ，Ａ)
特開 平５−46139（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06T 11/00
G06F 3/153
G06F 12/00
G06F 12/08
Claims (10)
- 【請求項１】 画像情報に応じて画像表示のための画素
データを描画処理手段により生成し、生成された画素デ
ータを表示画面に対応するフレームバッファに書き込む
画像生成装置において、 上記描画処理手段からのデータを一時的に蓄えるもので
あり、上記描画処理手段及び上記フレームバッファの間
に設けられた先読み可能なメモリと、このメモリと上記
フレームバッファとの間に設けられたキャッシュメモリ
と、上記キャッシュメモリの読み書きの制御を行うキャ
ッシュ制御手段と、を備えており、 上記キャッシュ制御手段は、 上記先読み可能メモリの内
容を先読みし、その先読みした画素データの内容に応じ
て上記キャッシュメモリの読み書きの制御を行うように
なっていることを特徴とする、 画像生成装置。 - 【請求項２】 上記キャッシュ制御手段は、上記先読み
した画素データの内容に応じて、フレームバッファ内の
同一ページ内のデータをまとめて上記キャッシュメモリ
にロードするようになっている、 ことを特徴とする請求項１記載の画像生成装置。 - 【請求項３】 上記メモリと、上記キャッシュメモリと
の間に、上記画素データに対して各種演算を施す演算装
置が設けられている、 ことを特徴とする請求項１記載の画像生成装置。 - 【請求項４】 上記メモリは、ＦＩＦＯメモリである 、ことを特徴とする請求項１記載の画像生成装置。
- 【請求項５】 上記演算装置は、上記画素データに対し
て Ｚバッファ処理を施す、ことを特徴とする請求項３記載の画像生成装置。 - 【請求項６】 上記演算装置は、上記画素データに対し
て アンチエリアシング処理を施す、ことを特徴とする請求項３記載の画像生成装置。 - 【請求項７】 上記演算装置は、上記画素データに対し
て フィルタ演算処理を施す、ことを特徴とする請求項３記載の画像生成装置。 - 【請求項８】 上記演算装置は、上記画素データに対し
て αブレンディング処理を施す、ことを特徴とする請求項３記載の画像生成装置。 - 【請求項９】 上記演算装置は、上記画素データに対し
て 半透明処理を施す、ことを特徴とする請求項３記載の画像生成装置。 - 【請求項１０】 上記演算装置は、上記画素データに対
して ピクセル並び替え処理を施す、ことを特徴とする請求項３記載の画像生成装置。
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