JP4664011B2 - 情報処理装置及び情報処理方法 - Google Patents
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Description
まず、実施の形態1にかかる情報処理装置の構成について図1を参照して説明する。図1は、情報処理装置100の構成を示すブロック図である。 図中、制御部(CPU)101は呼び出したプログラムの実行や、データの加工、計算などをおこない、情報処理装置100全体を制御する。 集積回路(ASIC)102は、装置の用途・目的に合わせて素子の配置が設計されている。ASIC102には、内部記憶手段であるSRAM103と、I/F回路105が内蔵され、外部記憶媒体としてSDメモリカード(以下、「SDカード」という)104が接続されている。SRAM103は、SDカード104の単位セクタと同じ容量をもち、CPU101の2次キャッシュとして用いる。I/F回路105はCPU101からの要求データがSRAM103に存在するかの判断、及び各記憶媒体からのCPU101へのデータ供給をおこなう。 SDカード104には実行したい作業の命令プログラムやその命令に対応するデータが記録されている。
つぎに、実施の形態2にかかる情報処理装置の構成について図3を参照して説明する。図3は情報処理装置300の構成を示すブロック図である。実施の形態2は、CPU101の2次キャッシュとしてSDカード104の単位セクタサイズと同じ容量のSRAMを複数装備したSRAM群301をもつ。I/F回路105は実施の形態1における機能に加え2次キャッシュの内容の新旧の管理及び先読み用と汎用とのグループ分けの機能をもつ。その他、図1の構成と重複した部分については、実施の形態1と同様の機能であるため説明を省略する。
101 制御部(CPU)
102 集積回路(ASIC)
103 キャッシュメモリ(SRAM)
104 外部記憶部(SDカード)
105 I/F回路
301 SRAM群
401 SDカードのメモリ領域
401a ブートプログラムの命令領域
401b ブートプログラムのデータ領域
601 SRAM群(先読み専用キャッシュ)
602 SRAM群(汎用キャッシュ)
Claims (2)
- 所望の命令コードに基づいて制御処理を行う制御手段を備え、ブート時に前記制御手段からのリード要求に応じて、外部記憶手段の連続するセクタから順に命令コードを読み出し、当該命令コードを前記制御手段へ転送する情報処理装置において、
前記外部記憶手段から読み出された命令コードを前記制御手段へ転送する前に記憶する第1及び第2の内部記憶手段と、
前記制御手段からのリード要求に応じ、前記外部記憶手段の所望のセクタから命令コードを読み出して前記第1の内部記憶手段に記憶させると共に当該記憶された命令コードを読み出して前記制御手段へ転送する転送作業を行い、当該転送作業を行っている際に、前記所望のセクタに連続するセクタから命令コードを読み出して前記第2の内部記憶手段に記憶させておく転送手段と、
を備えたことを特徴とする情報処理装置。 - 所望の命令コードに基づいて制御処理を行う制御手段を備え、ブート時に前記制御手段からのリード要求に応じて、外部記憶手段の連続するセクタから順に命令コードを読み出し、当該命令コードを前記制御手段へ転送する情報処理装置における情報処理方法であって、
前記情報処理装置は、前記外部記憶手段の連続するセクタから順に読み出された命令コードを前記制御手段へ転送する前に記憶するための第1及び第2の内部記憶手段を備え、
前記情報処理装置は、前記制御手段からのリード要求に応じ、前記外部記憶手段の所望のセクタから命令コードを読み出して前記第1の内部記憶手段に記憶させると共に当該記憶された命令コードを読み出して前記制御手段へ転送する転送作業を行い、当該転送作業を行っている際に、前記所望のセクタに連続するセクタから命令コードを読み出して前記第2の内部記憶手段に記憶させておく転送工程を実行することを特徴とする情報処理方法。
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