JPH06274410A - 表示制御システム - Google Patents

Abstract

(57)【要約】 【目的】画像メモリの高速アクセスモードや画像データ
のプリフェッチを有効利用し、画像データの読み出し速
度の向上を図る。 【構成】アクセスモード判定回路１４４によってＣＰＵ
１または描画コプロセッサ１３のアクセスモードが予測
・判定され、その判定結果に従ってプリフェッチ処理お
よびＶＲＡＭアクセスモードが制御される。したがっ
て、アドレス連続の連続アクセスである場合にのみプリ
フェッチ処理やページモードアクセスを利用できるよう
になり、デュアルポート画像メモリ３０からのデータ読
み出しの効率を高めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示制御システムに関
し、特にパーソナルコンピュータやワークステーション
等のコンピュータに使用される表示制御システムに関す
る。

【０００２】

【従来の技術】パ―ソナルコンピュ―タ等において、デ
ィスプレイに文字や図形等の画像データを表示する場
合、表示制御システムはプロセッサからのアクセス要求
に従ってフレ―ムバッファをアクセスして画像デ―タの
変更を行う。この場合、プロセッサの描画性能は、フレ
―ムバッファとして使用される画像メモリのアクセス速
度によって決定される。

【０００３】フレ―ムバッファへのデータ書き込みにお
いては、ライトバッファリング等の手法によりプロセッ
サを早く解放し高速化が可能であるが、デ―タの読み出
しにおいては画像メモリから画像データが読み出される
までプロセッサを待たせなければならないので、画像デ
ータの読み出しはプロセッサの描画性能を低下させる要
因のひとつであった。

【０００４】画像メモリのアクセスモードには、例えば
ページモード等の高速アクセスモードがある。この高速
アクセスモードを使用すれば、１サイクルで複数の画像
データを画像メモリから読み出すことができる。

【０００５】プロセッサのメモリアクセス命令には、通
常のメモリアクセス命令とストリングムーブ命令（連続
データ転送命令）とがある。ストリングムーブ命令（連
続データ転送命令）は、アドレスが連続するデータ列を
リード／ライトする命令である。このストリングムーブ
命令が実行されたときに画像メモリを高速アクセスモー
ドでアクセスすれば、必要な画像データをプロセッサに
高速転送することができ、プロセッサを待たせることが
なくなる。

【０００６】しかしながら、通常のメモリアクセス命令
のようにアドレス不連続のランダムアクセスの場合に
は、もし画像メモリを高速アクセスモードでアクセスす
ると、無駄なデータ転送が生じ、かえってプロセッサの
描画性能を低下させることになる。このため、従来の表
示制御システムにおいては、高速アクセスモードは使用
されてないのが普通である。

【０００７】また、画像メモリからの画像デ―タ読み出
しの高速化にはデータのプリフェッチ手法があるが、ラ
ンダムアクセスが多い場合には先読みされたデータが使
用されず無駄になることが多い。この場合、プリフェッ
チによって無駄な画像メモリアクセスが発生することに
なり、その分だけアクセス性能の低下が引き起こされ
る。

【０００８】

【発明が解決しようとする課題】従来では、プロセッサ
によって実行されている命令がアドレス不連続のランダ
ムアクセスを行うメモリアクセス命令とアドレス連続の
連続アクセスを行うストリングムーブ命令のどちらであ
るか判別できないため、画像メモリの高速アクセスモー
ドや画像データのプリフェッチを有効利用できず、プロ
セッサによる画像データの読み出しに時間がかかる欠点
があった。

【０００９】この発明はこのような点に鑑みてなされた
ものであり、プロセッサによって実行されている命令の
種類に応じて画像メモリをアクセス制御できるように
し、画像メモリの高速アクセスモードや画像データのプ
リフェッチを有効利用した画像データの読み出しを行う
ことができる表示制御システムを提供することを目的と
する。

【００１０】

【課題を解決するための手段および作用】この発明によ
る表示制御システムは、プロセッサによって生成された
画像データを記憶する画像メモリと、この画像メモリに
記憶されている前記画像データをディスプレイに表示す
る表示手段と、前記プロセッサから供給されるリードア
ドレスの変化の履歴に従って、前記プロセッサによるリ
−ドアクセスが、アドレス不連続のランダムアクセスで
あるかアドレス順に連続したデータを順次リードする連
続アクセスであるかを判定するアクセスモード判定手段
と、このアクセスモード判定手段の判定結果に従って、
前記画像メモリを第１アクセスモードおよびそれよりも
高速の第２アクセスモードの一方でリードアクセスする
メモリ制御手段とを具備することを第１の特徴とする。

【００１１】この表示制御システムにおいては、プロセ
ッサから供給されるリードアドレスの変化の履歴に従っ
てプロセッサによるリ−ドアクセスが連続アクセスであ
るか、ランダムアクセスであるかが判定され、その判定
結果にしたがって画像メモリのアクセスモードが切り替
えられる。したがって、プロセッサによって実行されて
いる命令の種類に応じた画像メモリのアクセス制御を実
現でき、その画像メモリの高速アクセスモードを有効利
用することが可能となる。

【００１２】また、この発明は、プロセッサによって生
成された画像データを記憶する画像メモリと、この画像
メモリに記憶されている前記画像データをディスプレイ
に表示する表示手段と、前記画像メモリから先読みされ
た画像データを記憶し、前記プロセッサからのリード要
求に応じて前記画像データの読み出しが実行されるよう
に構成されたプリフェッチバッファと、前記プロセッサ
から供給されるリードアドレスの変化の履歴に従って、
前記プロセッサによるリ−ドアクセスが、アドレス順に
連続したデータを順次リードする連続アクセスモードで
あるか否かを判定するアクセスモード判定手段と、この
アクセスモード判定手段によって連続アクセスモードで
あることが判定された際、前記プロセッサによってリー
ド要求された画像データに後続するアドレスの画像デー
タを前記画像メモリから読み出して前記プリフェッチバ
ッファにプリフェッチするプリフェッチ手段とを具備す
ることを第２の特徴とする。

【００１３】この表示制御システムにおいては、プロセ
ッサから供給されるリードアドレスの変化の履歴に従っ
てプロセッサによるリ−ドアクセスが連続アクセスであ
るか否かが判定され、連続アクセスの場合にのみプリフ
ェッチが行われる。連続アクセスの場合は、プロセッサ
によって次にリード要求されるデータとプリフェッチさ
れたデータとが一致するので、画像データをプリフェッ
チバッファから高速に読み出すことが可能となる。

【００１４】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１５】図１にはこの発明の一実施例に係わる表示
制御システムの全体の構成が示されている。この表示制
御システム４は、例えば、１０２４×７６８ドット、２
５６色同時表示の表示モードを持つＸＧＡ（ eＸtended
Ｇraphics Ａrray）仕様の表示制御システムであ
り、ポータブルコンピュータのシステムバス３に接続さ
れる。この表示制御システム４は、ポータブルコンピュ
ータ本体に標準装備されるフラットパネルディスプレイ
４０およびオプション接続されるカラーＣＲＴディスプ
レイ５０双方に対する表示制御を行なう。

【００１６】表示制御システム４には、ディスプレイコ
ントローラ１０、およびデュアルポート画像メモリ（Ｖ
ＲＡＭ）３０が設けられている。これらディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０は、図示しない回路基板上に搭載されている。

【００１７】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、ホストＣＰＵ１からの指示に従い、デュアル
ポート画像メモリ（ＶＲＡＭ）３０を利用して、フラッ
トパネルディスプレイ４０およびカラーＣＲＴディスプ
レイ５０に対する表示制御を実行する。また、このディ
スプレイコントローラ１０は、バスマスタとして機能
し、コンピュータのメインメモリ２を直接アクセスする
ことができる。

【００１８】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクセスのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は画像データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＤＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０はフレームバッファとして
使用され、フラットパネルディスプレイ４０またはカラ
ーＣＲＴディスプレイ５０に表示するための画像データ
が描画される。

【００１９】この場合、ＸＧＡ仕様に適合したアプリケ
ーションプログラム等で作成されたＸＧＡ仕様の描画デ
ータは、パックドピクセル方式によってデュアルポート
画像メモリ（ＶＲＡＭ）３０に格納される。このパック
ドピクセル方式は、メモリ上の連続する複数のビットで
１画素を表す色情報マッピング形式であり、例えば、１
画素を１，２，４，８，または１６ビットで表す方式が
採用されている。一方、ＶＧＡ仕様の描画データは、Ｖ
ＧＡ仕様に適合したアプリケーションプログラム等で作
成されるものであり、メモリプレーン方式によってデュ
アルポート画像メモリ（ＶＲＡＭ）３０に描画される。
このメモリプレーン方式は、メモリ領域を同一アドレス
で指定される複数のプレーンに分割し、これらプレーン
に各画素の色情報を割り当てる方式である。例えば、４
プレーンを持つ場合には、１画素は、各プレーン毎に１
ビットづつの合計４ビットのデータによって表現され
る。また、デュアルポート画像メモリ（ＶＲＡＭ）３０
には、テキストデータも格納される。１文字分のテキス
トデータは、ＸＧＡ、ＶＧＡのどちらの仕様において
も，８ビットのコードと８ビットのアトリビュートから
なる合計２バイトのサイズを持つ。アトリビュートは、
フォアグランドの色を指定する４ビットデータとバック
グランドの色を指定する４ビットデータから構成されて
いる。

【００２０】このディスプレイコントローラ１０は、レ
ジスタ制御回路１１、システムバスインターフェース１
２、描画用のコプロセッサ１３、メモリ制御回路１４、
ＣＲＴコントローラ（ＣＲＴＣ）１６、シリアルポート
制御回路１８、スプライトメモリ１９、シリアライザ２
０、ラッチ回路２１、フォアグランド／バックグランド
マルチプレクサ２２、グラフィック／テキストマルチプ
レクサ２３、カラーパレット制御回路２４、スプライト
カラーレジスタ２５、ＣＲＴビデオマルチプレクサ２
６、スプライト制御回路２７、フラットパネルエミュレ
ーション回路２８、およびＤＡＣ（Ｄ／Ａコンバータ）
３５から構成されている。

【００２１】レジスタ制御回路１１は、システムバスス
ンターフェース１２を介してシステムバス３からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。システムバスイ
ンターフェース１２は、システムバス３を介してホスト
ＣＰＵ１とのインターフェース制御を行なうものであ
り、ＩＳＡ、ＥＩＳＡ、マイクロチャネル、ローカルバ
ス等の各種仕様に適合したバスインターフェースをサポ
ートする。

【００２２】描画用コプロセッサ１３はグラフィックア
クラレータであり、ＣＰＵ１からの指示に応答して、デ
ュアルポート画像メモリ（ＶＲＡＭ）３０中の描画デー
タに対してさまざまな描画機能を提供する。この描画用
コプロセッサ１３は、ＢＩＴＢＩＬＴ等の画素のブロッ
ク転送、線描画、領域の塗りつぶし、画素間の論理／算
術演算、画面の切り出し、マップのマスク、Ｘ−Ｙ座標
でのアドレッシング、ページングによるメモリ管理機能
等を有している。この描画用コプロセッサ１３には、Ｖ
ＧＡ／ＸＧＡ互換のデータ演算回路１３１、２次元アド
レス発生回路１３１、およびページングユニット１３３
が設けられている。

【００２３】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３１が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。メモリ制御回路１４は
デュアルポート画像メモリ（ＶＲＡＭ）３０をアクセス
制御するためのものであり、ＣＰＵ１または描画用コプ
ロセッサ１３からの画像データのリード／ライト要求に
従ってデュアルポート画像メモリ（ＶＲＡＭ）３０のパ
ラレルポートのアクセス制御を行なうと共に、ＣＲＴＣ
１６からの表示位置アドレスに従ってデュアルポート画
像メモリ（ＶＲＡＭ）３０のシリアルポートからのデー
タ読み出し制御を行う。この場合、メモリ制御回路１４
によるデュアルポート画像メモリ（ＶＲＡＭ）３０のア
クセスは、シングルアクセスモ−ド（ノーマルモー
ド）、またはＶＲＡＭのページモードによって行われ
る。さらに、このメモリ制御回路１４には、フレームバ
ッファキャッシュ１４１、およびアクセスモード判定回
路１４４が内蔵されている。

【００２４】アクセスモード判定回路１４４は、ＣＰＵ
１または描画用コプロセッサ１３によって実行される命
令がアドレス連続の連続アクセスを行うストリングムー
ブ命令であるか否かを予測・判定し、その判定結果に従
ってデュアルポート画像メモリ（ＶＲＡＭ）３０のアク
セスモードを選定する。その予測・判定処理は、ＣＰＵ
１または描画用コプロセッサ１３から供給されるリード
アドレスの変化の履歴に従ってアドレス連続の連続アク
セスであるか否かを検出することによって実行される。

【００２５】フレームバッファキャッシュ１４１は、Ｃ
ＰＵ１や描画用コプロセッサ１３による画像データのリ
ード／ライトを高速にするために利用される。このフレ
ームバッファキャッシュ１４１は、デュアルポート画像
メモリ（ＶＲＡＭ）３０からプリフェッチされた画像デ
ータを保持するプリフェッチバッファとしても利用され
る。この場合、フレームバッファキャッシュ１４１への
画像データのプリフェッチ処理は、ＣＰＵ１や描画用コ
プロセッサ１３によるアクセスが連続アクセスであるこ
とが判定された場合には実行されるが、ランダムアクセ
スであると判定された場合にはプリフェッチしたデータ
が使用されないことが多いので実行されない。

【００２６】ＣＰＵ１や描画用コプロセッサ１３によっ
てリード要求された画像データがフレームバッファキャ
ッシュ１４１に存在する場合は、そのフレームバッファ
キャッシュ１４１から画像データが読み出されてＣＰＵ
１または描画用コプロセッサ１３に転送される。この場
合、デュアルポート画像メモリ（ＶＲＡＭ）３０のパラ
レルポートを介したリードアクセスは行われない。

【００２７】アクセスモード判定回路１４４の判定結果
を利用したＶＲＡＭアクセスモードの切り替え、および
フレームバッファキャッシュ１４１へのプリフェッチ処
理の許可／禁止の制御はこの発明の特徴とする部分であ
り、その詳細は図２以降の説明で後述する。

【００２８】ＣＲＴコントローラ１６は、ＸＧＡ仕様に
合った高解像度（例えば、１０２４×７６８ドット）で
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０に画面表示を行うための各種表示タイミング信
号（水平同期信号、垂直同期信号等）と、ＶＧＡ仕様に
合った中解像度（例えば、６４０×４６０ドット）でフ
ラットパネルディスプレイ４０またはＣＲＴディスプレ
イ５０に画面表示を行うための各種表示タイミング信号
（水平同期信号、垂直同期信号等）を選択的に発生す
る。また、このＣＲＴコントローラ１５は、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０のシリアルポート（シ
リアルＤＡＴＡ）から画面表示すべき画像データを読み
出すための表示アドレスを発生し、メモリ制御回路１４
に供給する。

【００２９】シリアルポート制御回路１８、スプライト
メモリ１９、シリアライザ２０、ラッチ回路２１、フォ
アグランド／バックグランドマルチプレクサ２２、グラ
フィック／テキストマルチプレクサ２３、カラーパレッ
ト制御回路２４、スプライトカラーレジスタ２５、ＣＲ
Ｔビデオマルチプレクサ２６、スプライト制御回路２
７、フラットパネルエミュレーション回路２８、および
ＤＡＣ（Ｄ／Ａコンバータ）３５は、デュアルポート画
像メモリ（ＶＲＡＭ）３０の画像データをフラットパネ
ルディスプレイ４０またはＣＲＴディスプレイ５０に表
示するための表示回路を構成する。

【００３０】シリアルポート制御回路１８は、デュアル
ポート画像メモリ（ＶＲＡＭ）３０のシリアルデータポ
ートからのデータ読み出しタイミングを制御するための
クロックＳＣＫ、出力イネーブル信号ＳＯＥを発生す
る。また、メモリ制御回路１８は、スプライトメモリ１
９のアクセス制御と、スプライトの表示タイミング制御
を行なう。

【００３１】スプライトメモリ１９には、グラフィック
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０から読み出されたテキ
ストデータのコードがインデックスとしてスプライトメ
モリ１９に供給され、そのコードに対応するフォントが
読み出される。

【００３２】シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではデュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルポートから読み出されるメモリデータとスプ
ライトメモリ１９から読み出されるスプライトデータを
それぞれパラレル／シリアル変換し、テキストモードで
はスプライトメモリ１９から読み出されるフォントデー
タをパラレル／シリアル変換する。

【００３３】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてデュアルポート画像メモリ（ＶＲＡＭ）
３０から読み出されるテキストデータのアトリビュート
を保持する。フォアグランド／バックグランドマルチプ
レクサ２２は、テキストモードにおいてアトリビュート
のフォアグランド色（前面色）／バックグランド色（背
景色）の一方を選択する。この選択は、シリアライザ２
０から出力されるフォントデータの値“１”（フォアグ
ランド），“０”（バックグランド）によって制御され
る。グラフイック／テキストマルチプレクサ２３は、グ
ラフイックモードとテキストモードの切替えを行なうた
めのものであり、グラフイックモードにおいてはシリア
ライザ２０から出力されるメモリデータを選択し、テキ
ストモードにおいてはフォアグランド／バックグランド
マルチプレクサ２２の出力を選択する。

【００３４】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ６ビットから構成され
る１８ビットのカラーデータが格納されている。

【００３５】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００３６】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ６ビットから構成されるカラーデータに
変換される。

【００３７】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラモードがあり、この場合には、その１６ビット／ピク
セルのメモリデータは、カラーパレット制御回路２４を
介さずに、ＣＲＴビデオマルチプレクサ２６に直接供給
される。

【００３８】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラーパレット制御回路２４の出力、またはシリアライザ
２０からのダイレクトカラー出力の選択、さらにはスプ
ライト表示のビデオ切替えを行なう。スプライト制御回
路２７は、シリアライザ２０によってパラレル／シリア
ル変換されたスプライトデータに従ってＣＲＴビデオマ
ルチプレクサ２６を制御し、スプライト表示時のビデオ
切替え制御を行なう。フラットパネルエミュレーション
回路２８は、ＣＲＴビデオ出力を変換してフラットパネ
ルディスプレイ４０用のフラットビデオデータを生成す
る。

【００３９】ＤＡＣ３５は、ＣＲＴビデオマルチプレク
サ２６から出力されるＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。以下、この発明の特徴とするＶＲＡＭアクセス
モードの切り替え、およびフレームバッファキャッシュ
１４１を利用した描画処理を説明する。図２には、メモ
リ制御回路１４の第１の構成例が示されている。

【００４０】図示のように、メモリ制御回路１４は、フ
レームバッファキャッシュ１４１、キャッシュインター
フェース１４２、フレームバッファ制御回路１４３、お
よびアクセスモード判定回路１４４を備えている。

【００４１】キャッシュインターフェース１４２は、Ｃ
ＰＵ１および描画プロセッサ１３それぞれとフレームバ
ッファキャッシュ１４１間のインターフェースであり、
ＣＰＵ１または描画プロセッサ１３からの画像データの
アクセス要求を受けとると、そのアクセス要求に含まれ
るアドレス，データをフレームバッファキャッシュ１４
１に供給すると共に、ダイレクトパスＰ１を介してフレ
ームバッファ制御回路１４３に供給する。また、このと
き、キャッシュインターフェース１４２は、そのアクセ
ス要求がリードアクセスかライトアクセスかを示すリー
ド／ライト信号（Ｒ／Ｗ）を発生し、それをフレームバ
ッファキャッシュ１４１に供給する。

【００４２】フレームバッファ制御回路１４３は、フレ
ームバッファキャッシュ１４１とデュアルポート画像メ
モリ（ＶＲＡＭ）３０との間で画像データの転送を行う
ために、フレームバッファキャッシュ１４１およびデュ
アルポート画像メモリ（ＶＲＡＭ）３０をアクセス制御
する。フレームバッファキャッシュ１４１をアクセスす
る場合には、フレームバッファ制御回路１４３はリード
／ライト信号（Ｒ／Ｗ）によってフレームバッファ制御
回路１４３をライトモードまたはリードモードに設定す
る。また、フレームバッファ制御回路１４３は、デュア
ルポート画像メモリ（ＶＲＡＭ）３０をノ−マルアクセ
スモード、またはページモード等の高速アクセスモード
でアクセスする。

【００４３】フレームバッファキャッシュ１４１とデュ
アルポート画像メモリ（ＶＲＡＭ）３０との間の画像デ
ータの転送は、フレームバッファキャッシュ１４１の画
像データの入れ替えや、デュアルポート画像メモリ（Ｖ
ＲＡＭ）３０の画像データの更新のために行われる。

【００４４】例えば、ＣＰＵ１または描画用コプロセッ
サ１３によって実行されるフレームバッファキャッシュ
１４１のリードアクセスにおいて、もしキャッシュミス
が発生すると、フレームバッファ制御回路１４３はその
リード要求された画像データをデュアルポート画像メモ
リ（ＶＲＡＭ）３０から読み出してフレームバッファキ
ャッシュ１４１に書き込む。これによって、フレームバ
ッファキャッシュ１４１の画像データが入れ替えられ
る。このようなフレームバッファキャッシュ１４１の画
像データの入れ替え処理は、フレームバッファキャッシ
ュ１４１から供給されるミスヒット信号に応答してよっ
て起動される。

【００４５】また、フレームバッファ制御回路１４３
は、ＣＰＵ１または描画用コプロセッサ１３によってフ
レームバッファキャッシュ１４１に書き込まれた画像デ
ータを定期的にデュアルポート画像メモリ（ＶＲＡＭ）
３０に書き込み、そのデュアルポート画像メモリ（ＶＲ
ＡＭ）３０の画像データを更新する。

【００４６】この更新処理は、フレームバッファキャッ
シュ１４１に描画された画像データの内容をデュアルポ
ート画像メモリ（ＶＲＡＭ）３０に反映させるために行
なわれるものものであり、ＣＲＴＣ１６からの表示タイ
ミング信号（例えば、垂直同期信号）に従って、表示画
面をリフレッシュする１フレーム期間に１度の割合で実
行される。

【００４７】また、フレームバッファ制御回路１４３に
は、キャッシュメモリブロック１４１ａに画像データを
先読みするためのプリフェッチ回路１４３ａが設けられ
ている。このプリフェッチ回路１４３ａは、ＣＰＵ１ま
たは描画コプロセッサ１３によって将来リードアクセス
が予想される画像データを予めキャッシュメモリブロッ
ク１４１ａに格納しておくためのものである。

【００４８】フレームバッファキャッシュ１４１は、キ
ャッシュインターフェース１４２を介してＣＰＵ１また
は描画用コプロセッサ１３から供給されるリード／ライ
ト要求、またはフレームバッファ制御回路１４３からの
リード／ライト要求に従って画像データの読み出し／書
き込みが実行されるように構成されている。すなわち、
フレームバッファキャッシュ１４１は、画像データを保
持するキャッシュメモリブロック１４１ａと、このキャ
ッシュメモリブロック１４１ａのリード／ライト制御等
を行う制御回路１４２ａから構成されている。

【００４９】アクセスモード判定回路１４４は、ＣＰＵ
１または描画コプロセッサ１３からのリードアドレスの
変化の履歴に従ってアクセスモードを予測・判定し、そ
の判定結果にしたがってフレームバッファ制御回路１４
３によるプリフェッチ動作およびページモードアクセス
動作を制御する。このアクセスモード判定回路１４４の
アクセスモードの予測・判定処理はキャッシュインター
フェース１４２から供給されるリードアクセスを示すリ
ード／ライト（Ｒ／Ｗ）信号に応答して起動され、その
時にＣＰＵ１または描画コプロセッサ１３から供給され
るアドレスはアクセスモード判定回路１４４に順次取り
込まれる。

【００５０】アクセスモード判定回路１４４による判定
結果は、フレームバッファ制御回路１４３に供給され
る。アクセスモード判定回路１４４によってＣＰＵ１ま
たは描画コプロセッサ１３によるアクセスが連続アクセ
スであると判定された場合には、フレームバッファ制御
回路１４３によるプリフェッチ処理やページモードアク
セスの実行が許可され、ランダムアクセスであると判定
された場合にはフレームバッファ制御回路１４３による
プリフェッチ処理およびページモードアクセスの実行が
禁止される。図３には、アクセスモード判定回路１４４
の具体的回路構成の一例が示されている。

【００５１】アクセスモード判定回路１４４は、図示の
ように、レジスタ７０１、減算器７０２、比較器７０
３、シフトレジスタ７０４、セレクタ７０５、および出
力ゲート７０６から構成されている。

【００５２】ＣＰＵ１または描画コプロセッサ１３から
のリードアドレスは、減算器７０２の第１入力Ａに直接
入力されると共に、レジスタ７０１を介して減算器７０
２の第２入力Ｂに入力される。レジスタ７０１は１サイ
クル分だけリードアドレスを保持する。したがって、減
算器７０２の第１入力Ａに入力されるリードアドレスは
現在のリードアドレスであり、第２入力Ｂに入力される
リードアドレスは１サイクル前のリードアドレスであ
る。

【００５３】減算器７０２は、第１入力Ａに入力される
現在のリードアドレスの値から、第２入力Ｂに入力され
る前回のリードアドレスの値を減算する。この減算結果
（オフセットｏｆｓ）は比較器７０３の一方の入力に供
給される。この比較器７０３の他方の入力にはセレクタ
７０５によって選択された定数（αまたはβ）が供給さ
れる。

【００５４】比較器７０３は定数とオフセットｏｆｓと
を比較し、それらの大小関係を示す比較結果信号ｃｍｐ
を出力する。この比較結果信号ｃｍｐは、シフトレジス
タ７０４および出力ゲート７０６に供給される。シフト
レジスタ７０４は、比較器７０３から出力される比較結
果信号ｃｍｐを順次シフトしてｎ回分の比較結果を保持
する。

【００５５】出力ゲート回路７０６は、シフトレジスタ
７０４に保持されている比較結果と比較器７０３から出
力される現在の比較結果に従って判定結果信号を生成す
る。このように構成されたアクセスモード判定回路１４
４においては、比較結果信号ｃｍｐによってリードアド
レスの変化状態が判定される。この場合、比較結果信号
ｃｍｐによって表されるリードアドレスの変化状態は、
ｒｎｄ，ｉｎｃ，ｄｅｃの３つの状態に分類される。ｒ
ｎｄは、連続するリ−ドアドレス値の間隔が大きいこと
を示す。このｒｎｄは、以下の条件によって成立する。 α＜ｏｆｓ …ｃｍｐ＝ｒｎｄ ｏｆｓ＜−α …ｃｍｐ＝ｒｎｄ ｉｎｃは、リードアドレス値がアドレス増加方向に連続
して変化していることを示す。ｉｎｃは、以下の条件に
よって成立する。 ０≦ｏｆｓ≦α …ｃｍｐ＝ｉｎｃ ｄｅｃは、リードアドレス値がアドレス減少方向に連続
して変化していることを示す。ｄｅｃは、以下の条件に
よって成立する。 −α≦ｏｆｓ＜０ …ｃｍｐ＝ｄｅｃ このようなｒｎｄ，ｉｎｃ，ｄｅｃの３つの状態を持つ
比較結果信号ｃｍｐを利用したアクセスモードの判定処
理は、次のようになされる。

【００５６】すなわち、出力ゲート７０６は、比較結果
信号ｃｍｐが２回連続してｉｎｃの場合はアドレス増加
方向の連続アクセスであると判定し、フレームバッファ
制御回路１４３にプリフェッチ処理を実行させる。この
場合、プリフェッチされるデータは、リードアドレスに
よって要求されたデータに対してアドレス増加方向に連
続するアドレスのデータである。また、比較結果信号ｃ
ｍｐが２回連続してｄｅｃの場合は、出力ゲート７０６
は、アドレス減少方向の連続アクセスであると判定し、
フレームバッファ制御回路１４３にプリフェッチ処理を
実行させる。この場合、プリフェッチされるデータは、
リードアドレスによって要求されたデータに対してアド
レス減少方向に連続するアドレスのデータである。さら
に、ｉｎｃやｄｅｃがそれぞれｎ回以上連続した場合
は、出力ゲート７０６は複数のデータをまとめてプリフ
ェッチしても良いと判断し、フレームバッファ制御回路
１４３のＶＲＡＭアクセスモードをページモードに切り
替える。ここで、ページモードとは、ロウアドレスを一
定にしてカラムアドレスだけを順次インクリメントする
高速メモリアクセスモードである。

【００５７】また、比較結果信号ｃｍｐが２回連続して
ｒｎｄの場合は、出力ゲート７０６は、ランダムアクセ
スであると判定して、フレームバッファ制御回路１４３
のプリフェッチ処理を禁止する。

【００５８】このようにアクセスモード判定回路１４４
においては、比較結果信号ｃｍｐの履歴に従って、ＣＰ
Ｕ１または描画コプロセッサ１３によるアクセスモード
が、ランダムアクセスモード、アドレス減少の連続アク
セスモード、アドレス増加の連続アクセスモードのいず
れであるかが判定される。図４には、これら判定結果の
状態遷移の様子が示されている。

【００５９】図４において、ステ−ト１は、ＣＰＵ１ま
たは描画コプロセッサ１３によるリードアクセスモード
がランダムアクセスであると判定されている状態であ
り、ＶＲＡＭアクセスモードはシングルモードに設定さ
れる。モード判定処理は、このステート１の状態からス
タートされる。このステ−ト１において、比較結果信号
ｃｍｐの状態が２回連続してｄｅｃになると、ステ−ト
１からステート２に遷移する。

【００６０】ステート２はＣＰＵ１または描画コプロセ
ッサ１３によるリードアクセスモードがアドレス減少方
向の連続アクセスであると判定されている状態である。
このステート２において、最近の２つの比較結果信号
（ｃｍｐ｛０｝，｛１｝）が（ｄｅｃ，ｄｅｃ）、（ｄ
ｅｃ，ｒｎｄ）、（ｒｎｄ，ｄｅｃ）と続く場合はその
ステート２の状態が維持され、それ以外ではステート１
のランダム状態へもどる。このように、ｒｎｄが１回発
生しても、ランダムアクセスとは判定されない。これ
は、２次元の矩形領域を連続アクセスする場合には、ラ
インを跨ぐ際にアドレスの間隔が一時的に大きくなるこ
とを考慮したものである。また、ステート２において、
ｄｅｃがｎ回続いた場合には、ＶＲＡＭアクセスモード
がページモードに切り替えられる。一方、ステ−ト１に
おいて、比較結果信号ｃｍｐの状態が２回連続してｉｎ
ｃになると、ステ−ト１からステート３に遷移する。

【００６１】ステート３はＣＰＵ１または描画コプロセ
ッサ１３によるリードアクセスモードがアドレス増加方
向の連続アクセスであると判定されている状態である。
このステート３において、最近の２つの比較結果信号
（ｃｍｐ｛０｝，｛１｝）が（ｉｎｃ，ｉｎｃ）、（ｉ
ｎｃ，ｒｎｄ）、（ｒｎｄ，ｉｎｃ）と続く場合はその
ステート３の状態が維持され、それ以外ではステート１
のランダム状態へもどる。このように、ｒｎｄが１回発
生してもランダムアクセスとは判定されないのは、前述
したように２次元矩形領域のアクセスを考慮したもので
ある。また、ステート３において、ｉｎｃがｎ回続いた
場合には、ＶＲＡＭアクセスモードがページモードに切
り替えられる。

【００６２】図５には、アクセスモード判定回路１４４
による各アクセスモード判定状態（ステート１〜ステー
ト３）とプリフェッチ処理、ＶＲＡＭアクセスモードと
の関係が示されている。

【００６３】ステート１では、ＣＰＵ１または描画コプ
ロセッサ１３のアクセスはランダムアクセスであるの
で、プリフェッチ処理は実行されない。また、デュアル
ポート画像メモリ３０のアクセスモード（ＶＲＡＭアク
セスモード）は、ＣＰＵ１または描画コプロセッサ１３
から供給されるリードアドレス毎にデュアルポート画像
メモリ３０を１回アクセスするシングルモードに設定さ
れる。この場合、キャッシュミスが発生すると、そのリ
ードアドレスによって指定されるデータがデュアルポー
ト画像メモリ３０から読み出される。

【００６４】ステート２では、ＣＰＵ１または描画コプ
ロセッサ１３のアクセスはストリングムーブ命令等の実
行による連続アクセスであるので、プリフェッチ処理が
実行される。この場合、ＶＲＡＭアクセスモードは最初
はシングルモードに設定され、リ−ドアドレスの減少を
考慮して次のデータのプリフェッチが行われる。この状
態で、ｄｅｃがｎ回連続して発生されると、今度はペー
ジモードに切り替えられる。

【００６５】ステート３においても、ＣＰＵ１または描
画コプロセッサ１３のアクセスはストリングムーブ命令
等の実行による連続アクセスであるので、プリフェッチ
処理が実行される。この場合、ＶＲＡＭアクセスモード
は最初はシングルモードに設定され、リ−ドアドレスの
増加を考慮して次のデータのプリフェッチが行われる。
この状態で、ｉｎｃがｎ回連続して発生されるとページ
モードに切り替えられる。

【００６６】このように、図２のメモリ制御回路１４に
おいては、アクセスモード判定回路１４４によってＣＰ
Ｕ１または描画コプロセッサ１３のアクセスモードを予
測・判定し、その判定結果に従ってプリフェッチ処理お
よびＶＲＡＭアクセスモードを制御することができる。
したがって、連続アクセスである場合にのみプリフェッ
チ処理やページモードアクセスを利用できるようにな
り、デュアルポート画像メモリ３０からのデータ読み出
しの効率を高めることができる。次に、ＣＰＵ１がスト
リングムーブ命令を実行した場合における図２のメモリ
制御回路１４による画像データ読み出し動作を説明す
る。

【００６７】最初は、キャッシュメモリブロック１４１
ａには、画像データは記憶されていない。この状態で、
例えばＣＰＵ１からデュアルポート画像メモリ（ＶＲＡ
Ｍ）３０に対するリード要求が発行されると、そのリー
ド要求は図１のシステムインターフェース１２を介して
メモリ制御回路１４のキャッシュインターフェース１４
２に送られる。キャッシュインターフェース１４２は、
ＣＰＵ１からのリードアドレスをフレームバッファキャ
ッシュ１４１、フレームバッファ制御回路１４３および
アクセスモード判定回路１４４に供給すると共に、リー
ド／ライト信号（Ｒ／Ｗ）によってフレームバッファキ
ャッシュ１４１をリードモードに設定する。

【００６８】この場合には、リードアドレスによって指
定された画像データはキャッシュメモリブロック１４１
ａに存在しない（キャッシュミス）。したがって、フレ
ームバッファ制御回路１４３は、ミスヒット信号に応答
してデュアルポート画像メモリ３０をシングルモードで
リードアクセスし、リードアドレスによって指定された
画像データを読み出す。この画像データは、ダイレクト
パスＰ１、キャッシュインターフェース１４２および図
１のシステムインターフェース１２を介してＣＰＵ１に
転送されると共に、キャッシュメモリブロック１４１ａ
に格納される。このようにリードアクセスの最初の段階
では、ＣＰＵ１からのリード要求が来てそのミスヒット
が決定されてデュアルポート画像メモリ３０のリードア
クセスが開始される。このため、ＣＰＵ１は、リードデ
ータが確定されるまで待たされることになる。しかし、
このようなリードアクセスが数回繰り返されると、アク
セスモード判定回路１４４はＣＰＵ１のアクセスが連続
アクセスであると判定する。

【００６９】この判定に応答して、フレームバッファ制
御回路１４３は、最新のリードアドレスによって指定さ
れるデータに後続するアドレスのデータをデュアルポー
ト画像メモリ３０から読み出し、それをキャッシュメモ
リブロック１４１ａに格納する。

【００７０】したがって、次のＣＰＵ１からのリードア
クセスからはキャッシュヒットとなる。この場合、画像
データはフレームバッファキャッシュ１４１から直ぐに
読み出されるので、ＣＰＵ１はほどんど待されることが
なくなる。

【００７１】さらに、連続アクセスが続くと、今度は、
フレームバッファ制御回路１４３は、ページモードでデ
ュアルポート画像メモリ３０をリードアクセスし、最新
のリードアドレスによって指定されるデータに後続する
複数のデータをキャッシュメモリブロック１４１ａに格
納する。この状態では、キャッシュメモリブロック１４
１ａに格納されたデータ数だけヒット状態が連続して発
生するので、ＣＰＵ１がアクセス要求を発行してからリ
ードデータが確定されるまでの画像データの平均読み出
し時間はさらに短縮される。図６には、フレームバッフ
ァキャッシュ１４１の具体的構成の一例が示されてい
る。

【００７２】キャッシュメモリブロック１４１ａは、Ｃ
ＰＵ１またはコプロセッサ１３によるキャッシュアクセ
スとフレームバッファ制御回路１４３によるキャッシュ
アクセスとが同時実行されるように２つのキャッシュメ
モリブロック２０１，２０２に分割されている。これら
キャッシュメモリブロック２０１，２０２は、それぞれ
独立してデータ読み出し／書き込み可能に構成されてい
る。

【００７３】キャッシュメモリブロック２０１は、マル
チプレクサ３０１を介してキャッシュインターフェース
１４２およびフレームバッファ制御回路１４３に択一的
に接続される。同様に、キャッシュメモリブロック２０
２も、マルチプレクサ３０２を介してキャッシュインタ
ーフェース１４２およびフレームバッファ制御回路１４
３に択一的に接続される。

【００７４】マルチプレクサ３０１，３０２は、キャッ
シュメモリブロック２０１，２０２をキャッシュインタ
ーフェース１４２およびフレームバッファ制御回路１４
３に交互に切り替え接続するためのものであり、それら
の選択動作は選択信号ＳＥＬ，ＳＥＬ￣によって相補的
に制御される。したがって、キャッシュメモリブロック
２０１，２０２の一方がキャッシュインターフェース１
４２に接続されているときには、他方はフレームバッフ
ァ制御回路１４３に接続されることになる。次に、図７
を参照して、図６のフレームバッファキャッシュ１４１
を利用したデータ読み出し動作を説明する。

【００７５】ここでは、キャッシュインターフェース１
４２にキャッシュメモリブロック２０１が接続され、フ
レームバッファ制御回路１４３にキャッシュメモリブロ
ック２０２が接続されている場合を想定する。この場
合、キャッシュメモリブロック２０１はＣＰＵ１または
描画コプロセッサ１３によってアクセスされるフォアグ
ランドキャッシュ（ＦＯＲＥ）となり、キャッシュメモ
リブロック２０２はフレームバッファ制御回路１４３に
よってアクセスされるバックグランドキャッシュ（ＢＡ
ＣＫ）となる。

【００７６】ＣＰＵ１または描画コプロセッサ１３が画
像データをリードする場合、ＣＰＵ１または描画コプロ
セッサ１３からのリードアドレスは、フォアグランドキ
ャッシュであるキャッシュメモリブロック２０１に送ら
れ、キャッシュメモリブロック２０１がリードアクセス
される。

【００７７】アクセスモード判定回路１４４によって連
続アクセスであることが判定されている場合には、キャ
ッシュメモリブロック２０１のリードアクセスと並行し
て、バックグランドキャッシュであるキャッシュメモリ
ブロック２０１にはプリフェッチ回路１４３ａによって
デュアルポート画像メモリ（ＶＲＡＭ）３０の画像デー
タがプリフェッチされる。プリフェッチされる画像デー
タは、キャッシュメモリブロック２０１に格納されてい
る画像データに後続する画像データのブロックである。
この時、もしＶＲＡＭアクセスモードがページモードに
設定されていれば、プリフェッチ動作においては、デュ
アルポート画像メモリ（ＶＲＡＭ）３０はページモード
によってリードアクセスされ、アドレス順に連続した複
数の画像データが連続して高速に読み出される。

【００７８】キャッシュメモリブロック２０１のリード
アクセスにおいて、もしキャッシュミスが発生すると、
マルチプレクサ３０１，３０２によってフォアグランド
キャッシュとバックグランドキャッシュの入れ替えが行
われる。これにより、キャッシュメモリブロック２０２
がフォアグランドキャッシュになり、キャッシュメモリ
ブロック２０１がバックグランドキャッシュとなる。

【００７９】連続アドレスのリードアクセスの場合に
は、キャッシュメモリブロック２０２には既に後続する
画像データがプリフェッチされているので、ＣＰＵ１ま
たは描画プロセッサ１３は待ち時間無く画像データをそ
の順次読み出すことができる。図８には、このようなキ
ャッシュリード時におけるキャッシュメモリブロック２
０１，２０２の状態遷移の様子が示されている。

【００８０】図８において、ステート０は初期状態であ
り、フォアグランドキャッシュ、バックグランドキャッ
シュのどちらにも有効なデータは格納されてない。この
状態で、ＣＰＵ１または描画コプロセッサ１３から画像
データのリード要求が発行されると、ステート０からス
テート１の状態に遷移する。

【００８１】ステート１では、フレームバッファ制御回
路１４３はデュアルポート画像メモリ３０をページモー
ドでリードアクセスして画像データを読み込み、それを
バックグランドキャッシュに書き込む。これにより、バ
ックグランドキャッシュにはリード要求された画像デー
タを先頭とする画像データブロックが格納される。デュ
アルポート画像メモリ３０からのデータ読み出しが終了
すると、フォアグランド／バックグランドの入れ替えが
行われ、ステート１からステート２の状態に遷移する。

【００８２】ステート２では、フォアグランドキャッシ
ュに有効データが存在する。ＣＰＵ１または描画コプロ
セッサ１３はそのフォアグランドキャッシュをリードア
クセスする。

【００８３】もし、このリードアクセスにおいてキャッ
シュミスが発生すると、前述のステート１に遷移する。
この遷移では、フォアグランド／バックグランドの入れ
替えは行われない。

【００８４】また、ステート２の状態でキャッシュヒッ
トしている場合には、ステート２の状態が維持される。
この場合、プリフェッチ制御回路１４３ａによるプリフ
ェッチ動作を行う場合には、ステート３に状態が遷移す
る。

【００８５】ステート３では、ＣＰＵ１または描画コプ
ロセッサ１３によるフォアグランドキャッシュのリード
アクセスが行われると共に、連続アクセスモードの場合
には、フォアグランドキャッシュのリードアクセスと並
行してプリフェッチ制御回路１４３ａによるバックグラ
ンドキャッシュへの画像データのプリフェッチが実行さ
れる。

【００８６】このステート３において、フォアグランド
キャッシュのリードアクセスにおいてキャッシュミスが
発生すると、フォアグランドキャッシュ／バックグラン
ドキャッシュの入れ替えが行われ、前述のステート２に
状態が遷移する。一方、ステート３においてキャッシュ
ヒットしている場合には、そのステート３の状態が維持
される。次に、図９を参照して、図６のフレームバッフ
ァキャッシュ１４１を利用した画像データの書き込み動
作を説明する。

【００８７】ここでは、キャッシュインターフェース１
４２にキャッシュメモリブロック２０１が接続され、フ
レームバッファ制御回路１４３にキャッシュメモリブロ
ック２０２が接続されている場合を想定する。この場
合、キャッシュメモリブロック２０１はＣＰＵ１または
描画コプロセッサ１３によってライトアクセスされるフ
ォアグランドキャッシュ（ＦＯＲＥ）となり、キャッシ
ュメモリブロック２０２はフレームバッファ制御回路１
４３によってリードアクセスされるバックグランドキャ
ッシュ（ＢＡＣＫ）となる。

【００８８】ＣＰＵ１または描画コプロセッサ１３が画
像データをライトする場合、ＣＰＵ１または描画コプロ
セッサ１３からのライトアドレス、ライトデータは、フ
ォアグランドキャッシュであるキャッシュメモリブロッ
ク２０１に送られ、キャッシュメモリブロック２０１が
ライトアクセスされる。このキャッシュメモリブロック
２０１のライトアクセスと並行して、デュアルポート画
像メモリ（ＶＲＡＭ）３０の更新のためにバックグラン
ドキャッシュであるキャッシュメモリブロック２０２が
リードアクセスされて、そのキャッシュメモリブロック
２０２の内容がデュアルポート画像メモリ（ＶＲＡＭ）
３０に書き込まれる（キャッシュフラッシュ）。

【００８９】この状態で、キャッシュメモリブロック２
０１の全てのエントリにデータが書き込まれる（キャッ
シュフル）と、マルチプレクサ３０１，３０２によって
フォアグランドキャッシュとバックグランドキャッシュ
の入れ替えが行われる。これにより、キャッシュメモリ
ブロック２０２がフォアグランドキャッシュになり、キ
ャッシュメモリブロック２０１がバックグランドキャッ
シュとなる。

【００９０】また、このフォアグランドキャッシュとバ
ックグランドキャッシュの入れ替えは、キャッシュフル
だけでなく、ライトアドレスの値がページモードで書き
込み可能なアドレス範囲を越えた場合（キャシュミス）
にも実行される。これは、キャッシュフラッシュを、デ
ュアルポート画像メモリ（ＶＲＡＭ）３０をページモー
ドでライトアクセスすることにより実行するためであ
る。

【００９１】デュアルポート画像メモリ（ＶＲＡＭ）３
０をページモードでライトアクセスするためには、キャ
ッシュメモリブロックに書き込まれている全ての画像デ
ータが同一ロウアドレスであることが必要である。した
がって、書き込み対象の画像データが既に書き込まれて
いる画像データとは異なるロウアドレスを持つ場合に
は、その画像データを別のキュッシュメモリブロックに
書き込むためにフォアグランドキャッシュとバックグラ
ンドキャッシュの入れ替えが行われる。

【００９２】フォアグランド／バックグランドの入れ替
えが行われると、今度は、キャッシュメモリブロック２
０２がフォアグランドキャッシュ、キャッシュメモリブ
ロック２０１がバックグランドキャッシュとなる。した
がって、以降は、ＣＰＵ１または描画コプロセッサ１３
はキャッシュメモリブロック２０２をライトアクセス
し、フレームバッファ制御回路１４３はキャッシュメモ
リブロック２０１をリードアクセスしてキャッシュフラ
ッシュを行う。

【００９３】以上のように、図６のフレームバッファキ
ャッシュ１４１の構成においては、独立してアクセス制
御可能な２つのキャッシュメモリブロック２０１，２０
２が設けられているので、ＣＰＵ１または描画コプロセ
ッサ１３とフレームバッファ制御回路１４３は互いに相
手の動作タイミングを意識することなく、非同期でそれ
ぞれキャッシュアクセスすることができる。

【００９４】さらに、ＣＰＵ１または描画コプロセッサ
１３によるキャシュリードとフレームバッファ制御回路
１４３によるプリフェッチ処理を同時実行できるので、
よりデータ読み出し速度の高速化を図ることができる。
次に、図１０を参照して、フレームバッファキャッシュ
１４１の第２の構成例を説明する。

【００９５】このフレームバッファキャッシュ１４１の
構成は、例えばライン描画のようにデュアルポート画像
メモリ３０に対するリードアクセスとライトアクセスが
混在される描画処理の高速化を図ることを目的したもの
であり、そのためにライトキャッシュとリードキャッシ
ュを別個に備え、キャッシュライトによってリードキャ
ッシュのデータが破壊されないように構成されている。

【００９６】すなわち、キャッシュメモリブロック１４
１ａは、それぞれ独立してデータ読み出し／書き込み可
能な４つのキャッシュメモリブロック４０１〜４０４に
分割されている。

【００９７】これらキャッシュメモリブロックのうち、
キャッシュメモリブロック４０１，４０２はライトキャ
ッシュ（Ｗ）として使用され、キャッシュメモリブロッ
ク４０３，４０４はリードキャッシュ（Ｒ）として使用
される。

【００９８】ライトキャッシュ（Ｗ）は、ＣＰＵ１また
は描画コプロセッサ１３からのライトデータを記憶する
ためのライト専用のキャッシュであり、ＣＰＵ１または
描画コプロセッサ１３による画像データ書き込み動作を
高速化するために使用される。

【００９９】リードキャッシュ（Ｒ）は、デュアルポー
ト画像メモリ３０から読み出された画像データを記憶す
るためのリード専用のキャッシュであり、ＣＰＵ１また
は描画コプロセッサ１３による画像データ読み込み動作
を高速化するために使用される。

【０１００】ライトキャッシュメモリブロック４０１
は、マルチプレクサ５０１を介してキャッシュインター
フェース１４２およびフレームバッファ制御回路１４３
に択一的に接続される。同様に、ライトキャッシュメモ
リブロック４０２も、マルチプレクサ５０２を介してキ
ャッシュインターフェース１４２およびフレームバッフ
ァ制御回路１４３に択一的に接続される。

【０１０１】この場合、マルチプレクサ５０１，５０２
の選択動作は選択信号ＳＥＬ１，ＳＥＬ２によって相補
的に行われ、ライトキャッシュメモリブロック４０１，
４０２は交互にフォアグランドキャッシュとバックグラ
ンドキャッシュに切り替えられる。

【０１０２】リードキャッシュメモリブロック４０３，
４０４も、それぞれ対応するマルチプレクサ５０３，５
０４を介してキャッシュインターフェース１４２および
フレームバッファ制御回路１４３に択一的に接続され
る。

【０１０３】マルチプレクサ５０３，５０４の選択動作
は選択信号ＳＥＬ３，ＳＥＬ４によって相補的に行わ
れ、リードキャッシュメモリブロック４０３，４０４も
交互にフォアグランドキャッシュとバックグランドキャ
ッシュに切り替えられる。次に、図１１を参照して、図
１０のフレームバッファキャッシュ１４１のアクセス動
作を説明する。

【０１０４】ここでは、キャッシュインターフェース１
４２にライトキャッシュメモリブロック４０１とリード
キャッシュメモリブロック４０３が接続され、フレーム
バッファ制御回路１４３にライトキャッシュメモリブロ
ック４０２とリードキャッシュメモリブロック４０４が
接続されている場合を想定する。この場合、キャッシュ
メモリブロック４０１はフォアグランドライトキャッシ
ュ（ＷＦ）、キャッシュメモリブロック４０２はバック
グランドライトキャッシュ（ＷＢ）、キャッシュメモリ
ブロック４０３はフォアグランドリードキャッシュ（Ｒ
Ｆ）、キャッシュメモリブロック４０４はバックグラン
ドリードキャッシュ（ＲＢ）となる。

【０１０５】ＣＰＵ１または描画コプロセッサ１３が画
像データをリードする場合、ＣＰＵ１または描画コプロ
セッサ１３からのリードアドレスは、フォアグランドリ
ードキャッシュであるキャッシュメモリブロック４０３
に送られ、そのキャッシュメモリブロック４０３がリー
ドアクセスされる。このキャッシュメモリブロック４０
３のリードアクセスと並行して、連続アクセスモードの
場合には、バックグランドリードキャッシュであるキャ
ッシュメモリブロック４０４にはプリフェッチ回路１４
３ａによってデュアルポート画像メモリ（ＶＲＡＭ）３
０の画像データがプリフェッチされる。プリフェッチさ
れる画像データは、キャッシュメモリブロック４０３に
格納されている画像データに後続する画像データのブロ
ックである。

【０１０６】このプリフェッチ動作においては、例えば
デュアルポート画像メモリ（ＶＲＡＭ）３０はページモ
ードによってリードアクセスされ、アドレス順に連続し
た複数の画像データが連続して高速に読み出される。

【０１０７】フォアグランドリードキャッシュ４０３か
ら読み出される画像データは、ＣＰＵ１または描画プロ
セッサ１３によって演算される。そして、その演算結果
データはライトデータとしてフォアグランドライトキャ
ッシュであるキャッシュメモリブロック４０１に送ら
れ、そのキャッシュメモリブロック４０１がライトアク
セスされる。

【０１０８】このようなフォアグランドリードキャッシ
ュ（ＲＦ）のリードアクセスとフォアグランドライトキ
ャッシュ（ＷＦ）のライトアクセスは繰り返し実行され
る。この状態で、キャッシュメモリブロック４０１の全
てのエントリにデータが書き込まれるか（キャッシュフ
ル）、あるいはライトアドレスの値がページモードで書
き込み可能なアドレス範囲を越えるた場合（キャシュミ
ス）には、マルチプレクサ５０１，５０２によってフォ
アグランドライトキャッシュ（ＷＦ）とバックグランド
ライトキャッシュ（ＷＢ）の入れ替えが行われる。これ
により、キャッシュメモリブロック４０２がフォアグラ
ンドライトキャッシュになり、キャッシュメモリブロッ
ク４０１がバックグランドライトキャッシュとなる。

【０１０９】フォアグランド／バックグランドの入れ替
えが行われると、今度は、ＣＰＵ１または描画コプロセ
ッサ１３はキャッシュメモリブロック４０２をライトア
クセスし、フレームバッファ制御回路１４３はキャッシ
ュメモリブロック４０１をリードアクセスしてキャッシ
ュフラッシュを行う。

【０１１０】キャッシュメモリブロック４０３のリード
アクセスにおいてキャッシュミスが発生すると、マルチ
プレクサ５０３，５０４によってフォアグランドリード
キャッシュ（ＲＦ）とバックグランドリードキャッシュ
（ＲＢ）の入れ替えが行われる。これにより、キャッシ
ュメモリブロック４０４がフォアグランドリードキャッ
シュになり、キャッシュメモリブロック４０３がバック
グランドリードキャッシュとなる。

【０１１１】キャッシュメモリブロック４０４には既に
後続する画像データがプリフェッチされているので、連
続アドレスのリードアクセスであればＣＰＵ１または描
画プロセッサ１３は待ち時間無く画像データを順次読み
出すことができる。

【０１１２】このように図１０のフレームバッファキャ
ッシュ１４１の構成においては、ライトキャッシュとリ
ードキャッシュを別々に持つので、デュアルポート画像
メモリ３０からキャッシュに読み込んだデータがキャッ
シュライトによって破壊されることがなくなり、ＣＰＵ
１または描画プロセッサ１３によるリード／ライト混在
の描画処理を効率良く実行することができる。

【０１１３】尚、キャッシュメモリブロック４０１〜４
０４はそれぞれリード／ライト可能に構成されているの
で、これら４つのキャッシュメモリブロック４０１〜４
０４全てをライトキャッシュとして使用することもでき
る。これは、描画コプロセッサ１３がサポートするＢＩ
ＴＢＬＴ等の矩形転送を高速実行するのに好適なキャッ
シュモード（高速矩形転送モード）である。

【０１１４】すなわち、描画コプロセッサ１３にはリー
ドバッファが設けられているので、４つのキャッシュメ
モリブロック４０１〜４０４全てをライトキャッシュと
して用いることができる。ＢｉｔＢｌｔはアドレスが連
続する可能性が高いため、ライトキャッシュの容量を増
やすことにより、ページモードライトを用いることがで
き効率良く画像メモリ３０への書き込みができる。次
に、図１２を参照して、高速矩形転送モードにおけるキ
ャッシュアクセス動作を説明する。

【０１１５】ここでは、キャッシュインターフェース１
４２にライトキャッシュメモリブロック４０１、４０２
が接続され、フレームバッファ制御回路１４３にライト
キャッシュメモリブロック４０３、４０４が接続されて
いる場合を想定する。この場合、キャッシュメモリブロ
ック４０１，４０２の双方はフォアグランドライトキャ
ッシュ（ＷＦ）となり、またキャッシュメモリブロック
４０３，４０４の双方はバックグランドライトキャッシ
ュ（ＷＢ）となる。

【０１１６】描画コプロセッサ１３が画像データをリー
ドする場合、描画コプロセッサ１３からのリードアドレ
スはフレームバッファキャッシュ１４１を経由せず、ダ
レクトパスＰ１を介してフレームバッファ制御回路１４
３に送られる。フレームバッファ制御回路１４３は、デ
ュアルポート画像メモリ３０をリードアクセスして画像
データを読み出し、それをダレクトパスＰ１を介して描
画コプロセッサ１３に転送する。転送された画像データ
は描画コプロセッサ１３の演算回路１３１内蔵のリード
バッファ１３１ａに書き込まれる。

【０１１７】次いで、描画コプロセッサ１３は、リード
バッファ１３１ａの画像データを加工した後、それをラ
イトデータとしてフォアグランドライトキャッシュであ
るキャッシュメモリブロック４０１または４０２に送
る。キャッシュメモリブロック４０１に空きがあればそ
のキャッシュメモリブロック４０１がライトアクセスさ
れ、空きがなければキャッシュメモリブロック４０２が
ライトアクセスされる。キャッシュメモリブロック４０
１および４０２の全てのエントリにデータが書き込まれ
るか（キャッシュフル）、あるいはライトアドレスの値
がページモードで書き込み可能なアドレス範囲を越える
た場合（キャシュミス）には、マルチプレクサ５０１，
５０２，５０３，５０４によってフォアグランドライト
キャッシュ（ＷＦ）とバックグランドライトキャッシュ
（ＷＢ）の入れ替えが行われる。これにより、キャッシ
ュメモリブロック４０３，４０４がフォアグランドライ
トキャッシュになり、キャッシュメモリブロック４０
１，４０２がバックグランドライトキャッシュとなる。

【０１１８】フォアグランド／バックグランドの入れ替
えが行われると、今度は、描画コプロセッサ１３によっ
てキャッシュメモリブロック４０３，４０４がライトア
クセスされる。一方、フレームバッファ制御回路１４３
はキャッシュメモリブロック４０１，４０２をリードア
クセスしてキャッシュフラッシュを行う。このキャッシ
ュフラッシュにおいては、デュアルポート画像メモリ３
０がページモードでライトアクセスされる。

【０１１９】以上のように、図１０の構成においては、
ライトキャッシュとリードキャッシュを別に持つキャッ
シュモード（混在アクセスモード）と全てのキャッシュ
メモリブロックをライトキャッシュとして使用するキャ
ッシュモード（高速矩形転送モード）の２種類のキャッ
シュモードを利用することができる。図１３には、これ
ら２種類のキャッシュモードにおけるキャッシュブロッ
クの利用形態が示されている。

【０１２０】ここでは、各キャッシュメモリブロックが
３２ビットデータを８エントリ記憶可能な場合を想定し
ている。この場合、混在アクセスモードにおいては１度
のキャッシュアクセスでリード／ライト可能な最大デー
タ幅は３２ビットであるが、高速矩形転送モードにおい
ては、２つのキャッシュメモリブロックを同時アクセス
することによって１度のキャッシュアクセスで最大６４
ビットのデータをリード／ライトすることが可能であ
る。

【０１２１】したがって、フレームバッファ制御回路１
４３とデュアルポート画像メモリ３０のパラレルポート
間のバス幅を６４ビットに設定すれば、高速矩形転送モ
ードにおけるキャッシュフラッシュをさらに高速化する
ことができる。図１４には、フレームバッファキャッシ
ュ１４１に設けられているキャシュメモリブロックの構
成の一例が示されている。

【０１２２】フレームバッファキャッシュ１４１に設け
られるキャッシュメモリブロックはどれも同一構成であ
るので、ここでは、図１０のキャシュメモリブロック４
０１を代表して説明する。

【０１２３】キャシュメモリブロック４０１はデュアル
ポート画像メモリ３０のページモードアクセスに適した
回路構成を有する。すなわち、キャシュメモリブロック
４０１は、図示のように、データメモリ６０１、タグメ
モリ６０２、バリッドフラグレジスタ６０３、マルチプ
レクサ６０４、マルチプレクサ制御回路６０５、固定タ
グレジスタ６０６、固定タグ比較器６０７を備えてい
る。

【０１２４】データメモリ６０１はキャシュメモリブロ
ック４０１にライトデータとして供給される画像データ
（Ｃ ＤＡＴ）を保持するためのものであり、３２ビッ
ト幅を持つエントリを８個備えている。タグメモリ６０
２は、データメモリ６０１の画像データがデュアルポー
ト画像メモリ３０のどのアドレスに対応するデータであ
るかを示すタグ情報を保持するためのものであり、デー
タメモリ６０１と同じ８個のタグエントリを有してい
る。各タグエントリには、データメモリ６０１の対応す
るエントリに保持されている画像データのタグ情報が格
納される。タグ情報としては、デュアルポート画像メモ
リ３０の９ビットのＣＡＳアドレス（カラムアドレス）
が利用されている。このＣＡＳアドレスは、キャッシュ
メモリブロック４０１をリードアクセスする際にＣＰＵ
１、描画コプロセッサ１３、またはフレームバッファ制
御回路１４３から出力されるライトアドレスの一部であ
る。バリッドフラグレジスタ６０３は、データメモリ６
０１の各エントリのデータが有効かどうかを示すバリッ
ドフラグ（ＶＦ）を保持する。マルチプレクサ６０４
は、データメモリ６０１，タグメモリ６０２それぞれの
エントリの中からヒットしたタグ情報とデータを選択す
る。タグ情報はＣＡＳアドレスであるので、キャッシュ
フラシュの場合には、その読み出したタグ情報を利用し
てデュアルポート画像メモリ３０をページモードでアク
セスすることができる。

【０１２５】マルチプレクサ制御回路６０５はマルチプ
レクサ６０４の選択動作を制御するためのものであり、
８個のタグ比較器６０５ａ、およびゲート回路６０５ｂ
を備えている。８個のタグ比較器６０５ａは、リ−ドＣ
ＡＳアドレスによって指定されるデータがデータメモリ
６０１のどのエントリに存在するかを検出するためのも
のであり、タグメモリ６０２の８個のエントリそれぞれ
のタグ情報とリ−ドＣＡＳアドレスとを比較し、８ビッ
トの比較結果信号を出力する。リ−ドＣＡＳアドレス
は、キャッシュメモリブロック４０１をリードアクセス
する際にＣＰＵ１、描画コプロセッサ１３、またはフレ
ームバッファ制御回路１４３から出力されるリードアド
レスの一部である。

【０１２６】ゲート回路６０５ｂは、タグ比較器６０５
ａの８ビットの比較結果信号、バリッドフラグ（ＶＦ０
〜ＶＦ７）、および固定タグ比較器６０７の比較結果信
号に基づいて、リードアクセス時のキャッシュッヒット
／キャッシュミスを検出する。すなわち、ゲート回路６
０５ｂにおいては、まず、リ−ドＣＡＳアドレスによっ
て指定されるデータが存在しているデータメモリ６０１
内のエントリが有効か否かがチェックされる。有効でな
い場合にはキャッシュミスとなり、ミスヒット信号が出
力される。一方、有効な場合には、固定タグ比較器６０
７の比較結果信号によってキャッシュヒット／キャッシ
ュミスが決定される。固定タグ比較器６０７の比較結果
信号が一致を示す時、ゲート回路６０５ｂはリードアク
セスにおいてキャッシュヒットしたことを示すリードＨ
ＩＴ信号を出力する。また、この時は、選択信号Ｃ０〜
Ｃ７のうちでリードＣＡＳアドレスによって指定される
エントリに対応する選択信号がイネーブルとなり、リー
ドＣＡＳアドレスによって指定されるエントリ内のタグ
情報およびデータが読み出されるようにマルチプレクサ
６０４が制御される。

【０１２７】固定タグレジスタ６０６には、最初のライ
トアクセス時にＣＰＵ１、描画コプロセッサ１３、また
はフレームバッファ制御回路１４３から出力されるライ
トＲＡＳアドレスがセットされる。固定タグ比較器６０
７は、固定タグレジスタ６０６のライトＲＡＳアドレス
と、ライトまたはリードアクセス時にＣＰＵ１、描画コ
プロセッサ１３、またはフレームバッファ制御回路１４
３から出力されるＲＡＳアドレスを比較する。ライトア
クセスの場合には、固定タグレジスタ６０６のライトＲ
ＡＳアドレスとライトアドレスに含まれるＲＡＳアドレ
スの一致／不一致のみによって、キャッシュヒット／キ
ャッシュミスが決定される。リードアクセスの場合に
は、固定タグレジスタ６０６のライトＲＡＳアドレスと
リードアドレスに含まれるＲＡＳアドレスの一致／不一
致を示す信号がゲート回路６０５ｂに送られる。

【０１２８】また、固定タグレジスタ６０６にセットさ
れているライトＲＡＳアドレスは、キャッシュフラッシ
ュ時にデュアルポート画像メモリ３０をページモードで
ライトアクセスするために使用される。

【０１２９】このように、このキャッシュメモリブロッ
ク４０１は、ライトＲＡＳアドレスを固定タグとして使
用することにより同一ＲＡＳアドレスのデータだけが書
き込み可能になっている。またＣＡＳアドレスをタグ情
報としてタグエントリに格納しているので、そのタグ情
報をデュアルポート画像メモリ３０のページモードアク
セスに有効利用することができる。

【０１３０】以上説明したように、この表示制御システ
ムにおいては、ＣＰＵ１または描画コプロセッサ１３に
よる画像データのリード処理において、フレームバッフ
ァキャッシュ１４１に画像データをプリフェッチするこ
とによりキャッシュヒットの確率を高めることができ
る。キャッシュミスが発生するとＣＰＵ１または描画コ
プロセッサ１３はデュアルポート画像メモリ３０から画
像データが読み出されるまで待たされることになるが、
キャッシュヒットの場合には所望の画像データをフレー
ムバッファキャッシュ１４１から直ぐにリードすること
ができる。したがって、フレームバッファキャッシュ１
４１への画像データのプリフェッチは、ＣＰＵ１または
描画コプロセッサ１３の待ち時間を低減することができ
る。

【０１３１】なお、以上の説明では、キャッシュメモリ
に画像データをプリフェッチする場合を説明したが、プ
リフェッチ用のリードバッファを設けてそこに画像デー
タをプリフェッチしても良いことは持ち論である。

【０１３２】また、このようなプリフェッチバッファを
何ら設けない場合であっても、連続アクセスの場合にＶ
ＲＡＭのアクセスモードをページモードに切り替えてい
るので、ダイレクトパスＰ１を介して高速にデータをＣ
ＰＵ１や描画コプロセッサ１３に転送することができ
る。さらに、ＶＲＡＭの高速アクセスモードとしては、
ページモードに限らず、たとえばスタチックカラムモー
ド、ニブルモード等を利用することもできる。

【０１３３】

【発明の効果】以上のようにこの発明によれば、ＣＰＵ
や描画コプロセッサによって実行されている命令の種類
に応じてフレームバッファをアクセス制御できるように
なり、フレームバッファの高速アクセスモードや画像デ
ータのプリフェッチを有効利用した画像データの読み出
しを行うことが可能になる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る表示制御システム全
体の構成を示すブロック図。

【図２】図１の表示制御システムに設けられているメモ
リ制御回路の構成例を示すブロック図。

【図３】図２のメモリ制御回路に設けられているアクセ
スモード判定回路の具体的構成の一例を示す回路図。

【図４】図３に示したアクセスモード判定回路によるモ
−ド判定動作を説明するための図。

【図５】図３に示したアクセスモード判定回路によるモ
−ド判定結果に対応するプリフェッチ処理およびＶＲＡ
Ｍアクセスモードを説明する図。

【図６】図２のメモリ制御回路に設けられているフレー
ムバッファキャッシュの第１の構成例を示すブロック
図。

【図７】図６のフレームバッファキャッシュを利用した
画像データの読み出し動作を説明するための図。

【図８】図６のフレームバッファキャッシュのフォアグ
ランド／バックグランドの切り替え動作を説明するため
の図。

【図９】図６のフレームバッファキャッシュを利用した
画像データの書き込み動作を説明するための図。

【図１０】図２のメモリ制御回路に設けられているフレ
ームバッファキャッシュの第２の構成例を示すブロック
図。

【図１１】図１０のフレームバッファキャッシュを利用
した画像データの書き込み／読み出し動作を説明するた
めの図。

【図１２】図１０のフレームバッファキャッシュを利用
した高速矩形転送モード時の画像データ書き込み動作を
説明するための図。

【図１３】図１０のフレームバッファキャッシュのフォ
アグランド／バックグランド切り替えを説明するための
図。

【図１４】図２、図６および図１０に示した各フレーム
バッファキャッシュに設けられるキャッシュメモリブロ
ックの具体的構成の一例を示す回路図。

【符号の説明】

１…ＣＰＵ、２…メインメモリ、３…システムバス、４
…表示制御システム、１０…ディスプレイコントロー
ラ、１３…描画コプロセッサ、１４…メモリ制御回路、
１６…ＣＲＴコントローラ、３０…デュアルポート画像
メモリ、１４１…フレームバッファキャッシュ、１４１
ａ…キャッシュメモリブロック、１４１ｂ…制御回路、
１４２…キャッシュインターフェース、１４３…フレー
ムバッファ制御回路、１４４…アクセスモード判定回
路、２０１，２０２，４０１〜４０４…キャッシュメモ
リブロック、３０１，３０２，５０１〜５０４…マルチ
プレクサ、６０１…データメモリ、６０２…タグメモ
リ、６０３…バリッドフラグレジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プロセッサによって生成された画像デー
   タを記憶する画像メモリと、 この画像メモリに記憶されている前記画像データをディ
   スプレイに表示する表示手段と、 前記プロセッサから供給されるリードアドレスの変化の
   履歴に従って、前記プロセッサによるリ−ドアクセス
   が、アドレス不連続のランダムアクセスであるかアドレ
   ス順に連続したデータを順次リードする連続アクセスで
   あるかを判定するアクセスモード判定手段と、 このアクセスモード判定手段の判定結果に従って、前記
   画像メモリを第１アクセスモードおよびそれよりも高速
   の第２アクセスモードの一方でリードアクセスするメモ
   リ制御手段とを具備することを特徴とする表示制御シス
   テム。
2. 【請求項２】 プロセッサによって生成された画像デー
   タを記憶する画像メモリと、 この画像メモリに記憶されている前記画像データをディ
   スプレイに表示する表示手段と、 前記画像メモリから先読みされた画像データを記憶し、
   前記プロセッサからのリード要求に応じて前記画像デー
   タの読み出しが実行されるように構成されたプリフェッ
   チバッファと、 前記プロセッサから供給されるリードアドレスの変化の
   履歴に従って、前記プロセッサによるリ−ドアクセス
   が、アドレス順に連続したデータを順次リードする連続
   アクセスモードであるか否かを判定するアクセスモード
   判定手段と、 このアクセスモード判定手段によって連続アクセスモー
   ドであることが判定された際、前記プロセッサによって
   リード要求された画像データに後続するアドレスの画像
   データを前記画像メモリから読み出して前記プリフェッ
   チバッファにプリフェッチするプリフェッチ手段とを具
   備することを特徴とする表示制御システム。
3. 【請求項３】 前記プリフェッチ手段は、前記画像メモ
   リをページモードでリードアクセスしてアドレス順に連
   続した複数の画像データを連続的に前記画像メモリから
   前記プリフェッチバッファに転送することを特徴とする
   請求項２記載の表示制御システム。