JP3513158B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フリップフロップ回路
を含む半導体集積回路装置、さらには情報の伝達経路に
配置されたフリップフロップ回路に対するクロック同期
動作によってその論理動作タイミングが制御される半導
体集積回路装置に関し、例えばマイクロプロセッサ若し
くはマイクロコンピュータなどの論理ＬＳＩに適用して
有効な技術に関する。

【０００２】

【従来の技術】マイクロプロセッサなどの論理ＬＳＩに
おいては、その実行部に含まれる算術論理演算回路、マ
ルチプレクサ、シフタ、デコーダ、及びセレクタなどの
論理回路間の情報伝達経路にレジスタを配置し、各レジ
スタをクロック信号で同期動作させることにより容易に
誤動作を防止してデータ処理を行うようになっている。
斯るレジスタとしては、クロック信号サイクル、さらに
はカップリングノイズや微小リーク電流そしてアルファ
ー線などの影響に拘らず安定的にデータを保持すること
ができる複数のスタティック型のフリップフロップ回路
が一般的に採用されている。

【０００３】このような論理ＬＳＩの性能は、情報の伝
達経路に配置された複数のスタティック型フリップフロ
ップ回路の動作を規定するクロック信号サイクルによっ
て決定される。すなわち、クロック信号の変化に同期し
てレジスタすなわち複数のスタティック型フリップフロ
ップ回路からデータが出力されると、そのデータに対し
て種々の論理演算などが施され、当該演算結果が次段の
レジスタに到達するタイミングに併せて当該次段のレジ
スタがクロック信号の変化に同期してデータを入力でき
るように、当該クロック信号のサイクルが決定される。

【０００４】尚、このようなマイクロプロセッサについ
て記載された文献の例としては日経マグロウヒル社発行
の「日経エレクトロニクス（１９８７年７月１３日
号）」第１２４頁から第１３８頁がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来こ
の種の論理ＬＳＩにおいてレジスタを構成する複数のス
タティック型フリップフロップ回路にクロック信号の変
化が与えられてからその内部に保持されたデータが出力
されるまでの遅延時間、若しくはクロック信号の変化に
同期してデータの書き込みが開始されるまでの動作遅延
時間は、ナンドゲートやノアゲートなどの一般ゲートに
比べて数倍大きくなり、論理ＬＳＩを高性能化もしくは
高速化を図るための障害になる虞のあることが本発明者
によって明らかにされた。なぜなら、順序回路としての
スタティック型フリップフロップ回路においては、その
データ入力端子とそのデータ出力端子との間にデータを
スタティックにラッチするためのデータ系論理ゲートや
上記データ系論理ゲートをクロック信号に同期して動作
させるためのクロック系論理ゲートなどを含むため、デ
ータ入力端子からデータ出力端子までの間に存在するゲ
ート直列段数が多くなるからである。

【０００６】ここで着目するフリップフロップ回路は同
期式順序回路として位置づけられるものであり、特に本
発明者は、デザイン・オートメーションのような自動配
置配線の単位セルもしくは標準セルとされるフリップフ
ロップ回路、具体的には図１３に示されるレベルセンス
型のフリップフロップについて検討した。

【０００７】同図においてＧ１０１からＧ１０３及びＧ
１０６からＧ１０８はインバータゲート、Ｇ１０４及び
Ｇ１０５はナンドゲート、Ｔ１０１及びＴ１０２はトラ
ンスファゲートを表している。前記ナンドゲートＧ１０
４，Ｇ１０５はトランスファゲートＴ１０１を介して帰
還接続されることによりスタティックラッチを構成す
る。同図に示されるフリップフロップ回路は標準セルと
して利用されるものでありその入出力端子に接続される
回路の駆動能力や容量性負荷は実際にこのフリップフロ
ップが利用される半導体集積回路装置毎にまちまちであ
り、これを考慮して前記インバータゲートＧ１０１，Ｇ
１０３，Ｇ１０６，Ｇ１０７が設けられている。すなわ
ち、前記インバータゲートＧ１０１はデータ書き込みタ
イミングを規定するセットアップ時間及びホールド時間
並びにクロック最小パルス幅がクロック信号ＣＬＫの入
力波形の変化の傾きに影響されないようにするための波
形整形を行う。前記インバータゲートＧ１０３はデータ
Ｄ入力の前段回路の駆動能力に書き込み時間が影響され
ないようにするための増幅機能を持つ。前記インバータ
ゲートＧ１０６，Ｇ１０７はデータの出力動作が出力側
負荷容量の影響を受けないようにする。また、クロック
信号ＣＬＫのレベル変化によって取り込まれる入力デー
タＤの書き込み及び読出しに対してセット及びリセット
動作を優先させるように、前記インバータゲートＧ１０
６，Ｇ１０７の入力はナンドゲートＧ１０５の出力側に
接続され、ナンドゲートＧ１０４の入力側には接続され
ていない。

【０００８】したがって、このフリップフロップ回路に
おいてクロック信号ＣＬＫがハイレベルに変化されてか
ら反転出力Ｑ＊（＊は負論理を意味する）を得るまでに
は６段のゲートＧ１０１，Ｔ１０２，Ｇ１０４，Ｇ１０
５，Ｇ１０６，Ｇ１０８の出力が確定するのを待たなけ
ればならず、また、非反転出力（正転出力）Ｑを得るに
は５段のゲートＧ１０１，Ｔ１０２，Ｇ１０４，Ｇ１０
５，Ｇ１０７の出力が確定するのを待たなければならな
い。これにより、クロック信号ＣＬＫのハイレベルへの
変化からデータ出力が確定するまでの遅延は大きくなっ
てしまう。

【０００９】図１４には本発明者が検討した別のフリッ
プフロップ回路が示される。同図に示されるフリップフ
ロップ回路は複合ゲートとしての２個のオア・アンド・
インバータゲートＧ１１３，Ｇ１１４によってスタティ
ックラッチが構成され、クロック信号ＣＬＫの入力段に
は波形整形用インバータゲートＧ１１１が配置され、出
力側には書き込み動作が出力側負荷容量に影響されない
ようにするためのインバータゲートＧ１１５，Ｇ１１６
が配置され、さらに入力データＤの反転用インバータゲ
ートＧ１１２が設けられている。このフリップフロップ
回路もクロック信号ＣＬＫがハイレベルに変化されてか
ら反転出力Ｑ＊及び正転出力Ｑを得るまでには、４段の
ゲートＧ１１１，Ｇ１１３，Ｇ１１４，Ｇ１１６、又は
Ｇ１１１，Ｇ１１３，Ｇ１１４，Ｇ１１５の出力が確定
するのを待たなければならず、上記同様にクロック信号
ＣＬＫのハイレベルへの変化からデータ出力が確定する
までに大きな遅延を生ずる。

【００１０】このように従来のクロック同期型フリップ
フロップ回路ではクロック信号のレベル変化からデータ
出力が確定するまでに比較的大きな遅延を生ずるため、
クロック信号に対するデータのセットアップ時間やホー
ル時間を所要時間確保するためには必然的にクロック信
号周期が長くなる。これにより、斯るフリップフロップ
回路の動作を規定するクロック信号のサイクルによって
動作速度が決定されるような論理ＬＳＩにおいてはその
高速化に限界を生じてしまう。例えばそのようなフリッ
プフロップ回路がクリティカルパスに存在している場
合、当該フリップフロップ回路の動作遅延時間が論理Ｌ
ＳＩの高速化を阻むこととなる。

【００１１】特に高速化という点だけに関してはＥＣＬ
回路を採用することもできるが、ＭＯＳ型半導体集積回
路装置に比べると高集積化し難く消費電力も格段に大き
いため、必ずしも得策ではない。

【００１２】本発明の目的は、クロック同期型フリップ
フロップ回路の動作遅延を少なくして半導体集積回路装
置の論理動作を高速化しようとするものである。

【００１３】本発明の別の目的は、フリップフロップ回
路の動作を規定するクロック信号サイクルによって性能
が決定されるような半導体集積回路装置において、高集
積化並びに低消費電力化を実現しつつ、フリップフロッ
プ回路の性能の点において高速に論理動作を行うことが
できる半導体集積回路装置を提供することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、情報の伝達経路に配置されたフ
リップフロップ回路に対するクロック同期動作によっ
て、その論理動作タイミングが制御される半導体集積回
路装置に、図４の曲線（ａ）以下の領域に含まれる動作
特性を持つフリップフロップ回路を採用するものであ
る。

【００１７】また、情報の伝達経路に配置されたフリッ
プフロップ回路に対するクロック同期動作によって、そ
の論理動作タイミングが制御される半導体集積回路装置
において、前記フリップフロップ回路として、そのデー
タ入力端子と出力端子との間に、記憶回路とこの記憶回
路よりも直列ゲート段数の少ないバイパス回路とを並列
接続する構成を採用するものである。

【００１８】或いは、情報の伝達経路に配置されたフリ
ップフロップ回路に対するクロック同期動作によって、
その論理動作タイミングが制御される半導体集積回路装
置において、前記フリップフロップ回路として、そのデ
ータ入力端子と出力端子との間に記憶回路とバイパス回
路を並列接続し、前記データ入力端子から出力端子に至
るまでのデータの伝播遅延時間に関し記憶回路に比べて
バイパス回路の方が小さくなる構成を採用するものであ
る。

【００１９】前記バイパス回路は、記憶回路の論理を通
さずに、該記憶回路に書き込まれるべき情報を迂回して
出力端子に伝達するものである。記憶回路の出力確定前
の保持情報とバイパス回路の出力情報との競合を防止す
る場合には、前記記憶回路のデータ書き込み動作時に前
記バイパス回路を前記データ出力端子と導通状態にし、
前記記憶回路のデータ保持状態の時に前記バイパス回路
を前記データ出力端子と非導通状態にするところの切り
替え手段を上記フリップフロップ回路に含めるとよい。

【００２０】前記切り替え手段は、前記記憶回路の書き
込み動作を制御するクロック信号と実質的に同一のクロ
ック信号に基づいてその導通／非導通状態が切り替え制
御される、スイッチ回路、論理ゲート、及びクロックド
ゲートの中から選ばれた単数若しくは複数の手段を採用
することができる。

【００２１】また、情報の伝達経路に配置されたフリッ
プフロップ回路に対するクロック同期動作によって、そ
の論理動作タイミングが制御される半導体集積回路装置
において、前記フリップフロップ回路として、そのデー
タ入力端子と出力端子との間に記憶回路とバイパス回路
を並列接続し、記憶回路のデータ書き込み動作時にはバ
イパス回路の出力を出力端子に伝達し、記憶回路のデー
タ保持状態においては記憶回路の出力を前記出力端子に
伝達する手段を含む構成を採用してもよい。

【００２２】フリップフロップ回路が適用される回路構
成の如何に拘らず動作の安定化若しくは動作仕様の統一
化を図るには、前記記憶回路における情報書き込みのた
めのセットアップ時間及びホールド時間をデータ出力端
子に結合される容量性負荷の大小に大きく依存させない
ために、出力端子に結合されるべき負荷を駆動するドラ
イバー回路を設けるとよい。

【００２３】正転出力と反転出力とを有する構成に対応
させるには、正転出力用のバイパス回路と反転出力用の
バイパス回路とを夫々別々に含めることができる。

【００２４】カップリングノイズや微小リーク電流など
の影響を受けないような情報記憶の安定化を図るには、
スタティックに情報を保持する形式の記憶回路を採用す
るとよい。

【００２５】記憶回路にセット／リセット機能がある場
合に、クロック信号がどのような状態にあってもフリッ
プフロップ回路全体におけるセット／リセット動作を優
先させるには、バイパス回路にもセット／リセット機能
を設けておくことが望ましい。即ち、バイパス回路に
は、第１の信号に応答して前記出力端子に出力されるデ
ータを第１の値に強制し、第２の信号に応答して前記出
力端子に出力されるデータを第２の値に強制する手段を
設けておく。

【００２６】フリップフロップ回路が直列接続形態のマ
スタ段及びスレーブ段の２個の記憶回路を備える場合、
少なくともスレーブ段にバイパス回路を並列接続するこ
とが望ましい。

【００２７】また、高集積化及び抵消費電力化という点
においては、前記フリップフロップ回路を含む半導体集
積回路装置を相補型ＭＯＳ回路形式で構成するのがよ
い。また、フリップフロップ回路の駆動能力向上という
点においては、前記フリップフロップ回路をバイポーラ
トランジスタとＭＯＳトランジスタを含むＢＩ−ＣＭＯ
Ｓ回路で構成することもできる。

【００２８】

【作用】上記した手段によれば、クロック信号の変化に
同期して記憶回路が入力データを取り込んで保持すると
き、この記憶回路に並列接続されたバイパス回路は、こ
れに並行してその入力データに応ずる情報を出力する。
バイパス回路は、記憶動作を伴わず、若しくは内蔵ゲー
トの直列接続段数が記憶回路よりも少なく、又は入力端
子から出力端子までの情報伝達遅延が記憶回路よりも小
さくされているから、記憶回路への入力データの書き込
み動作が完了する以前にバイパス回路は上記入力データ
に対応する情報を高速に出力する。このようにクロック
信号の変化に同期して入力データがフリップフロップの
入力端子へ入力されてから該入力データに応ずるデータ
がフリップフロップの出力端子に出力されるまでのタイ
ミングが早められる。このことは、クロック同期型フリ
ップフロップ回路の動作遅延を少なくすることとなる。
したがってフリップフロップ回路の動作を規定するため
のクロック信号サイクルによって、その性能が決定され
るようなマイクロプロセッサ若しくはマイクロコンピュ
ータなどの半導体集積回路装置において、上記クロック
信号サイクルを高速化できるので上記半導体集積回路装
置の論理動作を高速化することができる。

【００２９】そして、斯る半導体集積回路装置をＭＯＳ
型半導体集積回路装置で構成するとき、素子の微細化と
これに伴う電源電圧の低電圧化の促進により、スケーリ
ング則に従ってフリップフロップ回路はもとよりＬＳＩ
の全体的な動作が更に高速化され、高集積化並びに低消
費電力化を犠牲にすることなく、フリップフロップ回路
の性能の点において一層高速な論理動作を達成する。

【００３０】

【実施例】図２には本発明の一実施例に係るマイクロコ
ンピュータ若しくはマイクロプロセッサのチップレイア
ウト図が示される。

【００３１】同図において１はシリコンのような１個の
半導体基板である。例えばこの半導体基板１の外縁部に
は多数のボンディングパッド２が配置されると共に、入
力バッファ、出力バッファ、及び入出力バッファの形成
領域３が構成される。上記形成領域３の内側には、命令
をプリフェッチする命令キュー４、命令キュー４から所
定の手順で命令を受け取る命令レジスタ５、命令レジス
タ５が保持する命令をデコードして各種制御信号を生成
する命令デコーダ６などを含む命令制御部が構成され
る。更に算術論理演算器７、乗算器アレイ８、バレルシ
フタ９、演算レジスタ１０などの演算手段、そしてこれ
を制御する浮動小数点コントローラ１１や乗算器コント
ローラ１２が設けられる。そのほかに、レジスタファイ
ル１３、データキャッシュメモリ１４、アドレスレジス
タ１５、アドレス変換バッファ１６、クロックジェネレ
ータ１７などが設けられている。このマイクロプロセッ
サ１は、命令レジスタ５にフェッチした命令を命令デコ
ーダ６が解読することにより、各種演算器やレジスタな
どを介してデータやアドレスの演算などを行ってその命
令を実行する。

【００３２】図３には、図２に示したマイクロプロセッ
サ１の性能を指標する情報伝達経路例えばクリティカル
パスの一例が示されている。同図に示されるクリティカ
ルパスは、特に制限されないが、ジャンプ命令によって
命令アドレスを生成するときのパスである。命令レジス
タ５、演算レジスタ１０、及びアドレスレジスタ１５は
例えばクロック信号ＣＬＫの変化に同期してデータを書
き込み保持する。命令レジスタ５はクロック信号ＣＬＫ
の変化に同期して命令を入力保持してこれを出力する。
出力された命令は命令デコーダ６で解読されて、セレク
タ２０を通して算術論理演算器７に供給され、そこでの
演算結果は演算レジスタ１０に向けて伝達される。この
演算結果が正常に後段に伝達されて誤動作を生じないよ
うにするには、演算レジスタ１０にクロック信号ＣＬＫ
の次の変化が与えられる前に、即ちサイクルタイムＴｃ
ｙｃ以内に当該演算結果データが演算レジスタ１０の入
力に到達していなければならない。同様に演算レジスタ
１０から出力されるデータに対してバレルシフタ９で演
算されてセレクタ２１を介してアドレスレジスタ１５に
伝達される情報に関してもサイクルタイムＴｃｙｃ以内
に該アドレスレジスタ１５の入力に到達していなければ
ならない。前記命令レジスタ５、演算レジスタ１０、ア
ドレスレジスタ１５などはその構成ビット数に応ずる数
のフリップフロップ回路によって構成され、命令デコー
ダ６や算術論理演算器７などはナンドゲート、ノアゲー
ト、インバータゲートなどによって構成される。図３の
クリティカルパスで代表されるように、情報の伝達経路
に配置されたフリップフロップ回路に対するクロック同
期動作によって、その論理動作タイミングが制御される
ような本実施例のマイクロプロセッサ１において、デー
タ処理の高速化を図るにはサイクルタイムＴｃｙｃの短
縮が必要であり、そのためにはナンドゲートなどの組み
合わせ回路の動作遅延時間を小さくするのと同時に、フ
リップフロップ回路においてクロック信号ＣＬＫが変化
してから正規のデータが出力されるまでの遅延時間を極
力短くすることが必要になる。

【００３３】図１には前記各種レジスタを構成するため
のフリップフロップ回路の一例が示される。同図に示さ
れるフリップフロップ回路３０はクロック信号ＣＬＫの
レベルに従ってデータを入力するレベルセンス型のもの
であり、クロック入力端子３１、データ入力端子３２、
データ正転出力端子３３、データ反転出力端子３４、セ
ット端子３５、リセット端子３６を有し、データの入力
端子と出力端子との間に、記憶回路４０、正転出力用の
バイパス回路４１、及び反転出力用のバイパス回路４２
が並列接続され、それらは共通のクロック信号ＣＬＫ、
セット信号Ｓ＊、リセット信号Ｒ＊によって制御され
る。図中のＶｃｃは２ボルトの様な電源電圧とされ、Ｇ
ＮＤは０ボルトの様な接地電圧とされる。

【００３４】前記正転出力用のバイパス回路４１は、イ
ンバータゲートＧ２と、２個のｐチャンネル型のＭＯＳ
若しくはＭＩＳ型電界効果トランジスタ（以下単にＭＯ
Ｓトランジスタとも記す）ＭＰ１，ＭＰ２及び２個のｎ
チャンネル型のＭＯＳトランジスタＭＮ１，ＭＮ２によ
って構成されるクロックドインバータゲートＧ２０と、
相補型ＭＯＳトランスファゲート（以下単にトランスフ
ァゲートとも記す）Ｔ１によって構成される入力データ
Ｄの伝達経路を含む。

【００３５】前記反転出力用のバイパス回路４２は、２
個のｐチャンネル型のＭＯＳトランジスタＭＰ４，ＭＰ
５及び２個のｎチャンネル型のＭＯＳトランジスタＭＮ
４，ＭＮ５によって構成されるクロックドインバータゲ
ートＧ２１と、トランスファゲートＴ２によって構成さ
れる入力データＤの伝達経路を含む。

【００３６】前記記憶回路４０は、トランスファゲート
Ｔ３と２個のナンドゲートＧ８，Ｇ９によって構成され
るスタティックラッチを有し、インバータゲートＧ７、
トランスファゲートＴ４、ナンドゲートＧ８，Ｇ９、ト
ランスファゲートＴ３、インバータゲートＧ１０、及び
トランスファゲートＴ５によってデータの正転出力用伝
達経路を構成し、且つ、インバータゲートＧ７、トラン
スファゲートＴ４、ナンドゲートＧ８，Ｇ９、トランス
ファゲートＴ３、インバータゲートＧ１１、及びトラン
スファゲートＴ６によってデータの反転出力用伝達経路
を構成する。

【００３７】フリップフロップ回路３０におけるセット
／リセット機能は記憶回路４０及びバイパス回路４１，
４２の夫々が持ち、記憶回路４０においてセット信号Ｓ
＊を受けるナンドゲートＧ８がセット機能を司ると共
に、リセット信号Ｒ＊を受けるナンドゲートＧ９がリセ
ット機能を司る。正転出力用のバイパス回路４１におい
て、前記クロックドインバータゲートＧ２０並びにｐチ
ャンネル型ＭＯＳトランジスタＭＰ３及びｎチャンネル
型ＭＯＳトランジスタＭＮ３がセット／リセット機能を
司る。また、反転出力用のバイパス回路４２において、
前記クロックドインバータゲートＧ２１並びにｐチャン
ネル型ＭＯＳトランジスタＭＰ６及びｎチャンネル型Ｍ
ＯＳトランジスタＭＮ６がセット／リセット機能を司
る。

【００３８】前記記憶回路４０の正転出力とバイパス回
路４１の出力はノードＮ１によってワイヤード・オア接
続され、何れの出力を選択するかは相補的にスイッチ制
御されるトランスファゲートＴ１，Ｔ５によって選択さ
れる。また、記憶回路４０の反転出力とバイパス回路４
２の出力はノードＮ２によってワイヤード・オア接続さ
れ、何れの出力を選択するかは相補的にスイッチ制御さ
れるトランスファゲートＴ２，Ｔ６によって選択され
る。トランスファゲートＴ１，Ｔ２，Ｔ５，Ｔ６などを
スイッチ制御するためにクロック信号ＣＬＫを伝達する
直列３段のインバータゲートＧ４，Ｇ５，Ｇ６が配置さ
れている．

【００３９】クロック信号ＣＬＫがハイレベルにされる
と、トランスファゲートＴ１，Ｔ２がオン状態にされ
て、バイパス回路４１，４２の出力が正転出力端子３３
と反転出力端子３４に導通状態にされ、記憶回路４０の
出力は同出力端子３３，３４とは非導通状態にされる。
したがって、このときデータ入力端子３２からデータＤ
が与えられると、その正転出力Ｑがバイパス回路４１を
通して出力端子３３に供給されると共に、バイパス回路
４２を通して反転出力Ｑ＊が出力端子３４に供給され
る。

【００４０】クロック信号ＣＬＫがハイレベルのとき記
憶回路４０は書き込み状態にされ、バイパス回路４１，
４２による出力動作に並行して入力データＤの書き込み
が行われる。即ちナンドゲートＧ８，Ｇ９と共にスタテ
ィックラッチを構成すトランスファゲートＴ３がオフ状
態にされ、且つ、インバータゲートＧ７を介して入力デ
ータＤを取り込むトランスファゲートＴ４がオン状態に
されて、書き込み状態にされる。

【００４１】この書き込み状態において、セット信号Ｓ
＊がローレベルにされてセット動作が指示されると、正
転出力用バイパス回路４１において、ＭＯＳトランジス
タＭＮ２がオフ状態に反転されると共に、ＭＯＳトラン
ジスタＭＰ３がオン状態にされ、これによって、入力デ
ータＤのレベルに拘らず正転出力Ｑはハイレベルに固定
される。反転出力用バイパス回路４２においては、ＭＯ
ＳトランジスタＭＮ６がオン状態に反転されると共に、
ＭＯＳトランジスタＭＰ４がオフ状態にされ、これによ
って、入力データＤのレベルに拘らず反転出力Ｑ＊はロ
ーレベルに固定される。このとき記憶回路４０はローレ
ベルのセット信号Ｓ＊を受けるナンドゲートＧ８の作用
により入力データＤの論理値に拘らずセット状態にされ
る。このように書き込み動作時にセット動作が指示され
たとき、セット動作はクロック信号ＣＬＫによる制御に
優先される。即ち、クロック信号ＣＬＫの変化に同期し
て取り込まれるデータＤの論理値如何に拘らず正転出力
Ｑ並びに反転出力Ｑ＊はセット状態の出力レベルに強制
される。リセット信号Ｒ＊がローレベルにされてリセッ
ト動作が指示された場合にも同様である。

【００４２】クロック信号ＣＬＫがローレベルにされる
と、トランスファゲートＴ１，Ｔ２がオフ状態にされる
と共に、トランスファゲートＴ５，Ｔ６がオン状態にさ
れて、バイパス回路４１，４２の出力は正転出力端子３
３及び反転出力端子３４と非導通状態にされ、記憶回路
４０の出力がフリップフロップ回路３０の出力とされ
る。このとき、記憶回路４０のトランスファゲートＴ４
がオフ状態にされ、且つトランスファゲートＴ３がオン
状態にされるため、書き込みされたデータはスタティッ
クにラッチされる。したがって、クロック信号ＣＬＫの
ハイレベル期間に記憶回路４０に書き込まれたデータは
容量性カップリングや微小リーク電流さらにはアルファ
ー線などの影響を受けて不所望にレベル反転することな
く、安定的に出力端子３３，３４から出力される。さら
にトランスファゲートＴ５，Ｔ６の前段に配置されたイ
ンバータゲートＧ１０，Ｇ１１の作用により、出力負荷
容量の影響を受けずにデータを出力することができる。

【００４３】このとき、セット信号Ｓ＊がローレベルに
されてセット動作が指示されると、記憶回路４０はロー
レベルのセット信号Ｓ＊を受けるナンドゲートＧ８の作
用により入力データＤの論理値に拘らずセット状態にさ
れ、出力端子３３に得られる正転出力Ｑはハイレベル、
そして出力端子３４に得られる反転出力Ｑ＊はローレベ
ルに固定される。一旦セット動作が指示されてその状態
が記憶回路４０に記憶されると、当該セット信号Ｓ＊が
ハイレベルにネゲートされてもセット状態は安定的に維
持される。また、リセット信号Ｒ＊がローレベルにされ
てリセット動作が指示された場合にも同様である。

【００４４】尚、クロック信号ＣＬＫの入力段に配置さ
れているインバータゲートＧ４などは、データ書き込み
動作を規定するセットアップ時間及びホールド時間並び
にクロック最小パルス幅がクロック信号ＣＬＫの入力波
形の変化の傾きに影響されないようにするための波形整
形を行う。

【００４５】このフリップフロップ回路３０において、
クロック信号ＣＬＫがハイレベルに変化されてからデー
タが出力されるまでに当該データが通過すべきゲート段
数は、夫々のバイパス回路４１，４２におけるトランス
ファゲートＴ１，Ｔ２の１段だけで最小にされているか
ら、図１３や図１４に示されるような回路に比べてクロ
ック信号の変化タイミングから正規のデータが出力され
るまでの遅延時間は極めて少なくされている。しかもこ
のフリップフロップ回路３０は、従来と同様に記憶回路
４０における書き込み動作の安定性並びにデータ出力性
能の安定性が保証されているから、デザイン・オートメ
ーションのような自動配置配線の単位セルもしくは標準
セルとしての使用態様、即ち実際にこのフリップフロッ
プが利用される半導体集積回路装置毎にその入出力端子
に接続される回路の駆動能力や容量性負荷がまちまちで
あることが想定されるような使用態様にも最適である。

【００４６】ここで、フリップフロップ回路３０を構成
するＭＯＳトランジスタのサイズに関しては、ＭＯＳト
ランジスタＭＰ２，ＭＮ１，ＭＰ５，ＭＮ４、トランス
ファゲートＴ１，Ｔ２をそれぞれ構成するＭＯＳトラン
ジスタ、及びインバータゲートＧ４を構成するＭＯＳト
ランジスタのゲート幅を標準とすると、入力データＤを
受けるインバータゲートＧ２，Ｇ７構成用ＭＯＳトラン
ジスタのゲート幅は標準の半分程度とされ、これにより
入力容量が小さくなって入力データの過渡応答速度を早
めるようになっている。また、ＭＯＳトランジスタＭＰ
３，ＭＮ３，ＭＰ６，ＭＮ６、及びトランスファゲート
Ｔ５，Ｔ６をそれぞれ構成するＭＯＳトランジスタには
その出力ノードにダイオードの寄生容量が付くため、そ
れらＭＯＳトランジスタのゲート幅は標準の半分程度と
される。また、システムリセットや診断時に利用される
ようなセット／リセット動作には高速性が要求されない
から、ＭＯＳトランジスタＭＰ１，ＭＮ２，ＭＰ４，Ｍ
Ｎ５のゲート入力容量は大きくなっても差し支えない。
このため、バイパス回路４１，４２の駆動能力増大のた
めにそれらトランジスタのゲート幅は標準の２〜５倍程
度に設定され、オン抵抗が極めて小さくなるようにされ
ている。

【００４７】図４には図１に示されるフリップフロップ
回路の特性が示される。この特性は入力端子にデータを
与えた状態でクロック信号ＣＬＫを変化させてからデー
タが出力されるまでの遅延時間Ｔｐｄ（正転出力Ｑと反
転出力Ｑ＊の平均）の負荷容量ＣＬ依存性を示し、特性
曲線（ａ）は図１のフリップフロップ回路３０など、特
性曲線（ｂ）は図１３のフリップフロップ回路、特性曲
線（ｃ）は図１４のフリップフロップ回路に関するもの
である。

【００４８】特性曲線（ａ）における負荷容量０．３
［ＰＦ］時の特性は例えば以下のシミュレーション条件
によって取得された。即ち、このフリップフロップ回路
は、０．２［μｍ］プロセスを採用した相補型ＭＯＳ回
路によって構成され、電源電圧は２．０［Ｖ］を想定し
ている。ＭＯＳトランジスタの標準サイズはゲート長が
０．２０［μｍ］、ゲート幅が１５［μｍ］であり、標
準サイズの相補型ＭＯＳインバータゲートの入力容量は
０．０５[ＰＦ］である。但し、ＭＯＳトランジスタＭ
Ｐ１，ＭＰ４，ＭＮ１，ＭＮ４のゲート幅は４５[μ
ｍ］、インバータゲートＧ２，Ｇ３，Ｇ５〜Ｇ１１及び
トランスファゲートＴ３〜Ｔ６構成用ＭＯＳトランジス
タ並びにＭＯＳトランジスタＭＰ３，ＭＮ３，ＭＰ６，
ＭＮ６のゲート幅は７．５［μｍ］とされる。尚、負荷
容量０．３［ＰＦ］は、特に制限されないが、長さ１
［ｍｍ］、幅０．７［μｍ］のアルミニウム配線の寄生
容量（０．１８［ＰＦ］）と、ｆａｎ ｏｕｔ＝２に対
応するゲート入力容量（０．１［ＰＦ］）などの総和を
想定した標準負荷容量とされる。

【００４９】この特性曲線（ａ）で代表的に示されるよ
うに、本実施例のマイクロプロセッサ１をＭＯＳ型半導
体集積回路装置で構成するとき、素子の微細化と、これ
に伴う電源電圧低下の促進により、スケーリング則に従
ってフリップフロップ回路はもとより全体的な回路動作
が更に高速化されて現在のＥＣＬ回路にも匹敵し得るよ
うになり、しかもＥＣＬ回路では実現不可能な高集積化
並びに抵消費電力化を達成して、フリップフロップ回路
の性能の点において一層高速な論理動作が可能になる。

【００５０】図５にはレーシング防止を考慮したマスタ
・スレーブ型のフリップフロップ回路の一例が示され
る。同図のＶｃｃは２ボルトとされ、ＧＮＤは０ボルト
とされる。

【００５１】同図に示されるフリップフロップ回路５０
は、データの入力端子３２と出力端子３３，３４との間
に、直列接続されたマスタ段５１、及びスレーブ段５２
の２個の記憶回路を備え、前記スレーブ段５２に正転出
力用バイパス回路４１と反転出力用バイパス回路４２を
それぞれを並列接続して成る。マスタ段５１はクロック
信号ＣＬＫのローレベルによってデータを取り込み、同
クロック信号ＣＬＫの立ち上がり変化に同期してスレー
ブ段５２がマスタ段５１からデータを取り込んで出力す
るようになっている。

【００５２】マスタ段５１は、インバータゲートＧ３
０、２個のトランスファゲートＴ１０，Ｔ１１、２個の
ナンドゲートＧ３１，Ｇ３２を含み、ゲートＧ３１，Ｇ
３２，Ｔ１１によって構成される帰還ループでスタティ
ックラッチを構成する。スレーブ段５２は、４個のトラ
ンスファゲートＴ１２〜Ｔ１５、２個のナンドゲートＧ
３３，Ｇ３４、３個のインバータゲートＧ３５〜Ｇ３７
を含んで構成され、ゲートＧ３３，Ｇ３４，Ｔ１３によ
って構成される帰還ループでスタティックラッチを構成
する。バイパス回路４１，４２は図１と同じように構成
される。このようなマスタ・スレーブ型のフリップフロ
ップ回路５０においても図１と同様に動作の高速化を図
ることができる。

【００５３】図６には、本発明を適用したマスタ・スレ
ーブ型のフリップフロップ回路の他の例が示されてい
る。本実施例は、図５に示した実施例と類似している。
そのため、相違点のみについて、述べる。図６の実施例
においては、マスタ段のデータ出力ではなく、トランス
ファゲートＴ１０からのデータＤが、バイパス回路４
１，４２にデータＤとして供給されている。この実施例
によれば、セットアップ時間を短くすることが可能であ
る。

【００５４】図７には、本発明を適用したマスタ・スレ
ーブ型のフリップフロップ回路の他の例が示されてい
る。本実施例も、図５に示した実施例と類似しているの
で、その相違点についてのみ主に説明する。図７の実施
例においては、図５に示したバイパス回路４１，４２か
らＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ５，ＭＮ
６，ＭＰ１，ＭＰ３，ＭＰ４，ＭＰ６及びインバータＧ
１，Ｇ３が除かれている。そのため、バイパス回路４
１，４２は、セット／リセット機能を有していない。こ
の実施例によれば、素子数を減らすことができる。

【００５５】図８には、本発明を適用したマスタ・スレ
ーブ型のフリップフロップ回路の他の例が示されてい
る。本実施例も、図７に示した実施例と類似しているの
で、その相違点についてのみ主に説明する。図８の実施
例においては、更にマスタ段５３が設けられており、こ
のマスタ段５３からのデータが、バイパス回路４１，４
２に供給されている。このマスタ段５３は、上記トラン
スファゲートＴ１０と同様な働きをするトランスファゲ
ートＴ１６と、上記トランスファゲートＴ１１と同様な
働きをするトランスファゲートＴ１７とを有しており、
更に次に述べるような構成を有している。すなわち、ス
タテックラッチを形成するための帰還ループが、インバ
ータＧ３９と、トランスファゲートＴ１７と、ＭＯＳト
ランジスタＭＮ１０，ＭＮ１１，ＭＯＳトランジスタＭ
Ｐ１０，ＭＰ１１からなるクロックドインバータ回路と
によって構成されている。また、データＤは、ＭＯＳト
ランジスタＭＮ７，ＭＮ８，ＭＯＳトランジスタＭＰ
７，ＭＰ８からなるクロックドインバータ回路を介し
て、上記帰還ループに供給される。上記マスタ段５３
は、それがセット／リセット機能を有するように、その
出力ノードには、インバータＧ４０を介してセット信号
Ｓ＊が供給されるＭＯＳトランジスタＭＮ９と、リセッ
ト信号Ｒ＊が供給されるＭＯＳトランジスタＭＰ９とが
接続され、上記インバータＧ４０により形成された反転
セット信号Ｓは、更に上記ＭＯＳトランジスタＭＰ８，
ＭＰ１０に供給され、上記セット信号Ｓ＊は、更に上記
ＭＯＳトランジスタＭＮ８，ＭＮ１１に供給されてい
る。この実施例においても、上記バイパス回路４１，４
２は、前記図５に示した実施例と同様な構成にしても良
い。

【００５６】図９には、本発明を適用したマスタ・スレ
ーブ型のフリップフロップ回路の他の例が示されてい
る。本実施例においては、スレーブ段にバイパス回路
（２）が並列接続されると共に、マスタ段にもバイパス
回路（１）が並列接続されている。マスタ段、スレーブ
段には、それぞれ上述した回路が使用できる。同様に、
バイパス回路（１），（２）としては、それぞれ上述し
た回路が使用できる。

【００５７】図１０にはバイパス回路例えば正転出力用
のバイパス回路の出力段をＢＩ−ＣＭＯＳ化した一例回
路が示される。このバイパス回路６０は直列接続された
ｎｐｎ型バイポーラトランジスタＢＴ１，ＢＴ２を出力
段に有し、前記セット／リセット用のＭＯＳトランジス
タＭＰ３，ＭＮ３をバイポーラトランジスタＢＴ１，Ｂ
Ｔ２に並列接続してある。クロック信号ＣＬＫがローレ
ベルのときはトランスファゲートＴ１とｎチャンネル型
ＭＯＳトランジスタＭＮ１０がオフ状態にされてバイパ
ス回路６０の出力は高インピーダンス状態にされる。ク
ロック信号ＣＬＫがハイレベルのときはトランスファゲ
ートＴ１とＭＯＳトランジスタＭＮ１０がオン状態にさ
れることにより、バイポーラトランジスタＢＴ１，ＢＴ
２がｎチャンネル型ＭＯＳトランジスタＭＮ１１のスイ
ッチ状態に応じて相補的にスイッチ動作して入力データ
Ｄを正転出力する。この回路構成は反転出力用のパイパ
ス回路にも適用可能であることはいうまでもない。

【００５８】バイパス回路の出力段をＢＩ−ＣＭＯＳ化
することにより、バイパス回路の出力動作を高速化する
ことができる。このようなＢＩ−ＣＭＯＳ技術は図４の
特性曲線（ａ）で代表されるような超高速のフリップフ
ロップ回路を利用しない場合の代替的な手段若しくはそ
れまでの過渡的な手段として位置づけられると考えられ
る。即ち、バイポーラトランジスタを利用する性質上当
該トランジスタのベース・エミッタ間電圧はスケーリン
グ若しくは素子の微細化に従って低くすることは極めて
むずかしい。したがって、図１０の様なトーテンポール
型のバイポーラ出力段を用いた場合、各バイポーラトラ
ンジスタのベースエミッタ間電圧を０．７ボルトとする
と、出力信号のハイレベルは（Ｖｃｃ−０．７）ボルト
とされ、出力信号のローレベルは（ＧＮＤ＋０．７）ボ
ルトとされる。したがってＶｃｃが５ボルトの様な値と
され、ＧＮＤが０ボルトの様な値とされる場合には、十
分な出力信号の信号振幅が得られる。しかし、Ｖｃｃが
２．０ボルトの様な値とされ、ＧＮＤが０ボルトの様な
値とされる場合には、次段のＣＭＯＳ回路を駆動するの
に十分な出力信号の振幅が得られない。すなわち、図１
０のバイパス回路は電源電圧Ｖｃｃ，ＧＮＤの値によっ
てその使用が制限される。ＢＩ−ＣＭＯＳ化によってバ
イパス回路の出力動作を高速化しようとする技術は、Ｍ
ＯＳ半導体集積回路装置における素子の微細化並びに高
集積化に従って電源電圧が低下くなるという点に関して
利用できないこともあるという不都合を考慮しなければ
ならない。一方、図１や第５図のフリップフロップの使
用は、電源電圧（Ｖｃｃ，ＧＮＤ）の値によって制限さ
れない。

【００５９】上記実施例によれば以下の作用効果があ
る。

【００６０】（１）図１に示されるように記憶回路４０
に並列接続されたバイパス回路４１，４２、並びに図５
乃至図８に示されるように記憶回路としてのスレーブ段
５２に並列接続されたバイパス回路４１，４２におい
て、クロック信号ＣＬＫがハイレベルに変化されてから
データが出力されるまでに当該データが通過すべきゲー
ト段数は、夫々のバイパス回路４１，４２におけるトラ
ンスファゲートＴ１，Ｔ２の１段だけで最小にされてい
るから、図１３や図１４に示されるような回路に比べて
クロック信号の変化タイミングから正規のデータが出力
されるまでの遅延時間を極めて小さくすることができ
る。

【００６１】（２）上記作用効果により、クロック信号
ＣＬＫの変化に同期してフリップフロップ回路から正規
のデータが出力されるまでの遅延時間は極力短くなるか
ら、情報の伝達経路に配置されたレジスタ構成用フリッ
プフロップ回路３０，５０に対するクロック同期動作に
よって、その論理動作タイミングが制御されるような本
実施例のマイクロプロセッサ１において、図３に示され
るようなサイクルタイムＴｃｙｃを短縮することが可能
になり、これによってデータ処理の高速化を実現するこ
とができる。

【００６２】（３）本実施例のマイクロプロセッサ１を
ＭＯＳ型半導体集積回路装置で構成するとき、素子の微
細化と、これに伴う電源電圧低下の促進により、スケー
リング則に従って、図４の特性曲線（ａ）で代表的に示
されるような動作特性をフリップフロップ回路３０，５
０に得ることができるようになり、当該フリップフロッ
プ回路３０，５０はもとよりマイクロプロセッサ１の全
体的な回路動作は更に高速化されて、現在のＥＣＬ回路
にも匹敵し得るようになり、しかもＥＣＬ回路では実現
不可能な高集積化並びに抵消費電力化を達成することが
できる。

【００６３】（４）記憶回路４０，５２のデータ書き込
み動作時にはバイパス回路４１，４２の出力を出力端子
３３，３４に伝達し、記憶回路４０，５２のデータ保持
状態においては当該記憶回路の出力を前記出力端子３
３，３４に伝達するようになっているから、記憶回路４
０，５２の書き込み動作前の保持情報とバイパス回路４
１，４２の出力情報とは一切競合しない。

【００６４】（５）記憶回路４０，５２は書き込みされ
たデータをスタティックにラッチするから、クロック信
号ＣＬＫのハイレベル期間に記憶回路に書き込まれたデ
ータは容量性カップリングや微小リーク電流さらにはア
ルファー線などの影響を受けて不所望にレベル反転する
ことなく安定的に出力端子３３，３４から出力させるこ
とができる。

【００６５】（６）トランスファゲートＴ５，Ｔ６の前
段に配置されたインバータゲートＧ１０，Ｇ１１又はＧ
３６，Ｇ３７の作用により、出力負荷容量の影響を受け
ずデータを出力することができる。

【００６６】（７）クロック信号ＣＬＫの入力段にはイ
ンバータゲートＧ４などが配置されているから、データ
書き込み動作を規定するセットアップ時間及びホールド
時間並びにクロック最小パルス幅がクロック信号ＣＬＫ
の入力波形の変化の傾きに影響されないようにすること
ができる。

【００６７】（８）上記作用効果(６)，(７)により、フ
リップフロップ回路が適用される回路構成の如何に拘ら
ず動作の安定化若しくは動作仕様の統一化を図ることが
できる。従って、フリップフロップ回路の入出力端子に
接続される回路の駆動能力や容量性負荷が実際にこのフ
リップフロップが利用される半導体集積回路装置毎にま
ちまちであるような、自動配置配線の単位セルもしくは
標準セルとしての利用に最適とされる。

【００６８】（９）記憶回路と共にバイパス回路４１，
４２も共通のセット信号Ｓ＊及びリセット信号Ｒ＊を利
用したセット／リセット機能を持つことにより、書き込
み動作時においても、セット／リセット機能をクロック
信号ＣＬＫによる制御に優先させることができる。即
ち、クロック信号ＣＬＫがどのような状態にあってもフ
リップフロップ回路全体においてはセット／リセット動
作が優先される。

【００６９】（１０）正転出力用のバイパス回路４１と
反転出力用のバイパス回路４２とを夫々別に設けること
により、正転出力と反転出力とを有するフリップフロッ
プ回路の構成に簡単に対応させることができる。

【００７０】（１１）スレーブ段５２にバイパス回路４
１，４２を並列接続すれば、直列接続形態のマスタ段及
びスレーブ段の２個の記憶回路を備えるフリップフロッ
プ回路の構成に簡単に対応させることができる。

【００７１】（１２）バイパス回路をバイポーラトラン
ジスタとＭＯＳトランジスタを含むＢＩ−ＣＭＯＳ回路
で構成することにより、その駆動能力を簡単に向上させ
ることができる。

【００７２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７３】例えば、記憶回路における情報記憶形式は
上記実施例に限定されず、図１４のような構成などその
ほかの回路形式を適宜採用することができる。また、バ
イパス回路はクロックドインバータゲートとトランスフ
ァゲートの組み合わせに限定されず、その他のゲートを
利用して構成することもできる。また、図５に示された
上記実施例のフリップフロップ回路はセット／リセット
機能付きであるが、本発明はこれに限定されず、双方の
機能又は一方の機能を省略してもよい。例えば図１１に
示されるように、バイパス回路をインバータゲートＧ４
０〜Ｇ４２とトランスファゲートのようなスイッチゲー
トＧ４３，Ｇ４４により構成し、記憶回路をインバータ
ゲートＧ４５〜Ｇ４８並びにトランスファゲートのよう
なスイッチゲートＧ４９，Ｇ５０及びスタティックラッ
チＬＡＴによって構成することができる。また、図１２
に示されるように、バイパス回路をインバータゲートＧ
５１とクロックドインバータゲートＧ５２，Ｇ５３によ
り構成し、記憶回路をインバータゲートＧ５４，Ｇ５５
並びにクロックドインバータゲートＧ５６，Ｇ５７及び
スタティックラッチＬＡＴによって構成することができ
る。

【００７４】また、上記実施例では正転出力と反転出力
の双方を備えているが、何れか一方だけでもよい。ま
た、フリップフロップ回路はレベルセンス型に限定され
ず、エッジセンス若しくはエッジトリガ型であってもよ
い。また、本発明に係る半導体集積回路装置に内蔵され
るフリップフロップ回路の動作特性は図４の特性曲線
（ａ）並びにそのシミュレーション条件だけに限定され
ず、ＭＯＳ型半導体集積回路装置におけるスケーリング
則に従ってそれ以上高速化した特性を持つものであって
もよい。

【００７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
型半導体集積回路装置で構成されたマイクロプロセッサ
に適用した場合について説明したが、本発明はそれに限
定されるものではなく、種々の論理ＬＳＩに広く適用す
ることができる。本発明は、少なくとも情報の伝達経路
に配置されたフリップフロップ回路の動作性能がＬＳＩ
全体の論理動作速度に影響を与える条件の半導体集積回
路装置に適用することができる。

【００７６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７７】すなわち、記憶回路に並列接続されたバイ
パス回路は、内蔵ゲートの直列接続段数が記憶回路より
も少なく、若しくは入力端子から出力端子までの情報伝
達遅延が記憶回路よりも小さくされていることにより、
クロック信号の変化に同期した記憶回路の書き込み動作
が完了する以前に正規の情報を高速に出力することがで
きる。したがって、フリップフロップ回路の動作を規定
するクロック信号サイクルによって、その性能が決定さ
れるような半導体集積回路装置の論理動作を高速化する
ことができるという効果がある。

【００７８】そして、斯る半導体集積回路装置をＭＯＳ
型半導体集積回路装置で構成して、素子の微細化とこれ
に伴う電源電圧低下の促進により、スケーリング則に従
ってフリップフロップ回路はもとより全体的な動作を更
に高速化することができ、高集積化並びに抵消費電力化
を犠牲にすることなく、フリップフロップ回路の性能の
点において一層高速な論理動作を達成することができる
という効果がある。

【図面の簡単な説明】

【図１】図１は本発明に係る半導体集積回路装置に適用
されるレベルセンス型のフリップフロップ回路の一例回
路図である。

【図２】図２は本発明の一実施例に係るマイクロプロセ
ッサのチップにおけるレイアウトを示す図である。

【図３】図３はクリティカルパスの一例を示す説明図で
あ。

【図４】図４は図２のマイクロプロセッサに適用される
フリップフロップ回路の特性説明図である。

【図５】図５は本発明に係る半導体集積回路装置に適用
されるマスタ・スレーブ型フリップフロップ回路の第１
の一例回路図である。

【図６】図６は本発明に係る半導体集積回路装置に適用
されるマスタ・スレーブ型フリップフロップ回路の第２
の一例回路図である。

【図７】図７は本発明に係る半導体集積回路装置に適用
されるマスタ・スレーブ型フリップフロップ回路の第３
の一例回路図である。

【図８】図８は本発明に係る半導体集積回路装置に適用
されるマスタ・スレーブ型フリップフロップ回路の第４
の一例回路図である。

【図９】図９は本発明に係る半導体集積回路装置に適用
されるマスタ・スレーブ型フリップフロップ回路の第５
の一例回路図である。

【図１０】図１０はＢＩ−ＣＭＯＳ化したバイパス回路
の一例回路図である。

【図１１】図１１は夫々本発明に係る半導体集積回路装
置に適用される別のフリップフロップ回路の一例回路図
である。

【図１２】図１２は夫々本発明に係る半導体集積回路装
置に適用される更に別のフリップフロップ回路の一例回
路図である。

【図１３】図１３は本発明者が検討したフリップフロッ
プ回路の回路図である。

【図１４】図１４は本発明者が検討したさらに別のフリ
ップフロップ回路の回路図である。

【符号の説明】

１ マイクロプロセッサ ５ 命令レジスタ １０ 演算レジスタ １５ アドレスレジスタ ３０ フリップフロップ回路 ３１ クロック信号入力端子 ３２ データ入力端子 ３３，３４ データ出力端子 ３５ セット端子 ３６ リセット端子 ４０ 記憶回路 ４１，４２ バイパス回路 Ｔ１，Ｔ２，Ｔ５，Ｔ６ トランスファゲート Ｇ２，Ｇ４，Ｇ７，Ｇ１０，Ｇ１１ インバータゲート Ｇ２０，Ｇ２１ クロックドインバータゲート ＭＰ３，ＭＰ６ ｐチャンネル型ＭＯＳトランジスタ ＭＮ３，ＭＮ６ ｎチャンネル型ＭＯＳトランジスタ Ｑ 正転出力 Ｑ＊ 反転出力 ＣＬＫ クロック信号 Ｄ 入力データ Ｒ＊ リセット信号 Ｓ＊ セット信号 ５０ フリップフロップ回路 ５１ マスタ段 ５２ スレーブ段 Ｔ１４，Ｔ１５ トランスファゲート Ｇ３０ インバータゲート ＢＴ１，ＢＴ２ バイポーラトランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−79328（ＪＰ，Ａ) 特開 昭55−3234（ＪＰ，Ａ) 特開 平５−191220（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/356 G06F 15/78 510 G06F 7/00 G06F 13/42 350 G11C 11/413

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 情報伝達経路に配置されたフリップフロ
   ップ回路に対するクロック同期動作によって論理動作タ
   イミングが決定される半導体集積回路において、前記フ
   リップフロップ回路は、 データの入力端子と、 データの非反転出力端子と、 データの反転出力端子と、クロック信号に同期して 前記入力端子からデータが書き
   込まれ、書き込まれたデータを保持し、保持しているデ
   ータを非反転状態で前記非反転出力端子に出力すると共
   に前記保持しているデータを反転状態で前記反転出力端
   子に出力する記憶手段と、前記クロック信号に同期して データが前記記憶手段に書
   き込まれる書き込み状態において前記データを前記非反
   転出力端子に出力し、前記記憶手段に書き込まれたデー
   タの保持状態において前記非反転出力端子から遮断され
   る非反転バイパス回路と、前記クロック信号に同期してデータが前記記憶手段に書
   き込まれる 書き込み状態において前記データを反転して
   前記反転出力端子に出力し、前記記憶手段に書き込まれ
   たデータの保持状態において前記反転出力端子から遮断
   される反転バイパス回路と、を含み、 前記非反転バイパス回路及び前記反転バイパス回路は、
   前記記憶手段よりも信号の伝播時間が短く設定されて成
   る ものであることを特徴とする半導体集積回路。
2. 【請求項２】 前記記憶手段に対するセット端子とリセ
   ット端子を更に有し、 前記反転バイパス回路は前記書き込み状態において、リ
   セット端子に対するリセット状態の指示に応答して、前
   記反転出力端子を記憶手段のリセット状態における出力
   状態に等しく強制し、セット端子に対するセット状態の
   指示に応答して、前記反転出力端子を記憶手段のセット
   状態における出力状態に等しく強制し、 前記非反転バイパス回路は前記書き込み状態において、
   リセット端子に対するリセット状態の指示に応答して、
   前記非反転出力端子を記憶手段のリセット状態における
   出力状態に等しく強制し、セット端子に対するセット状
   態の指示に応答して、前記非反転出力端子を記憶手段の
   セット状態における出力状態に等しく強制するものであ
   ることを特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】 前記記憶手段及びバイパス回路は、前記
   出力端子に結合されるべき負荷を駆動するためのドライ
   バ回路を有するものであることを特徴とする請求項１又
   は２に記載の半導体集積回路。
4. 【請求項４】 前記フリップフロップ回路によって構成
   されたレジスタを有し、マイクロコンピュータとして１
   チップ化されて成るものであることを特徴とする請求項
   1乃至３の何れか1項に記載の半導体集積回路。