JP3507673B2 - Ｎｏｒ形マスクｒｏｍ - Google Patents
Ｎｏｒ形マスクｒｏｍInfo
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、中でも特にマスクＲＯＭに関する。
関し、中でも特にマスクＲＯＭに関する。
【０００２】
【従来の技術】マスクＲＯＭのセル構造は、最近の高集
積や高速化、低価格化に対応してＮＡＮＤ形からＮＯＲ
形へ移行する傾向にある。
積や高速化、低価格化に対応してＮＡＮＤ形からＮＯＲ
形へ移行する傾向にある。
【０００３】すなわち、ＮＡＮＤ形セルでは、セル面積
を小さくして高集積を実現することは容易であるが、セ
ル電流が小さくなる。一方、ＮＯＲ形セルでは、セル電
流を多くして高速化を図ることは容易であるが、セル面
積が大きくなる。そこで、このＮＯＲ形セルの長所を活
かしつつＮＡＮＤ形セルのように高集積を実現可能なＮ
ＯＲ形フラット(Flat)セルが開発されている。これは、
セルアレイ内において素子分離のためのフィールドオキ
サイドを省いた構造をもつ。この構造のＮＯＲ形セル
は、セル電流を大きくでき、セルの均一性(Uniformity)
に優れるので、多値記憶のマルチビットメモリへの応用
が可能である。
を小さくして高集積を実現することは容易であるが、セ
ル電流が小さくなる。一方、ＮＯＲ形セルでは、セル電
流を多くして高速化を図ることは容易であるが、セル面
積が大きくなる。そこで、このＮＯＲ形セルの長所を活
かしつつＮＡＮＤ形セルのように高集積を実現可能なＮ
ＯＲ形フラット(Flat)セルが開発されている。これは、
セルアレイ内において素子分離のためのフィールドオキ
サイドを省いた構造をもつ。この構造のＮＯＲ形セル
は、セル電流を大きくでき、セルの均一性(Uniformity)
に優れるので、多値記憶のマルチビットメモリへの応用
が可能である。
【０００４】図１〜図４に、ＮＯＲ形マスクＲＯＭのセ
ル部分のレイアウトを示す。これら図１〜図４に示すマ
スクＲＯＭは、ビットラインからグランドラインへの放
電経路において共通使用される選択トランジスタの電流
駆動能力を、どれぐらい向上させてあるかに差があり、
ワードラインＷＬ１〜ＷＬｎを備えるメモリセルアレイ
のタイプは同様である。共通使用する選択トランジスタ
の電流を左右するのは、ビットラインからグランドライ
ンへの経路において直列接続される選択トランジスタ数
とそのチャネル幅で、電流駆動能力を大きくするために
トランジスタ数を減らし、チャネル幅を広げ、そしてさ
らに高濃度Ｎ形不純物の拡散層の抵抗を減少させるため
のセルレイアウトが重要である。
ル部分のレイアウトを示す。これら図１〜図４に示すマ
スクＲＯＭは、ビットラインからグランドラインへの放
電経路において共通使用される選択トランジスタの電流
駆動能力を、どれぐらい向上させてあるかに差があり、
ワードラインＷＬ１〜ＷＬｎを備えるメモリセルアレイ
のタイプは同様である。共通使用する選択トランジスタ
の電流を左右するのは、ビットラインからグランドライ
ンへの経路において直列接続される選択トランジスタ数
とそのチャネル幅で、電流駆動能力を大きくするために
トランジスタ数を減らし、チャネル幅を広げ、そしてさ
らに高濃度Ｎ形不純物の拡散層の抵抗を減少させるため
のセルレイアウトが重要である。
【０００５】図中、符号Ｓを付けた選択トランジスタは
電源電圧ＶＣＣが印加されるときターンオンとなる。ま
た、符号ＦＯＸで示すのは、ビットライン間分離のため
のフィールドオキサイドである。なお、図中の斜線領域
は拡散層を示す。
電源電圧ＶＣＣが印加されるときターンオンとなる。ま
た、符号ＦＯＸで示すのは、ビットライン間分離のため
のフィールドオキサイドである。なお、図中の斜線領域
は拡散層を示す。
【０００６】図１では、メタルからなるメインビットラ
インＭＬ２，ＭＬ４とグランドラインＭＬ１，ＭＬ３，
ＭＬ５を交互に配置し、これらラインと平行にして高濃
度Ｎ形不純物の拡散層からなるサブビットラインＳＢ１
〜ＳＢ９が形成されている。このサブビットラインＳＢ
１〜ＳＢ９中の奇数番目のサブビットラインＳＢ１，Ｓ
Ｂ３，ＳＢ５，ＳＢ７，ＳＢ９に対して、メインビット
ラインＭＬ２，ＭＬ４とグランドラインＭＬ１，ＭＬ
３，ＭＬ５とがそれぞれビットラインコンタクト及びメ
インバンク選択トランジスタＳを経て電気的に接続され
る。メインバンク選択トランジスタＳは、メインバンク
選択ラインＢＳ１，ＢＳ４と各ラインＭＬ１〜ＭＬ５と
が交差する部分に形成されている。
インＭＬ２，ＭＬ４とグランドラインＭＬ１，ＭＬ３，
ＭＬ５を交互に配置し、これらラインと平行にして高濃
度Ｎ形不純物の拡散層からなるサブビットラインＳＢ１
〜ＳＢ９が形成されている。このサブビットラインＳＢ
１〜ＳＢ９中の奇数番目のサブビットラインＳＢ１，Ｓ
Ｂ３，ＳＢ５，ＳＢ７，ＳＢ９に対して、メインビット
ラインＭＬ２，ＭＬ４とグランドラインＭＬ１，ＭＬ
３，ＭＬ５とがそれぞれビットラインコンタクト及びメ
インバンク選択トランジスタＳを経て電気的に接続され
る。メインバンク選択トランジスタＳは、メインバンク
選択ラインＢＳ１，ＢＳ４と各ラインＭＬ１〜ＭＬ５と
が交差する部分に形成されている。
【０００７】このメモリセルアレイで、奇数番目のサブ
ビットラインＳＢｉ( ｉ＝１，３，５，…，ｎ) と偶数
番目のサブビットラインＳＢｋ( ｋ＝２，４，６，…，
ｎ＋１) とは、サブバンク選択ラインＢＬ２，ＢＳ３に
よりゲート制御されるサブバンク選択トランジスタＳを
経てそれぞれ選択的に接続される。このサブバンク選択
トランジスタＳは、拡散層からなるサブビットラインＳ
Ｂ１〜ｎ＋１をドレイン・ソースにして形成されるトラ
ンジスタである。
ビットラインＳＢｉ( ｉ＝１，３，５，…，ｎ) と偶数
番目のサブビットラインＳＢｋ( ｋ＝２，４，６，…，
ｎ＋１) とは、サブバンク選択ラインＢＬ２，ＢＳ３に
よりゲート制御されるサブバンク選択トランジスタＳを
経てそれぞれ選択的に接続される。このサブバンク選択
トランジスタＳは、拡散層からなるサブビットラインＳ
Ｂ１〜ｎ＋１をドレイン・ソースにして形成されるトラ
ンジスタである。
【０００８】このような構成としたアレイでワードライ
ンＷＬ下のメモリセルを選択するためには、まずメイン
バンク選択ラインＢＳ１，ＢＳ４に論理ハイ電圧がのせ
られてメインバンク選択トランジスタＳをオンさせるこ
とでバンク選択が行われる。これにより選択バンク内
で、メインビットラインＭＬ２，ＭＬ４とサブビットラ
インＳＢ３，ＳＢ７が接続され且つグランドラインＭＬ
１，ＭＬ３，ＭＬ５とサブビットラインＳＢ１，ＳＢ
５，ＳＢ９が接続される。そして、サブバンク選択ライ
ンＢＳ２，ＢＳ３のいずれかを論理ハイとすることによ
り、サブビットラインＳＢ３，ＳＢ７とサブビットライ
ンＳＢ２，ＳＢ４，ＳＢ６，ＳＢ８とを接続するか、又
は、サブビットラインＳＢ１，ＳＢ５，ＳＢ９とサブビ
ットラインＳＢ２，ＳＢ４，ＳＢ６，ＳＢ８とを接続す
るかが選択され、読出対象の列が選択される。
ンＷＬ下のメモリセルを選択するためには、まずメイン
バンク選択ラインＢＳ１，ＢＳ４に論理ハイ電圧がのせ
られてメインバンク選択トランジスタＳをオンさせるこ
とでバンク選択が行われる。これにより選択バンク内
で、メインビットラインＭＬ２，ＭＬ４とサブビットラ
インＳＢ３，ＳＢ７が接続され且つグランドラインＭＬ
１，ＭＬ３，ＭＬ５とサブビットラインＳＢ１，ＳＢ
５，ＳＢ９が接続される。そして、サブバンク選択ライ
ンＢＳ２，ＢＳ３のいずれかを論理ハイとすることによ
り、サブビットラインＳＢ３，ＳＢ７とサブビットライ
ンＳＢ２，ＳＢ４，ＳＢ６，ＳＢ８とを接続するか、又
は、サブビットラインＳＢ１，ＳＢ５，ＳＢ９とサブビ
ットラインＳＢ２，ＳＢ４，ＳＢ６，ＳＢ８とを接続す
るかが選択され、読出対象の列が選択される。
【０００９】列選択が終われば、ワードラインＷＬ１〜
ＷＬｎのいずれかを選択して読出用の電圧を加えること
で、これをゲートとするその下のメモリセルのしきい値
電圧Ｖｔｈに従ってメインビットラインからグランドラ
インへ電流が流れ、データが読出される。たとえば、選
択ワードラインに印加される電圧が３Ｖであれば、オン
セルはしきい値電圧Ｖｔｈを０. ５Ｖ〜１. ５Ｖ、オフ
セルはしきい値電圧Ｖｔｈを３Ｖ以上にすることでデー
タが読出される。
ＷＬｎのいずれかを選択して読出用の電圧を加えること
で、これをゲートとするその下のメモリセルのしきい値
電圧Ｖｔｈに従ってメインビットラインからグランドラ
インへ電流が流れ、データが読出される。たとえば、選
択ワードラインに印加される電圧が３Ｖであれば、オン
セルはしきい値電圧Ｖｔｈを０. ５Ｖ〜１. ５Ｖ、オフ
セルはしきい値電圧Ｖｔｈを３Ｖ以上にすることでデー
タが読出される。
【００１０】図２に示すセルアレイの動作は図１と大差
ないが、ただし、メインバンク選択トランジスタＳの構
成に違いがある。
ないが、ただし、メインバンク選択トランジスタＳの構
成に違いがある。
【００１１】まず、図１に示したメインバンク選択トラ
ンジスタＳは、メモリセルと同じサブビットラインの拡
散層を利用したトランジスタではなく、ゲート形成後の
セルフアライン(self-align)イオン注入によりソース・
ドレインが形成される通常のトランジスタであり、した
がって、ドレインはコンタクトを通じてメインビットラ
インＭＬ２，ＭＬ４へ接続される通常の高濃度拡散層、
ソースはメモリセル用の拡散層ＳＢ３，ＳＢ７へ接続さ
れる通常の高濃度拡散層から構成されている。そして、
隣接したメインビットライン間はフィールドオキサイド
により分離されている。
ンジスタＳは、メモリセルと同じサブビットラインの拡
散層を利用したトランジスタではなく、ゲート形成後の
セルフアライン(self-align)イオン注入によりソース・
ドレインが形成される通常のトランジスタであり、した
がって、ドレインはコンタクトを通じてメインビットラ
インＭＬ２，ＭＬ４へ接続される通常の高濃度拡散層、
ソースはメモリセル用の拡散層ＳＢ３，ＳＢ７へ接続さ
れる通常の高濃度拡散層から構成されている。そして、
隣接したメインビットライン間はフィールドオキサイド
により分離されている。
【００１２】これに対し図２の構造では、メモリセル用
の拡散層がそのままメインバンク選択トランジスタＳの
ソース・ドレインとして使用されており、つまりメイン
バンク選択トランジスタＳは、メモリセルと同じ構造を
もつ。
の拡散層がそのままメインバンク選択トランジスタＳの
ソース・ドレインとして使用されており、つまりメイン
バンク選択トランジスタＳは、メモリセルと同じ構造を
もつ。
【００１３】上記のようなメモリセルの拡散層は抵抗が
低いほどよいが、後続のヒートバジェット(Heat Budge
t) によるチャネル長の減少やパンチスルーマージンの
減少などのためにドーズ量を上げることは難しい。した
がって、メインバンク選択トランジスタＳにメモリセル
構造のトランジスタを使用する場合、通常のトランジス
タに比べて電流駆動能力が低くなるし、また、ソース・
ドレインの低濃度ドーピングに伴うシャロージャンクシ
ョン(Shallow Junction)は、メインビットラインとのコ
ンタクトホールを形成するときにオーバーエッチの影響
を受けやすく、ジャンクションブレークダウン電圧の劣
化につながる。
低いほどよいが、後続のヒートバジェット(Heat Budge
t) によるチャネル長の減少やパンチスルーマージンの
減少などのためにドーズ量を上げることは難しい。した
がって、メインバンク選択トランジスタＳにメモリセル
構造のトランジスタを使用する場合、通常のトランジス
タに比べて電流駆動能力が低くなるし、また、ソース・
ドレインの低濃度ドーピングに伴うシャロージャンクシ
ョン(Shallow Junction)は、メインビットラインとのコ
ンタクトホールを形成するときにオーバーエッチの影響
を受けやすく、ジャンクションブレークダウン電圧の劣
化につながる。
【００１４】すなわち、図１に示したバンク選択構造の
方が図２のバンク選択構造よりも良好であり、これは、
デザインルールの縮小に従う拡散層のドーピング減少時
に、より有利となる。
方が図２のバンク選択構造よりも良好であり、これは、
デザインルールの縮小に従う拡散層のドーピング減少時
に、より有利となる。
【００１５】図３のセルアレイは選択トランジスタ数を
減らした例で、上下２つのバンク選択トランジスタＳの
選択的オンにより列選択が行われる。すなわち、メタル
ラインＭＬ１〜ＭＬ４を交互にメインビットラインとグ
ランドラインとして使用し、バンク選択ラインＢＳ１，
ＢＳ２のどちらか一方を論理ハイにすることにより、１
メタルラインのコンタクトにつきサブビットラインＳＢ
１〜ＳＢ８をＵ字状に接続して動作させる。これによ
り、図１や図２のアレイ構造に比べて電流経路上のトラ
ンジスタ数が減少するので、セル電流の面で優れてい
る。
減らした例で、上下２つのバンク選択トランジスタＳの
選択的オンにより列選択が行われる。すなわち、メタル
ラインＭＬ１〜ＭＬ４を交互にメインビットラインとグ
ランドラインとして使用し、バンク選択ラインＢＳ１，
ＢＳ２のどちらか一方を論理ハイにすることにより、１
メタルラインのコンタクトにつきサブビットラインＳＢ
１〜ＳＢ８をＵ字状に接続して動作させる。これによ
り、図１や図２のアレイ構造に比べて電流経路上のトラ
ンジスタ数が減少するので、セル電流の面で優れてい
る。
【００１６】図４のセルアレイも図３同様に選択トラン
ジスタ数を減らした例である。１本のメインビットライ
ンＭＢ１につき４本のサブビットラインＳＢ１〜ＳＢ４
を設け、バンク選択ラインＢＳ０〜ＢＳ３でバンク選択
トランジスタＳを制御することにより選択的に接続す
る。サブビットラインＳＢ１〜ＳＢ４の各間には、メイ
ングランドラインＭＧ１〜ＭＧ５にそれぞれ接続された
サブグランドラインＳＧ１〜ＳＧ５を伸張させてあり、
したがってサブビットラインとサブグランドラインが交
互に配置されたソース感知構造である。
ジスタ数を減らした例である。１本のメインビットライ
ンＭＢ１につき４本のサブビットラインＳＢ１〜ＳＢ４
を設け、バンク選択ラインＢＳ０〜ＢＳ３でバンク選択
トランジスタＳを制御することにより選択的に接続す
る。サブビットラインＳＢ１〜ＳＢ４の各間には、メイ
ングランドラインＭＧ１〜ＭＧ５にそれぞれ接続された
サブグランドラインＳＧ１〜ＳＧ５を伸張させてあり、
したがってサブビットラインとサブグランドラインが交
互に配置されたソース感知構造である。
【００１７】
【発明が解決しようとする課題】上記図３及び図４のア
レイ構造によれば、選択トランジスタ数の削減によるセ
ル電流向上という利点はあるものの、バンク選択トラン
ジスタにサブビットラインの拡散層を利用したメモリセ
ルと同形のトランジスタを使用するため、チャネル幅の
制限や、チャネル長の不揃いなどに起因する特性の不安
定要素があり、改善の余地が残されている。そこで本発
明の目的は、セル電流のさらなる向上と安定化を図り、
且つ高集積により適したＮＯＲ形マスクＲＯＭを提供す
ることにある。
レイ構造によれば、選択トランジスタ数の削減によるセ
ル電流向上という利点はあるものの、バンク選択トラン
ジスタにサブビットラインの拡散層を利用したメモリセ
ルと同形のトランジスタを使用するため、チャネル幅の
制限や、チャネル長の不揃いなどに起因する特性の不安
定要素があり、改善の余地が残されている。そこで本発
明の目的は、セル電流のさらなる向上と安定化を図り、
且つ高集積により適したＮＯＲ形マスクＲＯＭを提供す
ることにある。
【００１８】
【課題を解決するための手段】このために本発明のＮＯ
Ｒ形マスクＲＯＭは、それぞれ列方向へ伸張するように
したビットラインとグランドラインに接続し、１列中に
ワードラインを挟んで少なくとも２つ設けられるコンタ
クト拡散層と、このコンタクト拡散層から電気的に分離
して前記コンタクト拡散層に挟まれたワードライン下を
列方向へ伸張する第１の拡散層と、この第１の拡散層と
平行に伸張する第２の拡散層と、この第２の拡散層の両
端部及び前記コンタクト拡散層の上を行方向へ伸張する
一対の第１の選択ラインと、この第１の選択ライン下を
チャネルとして前記コンタクト拡散層と前記第２の拡散
層とを接続する選択トランジスタと、前記ワードライン
下をチャネルとして前記第１及び第２の拡散層により構
成されるメモリセルトランジスタと、セルアレイ中央部
分を行方向へ伸張する一対の第２の選択ラインと、この
第２の選択ライン対の一方のライン下をチャネルとして
前記第１の拡散層と前記第２の拡散層とを接続する選択
トランジスタと、前記第２の選択ライン対の他方のライ
ン下をチャネルとして前記第１の拡散層と隣の列の第２
の拡散層とを接続する選択トランジスタと、をもつメモ
リセルアレイを備えることを特徴とする。
Ｒ形マスクＲＯＭは、それぞれ列方向へ伸張するように
したビットラインとグランドラインに接続し、１列中に
ワードラインを挟んで少なくとも２つ設けられるコンタ
クト拡散層と、このコンタクト拡散層から電気的に分離
して前記コンタクト拡散層に挟まれたワードライン下を
列方向へ伸張する第１の拡散層と、この第１の拡散層と
平行に伸張する第２の拡散層と、この第２の拡散層の両
端部及び前記コンタクト拡散層の上を行方向へ伸張する
一対の第１の選択ラインと、この第１の選択ライン下を
チャネルとして前記コンタクト拡散層と前記第２の拡散
層とを接続する選択トランジスタと、前記ワードライン
下をチャネルとして前記第１及び第２の拡散層により構
成されるメモリセルトランジスタと、セルアレイ中央部
分を行方向へ伸張する一対の第２の選択ラインと、この
第２の選択ライン対の一方のライン下をチャネルとして
前記第１の拡散層と前記第２の拡散層とを接続する選択
トランジスタと、前記第２の選択ライン対の他方のライ
ン下をチャネルとして前記第１の拡散層と隣の列の第２
の拡散層とを接続する選択トランジスタと、をもつメモ
リセルアレイを備えることを特徴とする。
【００１９】そのコンタクト拡散層の列間にはフィール
ドオキサイドを形成することもでき、また、第１の拡散
層は、列方向へ伸張したコンタクト拡散層の延長線上に
設けておくとよい。さらに上記のようなメモリセルアレ
イでは、一対の第２の選択ラインを中心にしてセルアレ
イ構造を対称形にしておくのがよい。
ドオキサイドを形成することもでき、また、第１の拡散
層は、列方向へ伸張したコンタクト拡散層の延長線上に
設けておくとよい。さらに上記のようなメモリセルアレ
イでは、一対の第２の選択ラインを中心にしてセルアレ
イ構造を対称形にしておくのがよい。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００２１】図５にはセルアレイのレイアウトを示して
ある。
ある。
【００２２】互い違いにメインビットラインとグランド
ラインに使用するメタルラインＭＬ１〜ＭＬ６が列方向
へ延設され、これら各メタルラインはビットラインコン
タクトを通じてそれぞれコンタクト拡散層ＤＢ１へ接続
されている。コンタクト拡散層ＤＢ１は、メタルライン
とのコンタクトホールから列方向へ伸張し、各バンクの
メインバンク選択ラインＭＢＳ１，ＭＢＳ２の下まで延
設されている。第１の選択ライン対となる２本のメイン
バンク選択ラインＭＢＳ１，ＭＢＳ２は、バンク内のワ
ードラインＷＬ１〜ＷＬｎを間に挟むようにして行方向
へ設けられる。
ラインに使用するメタルラインＭＬ１〜ＭＬ６が列方向
へ延設され、これら各メタルラインはビットラインコン
タクトを通じてそれぞれコンタクト拡散層ＤＢ１へ接続
されている。コンタクト拡散層ＤＢ１は、メタルライン
とのコンタクトホールから列方向へ伸張し、各バンクの
メインバンク選択ラインＭＢＳ１，ＭＢＳ２の下まで延
設されている。第１の選択ライン対となる２本のメイン
バンク選択ラインＭＢＳ１，ＭＢＳ２は、バンク内のワ
ードラインＷＬ１〜ＷＬｎを間に挟むようにして行方向
へ設けられる。
【００２３】各バンク内では、コンタクト拡散層ＤＢ１
の延長線上（必ずしも延長線上でなくともよいが、延長
線上に形成する方が製造に有利）で全ワードラインにか
かるようにして、第１の拡散層ＤＢ２が、メモリセルの
ソース・ドレインとなるサブビットラインＳＢ１’〜Ｓ
Ｂ５’として形成されている（この第１の拡散層ＤＢ２
とコンタクト拡散層ＤＢ１とは電気的にはつながってい
ない）。そしてさらに、第１の拡散層ＤＢ２の隣に所定
間隔で平行させて、端部がメインバンク選択ラインＭＢ
Ｓ１，ＭＢＳ２の下まで延びた第２の拡散層ＤＢ３が、
メモリセルのソース・ドレインとなるサブビットライン
ＳＢ１〜ＳＢ５として延設されている。
の延長線上（必ずしも延長線上でなくともよいが、延長
線上に形成する方が製造に有利）で全ワードラインにか
かるようにして、第１の拡散層ＤＢ２が、メモリセルの
ソース・ドレインとなるサブビットラインＳＢ１’〜Ｓ
Ｂ５’として形成されている（この第１の拡散層ＤＢ２
とコンタクト拡散層ＤＢ１とは電気的にはつながってい
ない）。そしてさらに、第１の拡散層ＤＢ２の隣に所定
間隔で平行させて、端部がメインバンク選択ラインＭＢ
Ｓ１，ＭＢＳ２の下まで延びた第２の拡散層ＤＢ３が、
メモリセルのソース・ドレインとなるサブビットライン
ＳＢ１〜ＳＢ５として延設されている。
【００２４】メインバンク選択ラインＭＢＳ１，ＭＢＳ
２の下にあるコンタクト拡散層ＤＢ１と第２の拡散層Ｄ
Ｂ３とをソース・ドレインにしてメインバンク選択トラ
ンジスタＳが構成される。また、ワードラインを２分し
てアレイ中央部分に、第２の選択ライン対として一対の
サブバンク選択ラインＯＢＳ，ＥＢＳが行方向へ延設さ
れており、その下の第１の拡散層ＤＢ２と第２の拡散層
ＤＢ３とをソース・ドレインにしてサブバンク選択トラ
ンジスタＳが１つおき交互に形成されている。すなわ
ち、一方の奇数系サブバンク選択ラインＯＢＳにより制
御されるサブバンク選択トランジスタＳは、奇数番目の
第２の拡散層ＤＢ３であるサブビットラインＳＢ１，Ｓ
Ｂ３，ＳＢ５と偶数番目の第１の拡散層ＤＢ２であるサ
ブビットラインＳＢ２’，ＳＢ４’とを、そして、偶数
番目の第２の拡散層ＤＢ３であるサブビットラインＳＢ
２，ＳＢ４と奇数番目の第１の拡散層ＤＢ２であるサブ
ビットラインＳＢ３’，ＳＢ５’とを接続する。他方の
偶数系サブバンク選択ラインＥＢＳにより制御されるサ
ブバンク選択トランジスタＳは、奇数番目の第２の拡散
層ＤＢ３であるサブビットラインＳＢ１，ＳＢ３，ＳＢ
５と奇数番目の第１の拡散層ＤＢ２であるサブビットラ
インＳＢ１’，ＳＢ３’，ＳＢ５’とを、そして、偶数
番目の第２の拡散層ＤＢ３であるサブビットラインＳＢ
２，ＳＢ４と偶数番目の第１の拡散層ＤＢ２でるサブビ
ットラインＳＢ２’，ＳＢ４’とを接続する。各選択ト
ランジスタＳはセルプログラミングのためのイオン注入
と同時に製造可能であり、この場合は、オンセルのしき
い値電圧Ｖｔｈと同様のしきい値電圧をもつものとな
る。
２の下にあるコンタクト拡散層ＤＢ１と第２の拡散層Ｄ
Ｂ３とをソース・ドレインにしてメインバンク選択トラ
ンジスタＳが構成される。また、ワードラインを２分し
てアレイ中央部分に、第２の選択ライン対として一対の
サブバンク選択ラインＯＢＳ，ＥＢＳが行方向へ延設さ
れており、その下の第１の拡散層ＤＢ２と第２の拡散層
ＤＢ３とをソース・ドレインにしてサブバンク選択トラ
ンジスタＳが１つおき交互に形成されている。すなわ
ち、一方の奇数系サブバンク選択ラインＯＢＳにより制
御されるサブバンク選択トランジスタＳは、奇数番目の
第２の拡散層ＤＢ３であるサブビットラインＳＢ１，Ｓ
Ｂ３，ＳＢ５と偶数番目の第１の拡散層ＤＢ２であるサ
ブビットラインＳＢ２’，ＳＢ４’とを、そして、偶数
番目の第２の拡散層ＤＢ３であるサブビットラインＳＢ
２，ＳＢ４と奇数番目の第１の拡散層ＤＢ２であるサブ
ビットラインＳＢ３’，ＳＢ５’とを接続する。他方の
偶数系サブバンク選択ラインＥＢＳにより制御されるサ
ブバンク選択トランジスタＳは、奇数番目の第２の拡散
層ＤＢ３であるサブビットラインＳＢ１，ＳＢ３，ＳＢ
５と奇数番目の第１の拡散層ＤＢ２であるサブビットラ
インＳＢ１’，ＳＢ３’，ＳＢ５’とを、そして、偶数
番目の第２の拡散層ＤＢ３であるサブビットラインＳＢ
２，ＳＢ４と偶数番目の第１の拡散層ＤＢ２でるサブビ
ットラインＳＢ２’，ＳＢ４’とを接続する。各選択ト
ランジスタＳはセルプログラミングのためのイオン注入
と同時に製造可能であり、この場合は、オンセルのしき
い値電圧Ｖｔｈと同様のしきい値電圧をもつものとな
る。
【００２５】図６に示す例は、コンタクト領域６００に
おいて各コンタクト拡散層ＤＢ１の列間にフィールドオ
キサイドＦＯＸを形成し、拡散層間の分離を向上させた
ものである。これによれば、シャロージャンクションに
よるコンタクトブレークダウン電圧の劣化防止など分離
特性がよりよくなる。
おいて各コンタクト拡散層ＤＢ１の列間にフィールドオ
キサイドＦＯＸを形成し、拡散層間の分離を向上させた
ものである。これによれば、シャロージャンクションに
よるコンタクトブレークダウン電圧の劣化防止など分離
特性がよりよくなる。
【００２６】このようなセルアレイでは、まず、メタル
ラインが交互にメインビットラインとメイングランドラ
インとして、たとえば、奇数のメタルラインＭＬ１，Ｍ
Ｌ３，ＭＬ５がメイングランドライン、偶数のメタルラ
インＭＬ２，ＭＬ４，ＭＬ６がメインビットラインとし
て使用される。そして、選択対象となるバンクの両メイ
ンバンク選択ラインＭＢＳ１，ＭＢＳ２に論理ハイの電
圧が印加されてメインバンク選択トランジスタＳがオン
し、コンタクト拡散層ＤＢ１から第２の拡散層ＤＢ３
（ＳＢ１〜ＳＢ５）へビットライン電圧とグランド電圧
が送り込まれる。すなわちこの例の場合、奇数番目のサ
ブビットラインＳＢ１，ＳＢ３，ＳＢ５にはグランド電
圧が加えられ、偶数番目のサブビットラインＳＢ２，Ｓ
Ｂ４にはビットライン電圧が加えられる。
ラインが交互にメインビットラインとメイングランドラ
インとして、たとえば、奇数のメタルラインＭＬ１，Ｍ
Ｌ３，ＭＬ５がメイングランドライン、偶数のメタルラ
インＭＬ２，ＭＬ４，ＭＬ６がメインビットラインとし
て使用される。そして、選択対象となるバンクの両メイ
ンバンク選択ラインＭＢＳ１，ＭＢＳ２に論理ハイの電
圧が印加されてメインバンク選択トランジスタＳがオン
し、コンタクト拡散層ＤＢ１から第２の拡散層ＤＢ３
（ＳＢ１〜ＳＢ５）へビットライン電圧とグランド電圧
が送り込まれる。すなわちこの例の場合、奇数番目のサ
ブビットラインＳＢ１，ＳＢ３，ＳＢ５にはグランド電
圧が加えられ、偶数番目のサブビットラインＳＢ２，Ｓ
Ｂ４にはビットライン電圧が加えられる。
【００２７】この状態においてサブバンク選択ライン対
ＯＢＳ，ＥＢＳのいずれか一方に論理ハイ電圧が印加さ
れると、これに従いサブバンク選択トランジスタＳがオ
ンして列選択が行われる。たとえば、偶数系サブバンク
選択ラインＥＢＳの選択であれば、第２の拡散層ＤＢ３
と第１の拡散層ＤＢ２の奇数番目どうし（ＳＢ１−ＳＢ
１’，ＳＢ３−ＳＢ３’，ＳＢ５−ＳＢ５’）及び偶数
番目どうし（ＳＢ２−ＳＢ２’，ＳＢ４−ＳＢ４’）が
接続される。したがって、第１行のワードラインＷＬ１
に論理ハイを印加すると、第１の拡散層ＤＢ２の左側に
あるメモリセルと第２の拡散層ＤＢ３の右側にあるメモ
リセルとの選択になり、そのオンセル、オフセルの状態
に従ってセル電流が流れ、ＮＯＲ形セルの読出が行われ
る（図６矢示参照）。
ＯＢＳ，ＥＢＳのいずれか一方に論理ハイ電圧が印加さ
れると、これに従いサブバンク選択トランジスタＳがオ
ンして列選択が行われる。たとえば、偶数系サブバンク
選択ラインＥＢＳの選択であれば、第２の拡散層ＤＢ３
と第１の拡散層ＤＢ２の奇数番目どうし（ＳＢ１−ＳＢ
１’，ＳＢ３−ＳＢ３’，ＳＢ５−ＳＢ５’）及び偶数
番目どうし（ＳＢ２−ＳＢ２’，ＳＢ４−ＳＢ４’）が
接続される。したがって、第１行のワードラインＷＬ１
に論理ハイを印加すると、第１の拡散層ＤＢ２の左側に
あるメモリセルと第２の拡散層ＤＢ３の右側にあるメモ
リセルとの選択になり、そのオンセル、オフセルの状態
に従ってセル電流が流れ、ＮＯＲ形セルの読出が行われ
る（図６矢示参照）。
【００２８】一方、奇数系サブバンク選択ラインＯＢＳ
の選択であれば、第２の拡散層ＤＢ３と第１の拡散層Ｄ
Ｂ２の奇数番目と偶数番目（ＳＢ１−ＳＢ２’，ＳＢ３
−ＳＢ４’，ＳＢ５−ＳＢ６’）及び偶数番目と奇数番
目（ＳＢ２−ＳＢ３’，ＳＢ４−ＳＢ５’）が接続され
る。したがって、ワードラインへの論理ハイ印加で、第
１の拡散層ＤＢ２の右側にあるメモリセルと第２の拡散
層ＤＢ３の左側にあるメモリセルとの選択になる。
の選択であれば、第２の拡散層ＤＢ３と第１の拡散層Ｄ
Ｂ２の奇数番目と偶数番目（ＳＢ１−ＳＢ２’，ＳＢ３
−ＳＢ４’，ＳＢ５−ＳＢ６’）及び偶数番目と奇数番
目（ＳＢ２−ＳＢ３’，ＳＢ４−ＳＢ５’）が接続され
る。したがって、ワードラインへの論理ハイ印加で、第
１の拡散層ＤＢ２の右側にあるメモリセルと第２の拡散
層ＤＢ３の左側にあるメモリセルとの選択になる。
【００２９】一例として、ＶＣＣ＝３〜３. ５Ｖであれ
ば、オンセルのしきい値電圧Ｖｔｈは０. ６Ｖ〜１. ０
Ｖ、オフセルのしきい値電圧Ｖｔｈは４. ０Ｖほどが適
切である。
ば、オンセルのしきい値電圧Ｖｔｈは０. ６Ｖ〜１. ０
Ｖ、オフセルのしきい値電圧Ｖｔｈは４. ０Ｖほどが適
切である。
【００３０】
【発明の効果】本発明のように、メモリセルアレイを行
方向でほぼ２等分して両側からビット電圧及びグランド
電圧を供給する対称構造とすることにより、サブビット
ラインの両端から各ビットラインとグランドラインの電
圧を供給する二重経路を構成することができ、拡散層の
抵抗を従来比１／２程度に低くする効果を得られる。こ
れは、デザインルールの縮小に対して拡散層のドーズを
低めるような場合に抵抗を抑えるために非常に有利で、
高集積に適している。また、二重のセル電流経路を形成
することにより、メモリセルの位置がどこであってもソ
ース・ドレイン抵抗を一定に保持することが可能とな
り、メモリセルの特性均一化の改善につなげられる。
方向でほぼ２等分して両側からビット電圧及びグランド
電圧を供給する対称構造とすることにより、サブビット
ラインの両端から各ビットラインとグランドラインの電
圧を供給する二重経路を構成することができ、拡散層の
抵抗を従来比１／２程度に低くする効果を得られる。こ
れは、デザインルールの縮小に対して拡散層のドーズを
低めるような場合に抵抗を抑えるために非常に有利で、
高集積に適している。また、二重のセル電流経路を形成
することにより、メモリセルの位置がどこであってもソ
ース・ドレイン抵抗を一定に保持することが可能とな
り、メモリセルの特性均一化の改善につなげられる。
【００３１】さらに、各選択トランジスタのチャネル幅
は、拡散層の伸張方向に交差する方向、つまり長手方向
（長辺）に設定されるから、選択ラインの線幅分確保さ
れ、所望のサイズに広げることが可能である。したがっ
て、選択トランジスタの電流駆動能力を十分に向上させ
ることができるうえ、サイズを広げてもメモリセルアレ
イ内に占める比率が小さくてすむので、高集積化の妨げ
になることもない。
は、拡散層の伸張方向に交差する方向、つまり長手方向
（長辺）に設定されるから、選択ラインの線幅分確保さ
れ、所望のサイズに広げることが可能である。したがっ
て、選択トランジスタの電流駆動能力を十分に向上させ
ることができるうえ、サイズを広げてもメモリセルアレ
イ内に占める比率が小さくてすむので、高集積化の妨げ
になることもない。
【図１】ＮＯＲ形マスクＲＯＭのセルアレイ構造の従来
例を示すレイアウト図。
例を示すレイアウト図。
【図２】ＮＯＲ形マスクＲＯＭのセルアレイ構造の従来
例を示すレイアウト図。
例を示すレイアウト図。
【図３】ＮＯＲ形マスクＲＯＭのセルアレイ構造の従来
例を示すレイアウト図。
例を示すレイアウト図。
【図４】ＮＯＲ形マスクＲＯＭのセルアレイ構造の従来
例を示すレイアウト図。
例を示すレイアウト図。
【図５】本発明によるＮＯＲ形マスクＲＯＭのセルアレ
イ構造の一例を示すレイアウト図。
イ構造の一例を示すレイアウト図。
【図６】本発明によるＮＯＲ形マスクＲＯＭのセルアレ
イ構造の他の例を示すレイアウト図。
イ構造の他の例を示すレイアウト図。
ＤＢ１ コンタクト拡散層
ＤＢ２ 第１の拡散層（サブビットラインＳＢ１’〜Ｓ
Ｂ５’） ＤＢ３ 第２の拡散層（サブビットラインＳＢ１〜ＳＢ
５） ＭＬ１〜６ メタルライン（ビットライン＆グランドラ
イン） ＭＢＳ１，２ メインバンク選択ライン（第１の選択ラ
イン対） ＥＢＳ，ＯＢＳ サブバンク選択ライン（第２の選択ラ
イン対） ＷＬ１〜ｎ ワードライン Ｓ 選択トランジスタ
Ｂ５’） ＤＢ３ 第２の拡散層（サブビットラインＳＢ１〜ＳＢ
５） ＭＬ１〜６ メタルライン（ビットライン＆グランドラ
イン） ＭＢＳ１，２ メインバンク選択ライン（第１の選択ラ
イン対） ＥＢＳ，ＯＢＳ サブバンク選択ライン（第２の選択ラ
イン対） ＷＬ１〜ｎ ワードライン Ｓ 選択トランジスタ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/112
H01L 21/8246
Claims (5)
- 【請求項１】 それぞれ列方向へ伸張するようにしたビ
ットラインとグランドラインに接続し、１列中にワード
ラインを挟んで少なくとも２つ設けられるコンタクト拡
散層と、このコンタクト拡散層から電気的に分離して前
記コンタクト拡散層に挟まれたワードライン下を列方向
へ伸張する第１の拡散層と、この第１の拡散層と平行に
伸張する第２の拡散層と、この第２の拡散層の両端部及
び前記コンタクト拡散層の上を行方向へ伸張する一対の
第１の選択ラインと、この第１の選択ライン下をチャネ
ルとして前記コンタクト拡散層と前記第２の拡散層とを
接続する選択トランジスタと、前記ワードライン下をチ
ャネルとして前記第１及び第２の拡散層により構成され
るメモリセルトランジスタと、セルアレイ中央部分を行
方向へ伸張する一対の第２の選択ラインと、この第２の
選択ライン対の一方のライン下をチャネルとして前記第
１の拡散層と前記第２の拡散層とを接続する選択トラン
ジスタと、前記第２の選択ライン対の他方のライン下を
チャネルとして前記第１の拡散層と隣の列の第２の拡散
層とを接続する選択トランジスタと、をもつメモリセル
アレイを備えたことを特徴とするＮＯＲ形マスクＲＯ
Ｍ。 - 【請求項２】 コンタクト拡散層の列間にフィールドオ
キサイドをもつ請求項１記載のＮＯＲ形マスクＲＯＭ。 - 【請求項３】 列方向へ伸張したコンタクト拡散層の延
長線上に第１の拡散層が設けられている請求項１又は請
求項２記載のＮＯＲ形マスクＲＯＭ。 - 【請求項４】 ビットラインとグランドラインがメタル
ラインである請求項１〜３のいずれか１項に記載のＮＯ
Ｒ形マスクＲＯＭ。 - 【請求項５】 一対の第２の選択ラインを中心にしてセ
ルアレイ構造が対称形になっている請求項１〜４のいず
れか１項に記載のＮＯＲ形マスクＲＯＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047191A KR100206716B1 (ko) | 1996-10-21 | 1996-10-21 | 노아형 마스크 롬 |
| KR1996P47191 | 1996-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125806A JPH10125806A (ja) | 1998-05-15 |
| JP3507673B2 true JP3507673B2 (ja) | 2004-03-15 |
Family
ID=19478250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28896697A Expired - Fee Related JP3507673B2 (ja) | 1996-10-21 | 1997-10-21 | Ｎｏｒ形マスクｒｏｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5923606A (ja) |
| JP (1) | JP3507673B2 (ja) |
| KR (1) | KR100206716B1 (ja) |
| TW (1) | TW356604B (ja) |
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|---|---|---|---|---|
| JP3211745B2 (ja) * | 1997-09-18 | 2001-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3173456B2 (ja) * | 1998-03-19 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| KR100486238B1 (ko) * | 1998-08-10 | 2005-08-01 | 삼성전자주식회사 | 노어형 플래쉬 메모리소자의 셀 어레이부 |
| JP2000124338A (ja) * | 1998-10-16 | 2000-04-28 | Sharp Corp | 半導体記憶装置 |
| TW512522B (en) * | 2001-02-21 | 2002-12-01 | Winbond Electronics Corp | Mask ROM structure |
| US7061801B1 (en) * | 2001-04-20 | 2006-06-13 | Samsung Electronics Co., Ltd. | Contactless bidirectional nonvolatile memory |
| US6388910B1 (en) * | 2001-08-16 | 2002-05-14 | Amic Technology (Taiwan) Inc. | NOR type mask ROM with an increased data flow rate |
| JP2003282742A (ja) * | 2002-03-22 | 2003-10-03 | Nec Electronics Corp | 半導体記憶装置及び書き込みと読み出しの制御方法 |
| JP4950037B2 (ja) | 2005-04-27 | 2012-06-13 | スパンション エルエルシー | 半導体装置、データの読み出し方法及び半導体装置の製造方法 |
| WO2006117854A1 (ja) * | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置およびその製造方法 |
| US20090302472A1 (en) * | 2008-06-05 | 2009-12-10 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including shared bit lines and methods of fabricating the same |
| US9873854B2 (en) | 2013-01-16 | 2018-01-23 | Jelmar, Llc | Stain removing solution |
| KR102272248B1 (ko) * | 2015-01-09 | 2021-07-06 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3045546U (ja) | 1996-07-25 | 1998-02-03 | 合泰半導體股▲ふん▼有限公司 | 検出経路定抵抗型高密度並列式ｒｏｍ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07272480A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1996
- 1996-10-21 KR KR1019960047191A patent/KR100206716B1/ko not_active IP Right Cessation
-
1997
- 1997-10-21 JP JP28896697A patent/JP3507673B2/ja not_active Expired - Fee Related
- 1997-10-21 US US08/954,905 patent/US5923606A/en not_active Expired - Fee Related
- 1997-10-22 TW TW086115637A patent/TW356604B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3045546U (ja) | 1996-07-25 | 1998-02-03 | 合泰半導體股▲ふん▼有限公司 | 検出経路定抵抗型高密度並列式ｒｏｍ装置 |
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| Publication number | Publication date |
|---|---|
| KR100206716B1 (ko) | 1999-07-01 |
| JPH10125806A (ja) | 1998-05-15 |
| US5923606A (en) | 1999-07-13 |
| TW356604B (en) | 1999-04-21 |
| KR19980028193A (ko) | 1998-07-15 |
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