JPH10125806A - Nor形マスクrom - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
Abstract
り適したNOR形マスクROMを提供する 【解決手段】 メタルラインML1〜6が交互にビット
ラインとグランドラインとされ、バンク選択ラインMB
S1,2により選択トランジスタSがオンすると拡散層
DB1から拡散層DB3(SB1〜SB5)へビットラ
イン電圧とグランド電圧が交互に送られる。サブバンク
選択ラインOBS,EBSの一方のハイ電圧により選択
トランジスタSが選択的にオンして列選択が行われる。
これにより、ワードライン選択で拡散層DB2の左又は
右側のメモリセルと拡散層DB3の右又は左側のメモリ
セルとの選択になり、NOR形セルの読出が行われる。
二重のセル電流経路を形成することにより、メモリセル
の位置に関係なく拡散層抵抗を一定に保持でき、抵抗も
抑えられる。選択トランジスタのチャネル幅は、拡散層
の長手方向に設定されるから広くとれ、電流駆動能力を
十分に向上させられる。
Description
関し、中でも特にマスクROMに関する。
積や高速化、低価格化に対応してNAND形からNOR
形へ移行する傾向にある。
を小さくして高集積を実現することは容易であるが、セ
ル電流が小さくなる。一方、NOR形セルでは、セル電
流を多くして高速化を図ることは容易であるが、セル面
積が大きくなる。そこで、このNOR形セルの長所を活
かしつつNAND形セルのように高集積を実現可能なN
OR形フラット(Flat)セルが開発されている。これは、
セルアレイ内において素子分離のためのフィールドオキ
サイドを省いた構造をもつ。この構造のNOR形セル
は、セル電流を大きくでき、セルの均一性(Uniformity)
に優れるので、多値記憶のマルチビットメモリへの応用
が可能である。
ル部分のレイアウトを示す。これら図1〜図4に示すマ
スクROMは、ビットラインからグランドラインへの放
電経路において共通使用される選択トランジスタの電流
駆動能力を、どれぐらい向上させてあるかに差があり、
ワードラインWL1〜WLnを備えるメモリセルアレイ
のタイプは同様である。共通使用する選択トランジスタ
の電流を左右するのは、ビットラインからグランドライ
ンへの経路において直列接続される選択トランジスタ数
とそのチャネル幅で、電流駆動能力を大きくするために
トランジスタ数を減らし、チャネル幅を広げ、そしてさ
らに高濃度N形不純物の拡散層の抵抗を減少させるため
のセルレイアウトが重要である。
電源電圧VCCが印加されるときターンオンとなる。ま
た、符号FOXで示すのは、ビットライン間分離のため
のフィールドオキサイドである。なお、図中の斜線領域
は拡散層を示す。
インML2,ML4とグランドラインML1,ML3,
ML5を交互に配置し、これらラインと平行にして高濃
度N形不純物の拡散層からなるサブビットラインSB1
〜SB9が形成されている。このサブビットラインSB
1〜SB9中の奇数番目のサブビットラインSB1,S
B3,SB5,SB7,SB9に対して、メインビット
ラインML2,ML4とグランドラインML1,ML
3,ML5とがそれぞれビットラインコンタクト及びメ
インバンク選択トランジスタSを経て電気的に接続され
る。メインバンク選択トランジスタSは、メインバンク
選択ラインBS1,BS4と各ラインML1〜ML5と
が交差する部分に形成されている。
ビットラインSBi( i=1,3,5,…,n) と偶数
番目のサブビットラインSBk( k=2,4,6,…,
n+1) とは、サブバンク選択ラインBL2,BS3に
よりゲート制御されるサブバンク選択トランジスタSを
経てそれぞれ選択的に接続される。このサブバンク選択
トランジスタSは、拡散層からなるサブビットラインS
B1〜n+1をドレイン・ソースにして形成されるトラ
ンジスタである。
ンWL下のメモリセルを選択するためには、まずメイン
バンク選択ラインBS1,BS4に論理ハイ電圧がのせ
られてメインバンク選択トランジスタSをオンさせるこ
とでバンク選択が行われる。これにより選択バンク内
で、メインビットラインML2,ML4とサブビットラ
インSB3,SB7が接続され且つグランドラインML
1,ML3,ML5とサブビットラインSB1,SB
5,SB9が接続される。そして、サブバンク選択ライ
ンBS2,BS3のいずれかを論理ハイとすることによ
り、サブビットラインSB3,SB7とサブビットライ
ンSB2,SB4,SB6,SB8とを接続するか、又
は、サブビットラインSB1,SB5,SB9とサブビ
ットラインSB2,SB4,SB6,SB8とを接続す
るかが選択され、読出対象の列が選択される。
WLnのいずれかを選択して読出用の電圧を加えること
で、これをゲートとするその下のメモリセルのしきい値
電圧Vthに従ってメインビットラインからグランドラ
インへ電流が流れ、データが読出される。たとえば、選
択ワードラインに印加される電圧が3Vであれば、オン
セルはしきい値電圧Vthを0. 5V〜1. 5V、オフ
セルはしきい値電圧Vthを3V以上にすることでデー
タが読出される。
ないが、ただし、メインバンク選択トランジスタSの構
成に違いがある。
ンジスタSは、メモリセルと同じサブビットラインの拡
散層を利用したトランジスタではなく、ゲート形成後の
セルフアライン(self-align)イオン注入によりソース・
ドレインが形成される通常のトランジスタであり、した
がって、ドレインはコンタクトを通じてメインビットラ
インML2,ML4へ接続される通常の高濃度拡散層、
ソースはメモリセル用の拡散層SB3,SB7へ接続さ
れる通常の高濃度拡散層から構成されている。そして、
隣接したメインビットライン間はフィールドオキサイド
により分離されている。
の拡散層がそのままメインバンク選択トランジスタSの
ソース・ドレインとして使用されており、つまりメイン
バンク選択トランジスタSは、メモリセルと同じ構造を
もつ。
低いほどよいが、後続のヒートバジェット(Heat Budge
t) によるチャネル長の減少やパンチスルーマージンの
減少などのためにドーズ量を上げることは難しい。した
がって、メインバンク選択トランジスタSにメモリセル
構造のトランジスタを使用する場合、通常のトランジス
タに比べて電流駆動能力が低くなるし、また、ソース・
ドレインの低濃度ドーピングに伴うシャロージャンクシ
ョン(Shallow Junction)は、メインビットラインとのコ
ンタクトホールを形成するときにオーバーエッチの影響
を受けやすく、ジャンクションブレークダウン電圧の劣
化につながる。
方が図2のバンク選択構造よりも良好であり、これは、
デザインルールの縮小に従う拡散層のドーピング減少時
に、より有利となる。
減らした例で、上下2つのバンク選択トランジスタSの
選択的オンにより列選択が行われる。すなわち、メタル
ラインML1〜ML4を交互にメインビットラインとグ
ランドラインとして使用し、バンク選択ラインBS1,
BS2のどちらか一方を論理ハイにすることにより、1
メタルラインのコンタクトにつきサブビットラインSB
1〜SB8をU字状に接続して動作させる。これによ
り、図1や図2のアレイ構造に比べて電流経路上のトラ
ンジスタ数が減少するので、セル電流の面で優れてい
る。
ジスタ数を減らした例である。1本のメインビットライ
ンMB1につき4本のサブビットラインSB1〜SB4
を設け、バンク選択ラインBS0〜BS3でバンク選択
トランジスタSを制御することにより選択的に接続す
る。サブビットラインSB1〜SB4の各間には、メイ
ングランドラインMG1〜MG5にそれぞれ接続された
サブグランドラインSG1〜SG5を伸張させてあり、
したがってサブビットラインとサブグランドラインが交
互に配置されたソース感知構造である。
レイ構造によれば、選択トランジスタ数の削減によるセ
ル電流向上という利点はあるものの、バンク選択トラン
ジスタにサブビットラインの拡散層を利用したメモリセ
ルと同形のトランジスタを使用するため、チャネル幅の
制限や、チャネル長の不揃いなどに起因する特性の不安
定要素があり、改善の余地が残されている。そこで本発
明の目的は、セル電流のさらなる向上と安定化を図り、
且つ高集積により適したNOR形マスクROMを提供す
ることにある。
R形マスクROMは、それぞれ列方向へ伸張するように
したビットラインとグランドラインに接続し、1列中に
ワードラインを挟んで少なくとも2つ設けられるコンタ
クト拡散層と、このコンタクト拡散層から電気的に分離
して前記コンタクト拡散層に挟まれたワードライン下を
列方向へ伸張する第1の拡散層と、この第1の拡散層と
平行に伸張する第2の拡散層と、この第2の拡散層の両
端部及び前記コンタクト拡散層の上を行方向へ伸張する
一対の第1の選択ラインと、この第1の選択ライン下を
チャネルとして前記コンタクト拡散層と前記第2の拡散
層とを接続する選択トランジスタと、前記ワードライン
下をチャネルとして前記第1及び第2の拡散層により構
成されるメモリセルトランジスタと、セルアレイ中央部
分を行方向へ伸張する一対の第2の選択ラインと、この
第2の選択ライン対の一方のライン下をチャネルとして
前記第1の拡散層と前記第2の拡散層とを接続する選択
トランジスタと、前記第2の選択ライン対の他方のライ
ン下をチャネルとして前記第1の拡散層と隣の列の第2
の拡散層とを接続する選択トランジスタと、をもつメモ
リセルアレイを備えることを特徴とする。
ドオキサイドを形成することもでき、また、第1の拡散
層は、列方向へ伸張したコンタクト拡散層の延長線上に
設けておくとよい。さらに上記のようなメモリセルアレ
イでは、一対の第2の選択ラインを中心にしてセルアレ
イ構造を対称形にしておくのがよい。
付図面を参照して詳細に説明する。
ある。
ラインに使用するメタルラインML1〜ML6が列方向
へ延設され、これら各メタルラインはビットラインコン
タクトを通じてそれぞれコンタクト拡散層DB1へ接続
されている。コンタクト拡散層DB1は、メタルライン
とのコンタクトホールから列方向へ伸張し、各バンクの
メインバンク選択ラインMBS1,MBS2の下まで延
設されている。第1の選択ライン対となる2本のメイン
バンク選択ラインMBS1,MBS2は、バンク内のワ
ードラインWL1〜WLnを間に挟むようにして行方向
へ設けられる。
の延長線上(必ずしも延長線上でなくともよいが、延長
線上に形成する方が製造に有利)で全ワードラインにか
かるようにして、第1の拡散層DB2が、メモリセルの
ソース・ドレインとなるサブビットラインSB1’〜S
B5’として形成されている(この第1の拡散層DB2
とコンタクト拡散層DB1とは電気的にはつながってい
ない)。そしてさらに、第1の拡散層DB2の隣に所定
間隔で平行させて、端部がメインバンク選択ラインMB
S1,MBS2の下まで延びた第2の拡散層DB3が、
メモリセルのソース・ドレインとなるサブビットライン
SB1〜SB5として延設されている。
2の下にあるコンタクト拡散層DB1と第2の拡散層D
B3とをソース・ドレインにしてメインバンク選択トラ
ンジスタSが構成される。また、ワードラインを2分し
てアレイ中央部分に、第2の選択ライン対として一対の
サブバンク選択ラインOBS,EBSが行方向へ延設さ
れており、その下の第1の拡散層DB2と第2の拡散層
DB3とをソース・ドレインにしてサブバンク選択トラ
ンジスタSが1つおき交互に形成されている。すなわ
ち、一方の奇数系サブバンク選択ラインOBSにより制
御されるサブバンク選択トランジスタSは、奇数番目の
第2の拡散層DB3であるサブビットラインSB1,S
B3,SB5と偶数番目の第1の拡散層DB2であるサ
ブビットラインSB2’,SB4’とを、そして、偶数
番目の第2の拡散層DB3であるサブビットラインSB
2,SB4と奇数番目の第1の拡散層DB2であるサブ
ビットラインSB3’,SB5’とを接続する。他方の
偶数系サブバンク選択ラインEBSにより制御されるサ
ブバンク選択トランジスタSは、奇数番目の第2の拡散
層DB3であるサブビットラインSB1,SB3,SB
5と奇数番目の第1の拡散層DB2であるサブビットラ
インSB1’,SB3’,SB5’とを、そして、偶数
番目の第2の拡散層DB3であるサブビットラインSB
2,SB4と偶数番目の第1の拡散層DB2でるサブビ
ットラインSB2’,SB4’とを接続する。各選択ト
ランジスタSはセルプログラミングのためのイオン注入
と同時に製造可能であり、この場合は、オンセルのしき
い値電圧Vthと同様のしきい値電圧をもつものとな
る。
おいて各コンタクト拡散層DB1の列間にフィールドオ
キサイドFOXを形成し、拡散層間の分離を向上させた
ものである。これによれば、シャロージャンクションに
よるコンタクトブレークダウン電圧の劣化防止など分離
特性がよりよくなる。
ラインが交互にメインビットラインとメイングランドラ
インとして、たとえば、奇数のメタルラインML1,M
L3,ML5がメイングランドライン、偶数のメタルラ
インML2,ML4,ML6がメインビットラインとし
て使用される。そして、選択対象となるバンクの両メイ
ンバンク選択ラインMBS1,MBS2に論理ハイの電
圧が印加されてメインバンク選択トランジスタSがオン
し、コンタクト拡散層DB1から第2の拡散層DB3
(SB1〜SB5)へビットライン電圧とグランド電圧
が送り込まれる。すなわちこの例の場合、奇数番目のサ
ブビットラインSB1,SB3,SB5にはグランド電
圧が加えられ、偶数番目のサブビットラインSB2,S
B4にはビットライン電圧が加えられる。
OBS,EBSのいずれか一方に論理ハイ電圧が印加さ
れると、これに従いサブバンク選択トランジスタSがオ
ンして列選択が行われる。たとえば、偶数系サブバンク
選択ラインEBSの選択であれば、第2の拡散層DB3
と第1の拡散層DB2の奇数番目どうし(SB1−SB
1’,SB3−SB3’,SB5−SB5’)及び偶数
番目どうし(SB2−SB2’,SB4−SB4’)が
接続される。したがって、第1行のワードラインWL1
に論理ハイを印加すると、第1の拡散層DB2の左側に
あるメモリセルと第2の拡散層DB3の右側にあるメモ
リセルとの選択になり、そのオンセル、オフセルの状態
に従ってセル電流が流れ、NOR形セルの読出が行われ
る(図6矢示参照)。
の選択であれば、第2の拡散層DB3と第1の拡散層D
B2の奇数番目と偶数番目(SB1−SB2’,SB3
−SB4’,SB5−SB6’)及び偶数番目と奇数番
目(SB2−SB3’,SB4−SB5’)が接続され
る。したがって、ワードラインへの論理ハイ印加で、第
1の拡散層DB2の右側にあるメモリセルと第2の拡散
層DB3の左側にあるメモリセルとの選択になる。
ば、オンセルのしきい値電圧Vthは0. 6V〜1. 0
V、オフセルのしきい値電圧Vthは4. 0Vほどが適
切である。
方向でほぼ2等分して両側からビット電圧及びグランド
電圧を供給する対称構造とすることにより、サブビット
ラインの両端から各ビットラインとグランドラインの電
圧を供給する二重経路を構成することができ、拡散層の
抵抗を従来比1/2程度に低くする効果を得られる。こ
れは、デザインルールの縮小に対して拡散層のドーズを
低めるような場合に抵抗を抑えるために非常に有利で、
高集積に適している。また、二重のセル電流経路を形成
することにより、メモリセルの位置がどこであってもソ
ース・ドレイン抵抗を一定に保持することが可能とな
り、メモリセルの特性均一化の改善につなげられる。
は、拡散層の伸張方向に交差する方向、つまり長手方向
(長辺)に設定されるから、選択ラインの線幅分確保さ
れ、所望のサイズに広げることが可能である。したがっ
て、選択トランジスタの電流駆動能力を十分に向上させ
ることができるうえ、サイズを広げてもメモリセルアレ
イ内に占める比率が小さくてすむので、高集積化の妨げ
になることもない。
例を示すレイアウト図。
例を示すレイアウト図。
例を示すレイアウト図。
例を示すレイアウト図。
イ構造の一例を示すレイアウト図。
イ構造の他の例を示すレイアウト図。
B5’) DB3 第2の拡散層(サブビットラインSB1〜SB
5) ML1〜6 メタルライン(ビットライン&グランドラ
イン) MBS1,2 メインバンク選択ライン(第1の選択ラ
イン対) EBS,OBS サブバンク選択ライン(第2の選択ラ
イン対) WL1〜n ワードライン S 選択トランジスタ
Claims (5)
- 【請求項1】 それぞれ列方向へ伸張するようにしたビ
ットラインとグランドラインに接続し、1列中にワード
ラインを挟んで少なくとも2つ設けられるコンタクト拡
散層と、このコンタクト拡散層から電気的に分離して前
記コンタクト拡散層に挟まれたワードライン下を列方向
へ伸張する第1の拡散層と、この第1の拡散層と平行に
伸張する第2の拡散層と、この第2の拡散層の両端部及
び前記コンタクト拡散層の上を行方向へ伸張する一対の
第1の選択ラインと、この第1の選択ライン下をチャネ
ルとして前記コンタクト拡散層と前記第2の拡散層とを
接続する選択トランジスタと、前記ワードライン下をチ
ャネルとして前記第1及び第2の拡散層により構成され
るメモリセルトランジスタと、セルアレイ中央部分を行
方向へ伸張する一対の第2の選択ラインと、この第2の
選択ライン対の一方のライン下をチャネルとして前記第
1の拡散層と前記第2の拡散層とを接続する選択トラン
ジスタと、前記第2の選択ライン対の他方のライン下を
チャネルとして前記第1の拡散層と隣の列の第2の拡散
層とを接続する選択トランジスタと、をもつメモリセル
アレイを備えたことを特徴とするNOR形マスクRO
M。 - 【請求項2】 コンタクト拡散層の列間にフィールドオ
キサイドをもつ請求項1記載のNOR形マスクROM。 - 【請求項3】 列方向へ伸張したコンタクト拡散層の延
長線上に第1の拡散層が設けられている請求項1又は請
求項2記載のNOR形マスクROM。 - 【請求項4】 ビットラインとグランドラインがメタル
ラインである請求項1〜3のいずれか1項に記載のNO
R形マスクROM。 - 【請求項5】 一対の第2の選択ラインを中心にしてセ
ルアレイ構造が対称形になっている請求項1〜4のいず
れか1項に記載のNOR形マスクROM。
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