JPS61267997A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS61267997A JPS61267997A JP60296931A JP29693185A JPS61267997A JP S61267997 A JPS61267997 A JP S61267997A JP 60296931 A JP60296931 A JP 60296931A JP 29693185 A JP29693185 A JP 29693185A JP S61267997 A JPS61267997 A JP S61267997A
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- JP
- Japan
- Prior art keywords
- switching means
- circuit
- address
- word line
- memory cell
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、％にデータを電気的に書込
み可能な不揮発性半導体メモリ（以下、ＢＦＲＯＭとい
う。）回路において、メモリセル用ＭＩ８ＦＥＴ（絶縁
ゲート型電界効果トランジスタ）にデータを書き込む場
合にそのワード線（メモリセルのコントロールゲート）
Ｋ書込用高電圧を印加するための書込回路に関する０ 〔従来の技術〕 従来、ＥＦＲＯＭは複数のワード線を有し、各ワード線
には複数のディジット線が直交するように配設されてい
る。ＥＦＲＯＭにデータを書込む場合には、データが書
込まれるべき１個のメモリセルを指定するアドレスによ
りそのセルが接続されたディジット線とワード線とが夫
々選択される。データ書込時には、メモリセルのコント
ロールゲートに高電圧を印加しなければならないため、
選択された１本のワード線のみが基準電位（例えば接地
電位）から切シ離され、他のすべてのワード線には基準
電位（例えば接地電位）が与えられる０これは、書込用
高電圧が印加される端子が１本であるからであシ、この
１本の書込端子にすべてのワード線が負荷を介して共通
に接続されているからである。
み可能な不揮発性半導体メモリ（以下、ＢＦＲＯＭとい
う。）回路において、メモリセル用ＭＩ８ＦＥＴ（絶縁
ゲート型電界効果トランジスタ）にデータを書き込む場
合にそのワード線（メモリセルのコントロールゲート）
Ｋ書込用高電圧を印加するための書込回路に関する０ 〔従来の技術〕 従来、ＥＦＲＯＭは複数のワード線を有し、各ワード線
には複数のディジット線が直交するように配設されてい
る。ＥＦＲＯＭにデータを書込む場合には、データが書
込まれるべき１個のメモリセルを指定するアドレスによ
りそのセルが接続されたディジット線とワード線とが夫
々選択される。データ書込時には、メモリセルのコント
ロールゲートに高電圧を印加しなければならないため、
選択された１本のワード線のみが基準電位（例えば接地
電位）から切シ離され、他のすべてのワード線には基準
電位（例えば接地電位）が与えられる０これは、書込用
高電圧が印加される端子が１本であるからであシ、この
１本の書込端子にすべてのワード線が負荷を介して共通
に接続されているからである。
この場合、選択されたワード線はアドレスによって基準
電位とが切シ離されているため、そのワード線には高電
圧が印加され、一方他のすべてのワード線は基準電位レ
ベルになる。しかしながら、書込端子が１本であるため
、非選択であるワード線を介して基準電位端へ貫通電流
が流れ、書込時に非常に大きな電力が消費されるという
欠点があった。
電位とが切シ離されているため、そのワード線には高電
圧が印加され、一方他のすべてのワード線は基準電位レ
ベルになる。しかしながら、書込端子が１本であるため
、非選択であるワード線を介して基準電位端へ貫通電流
が流れ、書込時に非常に大きな電力が消費されるという
欠点があった。
さらに１負荷および非選択のワード線を通して基準電位
端へ流れる貫通電流によシ、書込電圧が低下するという
欠点がある。一方、メモリセルは製造上のバラツキによ
シ要求される書込電圧を一定に定めることができない。
端へ流れる貫通電流によシ、書込電圧が低下するという
欠点がある。一方、メモリセルは製造上のバラツキによ
シ要求される書込電圧を一定に定めることができない。
従って、上述の書込電圧の低下によシ、要求される書込
電圧が高いメモリセル′に対して十分力電圧を印加する
ことができず、正しい情報が書き込めないという重大な
欠点がある。なお、ワード線毎に独立した書込電圧端子
を設ければ、上記の欠点は回避できるが、そのためには
非常に多くの端子が書込端子として必要になシ、非現実
的である。
電圧が高いメモリセル′に対して十分力電圧を印加する
ことができず、正しい情報が書き込めないという重大な
欠点がある。なお、ワード線毎に独立した書込電圧端子
を設ければ、上記の欠点は回避できるが、そのためには
非常に多くの端子が書込端子として必要になシ、非現実
的である。
従って、本発明の目的は書込電圧印加端子を増加せずに
、非選択ワード線を通して流れる貫通電流を抑制した半
導体回路を提供することである。
、非選択ワード線を通して流れる貫通電流を抑制した半
導体回路を提供することである。
本発明の他の目的は、書込電圧の低下を防止し、選択さ
れたワード線に十分高い書込電圧を与えることができる
半導体メモリ回路を提供することである。
れたワード線に十分高い書込電圧を与えることができる
半導体メモリ回路を提供することである。
本発明の半導体回路は、メモリセルが接続されたワード
線と、書込時にこのワード線に供給される書込電圧が印
加される書込電圧印加端子と、該書込電圧印加端子とワ
ード線との間に設けられ、当該ワード線が選択された時
のみ導通状態となるスイッチング手段とを有することを
特徴とする。
線と、書込時にこのワード線に供給される書込電圧が印
加される書込電圧印加端子と、該書込電圧印加端子とワ
ード線との間に設けられ、当該ワード線が選択された時
のみ導通状態となるスイッチング手段とを有することを
特徴とする。
さらに、本発明は複数のワード線を含み、それらが１本
の書込電圧印加端子に共通に接続されたメモリ回路に対
して特に有効で、その場合、前記Ｚ′ｆｙ＋手段は各ワ
ード線毎に設けられ、その一端が７−ト°線へ隻他端が
書込電圧印加端子へ接続される。
の書込電圧印加端子に共通に接続されたメモリ回路に対
して特に有効で、その場合、前記Ｚ′ｆｙ＋手段は各ワ
ード線毎に設けられ、その一端が７−ト°線へ隻他端が
書込電圧印加端子へ接続される。
前記スイッチング手段はワード線を選択するアドレスに
応答可能とし、選択されたワード線ノミと書込電圧印加
端子とを電気的に結合し、非選択ワード線のすべてを書
込電圧印加端子から電気的に切シ離す機能を具備する。
応答可能とし、選択されたワード線ノミと書込電圧印加
端子とを電気的に結合し、非選択ワード線のすべてを書
込電圧印加端子から電気的に切シ離す機能を具備する。
かがるスイッチング手段の好適な実施例としては、ワー
ド線セレクト用アドレスをＮビットとした場合、その２
倍の数のトランジスタが並列に接続されたものであって
、各ビット毎にエンハンスメント型電界効果ト２ンジス
タとディプレッジ百ン型電界効果トランジスタとの対を
含む。これらエンハンスメント型およびディプレッジ冒
ン型電界効果トランジスタは選択されたワード線に対応
するスイッチング手段のすべての電界効果トランジスタ
がオンするように配列される。すなわち、入力されるア
ドレスの真補出力に応答して、対応する１つのスイッチ
ング手段を構成する直列接続された全トランジスタがす
°べてオンするようなデコーダ回路で実現できる。
ド線セレクト用アドレスをＮビットとした場合、その２
倍の数のトランジスタが並列に接続されたものであって
、各ビット毎にエンハンスメント型電界効果ト２ンジス
タとディプレッジ百ン型電界効果トランジスタとの対を
含む。これらエンハンスメント型およびディプレッジ冒
ン型電界効果トランジスタは選択されたワード線に対応
するスイッチング手段のすべての電界効果トランジスタ
がオンするように配列される。すなわち、入力されるア
ドレスの真補出力に応答して、対応する１つのスイッチ
ング手段を構成する直列接続された全トランジスタがす
°べてオンするようなデコーダ回路で実現できる。
なお、ディプレッジ冒ン型電界効果トランジスタのかわ
シに、ソースとドレインが短絡されたエンハンスメント
凰トランジスタを用いてもよい。
シに、ソースとドレインが短絡されたエンハンスメント
凰トランジスタを用いてもよい。
さらに１ワード線とスイッチング手段との間にコントロ
ールゲートを介在せしめ、読み出し時このコントロール
ゲートをオンするように制御し、これによって読み出し
時にワード線に結合されるスイッチング手段の付加容量
を電気的に切シ離すようにしてもよい。この結果、読み
出しスピードの低下を防止するととができる。
ールゲートを介在せしめ、読み出し時このコントロール
ゲートをオンするように制御し、これによって読み出し
時にワード線に結合されるスイッチング手段の付加容量
を電気的に切シ離すようにしてもよい。この結果、読み
出しスピードの低下を防止するととができる。
さらに１スイッチング手段をトランジスタの直列回路で
構成することによシ、メモリセルピッチ内でスイッチン
グ手段を形成するととができるので、メモリ容量を低下
させずに消費電力の低下および書込特性の向上が計れる
ことは本発明によって見られる重要な効果である。
構成することによシ、メモリセルピッチ内でスイッチン
グ手段を形成するととができるので、メモリ容量を低下
させずに消費電力の低下および書込特性の向上が計れる
ことは本発明によって見られる重要な効果である。
〔実施例〕
まず、第１０図を参照して従来のＢＦＲＯＭを説明する
。入力されるアドレスの一部（ＡＤＸ）および他部（Ａ
Ｄｙ）は夫々Ｘデコーダ２およびＸデコーダ１で解読さ
れる。Ｘデコーダ２の出力端はメモリセルアレイ３の各
リード線Ｗｌ〜ＷｍＫ接続され、解読結果に応じて１本
のワード線Ｗｉを選択する。選択されたワード線Ｗｉに
コントロールゲートが接続されているすべてのメモリセ
ルＭｉｔ〜Ｍｉｎから記憶されているデータが同時に各
ディジット線Ｄ１〜Ｄｎを通して読み出される。読み出
されたデータはＸデコーダ１の出力によってセレクタ４
でセレクトされ、１つのデータがセンスアンプ６を介し
てデータ出力端子７から読み出される０なお、トランジ
スタＱｐ５はプリチャージ信号φＰＫよりてオンされ、
センス節点１０をプリチャージするプリチャージトラン
ジスタである。各ワード線Ｗ１〜Ｗｍａ高抵抗値を有す
るディプレッジ冒ンｆｉＮチャンネル負荷トランジスタ
Ｑ１〜Ｑｍを介して１本の書込電圧印加端子ｖｗ９に共
通に接続されるＯ かかる構成において、任意のメそリセルＭｉｊＫデータ
を書込む場合、当該メモリセルＭｉｊを選択するアドレ
スがＸおよびＹデコーダに入力される。
。入力されるアドレスの一部（ＡＤＸ）および他部（Ａ
Ｄｙ）は夫々Ｘデコーダ２およびＸデコーダ１で解読さ
れる。Ｘデコーダ２の出力端はメモリセルアレイ３の各
リード線Ｗｌ〜ＷｍＫ接続され、解読結果に応じて１本
のワード線Ｗｉを選択する。選択されたワード線Ｗｉに
コントロールゲートが接続されているすべてのメモリセ
ルＭｉｔ〜Ｍｉｎから記憶されているデータが同時に各
ディジット線Ｄ１〜Ｄｎを通して読み出される。読み出
されたデータはＸデコーダ１の出力によってセレクタ４
でセレクトされ、１つのデータがセンスアンプ６を介し
てデータ出力端子７から読み出される０なお、トランジ
スタＱｐ５はプリチャージ信号φＰＫよりてオンされ、
センス節点１０をプリチャージするプリチャージトラン
ジスタである。各ワード線Ｗ１〜Ｗｍａ高抵抗値を有す
るディプレッジ冒ンｆｉＮチャンネル負荷トランジスタ
Ｑ１〜Ｑｍを介して１本の書込電圧印加端子ｖｗ９に共
通に接続されるＯ かかる構成において、任意のメそリセルＭｉｊＫデータ
を書込む場合、当該メモリセルＭｉｊを選択するアドレ
スがＸおよびＹデコーダに入力される。
Ｘデコーダ２はメモリセルＭｉｊが接続されているワー
ド線Ｍｉを接地から切シ離し、他のすべてのワード線を
接地（ＧＮＤ）に接続する。この結果、周知の書込方式
によって選択されたワード線Ｗｉにのみ負荷トランジス
タＱｉを介して高電圧が印加される。一方、Ｘデコーダ
１でセレクトされたトランジスタＹｉがオンし、メモリ
セルＭｉｊのコントロールゲートにはワード線から高電
圧が、ドレインにはディジット線Ｄｊから所定の電圧が
印加され、データが書込まれる。
ド線Ｍｉを接地から切シ離し、他のすべてのワード線を
接地（ＧＮＤ）に接続する。この結果、周知の書込方式
によって選択されたワード線Ｗｉにのみ負荷トランジス
タＱｉを介して高電圧が印加される。一方、Ｘデコーダ
１でセレクトされたトランジスタＹｉがオンし、メモリ
セルＭｉｊのコントロールゲートにはワード線から高電
圧が、ドレインにはディジット線Ｄｊから所定の電圧が
印加され、データが書込まれる。
なお、データの消去は紫外線をあてて行なわれるものと
する。
する。
かかる従来のＥＦＲＯＭは、非選択ワード線のすべてが
ＧＮＤに接続されるため、書込電圧印加端子Ｖｗ９から
ＧＮＤへ多数の電気的通路（ワード線が５１２本の場合
は５１１個の通路）が形成され、非常に多くの電力が消
費される。さらに、その結果、書込電圧が低下し、メモ
リセルによっては正しい書込ができないという重大な欠
点がある。
ＧＮＤに接続されるため、書込電圧印加端子Ｖｗ９から
ＧＮＤへ多数の電気的通路（ワード線が５１２本の場合
は５１１個の通路）が形成され、非常に多くの電力が消
費される。さらに、その結果、書込電圧が低下し、メモ
リセルによっては正しい書込ができないという重大な欠
点がある。
第２図は従来の書込回路８（第１図）を改良した本発明
の実施例を示す回路図であるＯ第２図の書込回路８０は
第１図の各ワード線Ｗ１〜Ｗｍと書込電圧印加端子Ｖｗ
９との間に、書込回路８のかわシに用いられる。従って
、書込回路以外の回路は第１図に図示した回路がそのｆ
ま適用できる０第２図に示した書込回路８０はＸデコー
ダ２に入力されるアドレスＡＤ （Ａｔ〜Ａｎ）をうけ
、アドレスの真補出力を作成するアドレス制御回路１１
と、スイッチング手段とを含む。スイッチング手段はエ
ンハンスメント型のＰチャンネル電界効果トランジスタ
（以下、Ｅ−ＰＦＥＴという）およびディプレッジ冒ン
型のＰチャンネル電界効果トランジスタ（以下、Ｄ−Ｐ
ＦＥＴという）が直列に接続されたトランジスタ直列回
路を有する。例えば、ワード線Ｗ１に接続されるスイッ
チング手段は、アドレスの真出力Ａ１．Ａ、、・・・Ａ
ｎをゲートにうけるＥ ＰＦＥＴ（Ｑｔ、ｔ、Ｑｓ、
ｔ＊・・・ＱｚｒＨｙｘ）とアドレスの補出力Ａ１．Ａ
、、・・・ＡｎをゲートにうけるＤ−ＰＦＥＴ （Ｑ２
、 ｓ 、 Ｑ４ 、 ｔ 、・・・Ｑ和、りが交互
に直列に接続される。ワード線Ｗ２に接続されたスイッ
チング手段はアドレスのビット人１．ＡＩに対応するＰ
ＥＴが夫々Ｄ−ＰＦＥＴ、Ｅ−ＰＦＥＴとなシ、それ以
外のビット人２〜人ｎに対応するＦＥＴはワードＨＷｔ
と同じである。第１表にアドレス４ピツ） （ＡＩ−
Ａ４）に対応するスイッチング手段の各トランジスタの
配列を示す。
の実施例を示す回路図であるＯ第２図の書込回路８０は
第１図の各ワード線Ｗ１〜Ｗｍと書込電圧印加端子Ｖｗ
９との間に、書込回路８のかわシに用いられる。従って
、書込回路以外の回路は第１図に図示した回路がそのｆ
ま適用できる０第２図に示した書込回路８０はＸデコー
ダ２に入力されるアドレスＡＤ （Ａｔ〜Ａｎ）をうけ
、アドレスの真補出力を作成するアドレス制御回路１１
と、スイッチング手段とを含む。スイッチング手段はエ
ンハンスメント型のＰチャンネル電界効果トランジスタ
（以下、Ｅ−ＰＦＥＴという）およびディプレッジ冒ン
型のＰチャンネル電界効果トランジスタ（以下、Ｄ−Ｐ
ＦＥＴという）が直列に接続されたトランジスタ直列回
路を有する。例えば、ワード線Ｗ１に接続されるスイッ
チング手段は、アドレスの真出力Ａ１．Ａ、、・・・Ａ
ｎをゲートにうけるＥ ＰＦＥＴ（Ｑｔ、ｔ、Ｑｓ、
ｔ＊・・・ＱｚｒＨｙｘ）とアドレスの補出力Ａ１．Ａ
、、・・・ＡｎをゲートにうけるＤ−ＰＦＥＴ （Ｑ２
、 ｓ 、 Ｑ４ 、 ｔ 、・・・Ｑ和、りが交互
に直列に接続される。ワード線Ｗ２に接続されたスイッ
チング手段はアドレスのビット人１．ＡＩに対応するＰ
ＥＴが夫々Ｄ−ＰＦＥＴ、Ｅ−ＰＦＥＴとなシ、それ以
外のビット人２〜人ｎに対応するＦＥＴはワードＨＷｔ
と同じである。第１表にアドレス４ピツ） （ＡＩ−
Ａ４）に対応するスイッチング手段の各トランジスタの
配列を示す。
第１表
上述のようにスイッチング手段の各トランジスタを配列
することによって、アドレスに応じて１つのスイッチン
グ手段のみがオンし、他のすべてのスイッチング手段が
オフするように制御できる〇すなわち、選択されたワー
ド線に接続されたスイッチング手段の全トランジスタは
オンし、非選択ワード線に接続された他のスイッチング
手段は少なくとも１つのトランジスタがオフする。従っ
て、選択されたワード線に接続されたスイッチング手段
のみを介して１本のワード線と書込電圧印加端子Ｖｗ９
とが接続され、他のワード線はすべて端子９から切）離
される。この結果、非選択ワード線を通してＧＮＤへ流
れる貫通電流はなくなル、所望のワード線にのみ書込電
圧を供給することができる。さらに、書込電圧の低下が
ないため、すべてのセルに正しいデータを書込むことが
できる。
することによって、アドレスに応じて１つのスイッチン
グ手段のみがオンし、他のすべてのスイッチング手段が
オフするように制御できる〇すなわち、選択されたワー
ド線に接続されたスイッチング手段の全トランジスタは
オンし、非選択ワード線に接続された他のスイッチング
手段は少なくとも１つのトランジスタがオフする。従っ
て、選択されたワード線に接続されたスイッチング手段
のみを介して１本のワード線と書込電圧印加端子Ｖｗ９
とが接続され、他のワード線はすべて端子９から切）離
される。この結果、非選択ワード線を通してＧＮＤへ流
れる貫通電流はなくなル、所望のワード線にのみ書込電
圧を供給することができる。さらに、書込電圧の低下が
ないため、すべてのセルに正しいデータを書込むことが
できる。
第２図は本発明の他の実施例で、その１つのスイッチン
グ手段の回路図である。ここではワード線Ｗｌとスイッ
チング手段との間にコントロールグー）１３（例では工
／ハンスメント型のＰチャンネルＰＥＴ （Ｅ−ＰＦＥ
Ｔ ） ＱＲＩ）が介在され、このトランジスタＱＲＩ
のゲートは入力端子１２から入力される読出し制御信号
Ｒ，Ｄに応答して、ＥＦＲＯＭが読出しモードの時はオ
フするように制御される。
グ手段の回路図である。ここではワード線Ｗｌとスイッ
チング手段との間にコントロールグー）１３（例では工
／ハンスメント型のＰチャンネルＰＥＴ （Ｅ−ＰＦＥ
Ｔ ） ＱＲＩ）が介在され、このトランジスタＱＲＩ
のゲートは入力端子１２から入力される読出し制御信号
Ｒ，Ｄに応答して、ＥＦＲＯＭが読出しモードの時はオ
フするように制御される。
この結果、ワードｉｉｌ Ｗ ｔに接続されたメモリセ
ルからデータを読み出す時、トランジスタＱＲＩがオフ
するためスイッチング手段はワード線Ｗ１から電気的に
切〕離される。従って、スイッチング手段に付加される
寄生容量がワード線Ｗｌから切シ離されるので、高速に
データを読出すことができる。なお、コントロールゲー
ト１３は、ワード線が複数ある場合、各ワード線と対応
するスイッチング手段との間に夫々設けられ、データリ
ードモードでは全てのコントロールゲートが同時にオフ
するヒとになる。
ルからデータを読み出す時、トランジスタＱＲＩがオフ
するためスイッチング手段はワード線Ｗ１から電気的に
切〕離される。従って、スイッチング手段に付加される
寄生容量がワード線Ｗｌから切シ離されるので、高速に
データを読出すことができる。なお、コントロールゲー
ト１３は、ワード線が複数ある場合、各ワード線と対応
するスイッチング手段との間に夫々設けられ、データリ
ードモードでは全てのコントロールゲートが同時にオフ
するヒとになる。
第３図はチップ上に実現されたＥＦＲＯＭの一実施例を
示す一部のブロック図で、Ｘデコーダをはさんで左右に
メモリセルアレイが配設され、その各々にＹデコーダ／
セレクタが接続される。この場合、左右のメモリセルア
レイに対して、独立に書込回路が設けられる。Ｘデコー
ダの詳細は第４図に示されている。複数のアドレスビッ
トを入力するＮＡＮＤゲート１５からプロ、クセレフト
用の信号１６が出力される。ブロックセレクト信号１６
は４本のワード線Ｗ１〜Ｗ１に接続される各２個のＣＭ
ＯＳインバータ１７のゲートに共通に供給される。各ワ
ード線はＮチャンネルＦＥＴ１８に接続されており、非
選択のワード線はこのＰＥＴ１８を接地へ接続され、ワ
ード線よシミ荷がディスチャージされる。従って、ＦＥ
Ｔ１８のゲートにはアドレスの下位ビットを反転した信
号が供給される。なお信号１６はロウアクティブの信号
である。
示す一部のブロック図で、Ｘデコーダをはさんで左右に
メモリセルアレイが配設され、その各々にＹデコーダ／
セレクタが接続される。この場合、左右のメモリセルア
レイに対して、独立に書込回路が設けられる。Ｘデコー
ダの詳細は第４図に示されている。複数のアドレスビッ
トを入力するＮＡＮＤゲート１５からプロ、クセレフト
用の信号１６が出力される。ブロックセレクト信号１６
は４本のワード線Ｗ１〜Ｗ１に接続される各２個のＣＭ
ＯＳインバータ１７のゲートに共通に供給される。各ワ
ード線はＮチャンネルＦＥＴ１８に接続されており、非
選択のワード線はこのＰＥＴ１８を接地へ接続され、ワ
ード線よシミ荷がディスチャージされる。従って、ＦＥ
Ｔ１８のゲートにはアドレスの下位ビットを反転した信
号が供給される。なお信号１６はロウアクティブの信号
である。
第５図は隣接する３本のワード線Ｗ１〜Ｗｌ＋。
とそれに接続されたスイッチング手段を示す回路ブロッ
ク図である。かかる回路が形成されたチ。
ク図である。かかる回路が形成されたチ。
プ上での平面パターン図を第６図に示し、そのＸＸ／断
面図を製造工程順に第７（ａ）〜（ｄ）図に示す。
面図を製造工程順に第７（ａ）〜（ｄ）図に示す。
第５図において、各ワード線Ｗ１〜Ｗｉ＋ｘ Ｋは夫々
スイッチング手段２０．２１．２２およびコントロール
ゲートＱＲｓ ｉ ’＝ ＱＲ、ｉ＋ｚが直列に接続さ
れ、各スイッチング手段の一端は電極配線３０を介して
書込電圧印加端子Ｖｗ ９に接続される。さらに、ワー
ド線Ｗｉ−ｗｉ＋、には複数のディジット線が直交して
配設され、その各交点にメモリセルが接続される。ここ
では、コントロールゲートに最も近いディジット線Ｄｆ
ｉとそれに接続されたメモリセルＭ！、。〜Ｍ１＋＊、
ｎだけが代表的に図示されている。第５図の回路を半導
体チップ上に形成した時の平面パターン図を示す第６図
を参照すると、ワード線Ｊ−ｗＷ６＋２は夫々多結晶シ
リコン配線層を用いてメモリセルアレイ上を横断するよ
うに延在される。スイッチング手段２０〜２２は多結晶
シリコン層をゲート電極とするアドレスビット線Ａ１〜
Ａｎ と、これらと直交するように基板に設けられた拡
散層（実施例ではＰ型不純物層）とからなる。各スイッ
チング手段の拡散層の一端は書込電圧印加端子ｖｗ９に
接続されるアルミニウム電極配線３０にコンタクトされ
る。一方、各スイッチング手段の他端嫁多結晶シリコン
層３１をゲート電極とするコントロールゲートの一端に
接続される。各コントロールケートの他端２４゜２６．
２８と対応するワード線の各−趨２３，２５゜２７とは
アルミニウム配線３２〜３４ｔ−用いて相互接続される
。ワードａＷＩをコントロールケート電極とするメモリ
セルＭｌ、ｎのドレイン電極とワード線ｗ ｔｉｔをコ
ントロールゲート電極とするメモリセルＭｉ＋ｓ、ｎの
ドレイン電極とはコンタクト部３５を介してディジット
線Ｄｆｌを形成するアルミニウム配線層Ｄｆｌ に接続
される。メモリセルＭ１＋ｚ、ゎのドレイン電極はその
下のメモリセルＭｉ＋３．ｎ （図示せず）のドレイ
ン電極と共にコンタクト部３６にでディジット線Ｄｆｌ
に接続される。
スイッチング手段２０．２１．２２およびコントロール
ゲートＱＲｓ ｉ ’＝ ＱＲ、ｉ＋ｚが直列に接続さ
れ、各スイッチング手段の一端は電極配線３０を介して
書込電圧印加端子Ｖｗ ９に接続される。さらに、ワー
ド線Ｗｉ−ｗｉ＋、には複数のディジット線が直交して
配設され、その各交点にメモリセルが接続される。ここ
では、コントロールゲートに最も近いディジット線Ｄｆ
ｉとそれに接続されたメモリセルＭ！、。〜Ｍ１＋＊、
ｎだけが代表的に図示されている。第５図の回路を半導
体チップ上に形成した時の平面パターン図を示す第６図
を参照すると、ワード線Ｊ−ｗＷ６＋２は夫々多結晶シ
リコン配線層を用いてメモリセルアレイ上を横断するよ
うに延在される。スイッチング手段２０〜２２は多結晶
シリコン層をゲート電極とするアドレスビット線Ａ１〜
Ａｎ と、これらと直交するように基板に設けられた拡
散層（実施例ではＰ型不純物層）とからなる。各スイッ
チング手段の拡散層の一端は書込電圧印加端子ｖｗ９に
接続されるアルミニウム電極配線３０にコンタクトされ
る。一方、各スイッチング手段の他端嫁多結晶シリコン
層３１をゲート電極とするコントロールゲートの一端に
接続される。各コントロールケートの他端２４゜２６．
２８と対応するワード線の各−趨２３，２５゜２７とは
アルミニウム配線３２〜３４ｔ−用いて相互接続される
。ワードａＷＩをコントロールケート電極とするメモリ
セルＭｌ、ｎのドレイン電極とワード線ｗ ｔｉｔをコ
ントロールゲート電極とするメモリセルＭｉ＋ｓ、ｎの
ドレイン電極とはコンタクト部３５を介してディジット
線Ｄｆｌを形成するアルミニウム配線層Ｄｆｌ に接続
される。メモリセルＭ１＋ｚ、ゎのドレイン電極はその
下のメモリセルＭｉ＋３．ｎ （図示せず）のドレイ
ン電極と共にコンタクト部３６にでディジット線Ｄｆｌ
に接続される。
メモリセルＭ、、ｆｌのソース電極およびメモリセルＭ
ｉｅｔ、ｆｌとＭ１＋ｘ、。の各ソース電極は接地に接
続される。スイッチング手段の各ＰＦＥＦのうちディプ
レッジ四ンをのＰＦＥＴ４０〜４６のチャンネル領域に
はＰＷ不純物が導入され、ソースおよびドレイン領域と
電気的に短絡される。
ｉｅｔ、ｆｌとＭ１＋ｘ、。の各ソース電極は接地に接
続される。スイッチング手段の各ＰＦＥＦのうちディプ
レッジ四ンをのＰＦＥＴ４０〜４６のチャンネル領域に
はＰＷ不純物が導入され、ソースおよびドレイン領域と
電気的に短絡される。
ここで、各メモリセルのピッチＰはドレインコンタクト
部からソース電極部までの距離として規定される。そし
て、このピッチ内にスイッチング手段およびコントロー
ルゲートを作成することができる。従って、メモリセル
サイズを増加する必要がないので、メモリ容量の低下は
ない。即ち、本発明のスイッチング手段はメモリ容量を
低下させずにチップ上に形成できるという優れた効果を
有している。
部からソース電極部までの距離として規定される。そし
て、このピッチ内にスイッチング手段およびコントロー
ルゲートを作成することができる。従って、メモリセル
サイズを増加する必要がないので、メモリ容量の低下は
ない。即ち、本発明のスイッチング手段はメモリ容量を
低下させずにチップ上に形成できるという優れた効果を
有している。
さらに、かかるスイッチング手段およびコントロールゲ
ートは通常のメモリセルと同一工程で作成できるという
効果が弗る。これを第７図（ａ）〜（ｄ）を参照して説
明する。ＥＰＲＯＪｊＮ型半導体基板４０に素子間分離
領域およびゲート酸化膜を形−成した（第７図（ａ））
後、各メモリセルのフローティングゲート電極４１が多
結晶シリコンで作成される（第７図（ｂ））。次に、フ
ローティングゲート電極４１の表面に絶縁膜４２が形成
され、次いでメモリセルのコントロールゲート電極４３
を形成する多結晶シリコンが形成される。この時、同時
にスイッチング手段の各ゲート電極Ａｌ−Ａｎおよびコ
ントロールゲートを構成するＰＦＥＴのゲート電極が形
成される（第７図（Ｃ））。その後多結晶シリコンをマ
スクにして拡散層形成のためのＰを不純物がイオン注入
され、ｐＨ拡散層４４が形成される。さらに、リンガラ
ス層等の絶縁膜４５を介してディジット線Ｄｎ、接続線
３３．電極配線３０等を構成するアルミニウム層が設け
られる（第７図（ｄ））。
ートは通常のメモリセルと同一工程で作成できるという
効果が弗る。これを第７図（ａ）〜（ｄ）を参照して説
明する。ＥＰＲＯＪｊＮ型半導体基板４０に素子間分離
領域およびゲート酸化膜を形−成した（第７図（ａ））
後、各メモリセルのフローティングゲート電極４１が多
結晶シリコンで作成される（第７図（ｂ））。次に、フ
ローティングゲート電極４１の表面に絶縁膜４２が形成
され、次いでメモリセルのコントロールゲート電極４３
を形成する多結晶シリコンが形成される。この時、同時
にスイッチング手段の各ゲート電極Ａｌ−Ａｎおよびコ
ントロールゲートを構成するＰＦＥＴのゲート電極が形
成される（第７図（Ｃ））。その後多結晶シリコンをマ
スクにして拡散層形成のためのＰを不純物がイオン注入
され、ｐＨ拡散層４４が形成される。さらに、リンガラ
ス層等の絶縁膜４５を介してディジット線Ｄｎ、接続線
３３．電極配線３０等を構成するアルミニウム層が設け
られる（第７図（ｄ））。
以上の工程を含み、ＥＰＲＯＭは作成されるが、提案さ
れたスイッチング手段およびコントロールゲートはメモ
リセル製造工程と同じ工程で作成できる。
れたスイッチング手段およびコントロールゲートはメモ
リセル製造工程と同じ工程で作成できる。
第８図は本発明の他の実施例を示す書込回路のブロック
図で、ティプレッシ、ンｆｉＦＥＴを用いるかわりに、
ソース・ドレインが配線によりて短絡されたエンハンス
メントｆｉＦ Ｅ Ｔを用いた例である。さらに、この
例ではコントロールケートトして複数のトランジスタ５
０．５１が介在されており、複数の制御信号（例えばリ
ードコントロール信号とチップセレクト信号もしくはラ
イトコントロール信号）によってスイッチング手段とワ
ード線との接続を制御できるようになされている。
図で、ティプレッシ、ンｆｉＦＥＴを用いるかわりに、
ソース・ドレインが配線によりて短絡されたエンハンス
メントｆｉＦ Ｅ Ｔを用いた例である。さらに、この
例ではコントロールケートトして複数のトランジスタ５
０．５１が介在されており、複数の制御信号（例えばリ
ードコントロール信号とチップセレクト信号もしくはラ
イトコントロール信号）によってスイッチング手段とワ
ード線との接続を制御できるようになされている。
第９図（ａ） 、 （ｂ） 、 （Ｃ）は３ビツトのア
ドレスＡ１〜Ａ３をグー）４Ｃうけるスイッチング手段
を４本のワード線Ｗｌ−Ｗ４に接続した書込回路の回路
図、その等価回路図、および平面パターン図である。
ドレスＡ１〜Ａ３をグー）４Ｃうけるスイッチング手段
を４本のワード線Ｗｌ−Ｗ４に接続した書込回路の回路
図、その等価回路図、および平面パターン図である。
書込回路はアドレスビットの真補信号によってオン・オ
フが制御され、１組のアドレスに対応する１個のスイッ
チング手段のみがオンするように制御される。これは前
述したようにＥ−ＦＥＴとＤ−ＰＥＴとを第１表のよう
に配列することによって形成される。その場合、第９図
（ａ）の如き回路が３ビ、トのアドレスに対しては使用
される。しかして、かかる回路は第９図（ｂ）の等価回
路として現わすことができる。すなわち、Ａ １ 、
Ａ ＩをゲートにうけるＰＥＴはＰ−ＰＥＴとＤ−ＰＥ
Ｔとが交互に配列されるも、Ａ２１に２およびＡ ！
＋ Ａ ８をゲートにうけるＦＥＴはＰ−ＦＥＴもしく
はＤ −ＦＥＴがたて方向に連続する。従って、これら
連続するＦＥＴをまとめて１個のＦＥＴとみなすことが
できる。この点に注目すると、第９図（Ｃ）に示すよう
に連続するＰ −Ｆ Ｅ ＴもしくはＤ −Ｆ Ｅ Ｔ
の各チャンネル領域は連続して形成することにする。
フが制御され、１組のアドレスに対応する１個のスイッ
チング手段のみがオンするように制御される。これは前
述したようにＥ−ＦＥＴとＤ−ＰＥＴとを第１表のよう
に配列することによって形成される。その場合、第９図
（ａ）の如き回路が３ビ、トのアドレスに対しては使用
される。しかして、かかる回路は第９図（ｂ）の等価回
路として現わすことができる。すなわち、Ａ １ 、
Ａ ＩをゲートにうけるＰＥＴはＰ−ＰＥＴとＤ−ＰＥ
Ｔとが交互に配列されるも、Ａ２１に２およびＡ ！
＋ Ａ ８をゲートにうけるＦＥＴはＰ−ＦＥＴもしく
はＤ −ＦＥＴがたて方向に連続する。従って、これら
連続するＦＥＴをまとめて１個のＦＥＴとみなすことが
できる。この点に注目すると、第９図（Ｃ）に示すよう
に連続するＰ −Ｆ Ｅ ＴもしくはＤ −Ｆ Ｅ Ｔ
の各チャンネル領域は連続して形成することにする。
この結果、書込電圧供給電極に近づくに従って、チャン
ネル幅の広いＦＥＴとすることができる。
ネル幅の広いＦＥＴとすることができる。
従って、スイッチング手段における導通抵抗値（電極コ
ンタクト部からコントロールゲートまでの総抵抗値）を
著しく低減することができるため、書込スピードを向上
することができる。
ンタクト部からコントロールゲートまでの総抵抗値）を
著しく低減することができるため、書込スピードを向上
することができる。
（発明の効果）
本発明によれは、書込時に消費される電力を著しく低減
せしめるとともに、書込電圧が低下することのないメモ
替回路を提供する仁とができる。
せしめるとともに、書込電圧が低下することのないメモ
替回路を提供する仁とができる。
従って、すべてのメモリセルに対して正りいデータを書
込むことができる。
込むことができる。
さらに、書込回路に用いられるスイッチング手段にコン
トロールゲートを付加することによって、テータ読み出
しスピードの低下を抑制することができる。また、スイ
ッチング手段に用いられるＥ−ＰＥＴとＤ−ＦＥＴを共
通化することＫよりて書込スピードを向上せしめること
ができる。
トロールゲートを付加することによって、テータ読み出
しスピードの低下を抑制することができる。また、スイ
ッチング手段に用いられるＥ−ＰＥＴとＤ−ＦＥＴを共
通化することＫよりて書込スピードを向上せしめること
ができる。
なお、以上の説明はＰチャネルＭＩＳＦＥＴについて説
明したがＮチャネルＭＩ８ＰＥＴについても同様に適用
できる。但しこの場合には直列回路が導通状態のとき、
ワード線に印加される電圧は書込み電圧源端子の電圧よ
りＮチャネルＭＩＳＦＥＴのしきい値電圧１段分だけ下
がった値となる。
明したがＮチャネルＭＩ８ＰＥＴについても同様に適用
できる。但しこの場合には直列回路が導通状態のとき、
ワード線に印加される電圧は書込み電圧源端子の電圧よ
りＮチャネルＭＩＳＦＥＴのしきい値電圧１段分だけ下
がった値となる。
加えて、本発明の半導体回路は、メそリセルと同一のピ
ッチと素子寸法でもって構成が可能である。すなわち、
アドレス信号Ａ １． Ａ４ 、−−− 、Ａｎ。
ッチと素子寸法でもって構成が可能である。すなわち、
アドレス信号Ａ １． Ａ４ 、−−− 、Ａｎ。
Ａｎと同じ数のＭＩＳＦＥＴを、アドレス信号（Ａｉ。
Ａｉ）に対応する２つのＭＩＳＦＥＴのうちのいずれか
１つをディブレジョン型又はソース電極とドレイン電極
を短絡して直列回路を形成すれば良いだけであり、通常
のＥＰＲＯＭの製造技術を用い容易に作ることができ、
従来のようにチップのパターン設計上問題を生じること
がない。従って本発明の適用により、例えば書込み時の
消費電力が小さく且つ読出しスピードの大なる電気的に
書込み可能な不揮発性半導体メモリが得られる。なお、
本発明は紫外線消去型ＥＦＲＯＭ以外の他のＰＲ。
１つをディブレジョン型又はソース電極とドレイン電極
を短絡して直列回路を形成すれば良いだけであり、通常
のＥＰＲＯＭの製造技術を用い容易に作ることができ、
従来のようにチップのパターン設計上問題を生じること
がない。従って本発明の適用により、例えば書込み時の
消費電力が小さく且つ読出しスピードの大なる電気的に
書込み可能な不揮発性半導体メモリが得られる。なお、
本発明は紫外線消去型ＥＦＲＯＭ以外の他のＰＲ。
ＯＭ（例えば電気的に書込消去の可能なＥＥＰ凡ＯＭ）
にも適用できることは明らかである。
にも適用できることは明らかである。
第１図は本第１の発明の一実施例を示す書込回路部のブ
ロック図、第２図は他の実施例を示す回路図、第３図は
本発明が適用されるＥＰＲＯＭのチップパターンの電部
ブロック図、第４図はＸデコーダの詳細を示す回路図、
第５図は本発明による３本のワード線に対応する書込回
路の回路図、第６図はその平面パターン図、第７図（ａ
）〜（ｄ）はＸ−Ｘ′断面について各製造工程での断面
図、第８図は本発明のさらに他の実施例を示す回路図、
第９図（ａ）〜（Ｃ）は本発明を適用した３ピツトのア
ドレスを入力とする書込回路の回路図、その等価回路図
および平面パターン図、第１０図は従来のＥＰＲＯＭの
回路図である。 ｌ・・・・・・Ｘデコーダ、２・・・・・・Ｘデコーダ
、３・・・・・・メモリセルアレイ、４・・・・・・Ｙ
セレクタ、５・・・・・・プリチャージトランジスタ、
６・・・・・・センスアンプ、８．８０・・・・・・書
込回路、９・・・・・・書込電圧印加端子。 １１・・・・・・アドレス制御回路、１５・・・・・・
ＮＡＮＤゲート、２０〜２２・°°・・°スイッチング
手段、４０〜４６・・・・・・Ｄ−Ｐ）’ＥＴ。 ｔ ミ ミ −−−−−−−−） 〜 ）。 第４図
ロック図、第２図は他の実施例を示す回路図、第３図は
本発明が適用されるＥＰＲＯＭのチップパターンの電部
ブロック図、第４図はＸデコーダの詳細を示す回路図、
第５図は本発明による３本のワード線に対応する書込回
路の回路図、第６図はその平面パターン図、第７図（ａ
）〜（ｄ）はＸ−Ｘ′断面について各製造工程での断面
図、第８図は本発明のさらに他の実施例を示す回路図、
第９図（ａ）〜（Ｃ）は本発明を適用した３ピツトのア
ドレスを入力とする書込回路の回路図、その等価回路図
および平面パターン図、第１０図は従来のＥＰＲＯＭの
回路図である。 ｌ・・・・・・Ｘデコーダ、２・・・・・・Ｘデコーダ
、３・・・・・・メモリセルアレイ、４・・・・・・Ｙ
セレクタ、５・・・・・・プリチャージトランジスタ、
６・・・・・・センスアンプ、８．８０・・・・・・書
込回路、９・・・・・・書込電圧印加端子。 １１・・・・・・アドレス制御回路、１５・・・・・・
ＮＡＮＤゲート、２０〜２２・°°・・°スイッチング
手段、４０〜４６・・・・・・Ｄ−Ｐ）’ＥＴ。 ｔ ミ ミ −−−−−−−−） 〜 ）。 第４図
Claims (1)
- 書込可能な複数のメモリセルと、該メモリセルに書込
用電圧を印加する端子とを含む半導体回路において、前
記メモリセルの各々に前記書込用電圧を供給する複数の
信号線と、該複数の信号線の各々と前記端子との間に設
けられた複数のスイッチング手段とを有し、データが書
込まれるべきメモリセルを指定するアドレスに応答して
該メモリセルに書込電圧を供給する信号線に接続された
スイッチング手段のみを導通するようにしたことを特徴
とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29693185A JPH0762960B2 (ja) | 1984-12-28 | 1985-12-27 | 半導体回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743684 | 1984-12-28 | ||
| JP59-277436 | 1984-12-28 | ||
| JP29693185A JPH0762960B2 (ja) | 1984-12-28 | 1985-12-27 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267997A true JPS61267997A (ja) | 1986-11-27 |
| JPH0762960B2 JPH0762960B2 (ja) | 1995-07-05 |
Family
ID=17583534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29693185A Expired - Lifetime JPH0762960B2 (ja) | 1984-12-28 | 1985-12-27 | 半導体回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4924438A (ja) |
| EP (1) | EP0189594B1 (ja) |
| JP (1) | JPH0762960B2 (ja) |
| DE (1) | DE3586493T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1227989B (it) * | 1988-12-05 | 1991-05-20 | Sgs Thomson Microelectronics | Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione |
| US5296396A (en) * | 1988-12-05 | 1994-03-22 | Sgs-Thomson Microelectronics S.R.L. | Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture |
| US5097444A (en) * | 1989-11-29 | 1992-03-17 | Rohm Corporation | Tunnel EEPROM with overerase protection |
| JP2595781B2 (ja) * | 1990-07-13 | 1997-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| JP3020355B2 (ja) * | 1992-08-03 | 2000-03-15 | シャープ株式会社 | 不揮発性メモリ及びその書き込み方法 |
| KR950013342B1 (ko) * | 1992-10-06 | 1995-11-02 | 삼성전자주식회사 | 반도체 메모리장치의 결함구제회로 |
| KR960014973B1 (ko) * | 1992-12-28 | 1996-10-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
| US8064255B2 (en) * | 2007-12-31 | 2011-11-22 | Cypress Semiconductor Corporation | Architecture of a nvDRAM array and its sense regime |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
| TWI634743B (zh) * | 2017-08-18 | 2018-09-01 | 瑞昱半導體股份有限公司 | 可降低寄生電容大小變化程度的開關電路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677980A (en) * | 1979-11-26 | 1981-06-26 | Fujitsu Ltd | Semiconductor memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909808A (en) * | 1974-12-23 | 1975-09-30 | Ibm | Minimum pitch mosfet decoder circuit configuration |
| GB2049327B (en) * | 1979-05-14 | 1983-03-30 | Fairchild Camera Instr Co | Memory read voltage circuitry for adapting eproms to circuits employing substrate bias voltage |
| US4533934A (en) * | 1980-10-02 | 1985-08-06 | Westinghouse Electric Corp. | Device structures for high density integrated circuits |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| JPS57192067A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Erasable and programmable read only memory unit |
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| JPS60143500A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | プログラマブル半導体記憶装置 |
-
1985
- 1985-12-27 EP EP85116579A patent/EP0189594B1/en not_active Expired - Lifetime
- 1985-12-27 DE DE8585116579T patent/DE3586493T2/de not_active Expired - Fee Related
- 1985-12-27 JP JP29693185A patent/JPH0762960B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-07 US US07/268,607 patent/US4924438A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677980A (en) * | 1979-11-26 | 1981-06-26 | Fujitsu Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0189594A2 (en) | 1986-08-06 |
| EP0189594B1 (en) | 1992-08-12 |
| EP0189594A3 (en) | 1988-12-07 |
| JPH0762960B2 (ja) | 1995-07-05 |
| US4924438A (en) | 1990-05-08 |
| DE3586493D1 (de) | 1992-09-17 |
| DE3586493T2 (de) | 1993-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |