JP3504695B2 - Soi上にバイポーラ接合トランジスタおよびmosトランジスタを製造する方法 - Google Patents
Soi上にバイポーラ接合トランジスタおよびmosトランジスタを製造する方法Info
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Description
関し、さらに詳しくは、相補型バイポーラ装置とCMO
S装置の両方を有するSOI(silicon on insulator)半
導体構造に関する。
構成するさまざまな素子間で絶縁を施すことがある。バ
イポーラ接合トランジスタとMOSトランジスタとをモ
ノリシックに集積する場合に、絶縁はとくに重要であ
る。pn接合絶縁などの方法ではなく、二酸化シリコン
などの高品位な絶縁材料を利用することによって、優れ
た絶縁が得られることが長い間認められてきた。具体的
には、薄膜SOI(thin film silicon on insulator)を
利用する絶縁方法は、容量結合が小さいこと、CMOS
ラッチアップ(latch-up)がないこと、および製造方法が
より簡単であるというさらなる利点を提供している。
て、バルク・シリコンにバイポーラ・トランジスタを製
造するさまざまな方法がある。垂直構造はバルク・シリ
コンには適しているが、超薄膜で製造することは困難で
ある。さらに、このような構造は薄膜SOIの低寄生電
位を有効に活用できない。SOI基板上に水平バイポー
ラ・トランジスタを製造する方法は、1991 VLSI sympos
ium technical digestのページ53〜54に記載されて
いるN. Higaki et al.による論文"A Thin-Base Lateral
Bipolar Transistor Fabricated on Bonded SOI" にお
いて説明されており、これは参考として本明細書に含ま
れる。この方法は、SOI基板上にバイポーラ・トラン
ジスタを製造することを可能にするが、この製造方法は
ベース構造のいずれか一端にのみに電気コンタクトが設
けられた長くて薄いベース領域を作る。それによって生
じる高ベース抵抗によって装置の性能が低下し、実現可
能な帯域幅,雑音およびスイッチング速度が低下する。
SOI基板上に水平バイポーラ・トランジスタを製造す
る別の方法は、G.G. Shahidi et al. による論文"A NOV
EL HIGH-PERFORMANCE LATERAL BIPOLAR ON SOI", 1991
IEDM, PP 26-1.1-26-1.4において説明されている。この
方法はベース抵抗の問題に対処しているが、ベース開口
部の一方側にのみ多結晶シリコン・スペーサを形成する
ため複雑な追加工程を必要とする。
向の絶縁をはるかに簡単に行なうことのできる薄膜SO
I方法を利用して、相補型バイポーラ・トランジスタと
CMOS(BiCMOS)装置の両方を製造する方法を
設けることは有利である。この方法は、寄生効果、特
に、ベース抵抗を最小限に抑えるため、水平装置構造を
利用する。理想的には、この方法は最小限のマスク段階
を用いて、自己整合型(self-aligned)トランジスタを製
造し、相補型バイポーラ装置とCMOS装置の両方の製
造を一つの製造工程に統合し、一つの装置タイプに対し
て最小限の専用追加工程しか必要としない。
板上にバイポーラ接合トランジスタとMOSトランジス
タとを製造する方法を提供する。この方法は、第1シリ
コン層と第2シリコン層との間にはさまれた酸化絶縁層
を有する3層構造からなるSOI基板を設けることから
なる。第1シリコン層は、バイポーラ接合トランジスタ
領域およびMOSトランジスタ領域を含む複数のトラン
ジスタ領域に分離される。ドーピング領域はMOSトラ
ンジスタ領域に形成される。ゲート酸化物は、MOSト
ランジスタ領域の第1シリコン層上に形成される。導電
層は、バイポーラ接合トランジスタ領域およびMOSト
ランジスタ領域上に被着される。バイポーラ接合トラン
ジスタ領域における非活性ベース領域と、MOSトラン
ジスタ領域におけるゲート領域はドーピングされる。エ
ミッタ開口部が形成され、次にこのエミッタ開口部の側
壁に沿って半導体スペーサが形成され、この半導体スペ
ーサは活性ベース領域と非活性ベース領域との間のリン
クとして機能する。ソース領域およびドレーン領域はM
OSトランジスタ領域に形成され、コレクタ・コンタク
ト領域はバイポーラ・トランジスタ領域に形成される。
誘電スペーサは、コレクタ・コンタクト領域のエッジ部
と、第1ゲート領域のエッジ部と,第2ゲート領域のエ
ッジ部と、活性領域と非活性領域との間のリンクとして
機能する半導体スペーサ上とに形成される。電気コンタ
クトは、MOSトランジスタ領域のソース,ドレーンお
よびゲート領域に形成され、バイポーラ接合トランジス
タ領域の非活性ベース,コレクタおよびエミッタ領域に
形成される。
る本発明を具現する半導体構造の一部の拡大断面図を示
す。明確にするため、これらの断面図はウェーハの4つ
の部分を示し、本発明に従って製造される抵抗,MOS
コンデンサ,バイポーラ接合トランジスタおよび一対の
MOSトランジスタを示す。適切なN型およびP型ドー
ピングと共に図示の工程を利用することにより、相補型
NPNおよびPNPバイポーラ接合トランジスタの両方
を製造することができる。さらに、pチャンネルおよび
nチャンネルMOSトランジスタを製造するCMOS工
程について説明する。
0の一部の拡大断面図を示し、この3層構造は半導体材
料の2つの層12,13の間にはさまれた絶縁層11か
らなる。一つの実施例では、層11は約0.1〜1マイ
クロメートル(μm)の厚さの二酸化シリコンであり、
層12,13は単結晶シリコンである。層11は窒化物
でも、当技術分野で周知の適切な絶縁材料でもよい。半
導体層13は約10〜500ナノメートル(mn)の厚
さを有する。半導体層13は約20nmの厚さを有する
単結晶シリコンの薄膜であることが好ましい。従って、
出発ウェーハ10はSOI(silicon on insulator)ウェ
ーハである。
ハ(bonded wafer)法,SIMOX法,SOS(silicon o
n sapphire) 法などのいずれかによって作製できる。出
発ウェーハ10は、絶縁層11の下に配置されたハンド
ル・ウェーハ(handle wafer)12を有するSOIウェー
ハである。ハンドル・ウェーハ12は、出発ウェーハの
支持としてのみ機能する。
導体層13上に形成される。誘電材料の第1層16は、
酸化物成長法または被着法によって形成される酸化物層
であることが好ましい。誘電材料の第2層17は、酸化
物層16上に形成される。誘電材料の第2層17は、酸
化物層16上に被着される窒化物層でもよい。層16,
17は、ウェーハ10の上面上に延在する。酸化物層1
6は約40nmの厚さを有し、窒化物層17は約150
nmの厚さを有することが好ましい。一般に、酸化物層
16および窒化物層17はそれぞれLOCOSパッド酸
化物16およびLOCOS窒化物17という。酸化物層
16および窒化物層17のような酸化物および窒化物層
を形成する方法は、当技術分野で周知である。
13に形成され、それにより複数の半導体島(islands)
または薄膜半導体領域を酸化物絶縁層11上に形成す
る。複数の半導体島または薄膜半導体領域は、装置領域
として機能する。さらに、抵抗やコンデンサなどの受動
素子はこれらの複数の半導体島に形成することができ、
そのため能動素子は単結晶シリコンからなる。つまり、
複数の半導体島は、バイポーラ接合トランジスタ領域1
8,MOSトランジスタ領域19,抵抗領域80および
MOSコンデンサ領域81として機能する。複数の薄膜
半導体領域を形成することは、バイポーラ接合トランジ
スタおよびMOSトランジスタ領域を定めることを意味
する。BiCMOSトランジスタの説明の便宜上、図2
に示す構造は、一つのバイポーラ接合トランジスタ領域
18と、nチャンネルMOSトランジスタ部14とpチ
ャンネルMOSトランジスタ部15とを有するMOSト
ランジスタ領域19とを示す。nチャンネルおよびpチ
ャンネル部14,15は相俟って、相補型金属酸化物半
導体(CMOS)を形成する。2つ以上のバイポーラ接
合トランジスタ領域18およびMOSトランジスタ領域
19を形成してもよく、またバイポーラ接合トランジス
タ領域18にNPNまたはPNPバイポーラ接合トラン
ジスタを形成してもよいことが理解される。さらに、複
数の抵抗およびコンデンサ領域80,81もそれぞれ形
成してもよい。絶縁構造20は、LOCOS(local oxi
dation of silicon)法または他の周知のSOI絶縁方法
によって形成することができる。
c) 法と、その次に当技術分野で周知の方法を用いて二
酸化シリコンなどの酸化物を成長させることによって、
LOCOS絶縁構造は作製される。薄膜の性質により、
所望の領域を越える酸化物の横方向の侵食(encroachmen
t)は極めて小さい。薄膜13が例えばシリコンなどの半
導体材料からなる場合、一般的な横方向の酸化物侵食は
わずか50nmである。さらに、LOCOS絶縁構造2
0を形成することにより、窒化物層17が部分的に酸化
され、酸化物層23を形成する。一例では、酸化物層2
3は約10nmの厚さを有する。
の方法として、穴メサ絶縁(via mesa isolation)方法が
ある。メサ絶縁は、当技術分野で周知の方法によって、
選択された領域から薄膜13を除去し、選択された領域
に孔(cavities)を形成することからなる。これらの孔は
絶縁層11の部分を露出する。孔の間の半導体層の部分
はメサ(台形)を形成し、これらのメサは孔によって互
いに絶縁される。一般に、薄膜13の選択された領域を
除去することによって形成される孔は、その後絶縁材料
によって封入される。
用いて、酸化物層23,窒化物層17および酸化物層1
6がウェーハ10の表面から除去され、半導体層13を
露出する。次に、犠牲酸化物層でもよい絶縁層24が半
導体層13上に形成される。犠牲酸化物層24は、ウェ
ーハ10の表面上に連続して延在する。犠牲酸化物層2
4は約900°Cで湿式酸化法を用いて形成することが
できるが、犠牲酸化物層24を形成する他の方法も当業
者には周知である。
mの均一の厚さを有することが好ましい。しかし、半導
体層13の厚さを選択的に調整するため、犠牲酸化物層
24の厚さは可変であってもよい。例えば、MOSトラ
ンジスタ領域19に比べてバイポーラ接合トランジスタ
領域18における半導体層13が厚いことが望ましい場
合もある。従って、半導体層13はトランジスタ領域1
8,19において酸化され、半導体層13の所望の厚さ
を得る。次に、ホトレジスト・マスキング層が犠牲酸化
物層24上でパターニングされ、MOSトランジスタ領
域19を露出する。MOSトランジスタ領域19はさら
に酸化され、MOSトランジスタ領域19における半導
体層をより多く消費し、この領域における半導体層13
の厚さを低減する。ホトレジスト・マスキング層は除去
される。
ピング領域21はpチャンネルMOSトランジスタ部1
5における半導体層13から形成され、P型ドーパント
のドーピング領域22はnチャンネルMOSトランジス
タ部14における半導体層13から形成され、N型ドー
パントのドーピング領域82はMOSコンデンサ領域8
1における半導体層13から形成される。N型およびP
型のドーピング領域21,22はそれぞれ、相補型金属
酸化物半導体の金属酸化物半導体(MOS)トランジス
タ領域として機能する。一般に、N型およびP型ドーパ
ントから形成される絶縁ウェル(isolation well)はそれ
ぞれN型ウェルおよびP型ウェルという。ドーピング領
域82は、MOSコンデンサの一つのプレートとして機
能する。適切なN型ドーパントには燐や砒素が含まれ、
また適切なP型ドーパントはホウ素である。N型領域2
1,82およびP型領域22などのドーピング領域を形
成する方法は当業者に周知である。ドーピング領域2
1,22は絶縁構造20によって分離されて示されてい
るが、ドーピング領域21,22は一つのMOSトラン
ジスタ領域19に形成してもよいことが理解される。相
補型金属酸化物半導体を次に形成することに備えて、一
つのMOSトランジスタ領域にドーピング領域を形成す
る方法は当技術分野で周知である。
示せず)が犠牲酸化物層24上にパターニングされ、M
OSトランジスタ領域19と、バイポーラ接合トランジ
スタ領域18におけるコレクタ領域25と、抵抗領域8
0と、MOSコンデンサ領域81とを定める。犠牲酸化
物層24は、MOSトランジスタ領域19,コレクタ領
域25および抵抗コンタクト領域85ならびにMOSコ
ンデンサ領域81から除去され、これらの領域において
単結晶シリコン半導体層を露出する。コレクタ領域25
から犠牲酸化物層24を除去することにより、コレクタ
・コンタクト領域27が形成される。ホトレジスト・マ
スクは除去される。
レクタ・コンタクト領域27,抵抗領域80およびMO
Sコンデンサ領域81上に形成されたゲート酸化物26
の薄膜を示す。ゲート酸化物26はウェーハ10の表面
上に成長され、バイポーラ接合トランジスタ領域18お
よびMOSトランジスタ領域19と、抵抗領域80およ
びMOSコンデンサ領域81とを被覆することが好まし
い。酸化物層26を成長することと、この層を被着する
ことを比較することにより、選択性が得られる。なぜな
らば、酸化物層26はシリコン上で選択的に成長し、ま
た、被着は表面全体で行なわれるためである。ゲート酸
化物26は、酸化物被着方法によって、ならびに酸化物
成長法および被着法の組み合わせからなる方法によって
形成することができることが理解される。
上に形成される。導電材料の層30は、約100〜30
0nmの厚さを有する被着された多結晶シリコン層であ
ることが好ましい。導電材料層30の導電材料の種類は
本発明を制限するものではないことが理解される。つま
り、導電材料層30は金属材料でも、超伝導材料などで
もよい。多結晶シリコン層30の形成の次に、酸化物の
薄膜36が多結晶シリコン層30の上に形成される。酸
化物層36は約10nmの厚さを有することが好まし
い。酸化物層36は、乾燥雰囲気内で多結晶シリコン層
30の上部を酸化するか、あるいは当業者に周知の他の
方法によって形成することができる。
ドMOSトランジスタがMOSトランジスタ領域19に
形成され、NPNバイポーラ接合トランジスタがバイポ
ーラ接合トランジスタ領域18に形成される。従って、
P型ドーピング領域22の上にある多結晶シリコン層3
0の部分32はN型ドーパントでドーピングされる。同
時に、ドーピング領域82の上にある多結晶シリコン層
30の部分87はN型ドーパントでドーピングされる。
部分87は、MOSコンデンサの第2プレートとして機
能する。ドーピング領域32は、nチャンネル・エンハ
ンスメント・モードMOSトランジスタのゲート領域と
して機能する。次に、N型ドーピング領域21の上にあ
る多結晶シリコン層30の部分31と、コレクタ領域2
5に隣接する多結晶シリコン層30の部分33とはP型
ドーパントでドーピングされ、pチャンネル・エンハン
スメント・モード表面チャンネルMOSFETのゲート
領域と、NPNバイポーラ接合トランジスタの非活性ベ
ース領域33とをそれぞれ形成する。窒化物層37は酸
化物層36上に被着される。窒化物層37は約100n
mの厚さを有することが好ましい。
の上の多結晶シリコン層30の部分32はN型ドーパン
トでドーピングされる。N型ドーピング部分32は、n
チャンネル・エンハンスメント・モードMOSトランジ
スタのゲート領域として機能する。N型ドーピング領域
21の上の多結晶シリコン層30の部分と、コレクタ領
域25に隣接する多結晶シリコン層30の部分とは、N
型ドーパントでドーピングされ、それによりpチャンネ
ル・エンハンスメント・モードの埋設(buried)チャンネ
ルMOSトランジスタのゲート領域31と、PNPバイ
ポーラ接合トランジスタの非活性ベース領域とをそれぞ
れ形成する。従って、本発明を用いて相補型バイポーラ
接合トランジスタが作製できる。第1実施例の場合と同
様に、ドーピング領域82の上の多結晶シリコン層30
の部分87はN型ドーパントでドーピングされ、MOS
コンデンサの第2プレートを形成する。さらに、窒化物
層37は酸化物層36上に被着される。
スタについて本発明のドーピング分布を説明してきた。
しかし、当業者に周知の方法によりゲート領域31,3
2および関連するチャンネル領域を適切にドーピングす
ることによって、一般に空乏モードMOSトランジスタ
という蓄積(accumulation)モードMOSトランジスタも
作製できることが理解される。
れたエミッタ開口部39,40の断面図を示す。エミッ
タ開口部39,40の定めた後に、窒化物層37,酸化
物層36,多結晶シリコン層30および犠牲酸化物層2
4がエミッタ開口部39,40の箇所から除去される。
一つの実施例では、非活性ベース領域の33の一部がエ
ミッタ開口部39に隣接し、かつ、図示されていない
が、非活性ベース領域33がエミッタ開口部39を取り
囲む環状構造を形成するように、エミッタ開口部39は
形成される。さらに、非活性ベース領域33の一部が各
エミッタ開口部40と各コレクタ領域25との間になる
ように、エミッタ開口部40は形成される。図6に示す
実施例では、エミッタ開口部39はダブル・エミッタ構
造であり、エミッタ開口部40はシングル・エミッタ構
造である。さらに別の実施例(図示せず)では、エミッ
タ構造はシングル・エミッタ構造としてのみ形成しても
よい。
面上に被着される。第2多結晶シリコン層41の厚さは
約30〜100nmであるが、第2多結晶シリコン層4
1の厚さは約50nmであることが好ましい。
例では、多結晶シリコン層41と、エミッタ開口部3
9,40の下の薄膜13の部分とはP型ドーパントでド
ーピングされ、ドーピング部分43を形成する。薄膜1
3のドーピング部分43は、活性ベース領域として機能
する。
リコン層41は異方性エッチングが施され、それにより
多結晶シリコン層41を除去し、かつ、エミッタ開口部
39,40の側壁またはエッジ部70に多結晶シリコン
・スペーサを残す。多結晶シリコン・スペーサ42は、
活性ベース領域43をそれぞれの非活性ベース領域33
に結合する働きをする。エミッタ開口部39,40によ
って露出された多結晶シリコン層41と薄膜13とをド
ーピングすることは、スペーサ42の形成の前ではな
く、スペーサ42の形成後に行なってもよいことが理解
される。
ジスタ部分15,nチャンネルMOSトランジスタ部分
14,コレクタ領域25,抵抗領域80およびMOSコ
ンデンサ領域81は、ホトリソグラフ法を用いてパター
ニングされる。次に、窒化物層37,酸化物層36,多
結晶シリコン層30およびゲート酸化物26は、パター
ニング部分14,15と、パターニング領域25と、パ
ターニング領域80,81から除去され、それによりp
チャンネルMOSトランジスタ部分15のソース領域4
5とドレーン領域46とを露出し、また、nチャンネル
MOSトランジスタ部分14のソース領域47とドレー
ン領域48とを露出する。また、ソースおよびドレーン
領域を露出する段階において、コレクタ・コンタクト領
域27,ドーピング領域82の部分88および抵抗コン
タクト領域85も露出される。これらの層を除去するこ
とにより、ソース領域45とドレーン領域46との間に
pチャンネル・ゲート領域31が残り、ソース領域47
とドレーン領域48との間にnチャンネル・ゲート領域
32が残る。さらに、これらの層を除去することによ
り、部分88の間に部分87が残る。部分87はMOS
コンデンサの第2プレートとして機能し、露出部分88
は領域82への接触を可能にし、これははMOSコンデ
ンサの第1プレートとして機能する。
た酸化物層52を示す。酸化物層52は約70〜250
nmの厚さを有することが好ましい。pチャンネルMO
Sトランジスタのソース領域45およびドレーン領域4
6は、P型ドーパントでドーピングされる。nチャンネ
ルMOSトランジスタのソース領域47およびドレーン
領域48と、バイポーラ接合トランジスタ領域19のエ
ミッタ領域44およびコレクタ・コンタクト領域27の
部分とは、N型ドーパントでドーピングされる。抵抗領
域80は、N型ドーパントまたはP型ドーパントでドー
ピングしてもよい。抵抗領域80のドーパント濃度は、
所望の抵抗値に応じて選択される。
性エッチングが施され、酸化物層52を異方性エッチン
グする段階によって、エミッタ開口部39,40の多結
晶スペーサ42に酸化物スペーサを残し、コレクタ領域
25のエッジ部または側壁71に残し、そしてゲート領
域22,32の側壁72にそれぞれ残すが、他の部分で
は酸化物層52を除去する。酸化物スペーサ54は、誘
電スペーサともいう。酸化物層53はウェーハ10の表
面上に形成される。酸化物層52が異方性エッチングさ
れた同じ領域から酸化物層53を異方性エッチングする
ことにより、酸化物スペーサ54は拡大される。酸化物
層53を異方性エッチングする段階は、エミッタ開口部
39,40の多結晶シリコン・スペーサ42の上のスペ
ーサ54と、コレクタ領域25の側壁71におけるスペ
ーサ54と、ゲート領域22,32の側壁72,73に
おけるスペーサ54とを拡大するが、他の部分の酸化物
層53を除去する。酸化物層53はスペーサ54を拡大
するにすぎないので、酸化物スペーサ54は一つの層を
有して示されている。しかし、前述のスペーサ54は2
段階方法で形成されることが理解される。
てもよいが、2段階方法が好ましいことが理解される。
なぜならば、2段階方法によりより深いエミッタ・ベー
ス間接合が可能になり、それによりバイポーラ装置特性
が改善されるためである。例えば、第2段階においてス
ペーサ厚を増加すると、エミッタ・ベース間接合深さが
増加し、これはベース電流を低減する。コレクタ電流は
実質的に不変であり、従ってバイポーラ・トランジスタ
の利得は増加する。
す。
物層36はウェーハ10から除去される。つまり、層3
6,37はゲート領域22,32から,非活性ベース領
域33から,抵抗コンタクト領域85から、そして第1
コンデンサ・プレート・コンタクト領域88および第2
コンデンサ・プレート・コンタクト領域87から除去さ
れる。導電コンタクト56は、非活性ベース領域33,
エミッタ領域44,コレクタ・コンタクト領域27,ゲ
ート領域31,32,ソース領域45,46,ドレーン
領域48,49,抵抗コンタクト領域85,露出部分8
8および第2コンデンサ・プレート・コンタクト領域8
7に形成される。コンタクト56はケイ化物(silicide)
構造であることが好ましく、さらに詳しくは、チタンと
シリコンとからなるケイ化物である。ケイ化物の電気コ
ンタクトを形成する方法は当業者に周知である。
積したNPNバイポーラ接合トランジスタとして本発明
のBiCMOS装置を説明してきたが、この構造は本発
明を限定するものではない。エンハンスメント・モード
MOS装置と集積したPNPトランジスタなどの構造を
有するBiCMOS装置、またはMOSトランジスタが
蓄積モード装置であるBiCMOS装置も、バイポーラ
接合トランジスタのベース領域、またはMOSトランジ
スタのソースおよびドレーン領域におけるドーパントの
種類を切り換えることによって、容易に製造される。N
PNおよびPNPバイポーラ接合トランジスタの両方を
製造することができ、従って本発明により相補型バイポ
ーラ接合トランジスタを製造することができる。
積されたNPNおよびPNPトランジスタと、MOSト
ランジスタとを有するトランジスタ構造の断面側面図を
示す。バイポーラ接合トランジスタ領域18は、NPN
バイポーラ接合トランジスタ60と、PNPバイポーラ
接合トランジスタ61とを含む。MOSトランジスタ領
域19は、pチャンネルMOSトランジスタ62と、n
チャンネルMOSトランジスタ63とを含む。トランジ
スタ60,61,62,63は、図1ないし図12で説
明したように製造される。PNPトランジスタ61は、
nチャンネル・エンハンスメント・モードMOSトラン
ジスタのゲート領域32をドーピングする段階で、ベー
ス領域65をN型ドーパントでドーピングすることによ
って形成される。
ランジスタとCMOSトランジスタの両方をSOI上に
作製する方法を提供することが理解される。この方法
は、例えば、多結晶シリコンの2つの層を利用すること
ができ、トランジスタ素子は本質的に自己整合される。
この方法は、極めて短い直接ベース・コンタクトによ
り、特にベース寄生が低いバイポーラ・トランジスタを
提供する。トランジスタ間の絶縁は、誘電絶縁を利用す
ることによって容易に得られ、これは本質的に漏れが低
く、容量が低い。出発ウェーハとして用いられる極めて
薄い膜は側面侵食を最小限に抑え、構造寸法を厳密に制
御し、極めて小さい装置を製造することができる。
どの受動回路素子を形成することができ、これらの抵抗
は誘電材料によって縦方向および横方向の両方で絶縁さ
れる。従って、本発明に従って作製された単結晶シリコ
ン抵抗には、非線形電流/電圧特性や、拡散抵抗と、例
えば、拡散抵抗における下の領域とに伴う寄生接合容量
などの制限がない。さらに、これらの単結晶シリコン抵
抗の耐圧は拡散抵抗の耐圧よりも高い。従って、本発明
に従って製造される単結晶シリコン抵抗は、多結晶シリ
コン抵抗などの薄膜抵抗のすべての利点を提供し、しか
も、高抵抗値の抵抗に対して負の温度係数がない。
結晶シリコン材料から形成することができ、例えば、M
OSコンデンサの底プレートに伴うpn接合の寄生容量
は削除される。寄生抵抗および容量が極めて低い結果、
トランジスタは極めて高い性能を実現することができ
る。そして、この方法はバイポーラ・トランジスタおよ
びCMOSトランジスタ両方の製造を一つの製造工程に
統合する。
す。
を有する図1のウェーハを示す。
す。
コンタクト領域およびMOSコンデンサ領域から犠牲酸
化層を除去した後の図3のウェーハを示す。
物層が被着された図4のウェーハを示す。
部と多結晶シリコン層とを有する図5のウェーハを示
す。
のウェーハを示す。
とを形成した後の図7のウェーハを示す。
示す。
の図9のウェーハを示す。
ハを示す。
ーハを示す。
スタとMOSトランジスタの拡大断面図を示す。
Claims (2)
- 【請求項1】 薄膜SOI基板(10)上にバイポーラ
接合トランジスタ(60,61)とMOSトランジスタ
(62,63)の両方を製造する方法であって: 第1シリコン層(13)と第2シリコン層(12)との
間にはさまれた酸化物絶縁層(11)を有する3層構造
からなるSOI基板(10)を設ける段階; 前記第1シリコン層(13)を複数の装置領域(18,
19,80,81)に分離する段階であって、前記複数
の装置領域(18,19,80,81)は少なくとも一
つのバイポーラ接合トランジスタ領域(18)と、少な
くとも一つのMOSトランジスタ領域(19)とを含む
段階; 前記複数の装置領域(18,19,80,81)上に犠
牲酸化物層(24)を形成する段階; 前記少なくとも一つのMOSトランジスタ領域(19)
に少なくとも一つのドーピング領域(21,22)を形
成する段階; 前記少なくとも一つのMOSトランジスタ領域(19)
からと、前記少なくとも一つのバイポーラ接合トランジ
スタ領域(18)のコレクタ領域(25)とから、前記
犠牲酸化物層(24)を除去する段階; 前記少なくとも一つのMOSトランジスタ領域(19)
において前記第1シリコン層(13)上にゲート酸化物
(26)を形成する段階; 前記少なくとも一つのバイポーラ接合トランジスタ領域
(18)および前記少なくとも一つのMOSトランジス
タ領域(19)上に導電層(30)を被着する段階であ
って、前記導電層(30)は前記少なくとも一つのバイ
ポーラ接合トランジスタ領域(18)から前記少なくと
も一つのMOSトランジスタ領域(19)に延在する段
階; 前記少なくとも一つのバイポーラ接合トランジスタ領域
(18)の非活性ベース領域(33)と、前記少なくと
も一つのMOSトランジスタ領域(19)の少なくとも
一つのゲート領域(31,32)とを、第2導電型のド
ーパントでドーピングする段階であって、前記少なくと
も一つのゲート領域(31,32)は、前記少なくとも
一つのドーピング領域(21,22)より上にある段
階; 前記導電層(30)上に酸化物層(36)を形成する段
階; 前記酸化物層(36)上に窒化物層(37)を形成する
段階; 前記少なくとも一つのバイポーラ接合トランジスタ領域
(18)のエミッタ領域(44)に開口部(39,4
0)を形成する段階であって、前記エミッタ領域(4
4)は前記コレクタ領域(25)から離間している段
階; 前記窒化物層(37)上と、前記エミッタ領域(44)
の開口部(39,40)中に、多結晶シリコン層(4
1)を形成する段階; 前記エミッタ領域(44)の開口部(39,40)の側
壁に多結晶シリコン・スペーサ(42)を形成する段階
であって、前記多結晶シリコン・スペーサ(42)は活
性ベース領域(43)に対する接続として機能する段
階; 前記多結晶シリコン・スペーサ(42)を前記第2導電
型のドーパントでドーピングする段階; 前記バイポーラ接合トランジスタ領域(18)およびM
OSトランジスタ領域(19)から、前記窒化物層(3
7)と、前記酸化物層(36)と、前記多結晶シリコン
層(41)とを選択的に除去する段階であって、この選
択的に除去する段階によって、少なくとも一つのソース
領域(45,47),少なくとも一つのドレーン領域
(46,48)および少なくとも一つのコレクタ領域
(25)が形成される段階; 前記少なくとも一つのコレクタ領域(25)の第1部分
の側壁(71)と、前記少なくとも一つのゲート領域
(31,32)の側壁(72,73)と、前記多結晶シ
リコン・スペーサ(42)とに酸化物スペーサ(54)
を選択的に形成する段階; 前記少なくとも一つのバイポーラ接合トランジスタ領域
(18)のエミッタ領域(44)およびコレクタ領域
(25)と、前記MOSトランジスタ領域(19)の少
なくとも一つのソース領域(45,47)および少なく
とも一つのドレーン領域(46,48)とを、第1導電
型のドーパントでドーピングする段階; 前記酸化物スペーサを拡大する段階であって、前記酸化
物スペーサは前記少なくとも一つのコレクタ領域(2
5)の第1部分の側壁(71)にあり、前記少なくとも
一つのゲート領域(31,32)の側壁(72,73)
にあり、前記多結 晶シリコン・スペーサ(42)上にあ
る段階; 前記少なくとも一つのゲート領域(31,32)と前記
非活性ベース領域(33)とから、前記窒化物層(3
7)と前記酸化物層(36)とを除去する段階;および 前記少なくとも一つのバイポーラ接合トランジスタ領域
(18)の非活性ベース領域(33),コレクタ領域
(25)およびエミッタ領域(44)と、前記少なくと
も一つのMOSトランジスタ領域(19)の少なくとも
一つのドレーン領域(46,48),ゲート領域(3
1,32)およびソース領域(45,47)とに導電コ
ンタクト(56)を形成する段階; によって構成されることを特徴とする方法。 - 【請求項2】 SOI(10)上にバイポーラ接合トラ
ンジスタ(60,61)とMOSトランジスタ(62,
63)とを製造する方法であって: 単結晶シリコン薄膜(13)からなるウェーハを酸化物
絶縁層(11)の上に設ける段階; 前記単結晶シリコン薄膜(13)上に第1誘電材料層
(16)を設ける段階; 第2誘電材料層(17)を設ける段階であって、前記第
2誘電材料層(17)は前記第1誘電材料層(16)上
にある段階; バイポーラ接合トランジスタ領域(18)とMOSトラ
ンジスタ領域(19)とを定める段階であって、前記バ
イポーラ接合トランジスタ領域(18)と前記MOSト
ランジスタ領域(19)とを誘電構造で離間させること
を含む段階; 前記第1誘電材料層(16)と第2誘電材料層(17)
とを除去する段階; バイポーラ接合トランジスタ領域(18)およびMOS
トランジスタ領域(19)上に、犠牲誘電材料層(2
4)を設ける段階; 前記MOSトランジスタ領域(19)の第1部分(1
5)に第1導電型の不純物を与え、前記MOSトランジ
スタ領域(19)の第2部分(14)に第2導電型の不
純物を与える段階; 前記バイポーラ接合トランジスタ領域(18)のコレク
タ領域(25)からと、前記MOSトランジスタ領域
(19)とから、前記犠牲誘電材料層(24)を除去す
る段階; 前記バイポーラ接合トランジスタ領域(18)およびM
OSトランジスタ領域(19)上に誘電材料薄膜(2
6)を形成する段階であって、前記薄膜(26)は前記
バイポーラ接合トランジスタ領域(18)から前記MO
Sトランジスタ領域(19)に連続して延在する段階; 前記誘電材料薄膜(26)上に第1半導体材料層(3
0)を被着する段階; 第3誘電材料層(36)を設ける段階であって、前記第
3誘電材料層(36)は前記第1誘電材料層(30)上
にある段階; 第4誘電材料層(37)を設ける段階であって、前記第
4誘電材料層(37)は前記第3誘電材料層(36)上
にある段階; 前記バイポーラ接合トランジスタ領域(18)において
エミッタ領域(44)を露出する段階であって、前記エ
ミッタ領域(44)は前記コレクタ領域(25)から離
間している段階; 第2半導体材料層(41)を設ける段階であって、前記
第2半導体材料層(41)は前記第4誘電材料層(3
7)上にあり、かつ前記エミッタ領域(44)中にある
段階; 前記非活性ベース領域(33)から前記活性ベース領域
(33)への接続をドーピングする段階であって、前記
接続は前記エミッタ領域(44)の側壁(70)にある
段階; 前記第4誘電材料層(37)から第2半導体材料層(4
1)を異方的に除去する段階であって、該段階は前記活
性ベース領域(43)に対する接続として機能する多結
晶シリコンスペーサ(42)を前記エミッタ領域の前記
側壁(70)に形成する段階; 前記コレクタ領域(25)と、前記MOSトランジスタ
領域(19)の第1部分(15)および第2部分(1
4)とから、前記第2(17)および第3(36)誘電
材料層と第1半導体材料層(30)とを選択的に除去す
る段階であって、該選択的に除去する段階は、前記MO
Sトランジスタ領域(19)の前記第1部分(15)お
よび第2部分(14)においてゲート領域(31,3
2)によってドレーン領域(46,48)から離間され
たソース領域(45,47)を形成する段階; 前記コレクタ領域(25)の側壁(71)と、前記エミ
ッタ領域(44)と、前記MOSトランジスタの第1部
分(15)および第2部分(14)のゲート領域(2
2,32)とにおいて誘電スペーサ(54)を形成する
段階; 前記ソース領域(45,47)と、ドレーン領域(4
6,48)と、非活性ベース領域(33)とに、第1導
電型の不純物を与える段階; 前記コレクタ領域(25)の側壁(71)と、前記エミ
ッタ(44)と、前記MOSトランジスタの第1部分
(15)および第2部分(14)の前記ゲート領域(2
2,32)とにおいて誘電スペーサ(54)を拡大する
段階;および 前記非活性ベース領域(33)と、前記コレクタ領域
(25)と、前記エミッタ領域(44)と、前記ドレー
ン領域(46,48)と、前記ゲート領域(31,3
2)と、前記ソース領域(45,47)とにケイ化物を
形成する段階; によって構成されることを特徴とする方法。
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