JP3502328B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（field effect transistor：ＦＥＴ）を備えた半
導体集積回路に関するものである。
スタ（field effect transistor：ＦＥＴ）を備えた半
導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路の消費電力の低減が求め
られている。特に携帯機器では電池容量に制限があるた
め、当該機器に用いられる半導体集積回路の低消費電力
化が強く望まれている。
られている。特に携帯機器では電池容量に制限があるた
め、当該機器に用いられる半導体集積回路の低消費電力
化が強く望まれている。
【０００３】米国特許第５，６４４，２６６号（発行
日：１９９７年７月１日）及びＰＣＴ国際公開公報ＷＯ
９７／３２３９９号（公開日：１９９７年９月４日）
は、ＭＯＳ（metal oxide semiconductor）型ＦＥＴの
閾値電圧を制御するように当該ＦＥＴのバックゲート電
極の電圧を変化させる技術をそれぞれ開示している。こ
れらの公知技術によれば、ＦＥＴの高速動作と消費電力
の低減を達成できる。
日：１９９７年７月１日）及びＰＣＴ国際公開公報ＷＯ
９７／３２３９９号（公開日：１９９７年９月４日）
は、ＭＯＳ（metal oxide semiconductor）型ＦＥＴの
閾値電圧を制御するように当該ＦＥＴのバックゲート電
極の電圧を変化させる技術をそれぞれ開示している。こ
れらの公知技術によれば、ＦＥＴの高速動作と消費電力
の低減を達成できる。
【０００４】近年のＣＭＯＳ（complementary metal ox
ide semiconductor）型の半導体集積回路では、超微細
加工技術の進展に伴って、ＰチャンネルＦＥＴのゲート
電極材料としてＰ型ポリシリコンを、ＮチャンネルＦＥ
Ｔのゲート電極材料としてＮ型ポリシリコンをそれぞれ
用いたデュアルゲートプロセスの採用が可能になってい
る。Ｐ型ポリシリコンは、ポリシリコンに例えばボロン
（Ｂ）がドープされたものであって、Ｐ型半導体の性質
を示す。
ide semiconductor）型の半導体集積回路では、超微細
加工技術の進展に伴って、ＰチャンネルＦＥＴのゲート
電極材料としてＰ型ポリシリコンを、ＮチャンネルＦＥ
Ｔのゲート電極材料としてＮ型ポリシリコンをそれぞれ
用いたデュアルゲートプロセスの採用が可能になってい
る。Ｐ型ポリシリコンは、ポリシリコンに例えばボロン
（Ｂ）がドープされたものであって、Ｐ型半導体の性質
を示す。
【０００５】H.Ushizaka et al.,"The Process Depende
nce on Positive Bias TemperatureAging Instability
of P+(B) Polysilicon-Gate MOS Devices", IEEE Trans
actions on Electron Devices, Vol.40, No.5, pp.932-
937, May 1993は、Ｐ型ポリシリコンで形成されたゲー
ト電極を有するＰチャンネルＦＥＴの電気特性がエージ
ング時の熱ストレスの影響で大きく劣化することを報告
している。Ｐ型ポリシリコンゲート電極に正のバイアス
電圧が印加された状態で熱ストレスが加わると、このゲ
ート電極中でボロンイオン（Ｂ-）と水素イオン（Ｈ+）
との結合が切れ、プラス電荷を持つ水素イオンがバイア
ス電圧による電界の影響でゲート酸化膜（ＳｉＯ2）と
シリコン（Ｓｉ）基板との界面まで移動する。このよう
なメカニズムにより、ＰチャンネルＦＥＴの閾値電圧の
低下等の特性劣化が起こるものと考えられている。更に
H.Ushizaka et al.は、窒素（Ｎ2）ガス中でのアニーリ
ングによって当該ＰチャンネルＦＥＴの特性が改善され
ることをも報告している。
nce on Positive Bias TemperatureAging Instability
of P+(B) Polysilicon-Gate MOS Devices", IEEE Trans
actions on Electron Devices, Vol.40, No.5, pp.932-
937, May 1993は、Ｐ型ポリシリコンで形成されたゲー
ト電極を有するＰチャンネルＦＥＴの電気特性がエージ
ング時の熱ストレスの影響で大きく劣化することを報告
している。Ｐ型ポリシリコンゲート電極に正のバイアス
電圧が印加された状態で熱ストレスが加わると、このゲ
ート電極中でボロンイオン（Ｂ-）と水素イオン（Ｈ+）
との結合が切れ、プラス電荷を持つ水素イオンがバイア
ス電圧による電界の影響でゲート酸化膜（ＳｉＯ2）と
シリコン（Ｓｉ）基板との界面まで移動する。このよう
なメカニズムにより、ＰチャンネルＦＥＴの閾値電圧の
低下等の特性劣化が起こるものと考えられている。更に
H.Ushizaka et al.は、窒素（Ｎ2）ガス中でのアニーリ
ングによって当該ＰチャンネルＦＥＴの特性が改善され
ることをも報告している。
【０００６】W.W.Abadeer et al.,"Long-Term Bias Tem
perature Reliability of P+ Polysilicon FET Device
s", IEEE Transactions on Electron Devices, Vol.42,
No.2, pp.360-362, February 1995は、上記窒素ガス中
でのアニーリングの有効性を追認している。
perature Reliability of P+ Polysilicon FET Device
s", IEEE Transactions on Electron Devices, Vol.42,
No.2, pp.360-362, February 1995は、上記窒素ガス中
でのアニーリングの有効性を追認している。
【０００７】
【発明が解決しようとする課題】アナログ回路部とデジ
タル回路部とを混載した半導体集積回路において、アナ
ログ回路部を動作させたままデジタル回路部の機能を停
止させ得る状況がある。この状況下では、デジタル回路
部の電源を遮断して該電源の出力電圧をゼロにすれば、
半導体集積回路の消費電力を大幅に削減することができ
る。ところが、デュアルゲートプロセスを採用する場合
には問題が生じる。例えば、デジタル回路部中のＰチャ
ンネルＦＥＴのソース電極が電源に接続され、かつ該ソ
ース電極に当該ＰチャンネルＦＥＴのバックゲート電極
が直結されているものとする。この場合には、当該電源
が遮断されると、当該ＰチャンネルＦＥＴのソース電極
及びバックゲート電極の各々の電圧がゼロになり、当該
ＰチャンネルＦＥＴはトランジスタとして機能しない状
態となる。この状態で当該ＰチャンネルＦＥＴのゲート
電極にアナログ回路部から正の電圧が与えられ続ける
と、上記メカニズムにより当該ＰチャンネルＦＥＴの電
気特性が劣化し、元の特性に戻らなくなってしまうとい
う問題が生じる。半導体集積回路の製造段階で上記窒素
ガス中でのアニーリングを実施したとしても、この問題
は生じる。
タル回路部とを混載した半導体集積回路において、アナ
ログ回路部を動作させたままデジタル回路部の機能を停
止させ得る状況がある。この状況下では、デジタル回路
部の電源を遮断して該電源の出力電圧をゼロにすれば、
半導体集積回路の消費電力を大幅に削減することができ
る。ところが、デュアルゲートプロセスを採用する場合
には問題が生じる。例えば、デジタル回路部中のＰチャ
ンネルＦＥＴのソース電極が電源に接続され、かつ該ソ
ース電極に当該ＰチャンネルＦＥＴのバックゲート電極
が直結されているものとする。この場合には、当該電源
が遮断されると、当該ＰチャンネルＦＥＴのソース電極
及びバックゲート電極の各々の電圧がゼロになり、当該
ＰチャンネルＦＥＴはトランジスタとして機能しない状
態となる。この状態で当該ＰチャンネルＦＥＴのゲート
電極にアナログ回路部から正の電圧が与えられ続ける
と、上記メカニズムにより当該ＰチャンネルＦＥＴの電
気特性が劣化し、元の特性に戻らなくなってしまうとい
う問題が生じる。半導体集積回路の製造段階で上記窒素
ガス中でのアニーリングを実施したとしても、この問題
は生じる。
【０００８】差動増幅器では、入力トランジスタ対を動
作させるための電流源トランジスタをオフさせることで
消費電力の低減を達成できる。ところが、デュアルゲー
トプロセスを採用する場合には上記と同様の問題が生じ
る。入力トランジスタ対の一方をなすＰチャンネルＦＥ
Ｔのソース電極及びバックゲート電極の各々の電圧がゼ
ロになった状態で、当該ＰチャンネルＦＥＴのゲート電
極に正の電圧が与えられ続けることがあり得るからであ
る。
作させるための電流源トランジスタをオフさせることで
消費電力の低減を達成できる。ところが、デュアルゲー
トプロセスを採用する場合には上記と同様の問題が生じ
る。入力トランジスタ対の一方をなすＰチャンネルＦＥ
Ｔのソース電極及びバックゲート電極の各々の電圧がゼ
ロになった状態で、当該ＰチャンネルＦＥＴのゲート電
極に正の電圧が与えられ続けることがあり得るからであ
る。
【０００９】本発明の目的は、消費電力低減モードを有
する半導体集積回路において、Ｐ型半導体で形成された
ゲート電極を有するＰチャンネルＦＥＴを回路構成上の
工夫で劣化から保護することにある。
する半導体集積回路において、Ｐ型半導体で形成された
ゲート電極を有するＰチャンネルＦＥＴを回路構成上の
工夫で劣化から保護することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ドレイン電極と、ソース電極と、Ｐ型半
導体で形成されたゲート電極と、バックゲート電極とを
有し、通常動作時には電源からある電圧が前記ソース電
極に、入力信号を表す電圧が前記ゲート電極にそれぞれ
供給されるように構成されたＰチャンネルＦＥＴを備え
た半導体集積回路において、当該半導体集積回路の消費
電力が低減される際にアサートされる制御信号に応答し
て、トランジスタとして機能しない状態の前記Ｐチャン
ネルＦＥＴを劣化から保護するため、前記ゲート電極の
電圧が前記バックゲート電極の電圧より高くならないよ
うに前記ゲート電極の電圧と前記バックゲート電極の電
圧とのうちの少なくとも一方を制御するための制御手段
を更に備えた構成を採用したものである。これにより、
熱ストレスの影響で前記ゲート電極中にプラス電荷を持
つ水素イオンが生成されても、この水素イオンは当該ゲ
ート電極中に留まる結果、当該ＰチャンネルＦＥＴの特
性劣化が防止される。
め、本発明は、ドレイン電極と、ソース電極と、Ｐ型半
導体で形成されたゲート電極と、バックゲート電極とを
有し、通常動作時には電源からある電圧が前記ソース電
極に、入力信号を表す電圧が前記ゲート電極にそれぞれ
供給されるように構成されたＰチャンネルＦＥＴを備え
た半導体集積回路において、当該半導体集積回路の消費
電力が低減される際にアサートされる制御信号に応答し
て、トランジスタとして機能しない状態の前記Ｐチャン
ネルＦＥＴを劣化から保護するため、前記ゲート電極の
電圧が前記バックゲート電極の電圧より高くならないよ
うに前記ゲート電極の電圧と前記バックゲート電極の電
圧とのうちの少なくとも一方を制御するための制御手段
を更に備えた構成を採用したものである。これにより、
熱ストレスの影響で前記ゲート電極中にプラス電荷を持
つ水素イオンが生成されても、この水素イオンは当該ゲ
ート電極中に留まる結果、当該ＰチャンネルＦＥＴの特
性劣化が防止される。
【００１１】ある実施形態によれば、前記Ｐチャンネル
ＦＥＴのバックゲート電極の電圧が接地電圧（＝０Ｖ）
になる消費電力低減モードでは、前記制御信号に応答し
て、当該ＰチャンネルＦＥＴのゲート電極の電圧が正で
ない電圧（例えば０Ｖ）に固定される。
ＦＥＴのバックゲート電極の電圧が接地電圧（＝０Ｖ）
になる消費電力低減モードでは、前記制御信号に応答し
て、当該ＰチャンネルＦＥＴのゲート電極の電圧が正で
ない電圧（例えば０Ｖ）に固定される。
【００１２】他の実施形態によれば、前記制御信号に応
答して、前記ＰチャンネルＦＥＴのバックゲート電極の
電圧が当該ＰチャンネルＦＥＴのゲート電極の電圧より
低くない正の電圧に固定される。なお、この実施形態
は、トランジスタとして機能しない状態のＰチャンネル
ＦＥＴのバックゲート電極の電圧を制御する点で、前記
米国特許第５，６４４，２６６号及びＰＣＴ国際公開公
報ＷＯ９７／３２３９９号の公知技術と大きく異なって
いる。
答して、前記ＰチャンネルＦＥＴのバックゲート電極の
電圧が当該ＰチャンネルＦＥＴのゲート電極の電圧より
低くない正の電圧に固定される。なお、この実施形態
は、トランジスタとして機能しない状態のＰチャンネル
ＦＥＴのバックゲート電極の電圧を制御する点で、前記
米国特許第５，６４４，２６６号及びＰＣＴ国際公開公
報ＷＯ９７／３２３９９号の公知技術と大きく異なって
いる。
【００１３】更に他の実施形態によれば、前記制御信号
に応答して、前記ＰチャンネルＦＥＴのゲート電極とバ
ックゲート電極との間に電位差を生じさせないように制
御される。
に応答して、前記ＰチャンネルＦＥＴのゲート電極とバ
ックゲート電極との間に電位差を生じさせないように制
御される。
【００１４】
【発明の実施の形態】以下、図１〜図１３を参照して本
発明の実施形態を説明する。図１〜図５はＣＭＯＳイン
バータを有する半導体集積回路に本発明を適用した例
を、図６〜図１３はＣＭＯＳ差動増幅器を有する半導体
集積回路に本発明を適用した例をそれぞれ示している。
発明の実施形態を説明する。図１〜図５はＣＭＯＳイン
バータを有する半導体集積回路に本発明を適用した例
を、図６〜図１３はＣＭＯＳ差動増幅器を有する半導体
集積回路に本発明を適用した例をそれぞれ示している。
【００１５】図１〜図５の半導体集積回路は、いずれも
アナログ回路部とデジタル回路部とが混載され、デュア
ルゲートプロセスで製造され、かつ通常動作モードと消
費電力低減モードとを有するものである。アナログ回路
部用の電源がＡＶＤＤ及びＡＶＳＳであって、両モード
のいずれでもＡＶＤＤ＝３．３Ｖ、ＡＶＳＳ＝０Ｖであ
る。デジタル回路部用の電源がＶＤＤ及びＶＳＳであっ
て、通常動作モードではＶＤＤ＝１．８Ｖ、ＶＳＳ＝０
Ｖであり、消費電力低減モードではＶＤＤ＝ＶＳＳ＝０
Ｖである。つまり、高電圧電源ＡＶＤＤは消費電力低減
モードでも遮断されない電源であるが、低電圧電源ＶＤ
Ｄは消費電力低減モードで遮断されてその出力電圧がゼ
ロになる電源である。
アナログ回路部とデジタル回路部とが混載され、デュア
ルゲートプロセスで製造され、かつ通常動作モードと消
費電力低減モードとを有するものである。アナログ回路
部用の電源がＡＶＤＤ及びＡＶＳＳであって、両モード
のいずれでもＡＶＤＤ＝３．３Ｖ、ＡＶＳＳ＝０Ｖであ
る。デジタル回路部用の電源がＶＤＤ及びＶＳＳであっ
て、通常動作モードではＶＤＤ＝１．８Ｖ、ＶＳＳ＝０
Ｖであり、消費電力低減モードではＶＤＤ＝ＶＳＳ＝０
Ｖである。つまり、高電圧電源ＡＶＤＤは消費電力低減
モードでも遮断されない電源であるが、低電圧電源ＶＤ
Ｄは消費電力低減モードで遮断されてその出力電圧がゼ
ロになる電源である。
【００１６】図１の半導体集積回路は、ＣＭＯＳインバ
ータ１０を備えている。このＣＭＯＳインバータ１０
は、ＰチャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２
とで構成されている。ＰチャンネルＦＥＴ１１は、ドレ
イン電極Ｄと、ソース電極Ｓと、Ｐ型ポリシリコンで形
成されたゲート電極Ｇと、バックゲート電極ＢＧとを有
する。ＮチャンネルＦＥＴ１２は、ドレイン電極と、ソ
ース電極と、Ｎ型ポリシリコンで形成されたゲート電極
と、バックゲート電極とを有する。ＰチャンネルＦＥＴ
１１のゲート電極ＧとＮチャンネルＦＥＴ１２のゲート
電極とは互いに接続されて、ゲート電圧ＶＧを受け取る
ための入力端子を構成している。ＰチャンネルＦＥＴ１
１のドレイン電極ＤとＮチャンネルＦＥＴ１２のドレイ
ン電極とは互いに接続されて、バッファ６を介して出力
（ＯＵＴ）信号を供給するための出力端子を構成してい
る。ＰチャンネルＦＥＴ１１のソース電極ＳはＶＤＤに
接続され、かつ該ソース電極Ｓに当該ＰチャンネルＦＥ
Ｔ１１のバックゲート電極ＢＧが直結されている。Ｎチ
ャンネルＦＥＴ１２のソース電極はＶＳＳに接続され、
かつ該ソース電極に当該ＮチャンネルＦＥＴ１２のバッ
クゲート電極が直結されている。なお、バッファ６は、
ＶＤＤ及びＶＳＳに接続されている。
ータ１０を備えている。このＣＭＯＳインバータ１０
は、ＰチャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２
とで構成されている。ＰチャンネルＦＥＴ１１は、ドレ
イン電極Ｄと、ソース電極Ｓと、Ｐ型ポリシリコンで形
成されたゲート電極Ｇと、バックゲート電極ＢＧとを有
する。ＮチャンネルＦＥＴ１２は、ドレイン電極と、ソ
ース電極と、Ｎ型ポリシリコンで形成されたゲート電極
と、バックゲート電極とを有する。ＰチャンネルＦＥＴ
１１のゲート電極ＧとＮチャンネルＦＥＴ１２のゲート
電極とは互いに接続されて、ゲート電圧ＶＧを受け取る
ための入力端子を構成している。ＰチャンネルＦＥＴ１
１のドレイン電極ＤとＮチャンネルＦＥＴ１２のドレイ
ン電極とは互いに接続されて、バッファ６を介して出力
（ＯＵＴ）信号を供給するための出力端子を構成してい
る。ＰチャンネルＦＥＴ１１のソース電極ＳはＶＤＤに
接続され、かつ該ソース電極Ｓに当該ＰチャンネルＦＥ
Ｔ１１のバックゲート電極ＢＧが直結されている。Ｎチ
ャンネルＦＥＴ１２のソース電極はＶＳＳに接続され、
かつ該ソース電極に当該ＮチャンネルＦＥＴ１２のバッ
クゲート電極が直結されている。なお、バッファ６は、
ＶＤＤ及びＶＳＳに接続されている。
【００１７】図１の半導体集積回路は、電源電圧検知回
路５と、２入力及び１出力を有するＮＯＲ回路２０とを
更に備えている。電源電圧検知回路５は、デジタル回路
部６及び１０の電源の遮断（ＶＤＤ＝０Ｖ）を検知して
制御（ＣＯＮＴ）信号を論理“Ｈ”レベルにアサートす
るための検知回路であって、電源電圧ＶＤＤと基準電圧
ＶＲＥＦとを比較するためのコンパレータで構成されて
いる。具体的に説明すると、ＶＲＥＦは例えば０．９Ｖ
であって、ＶＤＤ≧ＶＲＥＦならばＣＯＮＴ＝“Ｌ”＝
０Ｖであり、ＶＤＤ＜ＶＲＥＦならばＣＯＮＴ＝“Ｈ”
＝３．３Ｖである。ＮＯＲ回路２０の２入力のうちの１
入力は入力（ＩＮ）信号に、他の入力はＣＯＮＴ信号
に、出力は前記ＰチャンネルＦＥＴ１１のゲート電極Ｇ
及び前記ＮチャンネルＦＥＴ１２のゲート電極にそれぞ
れ接続されている。このＮＯＲ回路２０は、第１及び第
２のＰチャンネルＦＥＴ２１，２２と、第１及び第２の
ＮチャンネルＦＥＴ２３，２４とで構成されている。第
１のＰチャンネルＦＥＴ２１と第１のＮチャンネルＦＥ
Ｔ２３との各々のゲート電極は互いに接続されて、ＩＮ
信号を受け取るための入力端子を構成している。第２の
ＰチャンネルＦＥＴ２２と第２のＮチャンネルＦＥＴ２
４との各々のゲート電極は互いに接続されて、ＣＯＮＴ
信号を受け取るための入力端子を構成している。第１の
ＰチャンネルＦＥＴ２１のドレイン電極と、第１及び第
２のＮチャンネルＦＥＴ２３，２４の各々のドレイン電
極とは、ＣＭＯＳインバータ１０へＶＧを供給するため
の出力端子を構成している。第２のＰチャンネルＦＥＴ
２２のソース電極はＡＶＤＤに接続され、かつ該ソース
電極に当該第２のＰチャンネルＦＥＴ２２のバックゲー
ト電極が直結されている。第１のＰチャンネルＦＥＴ２
１のソース電極は第２のＰチャンネルＦＥＴ２２のドレ
イン電極に接続され、第１のＰチャンネルＦＥＴ２１の
バックゲート電極はＡＶＤＤに接続されている。第１の
ＮチャンネルＦＥＴ２３のソース電極はＡＶＳＳに接続
され、かつ該ソース電極に当該第１のＮチャンネルＦＥ
Ｔ２３のバックゲート電極が直結されている。そして、
第２のＮチャンネルＦＥＴ２４のソース電極はＡＶＳＳ
に接続され、かつ該ソース電極に当該第２のＮチャンネ
ルＦＥＴ２４のバックゲート電極が直結されている。
路５と、２入力及び１出力を有するＮＯＲ回路２０とを
更に備えている。電源電圧検知回路５は、デジタル回路
部６及び１０の電源の遮断（ＶＤＤ＝０Ｖ）を検知して
制御（ＣＯＮＴ）信号を論理“Ｈ”レベルにアサートす
るための検知回路であって、電源電圧ＶＤＤと基準電圧
ＶＲＥＦとを比較するためのコンパレータで構成されて
いる。具体的に説明すると、ＶＲＥＦは例えば０．９Ｖ
であって、ＶＤＤ≧ＶＲＥＦならばＣＯＮＴ＝“Ｌ”＝
０Ｖであり、ＶＤＤ＜ＶＲＥＦならばＣＯＮＴ＝“Ｈ”
＝３．３Ｖである。ＮＯＲ回路２０の２入力のうちの１
入力は入力（ＩＮ）信号に、他の入力はＣＯＮＴ信号
に、出力は前記ＰチャンネルＦＥＴ１１のゲート電極Ｇ
及び前記ＮチャンネルＦＥＴ１２のゲート電極にそれぞ
れ接続されている。このＮＯＲ回路２０は、第１及び第
２のＰチャンネルＦＥＴ２１，２２と、第１及び第２の
ＮチャンネルＦＥＴ２３，２４とで構成されている。第
１のＰチャンネルＦＥＴ２１と第１のＮチャンネルＦＥ
Ｔ２３との各々のゲート電極は互いに接続されて、ＩＮ
信号を受け取るための入力端子を構成している。第２の
ＰチャンネルＦＥＴ２２と第２のＮチャンネルＦＥＴ２
４との各々のゲート電極は互いに接続されて、ＣＯＮＴ
信号を受け取るための入力端子を構成している。第１の
ＰチャンネルＦＥＴ２１のドレイン電極と、第１及び第
２のＮチャンネルＦＥＴ２３，２４の各々のドレイン電
極とは、ＣＭＯＳインバータ１０へＶＧを供給するため
の出力端子を構成している。第２のＰチャンネルＦＥＴ
２２のソース電極はＡＶＤＤに接続され、かつ該ソース
電極に当該第２のＰチャンネルＦＥＴ２２のバックゲー
ト電極が直結されている。第１のＰチャンネルＦＥＴ２
１のソース電極は第２のＰチャンネルＦＥＴ２２のドレ
イン電極に接続され、第１のＰチャンネルＦＥＴ２１の
バックゲート電極はＡＶＤＤに接続されている。第１の
ＮチャンネルＦＥＴ２３のソース電極はＡＶＳＳに接続
され、かつ該ソース電極に当該第１のＮチャンネルＦＥ
Ｔ２３のバックゲート電極が直結されている。そして、
第２のＮチャンネルＦＥＴ２４のソース電極はＡＶＳＳ
に接続され、かつ該ソース電極に当該第２のＮチャンネ
ルＦＥＴ２４のバックゲート電極が直結されている。
【００１８】図１の半導体集積回路によれば、通常動作
モードではＶＤＤ＝１．８Ｖであるので、ＣＯＮＴ＝
“Ｌ”である。したがって、第２のＰチャンネルＦＥＴ
２２はオン状態を、第２のＮチャンネルＦＥＴ２４はオ
フ状態をそれぞれ保持する。このとき、ＮＯＲ回路２０
は、ＩＮ信号の論理レベルを反転させて得られた信号の
電圧ＶＧをＣＭＯＳインバータ１０へ供給するインバー
タとして機能する。ＶＧの“Ｈ”レベルは３．３Ｖであ
り、“Ｌ”レベルは０Ｖである。ＣＭＯＳインバータ１
０及びバッファ６は、ＶＧの論理レベルを反転させて得
られた信号をＯＵＴ信号として出力する。ＯＵＴ信号の
“Ｈ”レベルは１．８Ｖであり、“Ｌ”レベルは０Ｖで
ある。
モードではＶＤＤ＝１．８Ｖであるので、ＣＯＮＴ＝
“Ｌ”である。したがって、第２のＰチャンネルＦＥＴ
２２はオン状態を、第２のＮチャンネルＦＥＴ２４はオ
フ状態をそれぞれ保持する。このとき、ＮＯＲ回路２０
は、ＩＮ信号の論理レベルを反転させて得られた信号の
電圧ＶＧをＣＭＯＳインバータ１０へ供給するインバー
タとして機能する。ＶＧの“Ｈ”レベルは３．３Ｖであ
り、“Ｌ”レベルは０Ｖである。ＣＭＯＳインバータ１
０及びバッファ６は、ＶＧの論理レベルを反転させて得
られた信号をＯＵＴ信号として出力する。ＯＵＴ信号の
“Ｈ”レベルは１．８Ｖであり、“Ｌ”レベルは０Ｖで
ある。
【００１９】図１の半導体集積回路の消費電力低減モー
ドでは、ＶＤＤ＝０Ｖであるので、ＣＭＯＳインバータ
１０及びバッファ６はその機能を停止する。この状態
は、ＰチャンネルＦＥＴ１１及びＮチャンネルＦＥＴ１
２のいずれもがトランジスタとして機能しない状態であ
る。一方、ＶＤＤ＝０Ｖであるので、電源電圧検知回路
５はＣＯＮＴ信号を“Ｈ”にアサートする。したがっ
て、第２のＰチャンネルＦＥＴ２２はオフ状態を、第２
のＮチャンネルＦＥＴ２４はオン状態をそれぞれ保持す
る。つまり、ＰチャンネルＦＥＴ１１のゲート電極Ｇと
ＡＶＳＳ（＝０Ｖ）との間に介在した第２のＮチャンネ
ルＦＥＴ２４は、“Ｈ”にアサートされたＣＯＮＴ信号
に応答して閉じるスイッチとして機能し、ＩＮ信号の論
理レベルの如何にかかわらずＶＧを接地電圧（＝０Ｖ）
に固定する。したがって、熱ストレスの影響でＰチャン
ネルＦＥＴ１１のゲート電極Ｇ中にプラス電荷を持つ水
素イオンが生成されても、この水素イオンは当該ゲート
電極Ｇ中に留まる結果、当該ＰチャンネルＦＥＴ１１の
特性劣化が防止される。
ドでは、ＶＤＤ＝０Ｖであるので、ＣＭＯＳインバータ
１０及びバッファ６はその機能を停止する。この状態
は、ＰチャンネルＦＥＴ１１及びＮチャンネルＦＥＴ１
２のいずれもがトランジスタとして機能しない状態であ
る。一方、ＶＤＤ＝０Ｖであるので、電源電圧検知回路
５はＣＯＮＴ信号を“Ｈ”にアサートする。したがっ
て、第２のＰチャンネルＦＥＴ２２はオフ状態を、第２
のＮチャンネルＦＥＴ２４はオン状態をそれぞれ保持す
る。つまり、ＰチャンネルＦＥＴ１１のゲート電極Ｇと
ＡＶＳＳ（＝０Ｖ）との間に介在した第２のＮチャンネ
ルＦＥＴ２４は、“Ｈ”にアサートされたＣＯＮＴ信号
に応答して閉じるスイッチとして機能し、ＩＮ信号の論
理レベルの如何にかかわらずＶＧを接地電圧（＝０Ｖ）
に固定する。したがって、熱ストレスの影響でＰチャン
ネルＦＥＴ１１のゲート電極Ｇ中にプラス電荷を持つ水
素イオンが生成されても、この水素イオンは当該ゲート
電極Ｇ中に留まる結果、当該ＰチャンネルＦＥＴ１１の
特性劣化が防止される。
【００２０】図２の半導体集積回路では、図１中のＮＯ
Ｒ回路２０がＣＭＯＳインバータ１５に置き換えられ、
当該ＣＭＯＳインバータ１５と前記ＣＭＯＳインバータ
１０との間に、ＮチャンネルＦＥＴで構成されたプルダ
ウンスイッチ３０と、ＣＭＯＳ構成の入力スイッチ３１
とが介在している。ＣＭＯＳインバータ１５は、Ｐチャ
ンネルＦＥＴ１６とＮチャンネルＦＥＴ１７とで構成さ
れている。ＰチャンネルＦＥＴ１６とＮチャンネルＦＥ
Ｔ１７との各々のゲート電極は互いに接続されて、ＩＮ
信号を受け取るための入力端子を構成している。Ｐチャ
ンネルＦＥＴ１６とＮチャンネルＦＥＴ１７との各々の
ドレイン電極は互いに接続されて、ＩＮ信号の論理レベ
ルを反転させて得られた反転入力（ＸＩＮ）信号を入力
スイッチ３１へ供給するための出力端子を構成してい
る。ＰチャンネルＦＥＴ１６のソース電極はＡＶＤＤ
に、ＮチャンネルＦＥＴ１７のソース電極はＡＶＳＳに
それぞれ接続されている。プルダウンスイッチ３０は、
ＣＭＯＳインバータ１０の中のＰチャンネルＦＥＴ１１
のゲート電極とＡＶＳＳ（＝０Ｖ）との間に介在してお
り、消費電力低減モードで電源電圧検知回路５により
“Ｈ”にアサートされたＣＯＮＴ信号に応答して閉じ
て、ＶＧを接地電圧（＝０Ｖ）に固定する。入力スイッ
チ３１は、ＸＩＮ信号とＶＧとの間に介在して、“Ｈ”
にアサートされたＣＯＮＴ信号に応答して開くように構
成されている。インバータ３２は、入力スイッチ３１の
一部をなすＮチャンネルＦＥＴのゲート電極へ反転ＣＯ
ＮＴ信号を供給するものである。図２の半導体集積回路
でも、図１の場合と同様にＰチャンネルＦＥＴ１１の特
性劣化を防止できる。なお、図１及び図２の構成におい
て、消費電力低減モードでＶＧを負の電圧に固定するよ
うにしてもよい。
Ｒ回路２０がＣＭＯＳインバータ１５に置き換えられ、
当該ＣＭＯＳインバータ１５と前記ＣＭＯＳインバータ
１０との間に、ＮチャンネルＦＥＴで構成されたプルダ
ウンスイッチ３０と、ＣＭＯＳ構成の入力スイッチ３１
とが介在している。ＣＭＯＳインバータ１５は、Ｐチャ
ンネルＦＥＴ１６とＮチャンネルＦＥＴ１７とで構成さ
れている。ＰチャンネルＦＥＴ１６とＮチャンネルＦＥ
Ｔ１７との各々のゲート電極は互いに接続されて、ＩＮ
信号を受け取るための入力端子を構成している。Ｐチャ
ンネルＦＥＴ１６とＮチャンネルＦＥＴ１７との各々の
ドレイン電極は互いに接続されて、ＩＮ信号の論理レベ
ルを反転させて得られた反転入力（ＸＩＮ）信号を入力
スイッチ３１へ供給するための出力端子を構成してい
る。ＰチャンネルＦＥＴ１６のソース電極はＡＶＤＤ
に、ＮチャンネルＦＥＴ１７のソース電極はＡＶＳＳに
それぞれ接続されている。プルダウンスイッチ３０は、
ＣＭＯＳインバータ１０の中のＰチャンネルＦＥＴ１１
のゲート電極とＡＶＳＳ（＝０Ｖ）との間に介在してお
り、消費電力低減モードで電源電圧検知回路５により
“Ｈ”にアサートされたＣＯＮＴ信号に応答して閉じ
て、ＶＧを接地電圧（＝０Ｖ）に固定する。入力スイッ
チ３１は、ＸＩＮ信号とＶＧとの間に介在して、“Ｈ”
にアサートされたＣＯＮＴ信号に応答して開くように構
成されている。インバータ３２は、入力スイッチ３１の
一部をなすＮチャンネルＦＥＴのゲート電極へ反転ＣＯ
ＮＴ信号を供給するものである。図２の半導体集積回路
でも、図１の場合と同様にＰチャンネルＦＥＴ１１の特
性劣化を防止できる。なお、図１及び図２の構成におい
て、消費電力低減モードでＶＧを負の電圧に固定するよ
うにしてもよい。
【００２１】図３の半導体集積回路では、図２中の両Ｃ
ＭＯＳインバータ１５，１０が互いに直結され、後段に
位置するＣＭＯＳインバータ１０の中のＰチャンネルＦ
ＥＴ１１のソース電極がＶＤＤに、そのバックゲート電
極がＡＶＤＤにそれぞれ接続されている。ここでは、図
２中の電源電圧検知回路５、プルダウンスイッチ３０、
入力スイッチ３１及びインバータ３２は不要である。図
３の半導体集積回路の消費電力低減モードでは、Ｐチャ
ンネルＦＥＴ１１のソース電極の電圧は０Ｖまで落ちる
が、そのバックゲート電極の電圧はＡＶＤＤ（＝３．３
Ｖ）に固定されている。一方、ＣＭＯＳインバータ１５
は通常動作モードだけでなく消費電力低減モードでも動
作するので、ＰチャンネルＦＥＴ１１のゲート電極の電
圧ＶＧは変動する。ＶＧの“Ｈ”レベルは３．３Ｖであ
り、“Ｌ”レベルは０Ｖである。つまり、Ｐチャンネル
ＦＥＴ１１のバックゲート電極の電圧は、当該Ｐチャン
ネルＦＥＴ１１のゲート電極の電圧ＶＧを決して下回ら
ない。したがって、図３の半導体集積回路でも、Ｐチャ
ンネルＦＥＴ１１の特性劣化を防止できる。なお、図３
の構成は通常動作モードにおけるＡＶＤＤとＶＤＤとの
差が小さい場合に有効である。
ＭＯＳインバータ１５，１０が互いに直結され、後段に
位置するＣＭＯＳインバータ１０の中のＰチャンネルＦ
ＥＴ１１のソース電極がＶＤＤに、そのバックゲート電
極がＡＶＤＤにそれぞれ接続されている。ここでは、図
２中の電源電圧検知回路５、プルダウンスイッチ３０、
入力スイッチ３１及びインバータ３２は不要である。図
３の半導体集積回路の消費電力低減モードでは、Ｐチャ
ンネルＦＥＴ１１のソース電極の電圧は０Ｖまで落ちる
が、そのバックゲート電極の電圧はＡＶＤＤ（＝３．３
Ｖ）に固定されている。一方、ＣＭＯＳインバータ１５
は通常動作モードだけでなく消費電力低減モードでも動
作するので、ＰチャンネルＦＥＴ１１のゲート電極の電
圧ＶＧは変動する。ＶＧの“Ｈ”レベルは３．３Ｖであ
り、“Ｌ”レベルは０Ｖである。つまり、Ｐチャンネル
ＦＥＴ１１のバックゲート電極の電圧は、当該Ｐチャン
ネルＦＥＴ１１のゲート電極の電圧ＶＧを決して下回ら
ない。したがって、図３の半導体集積回路でも、Ｐチャ
ンネルＦＥＴ１１の特性劣化を防止できる。なお、図３
の構成は通常動作モードにおけるＡＶＤＤとＶＤＤとの
差が小さい場合に有効である。
【００２２】図４の半導体集積回路では、図３中のＰチ
ャンネルＦＥＴ１１のバックゲート電極とソース電極と
の間にカットアウトスイッチ４０が、当該Ｐチャンネル
ＦＥＴ１１のバックゲート電極とＡＶＤＤとの間にプル
アップスイッチ４１がそれぞれ介在している。これらの
スイッチ４０，４１はいずれもＰチャンネルＦＥＴで構
成され、その各々のバックゲート電極はＡＶＤＤに接続
されている。カットアウトスイッチ４０は、消費電力低
減モードで電源電圧検知回路５により“Ｈ”にアサート
されたＣＯＮＴ信号に応答して開く。プルアップスイッ
チ４１は、“Ｈ”にアサートされたＣＯＮＴ信号に応答
して閉じるように構成されている。インバータ４２は、
プルアップスイッチ４１を構成するＰチャンネルＦＥＴ
のゲート電極へ反転ＣＯＮＴ信号を供給するものであ
る。図４の半導体集積回路でも、消費電力低減モードに
おいてＰチャンネルＦＥＴ１１のバックゲート電極の電
圧がＡＶＤＤ（＝３．３Ｖ）に固定されるので、当該Ｐ
チャンネルＦＥＴ１１の特性劣化を防止できる。
ャンネルＦＥＴ１１のバックゲート電極とソース電極と
の間にカットアウトスイッチ４０が、当該Ｐチャンネル
ＦＥＴ１１のバックゲート電極とＡＶＤＤとの間にプル
アップスイッチ４１がそれぞれ介在している。これらの
スイッチ４０，４１はいずれもＰチャンネルＦＥＴで構
成され、その各々のバックゲート電極はＡＶＤＤに接続
されている。カットアウトスイッチ４０は、消費電力低
減モードで電源電圧検知回路５により“Ｈ”にアサート
されたＣＯＮＴ信号に応答して開く。プルアップスイッ
チ４１は、“Ｈ”にアサートされたＣＯＮＴ信号に応答
して閉じるように構成されている。インバータ４２は、
プルアップスイッチ４１を構成するＰチャンネルＦＥＴ
のゲート電極へ反転ＣＯＮＴ信号を供給するものであ
る。図４の半導体集積回路でも、消費電力低減モードに
おいてＰチャンネルＦＥＴ１１のバックゲート電極の電
圧がＡＶＤＤ（＝３．３Ｖ）に固定されるので、当該Ｐ
チャンネルＦＥＴ１１の特性劣化を防止できる。
【００２３】図５の半導体集積回路では、図３中のＰチ
ャンネルＦＥＴ１１のバックゲート電極とＡＶＤＤとの
接続がなくなり、当該ＰチャンネルＦＥＴ１１のバック
ゲート電極とソース電極との間にカットアウトスイッチ
５０が、当該ＰチャンネルＦＥＴ１１のゲート電極とバ
ックゲート電極との間にイコライズスイッチ５１がそれ
ぞれ介在している。カットアウトスイッチ５０はＰチャ
ンネルＦＥＴで構成され、イコライズスイッチ５１はＣ
ＭＯＳ構成を有する。カットアウトスイッチ５０は、消
費電力低減モードで電源電圧検知回路５により“Ｈ”に
アサートされたＣＯＮＴ信号に応答して開く。イコライ
ズスイッチ５１は、“Ｈ”にアサートされたＣＯＮＴ信
号に応答して閉じるように構成されている。インバータ
５２は、イコライズスイッチ５１の一部をなすＰチャン
ネルＦＥＴのゲート電極へ反転ＣＯＮＴ信号を供給する
ものである。図５の半導体集積回路では、消費電力低減
モードにおいてＰチャンネルＦＥＴ１１のゲート電極と
バックゲート電極との間に電位差を生じさせないように
制御されるので、当該ＰチャンネルＦＥＴ１１の特性劣
化を防止できる。
ャンネルＦＥＴ１１のバックゲート電極とＡＶＤＤとの
接続がなくなり、当該ＰチャンネルＦＥＴ１１のバック
ゲート電極とソース電極との間にカットアウトスイッチ
５０が、当該ＰチャンネルＦＥＴ１１のゲート電極とバ
ックゲート電極との間にイコライズスイッチ５１がそれ
ぞれ介在している。カットアウトスイッチ５０はＰチャ
ンネルＦＥＴで構成され、イコライズスイッチ５１はＣ
ＭＯＳ構成を有する。カットアウトスイッチ５０は、消
費電力低減モードで電源電圧検知回路５により“Ｈ”に
アサートされたＣＯＮＴ信号に応答して開く。イコライ
ズスイッチ５１は、“Ｈ”にアサートされたＣＯＮＴ信
号に応答して閉じるように構成されている。インバータ
５２は、イコライズスイッチ５１の一部をなすＰチャン
ネルＦＥＴのゲート電極へ反転ＣＯＮＴ信号を供給する
ものである。図５の半導体集積回路では、消費電力低減
モードにおいてＰチャンネルＦＥＴ１１のゲート電極と
バックゲート電極との間に電位差を生じさせないように
制御されるので、当該ＰチャンネルＦＥＴ１１の特性劣
化を防止できる。
【００２４】なお、電源電圧検知回路５は、上記コンパ
レータに限らず、インバータ等の他の回路手段でも構成
できる。ＣＯＮＴ信号を半導体集積回路の外部から与え
るようにしてもよい。
レータに限らず、インバータ等の他の回路手段でも構成
できる。ＣＯＮＴ信号を半導体集積回路の外部から与え
るようにしてもよい。
【００２５】図６〜図１３の半導体集積回路は、いずれ
もデュアルゲートプロセスで製造され、かつ通常動作モ
ードと消費電力低減モードとを有するものである。電源
は図中の明記・不明記を問わずＡＶＤＤ及びＡＶＳＳで
あって、両モードのいずれでもＡＶＤＤ＝３．３Ｖ、Ａ
ＶＳＳ＝０Ｖである。つまり、ＡＶＤＤは消費電力低減
モードでも遮断されない電源である。ここで、消費電力
低減モードにおいて制御（ＸＣＯＮＴ）信号が“Ｌ”に
アサートされるものとする。通常動作モードではＸＣＯ
ＮＴ＝“Ｈ”＝３．３Ｖであり、消費電力低減モードで
はＸＣＯＮＴ＝“Ｌ”＝０Ｖである。
もデュアルゲートプロセスで製造され、かつ通常動作モ
ードと消費電力低減モードとを有するものである。電源
は図中の明記・不明記を問わずＡＶＤＤ及びＡＶＳＳで
あって、両モードのいずれでもＡＶＤＤ＝３．３Ｖ、Ａ
ＶＳＳ＝０Ｖである。つまり、ＡＶＤＤは消費電力低減
モードでも遮断されない電源である。ここで、消費電力
低減モードにおいて制御（ＸＣＯＮＴ）信号が“Ｌ”に
アサートされるものとする。通常動作モードではＸＣＯ
ＮＴ＝“Ｈ”＝３．３Ｖであり、消費電力低減モードで
はＸＣＯＮＴ＝“Ｌ”＝０Ｖである。
【００２６】図６の半導体集積回路は、ＣＭＯＳ差動増
幅器２を備えている。このＣＭＯＳ差動増幅器２は、第
１、第２及び第３のＰチャンネルＦＥＴ６０，６１，６
２と、第１及び第２のＮチャンネルＦＥＴ６３，６４と
を基本構成としている。当該３個のＰチャンネルＦＥＴ
６０，６１，６２は、各々ドレイン電極と、ソース電極
と、Ｐ型ポリシリコンで形成されたゲート電極と、バッ
クゲート電極とを有する。当該２個のＮチャンネルＦＥ
Ｔ６３，６４は、各々ドレイン電極と、ソース電極と、
Ｎ型ポリシリコンで形成されたゲート電極と、バックゲ
ート電極とを有する。第１のＰチャンネルＦＥＴ６０
は、通常動作モードでは電流源トランジスタとして、消
費電力低減モードではパワーダウンスイッチとしてそれ
ぞれ機能するものであり、そのソース電極及びバックゲ
ート電極がＡＶＤＤに接続されている。第２及び第３の
ＰチャンネルＦＥＴ６１，６２は１対の差動入力トラン
ジスタを構成している。第２のＰチャンネルＦＥＴ６１
は正入力（ＩＮＰ）信号を、第３のＰチャンネルＦＥＴ
６２は負入力（ＩＮＭ）信号を各々のゲート電極に受け
取るための入力トランジスタである。第２のＰチャンネ
ルＦＥＴ６１のソース電極及びバックゲート電極と、第
３のＰチャンネルＦＥＴ６２のソース電極及びバックゲ
ート電極とは互いに直結され、かつ更に第１のＰチャン
ネルＦＥＴ６０のドレイン電極に接続されている。第１
及び第２のＮチャンネルＦＥＴ６３，６４は、カレント
ミラー回路を構成している。これら第１及び第２のＮチ
ャンネルＦＥＴ６３，６４の各々のゲート電極は互いに
接続され、かつ更に第２のＮチャンネルＦＥＴ６４のド
レイン電極及び第３のＰチャンネルＦＥＴ６２のドレイ
ン電極に接続されている。第２のＰチャンネルＦＥＴ６
１と第１のＮチャンネルＦＥＴ６３との各々のドレイン
電極は互いに接続されて、出力（ＡＯＵＴ）信号を供給
するための出力端子を構成している。第１のＮチャンネ
ルＦＥＴ６３のソース電極はＡＶＳＳに接続され、かつ
該ソース電極に当該第１のＮチャンネルＦＥＴ６３のバ
ックゲート電極が直結されている。同様に、第２のＮチ
ャンネルＦＥＴ６４のソース電極はＡＶＳＳに接続さ
れ、かつ該ソース電極に当該第２のＮチャンネルＦＥＴ
６４のバックゲート電極が直結されている。
幅器２を備えている。このＣＭＯＳ差動増幅器２は、第
１、第２及び第３のＰチャンネルＦＥＴ６０，６１，６
２と、第１及び第２のＮチャンネルＦＥＴ６３，６４と
を基本構成としている。当該３個のＰチャンネルＦＥＴ
６０，６１，６２は、各々ドレイン電極と、ソース電極
と、Ｐ型ポリシリコンで形成されたゲート電極と、バッ
クゲート電極とを有する。当該２個のＮチャンネルＦＥ
Ｔ６３，６４は、各々ドレイン電極と、ソース電極と、
Ｎ型ポリシリコンで形成されたゲート電極と、バックゲ
ート電極とを有する。第１のＰチャンネルＦＥＴ６０
は、通常動作モードでは電流源トランジスタとして、消
費電力低減モードではパワーダウンスイッチとしてそれ
ぞれ機能するものであり、そのソース電極及びバックゲ
ート電極がＡＶＤＤに接続されている。第２及び第３の
ＰチャンネルＦＥＴ６１，６２は１対の差動入力トラン
ジスタを構成している。第２のＰチャンネルＦＥＴ６１
は正入力（ＩＮＰ）信号を、第３のＰチャンネルＦＥＴ
６２は負入力（ＩＮＭ）信号を各々のゲート電極に受け
取るための入力トランジスタである。第２のＰチャンネ
ルＦＥＴ６１のソース電極及びバックゲート電極と、第
３のＰチャンネルＦＥＴ６２のソース電極及びバックゲ
ート電極とは互いに直結され、かつ更に第１のＰチャン
ネルＦＥＴ６０のドレイン電極に接続されている。第１
及び第２のＮチャンネルＦＥＴ６３，６４は、カレント
ミラー回路を構成している。これら第１及び第２のＮチ
ャンネルＦＥＴ６３，６４の各々のゲート電極は互いに
接続され、かつ更に第２のＮチャンネルＦＥＴ６４のド
レイン電極及び第３のＰチャンネルＦＥＴ６２のドレイ
ン電極に接続されている。第２のＰチャンネルＦＥＴ６
１と第１のＮチャンネルＦＥＴ６３との各々のドレイン
電極は互いに接続されて、出力（ＡＯＵＴ）信号を供給
するための出力端子を構成している。第１のＮチャンネ
ルＦＥＴ６３のソース電極はＡＶＳＳに接続され、かつ
該ソース電極に当該第１のＮチャンネルＦＥＴ６３のバ
ックゲート電極が直結されている。同様に、第２のＮチ
ャンネルＦＥＴ６４のソース電極はＡＶＳＳに接続さ
れ、かつ該ソース電極に当該第２のＮチャンネルＦＥＴ
６４のバックゲート電極が直結されている。
【００２７】図６のＣＭＯＳ差動増幅器２は、バイアス
回路６５と、モード制御スイッチ７０と、プルダウンス
イッチ７１，７２と、入力スイッチ７３，７４と、イン
バータ７５とを更に備えている。バイアス回路６５は、
通常動作モードで電流源トランジスタとして機能する第
１のＰチャンネルＦＥＴ６０のゲート電極へ適正なバイ
アス電圧を供給するものである。モード制御スイッチ７
０はＰチャンネルＦＥＴで構成され、消費電力低減モー
ドで“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して
閉じることで、第１のＰチャンネルＦＥＴ６０をオフさ
せるように、当該第１のＰチャンネルＦＥＴ６０のゲー
ト電極の電圧をＡＶＤＤに引き上げる。この場合、第２
及び第３のＰチャンネルＦＥＴ６１，６２の各々のソー
ス電極とＡＶＤＤとの間に介在した第１のＰチャンネル
ＦＥＴ６０は、“Ｌ”にアサートされたＸＣＯＮＴ信号
に応答して開くことにより、ＣＭＯＳ差動増幅器２の消
費電力を低減するためのパワーダウンスイッチとして機
能する。プルダウンスイッチ７１は、第２のＰチャンネ
ルＦＥＴ６１のゲート電極とＡＶＳＳ（＝０Ｖ）との間
に介在したＮチャンネルＦＥＴで構成され、消費電力低
減モードで“Ｌ”にアサートされたＸＣＯＮＴ信号に応
答して閉じて、第２のＰチャンネルＦＥＴ６１のゲート
電極の電圧を接地電圧（＝０Ｖ）に固定する。他のプル
ダウンスイッチ７２は、第３のＰチャンネルＦＥＴ６２
のゲート電極とＡＶＳＳ（＝０Ｖ）との間に介在したＮ
チャンネルＦＥＴで構成され、“Ｌ”にアサートされた
ＸＣＯＮＴ信号に応答して閉じて、第３のＰチャンネル
ＦＥＴ６２のゲート電極の電圧を接地電圧（＝０Ｖ）に
固定する。入力スイッチ７３は、ＩＮＰ信号と第２のＰ
チャンネルＦＥＴ６１のゲート電極との間に介在して、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して開く
ようにＣＭＯＳ構成されている。他の入力スイッチ７４
は、ＩＮＭ信号と第３のＰチャンネルＦＥＴ６２のゲー
ト電極との間に介在して、“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して開くようにＣＭＯＳ構成されてい
る。インバータ７５は、スイッチ７１〜７４のオン／オ
フ制御のためにＸＣＯＮＴ信号からその反転信号を生成
するものである。
回路６５と、モード制御スイッチ７０と、プルダウンス
イッチ７１，７２と、入力スイッチ７３，７４と、イン
バータ７５とを更に備えている。バイアス回路６５は、
通常動作モードで電流源トランジスタとして機能する第
１のＰチャンネルＦＥＴ６０のゲート電極へ適正なバイ
アス電圧を供給するものである。モード制御スイッチ７
０はＰチャンネルＦＥＴで構成され、消費電力低減モー
ドで“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して
閉じることで、第１のＰチャンネルＦＥＴ６０をオフさ
せるように、当該第１のＰチャンネルＦＥＴ６０のゲー
ト電極の電圧をＡＶＤＤに引き上げる。この場合、第２
及び第３のＰチャンネルＦＥＴ６１，６２の各々のソー
ス電極とＡＶＤＤとの間に介在した第１のＰチャンネル
ＦＥＴ６０は、“Ｌ”にアサートされたＸＣＯＮＴ信号
に応答して開くことにより、ＣＭＯＳ差動増幅器２の消
費電力を低減するためのパワーダウンスイッチとして機
能する。プルダウンスイッチ７１は、第２のＰチャンネ
ルＦＥＴ６１のゲート電極とＡＶＳＳ（＝０Ｖ）との間
に介在したＮチャンネルＦＥＴで構成され、消費電力低
減モードで“Ｌ”にアサートされたＸＣＯＮＴ信号に応
答して閉じて、第２のＰチャンネルＦＥＴ６１のゲート
電極の電圧を接地電圧（＝０Ｖ）に固定する。他のプル
ダウンスイッチ７２は、第３のＰチャンネルＦＥＴ６２
のゲート電極とＡＶＳＳ（＝０Ｖ）との間に介在したＮ
チャンネルＦＥＴで構成され、“Ｌ”にアサートされた
ＸＣＯＮＴ信号に応答して閉じて、第３のＰチャンネル
ＦＥＴ６２のゲート電極の電圧を接地電圧（＝０Ｖ）に
固定する。入力スイッチ７３は、ＩＮＰ信号と第２のＰ
チャンネルＦＥＴ６１のゲート電極との間に介在して、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して開く
ようにＣＭＯＳ構成されている。他の入力スイッチ７４
は、ＩＮＭ信号と第３のＰチャンネルＦＥＴ６２のゲー
ト電極との間に介在して、“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して開くようにＣＭＯＳ構成されてい
る。インバータ７５は、スイッチ７１〜７４のオン／オ
フ制御のためにＸＣＯＮＴ信号からその反転信号を生成
するものである。
【００２８】図６の半導体集積回路によれば、通常動作
モードではＸＣＯＮＴ＝“Ｈ”であるので、モード制御
スイッチ７０及びプルダウンスイッチ７１，７２はいず
れも開いており、入力スイッチ７３，７４はいずれも閉
じている。このとき、第１のＰチャンネルＦＥＴ６０は
バイアス回路６５から供給されたバイアス電圧を受け
て、第２及び第３のＰチャンネルＦＥＴ６１，６２を動
作させるための電流源トランジスタとして機能する。し
たがって、第２及び第３のＰチャンネルＦＥＴ６１，６
２並びに第１及び第２のＮチャンネルＦＥＴ６３，６４
で構成されたＣＭＯＳ差動増幅器２は、ＩＮＰ信号とＩ
ＮＭ信号との間の電位差に応じたＡＯＵＴ信号を供給す
ることができる。
モードではＸＣＯＮＴ＝“Ｈ”であるので、モード制御
スイッチ７０及びプルダウンスイッチ７１，７２はいず
れも開いており、入力スイッチ７３，７４はいずれも閉
じている。このとき、第１のＰチャンネルＦＥＴ６０は
バイアス回路６５から供給されたバイアス電圧を受け
て、第２及び第３のＰチャンネルＦＥＴ６１，６２を動
作させるための電流源トランジスタとして機能する。し
たがって、第２及び第３のＰチャンネルＦＥＴ６１，６
２並びに第１及び第２のＮチャンネルＦＥＴ６３，６４
で構成されたＣＭＯＳ差動増幅器２は、ＩＮＰ信号とＩ
ＮＭ信号との間の電位差に応じたＡＯＵＴ信号を供給す
ることができる。
【００２９】図６の半導体集積回路の消費電力低減モー
ドでは、“Ｌ”にアサートされたＸＣＯＮＴ信号に応答
してモード制御スイッチ７０が閉じる結果、第１のＰチ
ャンネルＦＥＴ（電流源トランジスタ／パワーダウンス
イッチ）６０がオフするので、ＣＭＯＳ差動増幅器２は
その機能を停止する。この状態は、第２及び第３のＰチ
ャンネルＦＥＴ６１，６２のいずれもがトランジスタと
して機能しない状態である。
ドでは、“Ｌ”にアサートされたＸＣＯＮＴ信号に応答
してモード制御スイッチ７０が閉じる結果、第１のＰチ
ャンネルＦＥＴ（電流源トランジスタ／パワーダウンス
イッチ）６０がオフするので、ＣＭＯＳ差動増幅器２は
その機能を停止する。この状態は、第２及び第３のＰチ
ャンネルＦＥＴ６１，６２のいずれもがトランジスタと
して機能しない状態である。
【００３０】ここで、第１のＰチャンネルＦＥＴ６０が
オフする消費電力低減モードでもプルダウンスイッチ７
１，７２が依然として開いており、かつ入力スイッチ７
３，７４が依然として閉じているものと仮定する。ま
た、ＩＮＰ信号の電圧レベルがＡＶＤＤ（＝３．３Ｖ）
に、ＩＮＭ信号の電圧レベルがＡＶＳＳ（＝０Ｖ）にそ
れぞれ固定されるものとする。この場合には、第２のＰ
チャンネルＦＥＴ６１のソース電極及びバックゲート電
極の電圧が、第３のＰチャンネルＦＥＴ６２及び第２の
ＮチャンネルＦＥＴ６４を介してＡＶＳＳ（＝０Ｖ）に
引き下げられる。一方、第２のＰチャンネルＦＥＴ６１
のゲート電極には正の電圧レベル（＝３．３Ｖ）のＩＮ
Ｐ信号が与えられ続ける。したがって、前記メカニズム
により当該第２のＰチャンネルＦＥＴ６１の電気特性が
劣化し、元の特性に戻らなくなってしまうという問題が
生じる。ＩＮＭ信号が正の電圧レベルに固定される場合
には、第３のＰチャンネルＦＥＴ６２の特性劣化の問題
が生じる。
オフする消費電力低減モードでもプルダウンスイッチ７
１，７２が依然として開いており、かつ入力スイッチ７
３，７４が依然として閉じているものと仮定する。ま
た、ＩＮＰ信号の電圧レベルがＡＶＤＤ（＝３．３Ｖ）
に、ＩＮＭ信号の電圧レベルがＡＶＳＳ（＝０Ｖ）にそ
れぞれ固定されるものとする。この場合には、第２のＰ
チャンネルＦＥＴ６１のソース電極及びバックゲート電
極の電圧が、第３のＰチャンネルＦＥＴ６２及び第２の
ＮチャンネルＦＥＴ６４を介してＡＶＳＳ（＝０Ｖ）に
引き下げられる。一方、第２のＰチャンネルＦＥＴ６１
のゲート電極には正の電圧レベル（＝３．３Ｖ）のＩＮ
Ｐ信号が与えられ続ける。したがって、前記メカニズム
により当該第２のＰチャンネルＦＥＴ６１の電気特性が
劣化し、元の特性に戻らなくなってしまうという問題が
生じる。ＩＮＭ信号が正の電圧レベルに固定される場合
には、第３のＰチャンネルＦＥＴ６２の特性劣化の問題
が生じる。
【００３１】ところが、図６の半導体集積回路の消費電
力低減モードでは、“Ｌ”にアサートされたＸＣＯＮＴ
信号に応答して、プルダウンスイッチ７１，７２が閉
じ、かつ入力スイッチ７３，７４が開く。したがって、
ＩＮＰ信号及びＩＮＭ信号の電圧レベルの如何にかかわ
らず、第２及び第３のＰチャンネルＦＥＴ６１，６２の
各々のゲート電極の電圧が接地電圧（＝０Ｖ）に固定さ
れる結果、これら第２及び第３のＰチャンネルＦＥＴ６
１，６２の特性劣化が防止される。なお、第２及び第３
のＰチャンネルＦＥＴ６１，６２の各々のゲート電極の
電圧を消費電力低減モードで負の電圧に固定するように
してもよい。
力低減モードでは、“Ｌ”にアサートされたＸＣＯＮＴ
信号に応答して、プルダウンスイッチ７１，７２が閉
じ、かつ入力スイッチ７３，７４が開く。したがって、
ＩＮＰ信号及びＩＮＭ信号の電圧レベルの如何にかかわ
らず、第２及び第３のＰチャンネルＦＥＴ６１，６２の
各々のゲート電極の電圧が接地電圧（＝０Ｖ）に固定さ
れる結果、これら第２及び第３のＰチャンネルＦＥＴ６
１，６２の特性劣化が防止される。なお、第２及び第３
のＰチャンネルＦＥＴ６１，６２の各々のゲート電極の
電圧を消費電力低減モードで負の電圧に固定するように
してもよい。
【００３２】図７の半導体集積回路では、図６中のプル
ダウンスイッチ７１，７２及び入力スイッチ７３，７４
に代えて、カットアウトスイッチ８１，８２と、イコラ
イズスイッチ８３，８４とが設けられている。カットア
ウトスイッチ８１は第２のＰチャンネルＦＥＴ６１のバ
ックゲート電極とソース電極との間に介在したＣＭＯＳ
スイッチであり、他のカットアウトスイッチ８２は第３
のＰチャンネルＦＥＴ６２のバックゲート電極とソース
電極との間に介在したＣＭＯＳスイッチであって、いず
れも消費電力低減モードで“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して開く。イコライズスイッチ８３は
第２のＰチャンネルＦＥＴ６１のゲート電極とバックゲ
ート電極との間に介在したＣＭＯＳスイッチであり、他
のイコライズスイッチ８４は第３のＰチャンネルＦＥＴ
６２のゲート電極とバックゲート電極との間に介在した
ＣＭＯＳスイッチであって、いずれも“Ｌ”にアサート
されたＸＣＯＮＴ信号に応答して閉じるように構成され
ている。インバータ８５は、スイッチ８１〜８４のオン
／オフ制御のためにＸＣＯＮＴ信号からその反転信号を
生成するものである。図７の半導体集積回路では、第１
のＰチャンネルＦＥＴ６０がオフする消費電力低減モー
ドにおいて第２及び第３のＰチャンネルＦＥＴ６１，６
２の各々のゲート電極とバックゲート電極との間に電位
差を生じさせないように制御されるので、これら第２及
び第３のＰチャンネルＦＥＴ６１，６２の特性劣化を防
止できる。
ダウンスイッチ７１，７２及び入力スイッチ７３，７４
に代えて、カットアウトスイッチ８１，８２と、イコラ
イズスイッチ８３，８４とが設けられている。カットア
ウトスイッチ８１は第２のＰチャンネルＦＥＴ６１のバ
ックゲート電極とソース電極との間に介在したＣＭＯＳ
スイッチであり、他のカットアウトスイッチ８２は第３
のＰチャンネルＦＥＴ６２のバックゲート電極とソース
電極との間に介在したＣＭＯＳスイッチであって、いず
れも消費電力低減モードで“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して開く。イコライズスイッチ８３は
第２のＰチャンネルＦＥＴ６１のゲート電極とバックゲ
ート電極との間に介在したＣＭＯＳスイッチであり、他
のイコライズスイッチ８４は第３のＰチャンネルＦＥＴ
６２のゲート電極とバックゲート電極との間に介在した
ＣＭＯＳスイッチであって、いずれも“Ｌ”にアサート
されたＸＣＯＮＴ信号に応答して閉じるように構成され
ている。インバータ８５は、スイッチ８１〜８４のオン
／オフ制御のためにＸＣＯＮＴ信号からその反転信号を
生成するものである。図７の半導体集積回路では、第１
のＰチャンネルＦＥＴ６０がオフする消費電力低減モー
ドにおいて第２及び第３のＰチャンネルＦＥＴ６１，６
２の各々のゲート電極とバックゲート電極との間に電位
差を生じさせないように制御されるので、これら第２及
び第３のＰチャンネルＦＥＴ６１，６２の特性劣化を防
止できる。
【００３３】図８の半導体集積回路では、図７中のカッ
トアウトスイッチ８２の位置が変更されている。すなわ
ち、図８では、第２のＰチャンネルＦＥＴ６１のバック
ゲート電極と第３のＰチャンネルＦＥＴ６２のバックゲ
ート電極との間にカットアウトスイッチ８２が介在して
いる。図８の半導体集積回路でも、図７の場合と同様に
第２及び第３のＰチャンネルＦＥＴ６１，６２の特性劣
化を防止できる。
トアウトスイッチ８２の位置が変更されている。すなわ
ち、図８では、第２のＰチャンネルＦＥＴ６１のバック
ゲート電極と第３のＰチャンネルＦＥＴ６２のバックゲ
ート電極との間にカットアウトスイッチ８２が介在して
いる。図８の半導体集積回路でも、図７の場合と同様に
第２及び第３のＰチャンネルＦＥＴ６１，６２の特性劣
化を防止できる。
【００３４】図９の半導体集積回路では、図６中のプル
ダウンスイッチ７１，７２及び入力スイッチ７３，７４
に代えて、カットアウトスイッチ９０と、プルアップス
イッチ９１とが設けられている。カットアウトスイッチ
９０は、第２のＰチャンネルＦＥＴ６１のバックゲート
電極と第３のＰチャンネルＦＥＴ６２のバックゲート電
極との接続ノード（第１のノード）と、第１のＰチャン
ネルＦＥＴ６０のドレイン電極と第２のＰチャンネルＦ
ＥＴ６１のソース電極と第３のＰチャンネルＦＥＴ６２
のソース電極との接続ノード（第２のノード）との間に
介在したＣＭＯＳ構成のスイッチであって、消費電力低
減モードで“Ｌ”にアサートされたＸＣＯＮＴ信号に応
答して開く。プルアップスイッチ９１は、前記第１のノ
ードとＡＶＤＤ（＝３．３Ｖ）との間に介在したＰチャ
ンネルＦＥＴで構成され、“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して閉じるように構成されている。イ
ンバータ９２は、カットアウトスイッチ９０のオン／オ
フ制御のためにＸＣＯＮＴ信号からその反転信号を生成
するものである。図９の半導体集積回路でも、消費電力
低減モードにおいて第２及び第３のＰチャンネルＦＥＴ
６１，６２の各々のバックゲート電極の電圧がＡＶＤＤ
（＝３．３Ｖ）に固定されるので、これら第２及び第３
のＰチャンネルＦＥＴ６１，６２の特性劣化を防止でき
る。
ダウンスイッチ７１，７２及び入力スイッチ７３，７４
に代えて、カットアウトスイッチ９０と、プルアップス
イッチ９１とが設けられている。カットアウトスイッチ
９０は、第２のＰチャンネルＦＥＴ６１のバックゲート
電極と第３のＰチャンネルＦＥＴ６２のバックゲート電
極との接続ノード（第１のノード）と、第１のＰチャン
ネルＦＥＴ６０のドレイン電極と第２のＰチャンネルＦ
ＥＴ６１のソース電極と第３のＰチャンネルＦＥＴ６２
のソース電極との接続ノード（第２のノード）との間に
介在したＣＭＯＳ構成のスイッチであって、消費電力低
減モードで“Ｌ”にアサートされたＸＣＯＮＴ信号に応
答して開く。プルアップスイッチ９１は、前記第１のノ
ードとＡＶＤＤ（＝３．３Ｖ）との間に介在したＰチャ
ンネルＦＥＴで構成され、“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して閉じるように構成されている。イ
ンバータ９２は、カットアウトスイッチ９０のオン／オ
フ制御のためにＸＣＯＮＴ信号からその反転信号を生成
するものである。図９の半導体集積回路でも、消費電力
低減モードにおいて第２及び第３のＰチャンネルＦＥＴ
６１，６２の各々のバックゲート電極の電圧がＡＶＤＤ
（＝３．３Ｖ）に固定されるので、これら第２及び第３
のＰチャンネルＦＥＴ６１，６２の特性劣化を防止でき
る。
【００３５】なお、図９の構成によれば、大きいサイズ
を有する第２及び第３のＰチャンネルＦＥＴ６１，６２
を互いに近接配置し、その近傍にカットアウトスイッチ
９０及びプルアップスイッチ９１を構成する小サイズの
複数ＦＥＴを配置することができるので、チップレイア
ウト上で好都合である。
を有する第２及び第３のＰチャンネルＦＥＴ６１，６２
を互いに近接配置し、その近傍にカットアウトスイッチ
９０及びプルアップスイッチ９１を構成する小サイズの
複数ＦＥＴを配置することができるので、チップレイア
ウト上で好都合である。
【００３６】図１０の半導体集積回路では、図９中の第
１のノードと第２のノードとが直結され、カットアウト
スイッチ９０に代えて電流カットスイッチ９３，９４が
設けられている。電流カットスイッチ９３は、第２のＰ
チャンネルＦＥＴ６１のドレイン電極と第１のＮチャン
ネルＦＥＴ６３のドレイン電極との間に介在したＮチャ
ンネルＦＥＴで構成され、消費電力低減モードで“Ｌ”
にアサートされたＸＣＯＮＴ信号に応答して開く。他の
電流カットスイッチ９４は、第３のＰチャンネルＦＥＴ
６２のドレイン電極と第２のＮチャンネルＦＥＴ６４の
ドレイン電極との間に介在したＮチャンネルＦＥＴで構
成され、“Ｌ”にアサートされたＸＣＯＮＴ信号に応答
して開く。
１のノードと第２のノードとが直結され、カットアウト
スイッチ９０に代えて電流カットスイッチ９３，９４が
設けられている。電流カットスイッチ９３は、第２のＰ
チャンネルＦＥＴ６１のドレイン電極と第１のＮチャン
ネルＦＥＴ６３のドレイン電極との間に介在したＮチャ
ンネルＦＥＴで構成され、消費電力低減モードで“Ｌ”
にアサートされたＸＣＯＮＴ信号に応答して開く。他の
電流カットスイッチ９４は、第３のＰチャンネルＦＥＴ
６２のドレイン電極と第２のＮチャンネルＦＥＴ６４の
ドレイン電極との間に介在したＮチャンネルＦＥＴで構
成され、“Ｌ”にアサートされたＸＣＯＮＴ信号に応答
して開く。
【００３７】図１０の半導体集積回路によれば、通常動
作モードではＸＣＯＮＴ＝“Ｈ”であるので、モード制
御スイッチ７０及びプルアップスイッチ９１はいずれも
開いており、電流カットスイッチ９３，９４はいずれも
閉じている。このとき、第２及び第３のＰチャンネルＦ
ＥＴ６１，６２並びに第１及び第２のＮチャンネルＦＥ
Ｔ６３，６４で構成されたＣＭＯＳ差動増幅器２は、Ｉ
ＮＰ信号とＩＮＭ信号との間の電位差に応じたＡＯＵＴ
信号を供給することができる。
作モードではＸＣＯＮＴ＝“Ｈ”であるので、モード制
御スイッチ７０及びプルアップスイッチ９１はいずれも
開いており、電流カットスイッチ９３，９４はいずれも
閉じている。このとき、第２及び第３のＰチャンネルＦ
ＥＴ６１，６２並びに第１及び第２のＮチャンネルＦＥ
Ｔ６３，６４で構成されたＣＭＯＳ差動増幅器２は、Ｉ
ＮＰ信号とＩＮＭ信号との間の電位差に応じたＡＯＵＴ
信号を供給することができる。
【００３８】図１０の半導体集積回路の消費電力低減モ
ードでは、“Ｌ”にアサートされたＸＣＯＮＴ信号に応
答してモード制御スイッチ７０が閉じる結果、第１のＰ
チャンネルＦＥＴ（電流源トランジスタ／パワーダウン
スイッチ）６０がオフするので、ＣＭＯＳ差動増幅器２
はその機能を停止する。この状態は、第２及び第３のＰ
チャンネルＦＥＴ６１，６２のいずれもがトランジスタ
として機能しない状態である。一方、プルアップスイッ
チ９１が閉じるので、第２のＰチャンネルＦＥＴ６１の
バックゲート電極及びソース電極並びに第３のＰチャン
ネルＦＥＴ６２のバックゲート電極及びソース電極の電
圧、すなわち第１及び第２のノードの電圧がいずれもＡ
ＶＤＤ（＝３．３Ｖ）に引き上げられる。ただし、電流
カットスイッチ９３，９４が依然として閉じたままであ
ると、第２及び第３のＰチャンネルＦＥＴ６１，６２に
ドレイン電流が流れることにより第１及び第２のノード
の電圧が引き下げられてしまう。そこで、図１０の半導
体集積回路は、これらのドレイン電流を断ち切るよう
に、“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して
電流カットスイッチ９３，９４が開くように構成されて
いる。この結果、図１０の半導体集積回路でも、消費電
力低減モードにおいて第２及び第３のＰチャンネルＦＥ
Ｔ６１，６２の各々のバックゲート電極の電圧がＡＶＤ
Ｄ（＝３．３Ｖ）に固定されるので、これら第２及び第
３のＰチャンネルＦＥＴ６１，６２の特性劣化を防止で
きる。
ードでは、“Ｌ”にアサートされたＸＣＯＮＴ信号に応
答してモード制御スイッチ７０が閉じる結果、第１のＰ
チャンネルＦＥＴ（電流源トランジスタ／パワーダウン
スイッチ）６０がオフするので、ＣＭＯＳ差動増幅器２
はその機能を停止する。この状態は、第２及び第３のＰ
チャンネルＦＥＴ６１，６２のいずれもがトランジスタ
として機能しない状態である。一方、プルアップスイッ
チ９１が閉じるので、第２のＰチャンネルＦＥＴ６１の
バックゲート電極及びソース電極並びに第３のＰチャン
ネルＦＥＴ６２のバックゲート電極及びソース電極の電
圧、すなわち第１及び第２のノードの電圧がいずれもＡ
ＶＤＤ（＝３．３Ｖ）に引き上げられる。ただし、電流
カットスイッチ９３，９４が依然として閉じたままであ
ると、第２及び第３のＰチャンネルＦＥＴ６１，６２に
ドレイン電流が流れることにより第１及び第２のノード
の電圧が引き下げられてしまう。そこで、図１０の半導
体集積回路は、これらのドレイン電流を断ち切るよう
に、“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して
電流カットスイッチ９３，９４が開くように構成されて
いる。この結果、図１０の半導体集積回路でも、消費電
力低減モードにおいて第２及び第３のＰチャンネルＦＥ
Ｔ６１，６２の各々のバックゲート電極の電圧がＡＶＤ
Ｄ（＝３．３Ｖ）に固定されるので、これら第２及び第
３のＰチャンネルＦＥＴ６１，６２の特性劣化を防止で
きる。
【００３９】図１１の半導体集積回路では、図１０中の
２個の電流カットスイッチ９３，９４に代えて、１個の
電流カットスイッチ９５と、第１及び第２のＮチャンネ
ルＦＥＴ６３，６４のオフ制御のための１個のモード制
御スイッチ９６とが設けられている。電流カットスイッ
チ９５は、第２のＮチャンネルＦＥＴ６４のドレイン電
極とゲート電極との間の接続経路上に介在したＣＭＯＳ
構成のスイッチであって、消費電力低減モードで“Ｌ”
にアサートされたＸＣＯＮＴ信号に応答して開く。モー
ド制御スイッチ９６はＮチャンネルＦＥＴで構成され、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して閉じ
ることで、第１及び第２のＮチャンネルＦＥＴ６３，６
４をいずれもオフさせるように、当該第１及び第２のＮ
チャンネルＦＥＴ６３，６４の各々のゲート電極の電圧
をＡＶＳＳ（＝０Ｖ）に引き下げる。この場合の第１及
び第２のＮチャンネルＦＥＴ６３，６４は、第２及び第
３のＰチャンネルＦＥＴ６１，６２に流れようとするド
レイン電流を断ち切るための電流カットスイッチとして
機能する。インバータ９７は、電流カットスイッチ９５
及びモード制御スイッチ９６のオン／オフ制御のために
ＸＣＯＮＴ信号からその反転信号を生成するものであ
る。図１１の半導体集積回路でも、消費電力低減モード
において第２及び第３のＰチャンネルＦＥＴ６１，６２
の各々のバックゲート電極の電圧がＡＶＤＤ（＝３．３
Ｖ）に固定されるので、これら第２及び第３のＰチャン
ネルＦＥＴ６１，６２の特性劣化を防止できる。
２個の電流カットスイッチ９３，９４に代えて、１個の
電流カットスイッチ９５と、第１及び第２のＮチャンネ
ルＦＥＴ６３，６４のオフ制御のための１個のモード制
御スイッチ９６とが設けられている。電流カットスイッ
チ９５は、第２のＮチャンネルＦＥＴ６４のドレイン電
極とゲート電極との間の接続経路上に介在したＣＭＯＳ
構成のスイッチであって、消費電力低減モードで“Ｌ”
にアサートされたＸＣＯＮＴ信号に応答して開く。モー
ド制御スイッチ９６はＮチャンネルＦＥＴで構成され、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して閉じ
ることで、第１及び第２のＮチャンネルＦＥＴ６３，６
４をいずれもオフさせるように、当該第１及び第２のＮ
チャンネルＦＥＴ６３，６４の各々のゲート電極の電圧
をＡＶＳＳ（＝０Ｖ）に引き下げる。この場合の第１及
び第２のＮチャンネルＦＥＴ６３，６４は、第２及び第
３のＰチャンネルＦＥＴ６１，６２に流れようとするド
レイン電流を断ち切るための電流カットスイッチとして
機能する。インバータ９７は、電流カットスイッチ９５
及びモード制御スイッチ９６のオン／オフ制御のために
ＸＣＯＮＴ信号からその反転信号を生成するものであ
る。図１１の半導体集積回路でも、消費電力低減モード
において第２及び第３のＰチャンネルＦＥＴ６１，６２
の各々のバックゲート電極の電圧がＡＶＤＤ（＝３．３
Ｖ）に固定されるので、これら第２及び第３のＰチャン
ネルＦＥＴ６１，６２の特性劣化を防止できる。
【００４０】図１２の半導体集積回路は、図１０中のプ
ルアップスイッチ９１の機能を第１のＰチャンネルＦＥ
Ｔ６０に、当該第１のＰチャンネルＦＥＴ６０のパワー
ダウン機能を電流カットスイッチ９３，９４にそれぞれ
肩代わりさせたものである。なお、第１のＰチャンネル
ＦＥＴ６０は、通常動作モードで電流源トランジスタと
して機能するものである。図１２の半導体集積回路で
は、消費電力低減モードで“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して第１のＰチャンネルＦＥＴ６０が
導通するように制御される。そのために、モード制御ス
イッチ９８とインバータ９９とが設けられている。モー
ド制御スイッチ９８はＮチャンネルＦＥＴで構成され、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して閉じ
ることで、第１のＰチャンネルＦＥＴ６０を完全に導通
させるように、当該第１のＰチャンネルＦＥＴ６０のゲ
ート電極の電圧をＡＶＳＳ（＝０Ｖ）に引き下げる。こ
の場合の第１のＰチャンネルＦＥＴ６０は、互いに直結
された、第２のＰチャンネルＦＥＴ６１のソース電極及
びバックゲート電極並びに第３のＰチャンネルＦＥＴ６
２のソース電極及びバックゲート電極の各々の電圧をＡ
ＶＤＤ（＝３．３Ｖ）に固定するためのプルアップスイ
ッチとして機能する。一方、“Ｌ”にアサートされたＸ
ＣＯＮＴ信号に応答して開く電流カットスイッチ９３，
９４は、ＣＭＯＳ差動増幅器２の消費電力を低減するた
めのパワーダウンスイッチとして機能する。図１２の半
導体集積回路でも、消費電力低減モードにおいて第２及
び第３のＰチャンネルＦＥＴ６１，６２の各々のバック
ゲート電極の電圧がＡＶＤＤ（＝３．３Ｖ）に固定され
るので、これら第２及び第３のＰチャンネルＦＥＴ６
１，６２の特性劣化を防止できる。
ルアップスイッチ９１の機能を第１のＰチャンネルＦＥ
Ｔ６０に、当該第１のＰチャンネルＦＥＴ６０のパワー
ダウン機能を電流カットスイッチ９３，９４にそれぞれ
肩代わりさせたものである。なお、第１のＰチャンネル
ＦＥＴ６０は、通常動作モードで電流源トランジスタと
して機能するものである。図１２の半導体集積回路で
は、消費電力低減モードで“Ｌ”にアサートされたＸＣ
ＯＮＴ信号に応答して第１のＰチャンネルＦＥＴ６０が
導通するように制御される。そのために、モード制御ス
イッチ９８とインバータ９９とが設けられている。モー
ド制御スイッチ９８はＮチャンネルＦＥＴで構成され、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して閉じ
ることで、第１のＰチャンネルＦＥＴ６０を完全に導通
させるように、当該第１のＰチャンネルＦＥＴ６０のゲ
ート電極の電圧をＡＶＳＳ（＝０Ｖ）に引き下げる。こ
の場合の第１のＰチャンネルＦＥＴ６０は、互いに直結
された、第２のＰチャンネルＦＥＴ６１のソース電極及
びバックゲート電極並びに第３のＰチャンネルＦＥＴ６
２のソース電極及びバックゲート電極の各々の電圧をＡ
ＶＤＤ（＝３．３Ｖ）に固定するためのプルアップスイ
ッチとして機能する。一方、“Ｌ”にアサートされたＸ
ＣＯＮＴ信号に応答して開く電流カットスイッチ９３，
９４は、ＣＭＯＳ差動増幅器２の消費電力を低減するた
めのパワーダウンスイッチとして機能する。図１２の半
導体集積回路でも、消費電力低減モードにおいて第２及
び第３のＰチャンネルＦＥＴ６１，６２の各々のバック
ゲート電極の電圧がＡＶＤＤ（＝３．３Ｖ）に固定され
るので、これら第２及び第３のＰチャンネルＦＥＴ６
１，６２の特性劣化を防止できる。
【００４１】図１３の半導体集積回路は、図１１中のプ
ルアップスイッチ９１の機能を第１のＰチャンネルＦＥ
Ｔ６０に、当該第１のＰチャンネルＦＥＴ６０のパワー
ダウン機能を電流カットスイッチ９５並びに第１及び第
２のＮチャンネルＦＥＴ６３，６４にそれぞれ肩代わり
させたものである。なお、第１のＰチャンネルＦＥＴ６
０は、通常動作モードで電流源トランジスタとして機能
するものである。図１３の半導体集積回路では、消費電
力低減モードで“Ｌ”にアサートされたＸＣＯＮＴ信号
に応答して第１のＰチャンネルＦＥＴ６０が導通するよ
うに制御される。そのために、モード制御スイッチ９８
が設けられている。モード制御スイッチ９８はＮチャン
ネルＦＥＴで構成され、“Ｌ”にアサートされたＸＣＯ
ＮＴ信号に応答して閉じることで、第１のＰチャンネル
ＦＥＴ６０を完全に導通させるように、当該第１のＰチ
ャンネルＦＥＴ６０のゲート電極の電圧をＡＶＳＳ（＝
０Ｖ）に引き下げる。この場合の第１のＰチャンネルＦ
ＥＴ６０は、互いに直結された、第２のＰチャンネルＦ
ＥＴ６１のソース電極及びバックゲート電極並びに第３
のＰチャンネルＦＥＴ６２のソース電極及びバックゲー
ト電極の各々の電圧をＡＶＤＤ（＝３．３Ｖ）に固定す
るためのプルアップスイッチとして機能する。一方、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して開く
電流カットスイッチ９５と、“Ｌ”にアサートされたＸ
ＣＯＮＴ信号に応答してオフする第１及び第２のＮチャ
ンネルＦＥＴ６３，６４とは、ＣＭＯＳ差動増幅器２の
消費電力を低減するためのパワーダウンスイッチとして
機能する。なお、第１及び第２のＮチャンネルＦＥＴ６
３，６４は、通常動作モードでカレントミラー回路とし
て機能するものである。図１３の半導体集積回路でも、
消費電力低減モードにおいて第２及び第３のＰチャンネ
ルＦＥＴ６１，６２の各々のバックゲート電極の電圧が
ＡＶＤＤ（＝３．３Ｖ）に固定されるので、これら第２
及び第３のＰチャンネルＦＥＴ６１，６２の特性劣化を
防止できる。
ルアップスイッチ９１の機能を第１のＰチャンネルＦＥ
Ｔ６０に、当該第１のＰチャンネルＦＥＴ６０のパワー
ダウン機能を電流カットスイッチ９５並びに第１及び第
２のＮチャンネルＦＥＴ６３，６４にそれぞれ肩代わり
させたものである。なお、第１のＰチャンネルＦＥＴ６
０は、通常動作モードで電流源トランジスタとして機能
するものである。図１３の半導体集積回路では、消費電
力低減モードで“Ｌ”にアサートされたＸＣＯＮＴ信号
に応答して第１のＰチャンネルＦＥＴ６０が導通するよ
うに制御される。そのために、モード制御スイッチ９８
が設けられている。モード制御スイッチ９８はＮチャン
ネルＦＥＴで構成され、“Ｌ”にアサートされたＸＣＯ
ＮＴ信号に応答して閉じることで、第１のＰチャンネル
ＦＥＴ６０を完全に導通させるように、当該第１のＰチ
ャンネルＦＥＴ６０のゲート電極の電圧をＡＶＳＳ（＝
０Ｖ）に引き下げる。この場合の第１のＰチャンネルＦ
ＥＴ６０は、互いに直結された、第２のＰチャンネルＦ
ＥＴ６１のソース電極及びバックゲート電極並びに第３
のＰチャンネルＦＥＴ６２のソース電極及びバックゲー
ト電極の各々の電圧をＡＶＤＤ（＝３．３Ｖ）に固定す
るためのプルアップスイッチとして機能する。一方、
“Ｌ”にアサートされたＸＣＯＮＴ信号に応答して開く
電流カットスイッチ９５と、“Ｌ”にアサートされたＸ
ＣＯＮＴ信号に応答してオフする第１及び第２のＮチャ
ンネルＦＥＴ６３，６４とは、ＣＭＯＳ差動増幅器２の
消費電力を低減するためのパワーダウンスイッチとして
機能する。なお、第１及び第２のＮチャンネルＦＥＴ６
３，６４は、通常動作モードでカレントミラー回路とし
て機能するものである。図１３の半導体集積回路でも、
消費電力低減モードにおいて第２及び第３のＰチャンネ
ルＦＥＴ６１，６２の各々のバックゲート電極の電圧が
ＡＶＤＤ（＝３．３Ｖ）に固定されるので、これら第２
及び第３のＰチャンネルＦＥＴ６１，６２の特性劣化を
防止できる。
【００４２】なお、本発明は、消費電力低減モードを備
え、かつＰ型半導体で形成されたゲート電極を有するＰ
チャンネルＦＥＴを備えた半導体集積回路である限り、
上記の各例とは異なる機能を有するものにも適用可能で
ある。
え、かつＰ型半導体で形成されたゲート電極を有するＰ
チャンネルＦＥＴを備えた半導体集積回路である限り、
上記の各例とは異なる機能を有するものにも適用可能で
ある。
【００４３】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、消費電力低減モードを有する半導体集積回路におい
て、ＰチャンネルＦＥＴのＰ型半導体で形成されたゲー
ト電極の電圧が当該ＰチャンネルＦＥＴのバックゲート
電極の電圧より高くならないように前記ゲート電極の電
圧と前記バックゲート電極の電圧とのうちの少なくとも
一方を制御することとしたので、当該ＰチャンネルＦＥ
Ｔの特性劣化を防止でき、ひいては当該半導体集積回路
の安定動作を保証することができる。
ば、消費電力低減モードを有する半導体集積回路におい
て、ＰチャンネルＦＥＴのＰ型半導体で形成されたゲー
ト電極の電圧が当該ＰチャンネルＦＥＴのバックゲート
電極の電圧より高くならないように前記ゲート電極の電
圧と前記バックゲート電極の電圧とのうちの少なくとも
一方を制御することとしたので、当該ＰチャンネルＦＥ
Ｔの特性劣化を防止でき、ひいては当該半導体集積回路
の安定動作を保証することができる。
【図１】本発明に係る半導体集積回路の構成例を示す回
路図である。
路図である。
【図２】本発明に係る半導体集積回路の他の構成例を示
す回路図である。
す回路図である。
【図３】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図４】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図５】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図６】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図７】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図８】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図９】本発明に係る半導体集積回路の更に他の構成例
を示す回路図である。
を示す回路図である。
【図１０】本発明に係る半導体集積回路の更に他の構成
例を示す回路図である。
例を示す回路図である。
【図１１】本発明に係る半導体集積回路の更に他の構成
例を示す回路図である。
例を示す回路図である。
【図１２】本発明に係る半導体集積回路の更に他の構成
例を示す回路図である。
例を示す回路図である。
【図１３】本発明に係る半導体集積回路の更に他の構成
例を示す回路図である。
例を示す回路図である。
２ ＣＭＯＳ差動増幅器
５ 電源電圧検知回路
１０，１５ ＣＭＯＳインバータ
１１ ＰチャンネルＦＥＴ
１２ ＮチャンネルＦＥＴ
２０ ＮＯＲ回路
２４，３０，７１，７２ プルダウンスイッチ
３１，７３，７４ 入力スイッチ
４０，５０，８１，８２，９０ カットアウトスイッチ
４１，９１ プルアップスイッチ
５１，８３，８４ イコライズスイッチ
６０ 電流源トランジスタ（パワーダウンスイッチ／プ
ルアップスイッチ） ６１，６２ ＰチャンネルＦＥＴ（入力トランジスタ
対） ６３，６４ ＮチャンネルＦＥＴ（カレントミラー回
路） ７０，９６，９８ モード制御スイッチ ９３，９４，９５ 電流カットスイッチ ＡＶＤＤ，ＡＶＳＳ 高電圧電源 ＢＧ バックゲート電極 ＣＯＮＴ，ＸＣＯＮＴ 制御信号 Ｄ ドレイン電極 Ｇ ゲート電極 ＩＮ，ＩＮＰ，ＩＮＭ 入力信号 ＯＵＴ，ＡＯＵＴ 出力信号 Ｓ ソース電極 ＶＤＤ，ＶＳＳ 低電圧電源
ルアップスイッチ） ６１，６２ ＰチャンネルＦＥＴ（入力トランジスタ
対） ６３，６４ ＮチャンネルＦＥＴ（カレントミラー回
路） ７０，９６，９８ モード制御スイッチ ９３，９４，９５ 電流カットスイッチ ＡＶＤＤ，ＡＶＳＳ 高電圧電源 ＢＧ バックゲート電極 ＣＯＮＴ，ＸＣＯＮＴ 制御信号 Ｄ ドレイン電極 Ｇ ゲート電極 ＩＮ，ＩＮＰ，ＩＮＭ 入力信号 ＯＵＴ，ＡＯＵＴ 出力信号 Ｓ ソース電極 ＶＤＤ，ＶＳＳ 低電圧電源
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡 浩二
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 松澤 昭
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平９−214316（ＪＰ，Ａ)
特開 平９−51262（ＪＰ，Ａ)
特開 平９−135160（ＪＰ，Ａ)
特開 平11−122092（ＪＰ，Ａ)
特開 平８−186180（ＪＰ，Ａ)
特開 平７−86905（ＪＰ，Ａ)
特開 平10−229165（ＪＰ，Ａ)
特開 平８−17183（ＪＰ，Ａ)
特開 平５−108194（ＪＰ，Ａ)
特開 平10−233675（ＪＰ，Ａ)
特開 平８−148986（ＪＰ，Ａ)
特開 平９−172362（ＪＰ，Ａ)
特開 平２−292914（ＪＰ，Ａ)
米国特許5004936（ＵＳ，Ａ)
米国特許6046627（ＵＳ，Ａ)
Ｕｓｈｉｚａｋａ Ｈ． ｅｔ ａｌ
，Ｔｈｅ ｐｒｏｃｅｓｓ ｄｅｐｅ
ｎｄｅｎｃｅ ｏｎ ｐｏｓｉｔｉｖｅ
ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ
ａｇｉｎｇ ｉｎｓｔａｂｉｌｉｔｙ
ｏｆ ｐ＋（Ｂ） ｐｏｌｙｓｉｌｉｃ
ｏｎ−ｇａｔｅ ＭＯＳ ，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，米国,
1993年 ５月，Ｖｏｌｕｍｅ： 40 Ｉ
ｓｓｕｅ： ５ ，Ｐａｇｅｓ 932
−937
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
H03K 17/00
Claims (20)
- 【請求項１】 ドレイン電極と、ソース電極と、Ｐ型半
導体で形成されたゲート電極と、バックゲート電極とを
有し、通常動作時には電源からある電圧が前記ソース電
極に、入力信号を表す電圧が前記ゲート電極にそれぞれ
供給されるように構成されたＰチャンネル電界効果トラ
ンジスタ（ＦＥＴ）を備えた半導体集積回路であって、 前記半導体集積回路の消費電力が低減される際にアサー
トされる制御信号に応答して、トランジスタとして機能
しない状態の前記ＰチャンネルＦＥＴを劣化から保護す
るため、前記ゲート電極の電圧が前記バックゲート電極
の電圧より高くならないように前記ゲート電極の電圧と
前記バックゲート電極の電圧とのうちの少なくとも一方
を制御するための制御手段を更に備えたことを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記ＰチャンネルＦＥＴのゲート電極はＰ型ポリシリコ
ンで形成されたことを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記ＰチャンネルＦＥＴは、ＣＭＯＳインバータの一部
をなすトランジスタであることを特徴とする半導体集積
回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記ＰチャンネルＦＥＴは、差動増幅器中の入力トラン
ジスタ対の一方をなすトランジスタであることを特徴と
する半導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 前記電源は、前記半導体集積回路の消費電力が低減され
る際に遮断されて、その出力電圧がゼロになる電源であ
ることを特徴とする半導体集積回路。 - 【請求項６】 請求項５記載の半導体集積回路におい
て、 前記電源の遮断を検知して前記制御信号をアサートする
ための検知回路を更に備えたことを特徴とする半導体集
積回路。 - 【請求項７】 請求項１記載の半導体集積回路におい
て、 前記電源は、前記半導体集積回路の消費電力が低減され
る際でも遮断されない電源であり、 前記ＰチャンネルＦＥＴのソース電極と前記電源との間
に介在し、かつ前記アサートされた制御信号に応答して
開くように構成されたスイッチを更に備えたことを特徴
とする半導体集積回路。 - 【請求項８】 請求項１記載の半導体集積回路におい
て、 前記制御手段は、前記ＰチャンネルＦＥＴのゲート電極
の電圧を正でない電圧に固定するための固定手段を備え
たことを特徴とする半導体集積回路。 - 【請求項９】 請求項８記載の半導体集積回路におい
て、 前記ＰチャンネルＦＥＴのバックゲート電極は、当該Ｐ
チャンネルＦＥＴのソース電極に直結された電極である
ことを特徴とする半導体集積回路。 - 【請求項１０】 請求項８記載の半導体集積回路におい
て、 前記固定手段は、前記ＰチャンネルＦＥＴのゲート電極
と前記正でない電圧との間に介在し、かつ前記アサート
された制御信号に応答して閉じるように構成されたスイ
ッチを備えたことを特徴とする半導体集積回路。 - 【請求項１１】 請求項１０記載の半導体集積回路にお
いて、 前記固定手段は、前記入力信号と前記ＰチャンネルＦＥ
Ｔのゲート電極との間に介在し、かつ前記アサートされ
た制御信号に応答して開くように構成されたスイッチを
更に備えたことを特徴とする半導体集積回路。 - 【請求項１２】 請求項８記載の半導体集積回路におい
て、 前記固定手段は、２入力及び１出力を有するＮＯＲ回路
を備え、 前記ＮＯＲ回路の２入力のうちの１入力は前記入力信号
に、前記ＮＯＲ回路の他の入力は前記制御信号に、前記
ＮＯＲ回路の出力は前記ＰチャンネルＦＥＴのゲート電
極にそれぞれ接続されたことを特徴とする半導体集積回
路。 - 【請求項１３】 請求項１記載の半導体集積回路におい
て、 前記制御手段は、前記ＰチャンネルＦＥＴのバックゲー
ト電極の電圧を当該ＰチャンネルＦＥＴのゲート電極の
電圧より低くない正の電圧に固定するための固定手段を
備えたことを特徴とする半導体集積回路。 - 【請求項１４】 請求項１３記載の半導体集積回路にお
いて、 前記固定手段は、 前記ＰチャンネルＦＥＴのバックゲート電極と当該Ｐチ
ャンネルＦＥＴのソース電極との間に介在し、かつ前記
アサートされた制御信号に応答して開くように構成され
たスイッチと、 前記ＰチャンネルＦＥＴのバックゲート電極と前記正の
電圧との間に介在し、かつ前記アサートされた制御信号
に応答して閉じるように構成されたスイッチとを備えた
ことを特徴とする半導体集積回路。 - 【請求項１５】 請求項１３記載の半導体集積回路にお
いて、 前記ＰチャンネルＦＥＴのバックゲート電極は、当該Ｐ
チャンネルＦＥＴのソース電極に直結された電極であ
り、 前記固定手段は、 前記ＰチャンネルＦＥＴのソース電極と前記電源との間
に介在し、かつ前記アサートされた制御信号に応答して
開くように構成されたスイッチと、 前記ＰチャンネルＦＥＴのバックゲート電極と前記正の
電圧との間に介在し、かつ前記アサートされた制御信号
に応答して閉じるように構成されたスイッチとを備えた
ことを特徴とする半導体集積回路。 - 【請求項１６】 請求項１５記載の半導体集積回路にお
いて、 前記ＰチャンネルＦＥＴのドレイン電極に接続され、か
つ前記アサートされた制御信号に応答して開くように構
成されたスイッチを更に備えたことを特徴とする半導体
集積回路。 - 【請求項１７】 請求項１３記載の半導体集積回路にお
いて、 前記ＰチャンネルＦＥＴのバックゲート電極は、当該Ｐ
チャンネルＦＥＴのソース電極に直結された電極であ
り、 前記固定手段は、前記ＰチャンネルＦＥＴのソース電極
と前記電源との間に介在し、かつ前記アサートされた制
御信号に応答して導通するように構成されたトランジス
タを備えたことを特徴とする半導体集積回路。 - 【請求項１８】 請求項１７記載の半導体集積回路にお
いて、 前記ＰチャンネルＦＥＴのドレイン電極に接続され、か
つ前記アサートされた制御信号に応答して開くように構
成されたスイッチを更に備えたことを特徴とする半導体
集積回路。 - 【請求項１９】 請求項１記載の半導体集積回路におい
て、 前記制御手段は、前記ＰチャンネルＦＥＴのバックゲー
ト電極の電圧を当該ＰチャンネルＦＥＴのゲート電極の
電圧に等しくするための等化手段を備えたことを特徴と
する半導体集積回路。 - 【請求項２０】 請求項１９記載の半導体集積回路にお
いて、 前記等化手段は、 前記ＰチャンネルＦＥＴのバックゲート電極と当該Ｐチ
ャンネルＦＥＴのソース電極との間に介在し、かつ前記
アサートされた制御信号に応答して開くように構成され
たスイッチと、 前記ＰチャンネルＦＥＴのゲート電極と当該Ｐチャンネ
ルＦＥＴのバックゲート電極との間に介在し、かつ前記
アサートされた制御信号に応答して閉じるように構成さ
れたスイッチとを備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122097A JP3502328B2 (ja) | 1999-05-06 | 2000-04-24 | 半導体集積回路 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12578199 | 1999-05-06 | ||
| JP11-125781 | 1999-09-09 | ||
| JP25524899 | 1999-09-09 | ||
| JP11-255248 | 1999-09-09 | ||
| JP2000122097A JP3502328B2 (ja) | 1999-05-06 | 2000-04-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148627A JP2001148627A (ja) | 2001-05-29 |
| JP3502328B2 true JP3502328B2 (ja) | 2004-03-02 |
Family
ID=27315206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000122097A Expired - Fee Related JP3502328B2 (ja) | 1999-05-06 | 2000-04-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3502328B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354142A (ja) * | 2004-06-08 | 2005-12-22 | Sanyo Electric Co Ltd | 半導体集積回路及びオペアンプ回路 |
-
2000
- 2000-04-24 JP JP2000122097A patent/JP3502328B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｕｓｈｉｚａｋａ Ｈ． ｅｔ ａｌ ，Ｔｈｅ ｐｒｏｃｅｓｓ ｄｅｐｅｎｄｅｎｃｅ ｏｎ ｐｏｓｉｔｉｖｅ ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ａｇｉｎｇ ｉｎｓｔａｂｉｌｉｔｙ ｏｆ ｐ＋（Ｂ） ｐｏｌｙｓｉｌｉｃｏｎ−ｇａｔｅ ＭＯＳ ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，米国，１９９３年 ５月，Ｖｏｌｕｍｅ： ４０ Ｉｓｓｕｅ： ５ ，Ｐａｇｅｓ ９３２ −９３７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001148627A (ja) | 2001-05-29 |
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