JP3501727B2 - リクエスト順序制御装置 - Google Patents
リクエスト順序制御装置Info
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- JP3501727B2 JP3501727B2 JP2000147013A JP2000147013A JP3501727B2 JP 3501727 B2 JP3501727 B2 JP 3501727B2 JP 2000147013 A JP2000147013 A JP 2000147013A JP 2000147013 A JP2000147013 A JP 2000147013A JP 3501727 B2 JP3501727 B2 JP 3501727B2
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Description
【０００１】
【発明の属する技術分野】入力されたリードリクエス
ト，ライトリクエストをメモリに出力するリクエスト順
序制御装置に関する。
ト，ライトリクエストをメモリに出力するリクエスト順
序制御装置に関する。
【０００２】
【従来の技術】メモリに対して行う指令（以下、リクエ
スト）には、指定したアドレスからデータを読み出す指
令（以下、リードリクエスト）と、指定したアドレスに
データを記憶する指令（以下、ライトリクエスト）があ
る。このリクエストをメモリに処理させるために、メモ
リとプロセッサやＩ／Ｏ装置のようなリクエスタとを直
接接続し、メモリにリクエスタから入力されたリクエス
トを、入力された順番で処理させることは、非常に効率
が悪い。
スト）には、指定したアドレスからデータを読み出す指
令（以下、リードリクエスト）と、指定したアドレスに
データを記憶する指令（以下、ライトリクエスト）があ
る。このリクエストをメモリに処理させるために、メモ
リとプロセッサやＩ／Ｏ装置のようなリクエスタとを直
接接続し、メモリにリクエスタから入力されたリクエス
トを、入力された順番で処理させることは、非常に効率
が悪い。
【０００３】そこで、メモリとリクエスタとの間に、リ
ードリクエストまたはライトリクエストのいずれかが優
先的に出力させる装置を接続する方法が考えられる。た
だし、この場合、メモリとリクエスタとの間に接続する
装置は、入力されたリクエストの指定したアドレスが、
先に入力されたリクエストの指定するアドレスと同一の
場合、それらのリクエストを入力された順番で出力する
様に構成しなくてはならない。従来技術として、上述し
たようなリクエストの順番を制御する発明が、特開平０
２−０４７７３９号公報（発明の名称：主記憶装置の制
御方式）に開示されている。
ードリクエストまたはライトリクエストのいずれかが優
先的に出力させる装置を接続する方法が考えられる。た
だし、この場合、メモリとリクエスタとの間に接続する
装置は、入力されたリクエストの指定したアドレスが、
先に入力されたリクエストの指定するアドレスと同一の
場合、それらのリクエストを入力された順番で出力する
様に構成しなくてはならない。従来技術として、上述し
たようなリクエストの順番を制御する発明が、特開平０
２−０４７７３９号公報（発明の名称：主記憶装置の制
御方式）に開示されている。
【０００４】この「主記憶装置の制御方式」は、まず、
入力されたリクエストを、入力された順番でリクエスト
バッファに記憶する。次に、リクエストバッファからリ
クエストを読み出し、ライトリクエストであれば、スト
アバッファに記憶する。また、読み出したリクエストが
リードリクエストであれば、そのリードリクエストが指
定するアドレスと、ストアバッファに記憶されたライト
リクエストが指定するアドレスとが同一であるか否かを
判定する。
入力されたリクエストを、入力された順番でリクエスト
バッファに記憶する。次に、リクエストバッファからリ
クエストを読み出し、ライトリクエストであれば、スト
アバッファに記憶する。また、読み出したリクエストが
リードリクエストであれば、そのリードリクエストが指
定するアドレスと、ストアバッファに記憶されたライト
リクエストが指定するアドレスとが同一であるか否かを
判定する。
【０００５】この判定の結果、同一であれば、そのライ
トリクエストをストアバッファから読み出してメモリに
出力し、同一でなければ、読み出したリードリクエスト
をメモリに出力する。これにより、同一アドレスを指定
したリードリクエストとライトリクエストの順序を保証
しつつ、メモリの効率を上げることができる。
トリクエストをストアバッファから読み出してメモリに
出力し、同一でなければ、読み出したリードリクエスト
をメモリに出力する。これにより、同一アドレスを指定
したリードリクエストとライトリクエストの順序を保証
しつつ、メモリの効率を上げることができる。
【０００６】
【発明が解決しようとする課題】上述の「主記憶装置の
制御方式」において、ライトリクエストは、一時記憶さ
れたリクエストバッファから読み出された後、ストアバ
ッファに一時記憶され、その後、再び読み出される。つ
まり、「主記憶装置の制御方式」では、ライトリクエス
トの記憶と読み出しがそれぞれ２度行われるので、全体
の処理が遅れる。
制御方式」において、ライトリクエストは、一時記憶さ
れたリクエストバッファから読み出された後、ストアバ
ッファに一時記憶され、その後、再び読み出される。つ
まり、「主記憶装置の制御方式」では、ライトリクエス
トの記憶と読み出しがそれぞれ２度行われるので、全体
の処理が遅れる。
【０００７】本発明は、以上のことに鑑みてなされたも
のであり、その目的は、処理の早いリクエスト順序制御
装置を提供することにある。
のであり、その目的は、処理の早いリクエスト順序制御
装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力されたリードリクエスト，ライトリ
クエストをメモリに出力するリクエスト順序制御装置に
おいて、入力された前記リードリクエストを記憶するリ
ードリクエスト記憶手段と、入力された前記ライトリク
エストを記憶するライトリクエスト記憶手段と、入力さ
れた前記リードリクエストが指定するアドレスと、記憶
された前記ライトリクエストが指定するアドレスとが一
致しているか否かを検出する第一アドレス一致検出手段
と、前記第一アドレス一致検出手段の結果に応じて、前
記リードリクエスト記憶手段に最も早く記憶された前記
リードリクエスト、または、前記ライトリクエスト記憶
手段に最も早く記憶された前記ライトリクエストを読み
出し、前記メモリに出力するリード／ライト発行順序制
御手段とを有し、前記リード／ライト発行順序制御手段
は、前記第一アドレス一致検出部の結果に基づいて、記
憶された前記リードリクエスト毎に、該リードリクエス
トよりも前に記憶された前記ライトリクエストであっ
て、該リードリクエストが指定したアドレスと同一のア
ドレスを指定している前記ライトリクエストを記憶する
順序保証記憶手段と、前記順序保証記憶手段の記憶内容
に応じた出力をするリードリクエストメモリチェック手
段と、前記リードリクエストメモリチェック手段からの
入力に応じて、前記リードリクエスト記憶手段に最も早
く記憶された前記リードリクエスト、または、前記ライ
トリクエスト記憶手段に最も早く記憶された前記ライト
リクエストを読み出し、前記メモリに出力する選択手段
とを有することを特徴とするリクエスト順序制御装置で
ある。
に、本発明は、入力されたリードリクエスト，ライトリ
クエストをメモリに出力するリクエスト順序制御装置に
おいて、入力された前記リードリクエストを記憶するリ
ードリクエスト記憶手段と、入力された前記ライトリク
エストを記憶するライトリクエスト記憶手段と、入力さ
れた前記リードリクエストが指定するアドレスと、記憶
された前記ライトリクエストが指定するアドレスとが一
致しているか否かを検出する第一アドレス一致検出手段
と、前記第一アドレス一致検出手段の結果に応じて、前
記リードリクエスト記憶手段に最も早く記憶された前記
リードリクエスト、または、前記ライトリクエスト記憶
手段に最も早く記憶された前記ライトリクエストを読み
出し、前記メモリに出力するリード／ライト発行順序制
御手段とを有し、前記リード／ライト発行順序制御手段
は、前記第一アドレス一致検出部の結果に基づいて、記
憶された前記リードリクエスト毎に、該リードリクエス
トよりも前に記憶された前記ライトリクエストであっ
て、該リードリクエストが指定したアドレスと同一のア
ドレスを指定している前記ライトリクエストを記憶する
順序保証記憶手段と、前記順序保証記憶手段の記憶内容
に応じた出力をするリードリクエストメモリチェック手
段と、前記リードリクエストメモリチェック手段からの
入力に応じて、前記リードリクエスト記憶手段に最も早
く記憶された前記リードリクエスト、または、前記ライ
トリクエスト記憶手段に最も早く記憶された前記ライト
リクエストを読み出し、前記メモリに出力する選択手段
とを有することを特徴とするリクエスト順序制御装置で
ある。
【０００９】上記の構成とすることにより、リクエスト
順序制御装置内にリードリクエスト、ライトリクエスト
をそれぞれ記憶する手段を設けたので、リードリクエス
トまたはライトリクエストを２度読み出すことが無くな
るので、従来よりも処理が早くなる。また、第一アドレ
ス一致検出手段により、同一のアドレスを指定している
リードアドレスとライトアドレスの入力された順番を検
出することができるので、リードリクエストとライトリ
クエストの順序を保証してメモリへ出力を行うことが出
来る。
順序制御装置内にリードリクエスト、ライトリクエスト
をそれぞれ記憶する手段を設けたので、リードリクエス
トまたはライトリクエストを２度読み出すことが無くな
るので、従来よりも処理が早くなる。また、第一アドレ
ス一致検出手段により、同一のアドレスを指定している
リードアドレスとライトアドレスの入力された順番を検
出することができるので、リードリクエストとライトリ
クエストの順序を保証してメモリへ出力を行うことが出
来る。
【００１０】
【００１１】 本発明は、入力されたリードリクエス
ト，ライトリクエストをメモリに出力するリクエスト順
序制御装置において、入力された前記リードリクエスト
を記憶するリードリクエスト記憶手段と、入力された前
記ライトリクエストを記憶するライトリクエスト記憶手
段と、入力された前記リードリクエストが指定するアド
レスと、記憶された前記ライトリクエストが指定するア
ドレスとが一致しているか否かを検出する第一アドレス
一致検出手段と、前記ライトリクエスト記憶手段に最も
早く記憶された前記ライトリクエストを読み込み、該ラ
イトリクエストが指定したアドレスと同一のアドレスを
指定している、前記リードリクエスト記憶手段に記憶さ
れた前記リードリクエストを検出する第二アドレス一致
検出手段と、環境に応じた出力をするライト優先条件検
出手段と、前記第一アドレス一致検出手段の検出結果お
よび前記第二アドレス一致検出手段の検出結果および前
記ライト優先条件検出手段の出力に応じて、前記リード
リクエスト記憶手段に最も早く記憶された前記リードリ
クエスト、または、前記ライトリクエスト記憶手段に最
も早く記憶された前記ライトリクエストを読み出し、前
記メモリに出力するリード／ライト発行順序制御手段と
を有することを特徴とするリクエスト順序制御装置であ
る。
ト，ライトリクエストをメモリに出力するリクエスト順
序制御装置において、入力された前記リードリクエスト
を記憶するリードリクエスト記憶手段と、入力された前
記ライトリクエストを記憶するライトリクエスト記憶手
段と、入力された前記リードリクエストが指定するアド
レスと、記憶された前記ライトリクエストが指定するア
ドレスとが一致しているか否かを検出する第一アドレス
一致検出手段と、前記ライトリクエスト記憶手段に最も
早く記憶された前記ライトリクエストを読み込み、該ラ
イトリクエストが指定したアドレスと同一のアドレスを
指定している、前記リードリクエスト記憶手段に記憶さ
れた前記リードリクエストを検出する第二アドレス一致
検出手段と、環境に応じた出力をするライト優先条件検
出手段と、前記第一アドレス一致検出手段の検出結果お
よび前記第二アドレス一致検出手段の検出結果および前
記ライト優先条件検出手段の出力に応じて、前記リード
リクエスト記憶手段に最も早く記憶された前記リードリ
クエスト、または、前記ライトリクエスト記憶手段に最
も早く記憶された前記ライトリクエストを読み出し、前
記メモリに出力するリード／ライト発行順序制御手段と
を有することを特徴とするリクエスト順序制御装置であ
る。
【００１２】上記の構成とすることにより、リクエスト
順序制御装置内にリードリクエスト、ライトリクエスト
をそれぞれ記憶する手段を設けたので、リードリクエス
トまたはライトリクエストを２度読み出すことが無くな
るので、従来よりも処理が早くなる。また、第一アドレ
ス一致検出手段により、同一のアドレスを指定している
リードアドレスとライトアドレスの入力された順番を検
出することができるので、リードリクエストとライトリ
クエストの順序を保証してメモリへ出力を行うことが出
来る。また、第二アドレス一致検出手段により、同一の
アドレスを指定しているリードアドレスとライトアドレ
スの入力された順番を検出し、リードリクエストとライ
トリクエストの順序を保証することができるので、ライ
ト優先条件検出手段の出力を制御することによって、任
意のライトリクエストを優先して出力することができ
る。
順序制御装置内にリードリクエスト、ライトリクエスト
をそれぞれ記憶する手段を設けたので、リードリクエス
トまたはライトリクエストを２度読み出すことが無くな
るので、従来よりも処理が早くなる。また、第一アドレ
ス一致検出手段により、同一のアドレスを指定している
リードアドレスとライトアドレスの入力された順番を検
出することができるので、リードリクエストとライトリ
クエストの順序を保証してメモリへ出力を行うことが出
来る。また、第二アドレス一致検出手段により、同一の
アドレスを指定しているリードアドレスとライトアドレ
スの入力された順番を検出し、リードリクエストとライ
トリクエストの順序を保証することができるので、ライ
ト優先条件検出手段の出力を制御することによって、任
意のライトリクエストを優先して出力することができ
る。
【００１３】本発明は、上記リクエスト順序制御装置に
おいて、前記リード／ライト発行順序制御手段が、前記
第一アドレス一致検出部の結果に基づいて、記憶された
前記リードリクエスト毎に、該リードリクエストよりも
前に記憶された前記ライトリクエストであって、該リー
ドリクエストが指定したアドレスと同一のアドレスを指
定している前記ライトリクエストを記憶する順序保証記
憶手段と、前記順序保証記憶手段の記憶内容に応じた出
力をするリードリクエストメモリチェック手段と、前記
順序保証記憶手段の記憶内容および前記第二アドレス検
出手段の結果に応じた出力をするライトリクエストメモ
リチェック手段と、前記リードリクエストメモリチェッ
ク手段，前記ライトリクエストメモリチェック手段，前
記ライト優先条件検出手段からの入力に応じた出力を行
うセレクト条件生成手段と、前記セレクト条件生成手段
からの入力に応じて、前記リードリクエスト記憶手段に
最も早く記憶された前記リードリクエスト、または、前
記ライトリクエスト記憶手段に最も早く記憶された前記
ライトリクエストを読み出し、前記メモりに出力する選
択手段とを有することを特徴とする。
おいて、前記リード／ライト発行順序制御手段が、前記
第一アドレス一致検出部の結果に基づいて、記憶された
前記リードリクエスト毎に、該リードリクエストよりも
前に記憶された前記ライトリクエストであって、該リー
ドリクエストが指定したアドレスと同一のアドレスを指
定している前記ライトリクエストを記憶する順序保証記
憶手段と、前記順序保証記憶手段の記憶内容に応じた出
力をするリードリクエストメモリチェック手段と、前記
順序保証記憶手段の記憶内容および前記第二アドレス検
出手段の結果に応じた出力をするライトリクエストメモ
リチェック手段と、前記リードリクエストメモリチェッ
ク手段，前記ライトリクエストメモリチェック手段，前
記ライト優先条件検出手段からの入力に応じた出力を行
うセレクト条件生成手段と、前記セレクト条件生成手段
からの入力に応じて、前記リードリクエスト記憶手段に
最も早く記憶された前記リードリクエスト、または、前
記ライトリクエスト記憶手段に最も早く記憶された前記
ライトリクエストを読み出し、前記メモりに出力する選
択手段とを有することを特徴とする。
【００１４】
【発明の実施の形態】図１は、本発明の一実施形態のよ
るリクエスト順序制御装置の構成を示すブロック図であ
る。この図において、符号１は、リードリクエストまた
はライトリクエストを出力するリクエスタである。な
お、このリードリクエスト，ライトリクエストは、指定
するアドレス（以下、リードアドレス，ライトアドレ
ス）も含んだデータである。また、リクエスタ１は、例
えば、プロセッサやＩ／Ｏ装置である。符号２は、本発
明の一実施形態であるリクエスト順序制御部である。こ
のリクエスト順序制御部２についての詳細は、後述す
る。符号３は、メインメモリである。
るリクエスト順序制御装置の構成を示すブロック図であ
る。この図において、符号１は、リードリクエストまた
はライトリクエストを出力するリクエスタである。な
お、このリードリクエスト，ライトリクエストは、指定
するアドレス（以下、リードアドレス，ライトアドレ
ス）も含んだデータである。また、リクエスタ１は、例
えば、プロセッサやＩ／Ｏ装置である。符号２は、本発
明の一実施形態であるリクエスト順序制御部である。こ
のリクエスト順序制御部２についての詳細は、後述す
る。符号３は、メインメモリである。
【００１５】次に、リクエスト順序制御部２について説
明する。符号２１は、リクエスタ１から入力されたリー
ドリクエストをエントリ０〜ｎに記憶するリードリクエ
ストバッファである。なお、リードリクエストバッファ
２１は、入力としてリードリクエストのみを受け付ける
ように構成されている。符号２１１は、リードリクエス
トバッファ２１に、データを読み出すエントリを指示す
るとともに、順序保証メモリ２４１の行セレクタ（図示
なし）に、出力するビット線を指示するリードポインタ
である。符号２１２は、リードリクエストバッファ２１
に、データを記憶するエントリを指示するとともに、順
序保証メモリ２４１の行セレクタ（図示なし）に、出力
するビット線を指示するライトポインタである。
明する。符号２１は、リクエスタ１から入力されたリー
ドリクエストをエントリ０〜ｎに記憶するリードリクエ
ストバッファである。なお、リードリクエストバッファ
２１は、入力としてリードリクエストのみを受け付ける
ように構成されている。符号２１１は、リードリクエス
トバッファ２１に、データを読み出すエントリを指示す
るとともに、順序保証メモリ２４１の行セレクタ（図示
なし）に、出力するビット線を指示するリードポインタ
である。符号２１２は、リードリクエストバッファ２１
に、データを記憶するエントリを指示するとともに、順
序保証メモリ２４１の行セレクタ（図示なし）に、出力
するビット線を指示するライトポインタである。
【００１６】符号２２は、リクエスタ１から入力された
ライトリクエストをエントリ０〜ｍに記憶するライトリ
クエストバッファである。なお、ライトリクエストバッ
ファ２２は、入力としてライトリクエストのみを受け付
けるように構成されている。符号２２１は、ライトリク
エストバッファ２２に、データを読み出すエントリを指
示するリードポインタである。符号２２２は、ライトリ
クエストバッファ２２に、データ記憶するエントリを指
示するライトポインタである。
ライトリクエストをエントリ０〜ｍに記憶するライトリ
クエストバッファである。なお、ライトリクエストバッ
ファ２２は、入力としてライトリクエストのみを受け付
けるように構成されている。符号２２１は、ライトリク
エストバッファ２２に、データを読み出すエントリを指
示するリードポインタである。符号２２２は、ライトリ
クエストバッファ２２に、データ記憶するエントリを指
示するライトポインタである。
【００１７】符号２２３は、ライトリクエストバッファ
２２のエントリ１〜ｍに記憶されているデータが有効か
否かを記憶している有効エントリ記憶部である。この有
効エントリ記憶部２２３は、ライトリクエストバッファ
２２のエントリ１〜ｍに対応したエントリ１〜ｍを有し
ており、ライトリクエストバッファ２２のエントリα
（１≦α≦ｍ）に記憶されているデータが有効である場
合には、エントリαに”１”を記憶し、ライトリクエス
トバッファ２２のエントリβ（１≦β≦ｍ）に記憶され
ているデータが無効である場合には、エントリβに”
０”を記憶する。
２２のエントリ１〜ｍに記憶されているデータが有効か
否かを記憶している有効エントリ記憶部である。この有
効エントリ記憶部２２３は、ライトリクエストバッファ
２２のエントリ１〜ｍに対応したエントリ１〜ｍを有し
ており、ライトリクエストバッファ２２のエントリα
（１≦α≦ｍ）に記憶されているデータが有効である場
合には、エントリαに”１”を記憶し、ライトリクエス
トバッファ２２のエントリβ（１≦β≦ｍ）に記憶され
ているデータが無効である場合には、エントリβに”
０”を記憶する。
【００１８】符号２３は、ゲート２３１−１〜２３１−
ｍ，ゲート２３２−１〜２３２−ｍから構成される第一
アドレス一致検出部である。なお、第一アドレス一致検
出部２３は、入力としてリードリクエストのみを受け付
けるように構成されている。ゲート２３１−１〜２３１
−ｍは、それぞれ、ライトリクエストバッファ２２のエ
ントリ０〜ｍに記憶されているライトリクエストのライ
トアドレスが、入力されたリードリクエストのリードア
ドレスと同一であるか否かを判断し、同一である場合に
は”１”を、異なる場合には”０”を出力する。ゲート
２３２−１〜２３２−ｍは、それぞれ、ゲート２３１−
１〜２３１−ｍと、有効エントリ記憶部２２３のエント
リ１〜ｍとから入力を取り、これらが同一であった場合
には”１”を、異なる場合には”０”を出力する。
ｍ，ゲート２３２−１〜２３２−ｍから構成される第一
アドレス一致検出部である。なお、第一アドレス一致検
出部２３は、入力としてリードリクエストのみを受け付
けるように構成されている。ゲート２３１−１〜２３１
−ｍは、それぞれ、ライトリクエストバッファ２２のエ
ントリ０〜ｍに記憶されているライトリクエストのライ
トアドレスが、入力されたリードリクエストのリードア
ドレスと同一であるか否かを判断し、同一である場合に
は”１”を、異なる場合には”０”を出力する。ゲート
２３２−１〜２３２−ｍは、それぞれ、ゲート２３１−
１〜２３１−ｍと、有効エントリ記憶部２２３のエント
リ１〜ｍとから入力を取り、これらが同一であった場合
には”１”を、異なる場合には”０”を出力する。
【００１９】符号２４は、順序保証メモリ２４１，リー
ドリクエストメモリチェック部２４２，セレクタ２４３
から構成されるリード／ライト発行順序制御部である。
順序保証メモリ２４１は、ｍ行×ｎ列のメモリセルを有
し、各ワード線が、ゲート２３２−１〜２３２−ｍの出
力と接続され、ビット線が、図示しない行セレクタに接
続されている。この行セレクタは、リードポインタ２１
１，ライトポインタ２１２と接続され、リードポインタ
２１１またはライトポインタ２１２が指示するビット線
に出力をする。
ドリクエストメモリチェック部２４２，セレクタ２４３
から構成されるリード／ライト発行順序制御部である。
順序保証メモリ２４１は、ｍ行×ｎ列のメモリセルを有
し、各ワード線が、ゲート２３２−１〜２３２−ｍの出
力と接続され、ビット線が、図示しない行セレクタに接
続されている。この行セレクタは、リードポインタ２１
１，ライトポインタ２１２と接続され、リードポインタ
２１１またはライトポインタ２１２が指示するビット線
に出力をする。
【００２０】リードリクエストメモリチェック部２４２
は、順序保証メモリ２４１の記憶内容に基づいて、セレ
クタを制御する。セレクタ２４３は、リードリクエスト
メモリチェック部２４２の指示に基づいて、リードリク
エストバッファ２１またはライトリクエストバッファ２
２からデータを読み出し、メインメモリ３に出力する。
は、順序保証メモリ２４１の記憶内容に基づいて、セレ
クタを制御する。セレクタ２４３は、リードリクエスト
メモリチェック部２４２の指示に基づいて、リードリク
エストバッファ２１またはライトリクエストバッファ２
２からデータを読み出し、メインメモリ３に出力する。
【００２１】次に以上のように構成されたリクエスト順
序制御装置２の動作について説明する。リクエスト順序
制御装置２にリクエスタ１からライトリクエストが入力
された場合、ライトリクエストバッファ２２は、そのリ
クエストを受け付け、ライトポインタ２２２が指示する
エントリｗｘに、受け付けたライトリクエストを記憶す
る。また、有効エントリ記憶部２２３は、エントリｗｘ
に”１”を記憶する。これらのことが終わったら、ライ
トポインタ２２２は、ライトリクエストバッファ２２に
指示するエントリをｗｘ＋１に更新する。ただし、ｗｘ
＋１＞ｍの場合、ライトポインタ２２２は、指示するエ
ントリをエントリ１に更新する。
序制御装置２の動作について説明する。リクエスト順序
制御装置２にリクエスタ１からライトリクエストが入力
された場合、ライトリクエストバッファ２２は、そのリ
クエストを受け付け、ライトポインタ２２２が指示する
エントリｗｘに、受け付けたライトリクエストを記憶す
る。また、有効エントリ記憶部２２３は、エントリｗｘ
に”１”を記憶する。これらのことが終わったら、ライ
トポインタ２２２は、ライトリクエストバッファ２２に
指示するエントリをｗｘ＋１に更新する。ただし、ｗｘ
＋１＞ｍの場合、ライトポインタ２２２は、指示するエ
ントリをエントリ１に更新する。
【００２２】リクエスト順序制御装置２にリクエスタ１
からリードリクエストが入力された場合、リードリクエ
ストバッファ２１は、そのリクエストを受け付け、ライ
トポインタ２１２が示すエントリｗｙに、受け付けたリ
ードリクエストを記憶する。また、第一アドレス一致検
出部２３も、そのリクエストを受け付け、ライトリクエ
ストバッファ２２のエントリ０〜ｍに記憶されているラ
イトリクエストの各ライトアドレスが、受け付けたリー
ドリクエストのリードアドレスと同一であり、かつ、そ
のライトリクエストが有効であるか否かを判断し、その
結果を順序保証メモリ２４１の各ワード線に出力する。
からリードリクエストが入力された場合、リードリクエ
ストバッファ２１は、そのリクエストを受け付け、ライ
トポインタ２１２が示すエントリｗｙに、受け付けたリ
ードリクエストを記憶する。また、第一アドレス一致検
出部２３も、そのリクエストを受け付け、ライトリクエ
ストバッファ２２のエントリ０〜ｍに記憶されているラ
イトリクエストの各ライトアドレスが、受け付けたリー
ドリクエストのリードアドレスと同一であり、かつ、そ
のライトリクエストが有効であるか否かを判断し、その
結果を順序保証メモリ２４１の各ワード線に出力する。
【００２３】また、順序保証メモリ２４１の行セレクタ
（図示なし）は、ライトポインタ２１２が指示するビッ
ト線を選択し、そこに出力する。これにより、順序保証
メモリの第ｗｙ行のメモリには、”１”または”０”が
記憶される。
（図示なし）は、ライトポインタ２１２が指示するビッ
ト線を選択し、そこに出力する。これにより、順序保証
メモリの第ｗｙ行のメモリには、”１”または”０”が
記憶される。
【００２４】例えば、ｗｙが３であり、ゲート２３２−
１，２３２−２，２３２−６，２３２−９が”１”を出
力した場合、順序保証メモリの第３行は、図２の状態ａ
から状態ｂに遷移する。これらのことが終わったら、ラ
イトポインタ２１２は、リードリクエストバッファ２１
に指示するエントリをｗｙ＋１に更新する。ただし、ｗ
ｙ＋１＞ｎの場合、ライトポインタ２１２は、指示する
エントリをエントリ１に更新する。
１，２３２−２，２３２−６，２３２−９が”１”を出
力した場合、順序保証メモリの第３行は、図２の状態ａ
から状態ｂに遷移する。これらのことが終わったら、ラ
イトポインタ２１２は、リードリクエストバッファ２１
に指示するエントリをｗｙ＋１に更新する。ただし、ｗ
ｙ＋１＞ｎの場合、ライトポインタ２１２は、指示する
エントリをエントリ１に更新する。
【００２５】以上のようにしてリクエスタ１が出力した
リクエストを全て記憶したら、記憶したリクエストをメ
インメモリ３に出力する処理へ移る。まず、リードリク
エストバッファ２１は、リードポインタ２１１の指示す
るエントリｒｘに記憶されたリードリクエストをセレク
タ２４３に出力し、ライトリクエストバッファ２２は、
リードポインタ２２１の指示するエントリｒｘに記憶さ
れたライトリクエストをセレクタ２４３に出力する。ま
た、順序保証メモリ２４１は、リードポインタ２１１の
指示によって、第ｒｙ行目に記憶されているデータをリ
ードリクエストメモリチェック部２４２に出力する。
リクエストを全て記憶したら、記憶したリクエストをメ
インメモリ３に出力する処理へ移る。まず、リードリク
エストバッファ２１は、リードポインタ２１１の指示す
るエントリｒｘに記憶されたリードリクエストをセレク
タ２４３に出力し、ライトリクエストバッファ２２は、
リードポインタ２２１の指示するエントリｒｘに記憶さ
れたライトリクエストをセレクタ２４３に出力する。ま
た、順序保証メモリ２４１は、リードポインタ２１１の
指示によって、第ｒｙ行目に記憶されているデータをリ
ードリクエストメモリチェック部２４２に出力する。
【００２６】リードリクエストメモリチェック部２４２
は、入力されたデータに１つも”１”がなければ、セレ
クタ２４３にリードリクエストバッファ２１の出力を読
むように指示する。すなわち、リードリクエストメモリ
チェック部２４２は、リードリクエストバッファ２１の
エントリｒｙに記憶されたリードリクエストよりも先に
入力されたライトリクエストであって、ライトアドレス
がリードリクエストバッファ２１のエントリｒｙに記憶
されたリードリクエストのリードアドレスと等しいライ
トリクエストが存在しない場合、セレクタ２４３に、リ
ードリクエストバッファ２１からの入力を読むように指
示する。
は、入力されたデータに１つも”１”がなければ、セレ
クタ２４３にリードリクエストバッファ２１の出力を読
むように指示する。すなわち、リードリクエストメモリ
チェック部２４２は、リードリクエストバッファ２１の
エントリｒｙに記憶されたリードリクエストよりも先に
入力されたライトリクエストであって、ライトアドレス
がリードリクエストバッファ２１のエントリｒｙに記憶
されたリードリクエストのリードアドレスと等しいライ
トリクエストが存在しない場合、セレクタ２４３に、リ
ードリクエストバッファ２１からの入力を読むように指
示する。
【００２７】セレクタ２４３は、リードリクエストメモ
リチェック部２４２の指示に従ってリードリクエストを
読み込み、メインメモリ３に出力する。つまり、リード
／ライト発行順序制御部２４は、リードリクエストバッ
ファ２１のエントリｒｙに記憶されたリードリクエスト
よりも先に入力されたライトリクエストであって、ライ
トアドレスがリードリクエストバッファ２１のエントリ
ｒｙに記憶されたリードリクエストのリードアドレスと
等しいライトリクエストが存在しない場合、メインメモ
リ３にリードリクエストを出力する。
リチェック部２４２の指示に従ってリードリクエストを
読み込み、メインメモリ３に出力する。つまり、リード
／ライト発行順序制御部２４は、リードリクエストバッ
ファ２１のエントリｒｙに記憶されたリードリクエスト
よりも先に入力されたライトリクエストであって、ライ
トアドレスがリードリクエストバッファ２１のエントリ
ｒｙに記憶されたリードリクエストのリードアドレスと
等しいライトリクエストが存在しない場合、メインメモ
リ３にリードリクエストを出力する。
【００２８】さらに、リードポインタ２１１の指示する
エントリをｒｙ＋１に更新する。これにより、リードリ
クエストバッファ２１は、再びリードポインタ２１１の
指示によって、エントリｒｘ＋１に記憶されたリードリ
クエストをセレクタ２４３に出力する。また、順序保証
メモリ２４１は、リードポインタ２１１の指示によっ
て、第（ｒｙ＋１）行目に記憶されているデータをリー
ドリクエストメモリチェック部２４２に出力する。
エントリをｒｙ＋１に更新する。これにより、リードリ
クエストバッファ２１は、再びリードポインタ２１１の
指示によって、エントリｒｘ＋１に記憶されたリードリ
クエストをセレクタ２４３に出力する。また、順序保証
メモリ２４１は、リードポインタ２１１の指示によっ
て、第（ｒｙ＋１）行目に記憶されているデータをリー
ドリクエストメモリチェック部２４２に出力する。
【００２９】リードリクエストメモリチェック部２４２
は、入力されたデータに１つ以上”１”があった場合、
セレクタ２４３にライトリクエストバッファ２２の出力
を読むように指示する。すなわち、リードリクエストメ
モリチェック部２４２は、リードリクエストバッファ２
１のエントリｒｙに記憶されたリードリクエストよりも
先に入力されたライトリクエストであって、ライトアド
レスがリードリクエストバッファ２１のエントリｒｙに
記憶されたリードリクエストのリードアドレスと等しい
ライトリクエストが存在する場合、セレクタ２４３に、
ライトリクエストバッファ２２からの入力を読むように
指示する。
は、入力されたデータに１つ以上”１”があった場合、
セレクタ２４３にライトリクエストバッファ２２の出力
を読むように指示する。すなわち、リードリクエストメ
モリチェック部２４２は、リードリクエストバッファ２
１のエントリｒｙに記憶されたリードリクエストよりも
先に入力されたライトリクエストであって、ライトアド
レスがリードリクエストバッファ２１のエントリｒｙに
記憶されたリードリクエストのリードアドレスと等しい
ライトリクエストが存在する場合、セレクタ２４３に、
ライトリクエストバッファ２２からの入力を読むように
指示する。
【００３０】また、リードリクエストバッファ２１にリ
ードリクエストが無くなった場合も、リードリクエスト
メモリチェック部２４２は、セレクタ２４３にライトリ
クエストバッファ２２の出力を読むように指示する。
ードリクエストが無くなった場合も、リードリクエスト
メモリチェック部２４２は、セレクタ２４３にライトリ
クエストバッファ２２の出力を読むように指示する。
【００３１】セレクタ２４３は、リードリクエストメモ
リチェック部２４２の指示に従ってライトリクエストを
読み込み、メインメモリ３に出力する。つまり、リード
／ライト発行順序制御部２４は、リードリクエストバッ
ファ２１のエントリｒｙに記憶されたリードリクエスト
よりも先に入力されたライトリクエストであって、ライ
トアドレスがリードリクエストバッファ２１のエントリ
ｒｙに記憶されたリードリクエストのリードアドレスと
等しいライトリクエストが存在する場合、メインメモリ
３にライトリクエストを出力する。
リチェック部２４２の指示に従ってライトリクエストを
読み込み、メインメモリ３に出力する。つまり、リード
／ライト発行順序制御部２４は、リードリクエストバッ
ファ２１のエントリｒｙに記憶されたリードリクエスト
よりも先に入力されたライトリクエストであって、ライ
トアドレスがリードリクエストバッファ２１のエントリ
ｒｙに記憶されたリードリクエストのリードアドレスと
等しいライトリクエストが存在する場合、メインメモリ
３にライトリクエストを出力する。
【００３２】さらに、順序保証メモリ２４１が第ｒｘ列
の全てのメモリセルに、”０”を記憶した後、リードポ
インタ２２１の指示するエントリをｒｘ＋１に更新す
る。これにより、ライトリクエストバッファ２２は、再
びリードポインタ２２１の指示によって、エントリ（ｒ
ｘ＋１）に記憶されたライトリクエストをセレクタ２４
３に出力する。これにより、リードリクエストよりも前
にリクエスタ１から出力されたライトリクエストであっ
て、ライトアドレスがリードアドレスと同一のライトリ
クエストは、優先して出力することができる。
の全てのメモリセルに、”０”を記憶した後、リードポ
インタ２２１の指示するエントリをｒｘ＋１に更新す
る。これにより、ライトリクエストバッファ２２は、再
びリードポインタ２２１の指示によって、エントリ（ｒ
ｘ＋１）に記憶されたライトリクエストをセレクタ２４
３に出力する。これにより、リードリクエストよりも前
にリクエスタ１から出力されたライトリクエストであっ
て、ライトアドレスがリードアドレスと同一のライトリ
クエストは、優先して出力することができる。
【００３３】例えば、ｒｘが１、ｒｙが３であり、順序
保証メモリ２４１の第３行目が図２の状態ｂである場
合、リードリクエストメモリチェック部２４２は、セレ
クタ２４３にライトリクエストを読み込むように指示す
る。これにより、セレクタはライトリクエストを出力す
る。
保証メモリ２４１の第３行目が図２の状態ｂである場
合、リードリクエストメモリチェック部２４２は、セレ
クタ２４３にライトリクエストを読み込むように指示す
る。これにより、セレクタはライトリクエストを出力す
る。
【００３４】セレクタがライトリクエストを出力した
ら、順序保証メモリ２４１は、第１列の全てのメモリセ
ルに、”０”を記憶する（図２の状態Ａから状態Ｂ）。
これにより、順序保証メモリ２４１の第３行目は、図２
の状態ｂから状態ｃになる。また、リードポインタ２２
１は、指示するエントリを２に更新し、ライトリクエス
トバッファ２２は、リードポインタ２２１の指示によっ
て、エントリ２に記憶されたライトリクエストをセレク
タ２４３に出力する。
ら、順序保証メモリ２４１は、第１列の全てのメモリセ
ルに、”０”を記憶する（図２の状態Ａから状態Ｂ）。
これにより、順序保証メモリ２４１の第３行目は、図２
の状態ｂから状態ｃになる。また、リードポインタ２２
１は、指示するエントリを２に更新し、ライトリクエス
トバッファ２２は、リードポインタ２２１の指示によっ
て、エントリ２に記憶されたライトリクエストをセレク
タ２４３に出力する。
【００３５】上記の処理を順序保証メモリ２４１の第３
行目が全て”０”になるまで、すなわち、リードポイン
タの指示するエントリがエントリ１０になるまで繰り返
す。この時、順序保証メモリ２４１の第３行目の状態
は、状態ｃから状態ｄ，ｅを経て状態ｆになる。これに
より、順序保証メモリ２４１の第３行目には”１”が無
くなるので、リードリクエストメモリチェック部２４２
は、セレクタ２４３にリードリクエストバッファ２１の
出力を読むように指示する。セレクタ２４３は、リード
リクエストメモリチェック部２４２の指示に従ってリー
ドリクエストを読み出し、メインメモリ３に出力する。
行目が全て”０”になるまで、すなわち、リードポイン
タの指示するエントリがエントリ１０になるまで繰り返
す。この時、順序保証メモリ２４１の第３行目の状態
は、状態ｃから状態ｄ，ｅを経て状態ｆになる。これに
より、順序保証メモリ２４１の第３行目には”１”が無
くなるので、リードリクエストメモリチェック部２４２
は、セレクタ２４３にリードリクエストバッファ２１の
出力を読むように指示する。セレクタ２４３は、リード
リクエストメモリチェック部２４２の指示に従ってリー
ドリクエストを読み出し、メインメモリ３に出力する。
【００３６】さらに、リードポインタ２１１の指示する
エントリを４に更新する。これにより、リードリクエス
トバッファ２１は、再びリードポインタ２１１の指示に
よって、エントリ４に記憶されたリードリクエストをセ
レクタ２４３に出力する。また、順序保証メモリ２４１
は、リードポインタ２１１の指示によって、第４行目に
記憶されているデータをリードリクエストメモリチェッ
ク部２４２に出力する。
エントリを４に更新する。これにより、リードリクエス
トバッファ２１は、再びリードポインタ２１１の指示に
よって、エントリ４に記憶されたリードリクエストをセ
レクタ２４３に出力する。また、順序保証メモリ２４１
は、リードポインタ２１１の指示によって、第４行目に
記憶されているデータをリードリクエストメモリチェッ
ク部２４２に出力する。
【００３７】以上の処理を繰り返してリードリクエスト
バッファ２１，ライトリクエストバッファ２２に記憶さ
れている全てのリードリクエスト，ライトリクエストを
メインメモリ３に出力する。
バッファ２１，ライトリクエストバッファ２２に記憶さ
れている全てのリードリクエスト，ライトリクエストを
メインメモリ３に出力する。
【００３８】図３は、他の実施形態によるリクエスト順
序制御装置の構成を示すブロック図である。この図にお
いて、図１における装置と同一のものは、図１における
符号と同一の符号が付してある。
序制御装置の構成を示すブロック図である。この図にお
いて、図１における装置と同一のものは、図１における
符号と同一の符号が付してある。
【００３９】符号２１３は、リードリクエストバッファ
２１のエントリ１〜ｎに記憶されているデータが有効か
否かを記憶している有効エントリ記憶部である。この有
効エントリ記憶部２１３は、リードリクエストバッファ
２１のエントリ１〜ｎに対応したエントリ１〜ｎを有し
ており、リードリクエストバッファ２１のエントリα
（１≦α≦ｎ）に記憶されているデータが有効である場
合には、エントリαに”１”を記憶し、ライトリクエス
トバッファ２２のエントリβ（１≦β≦ｎ）に記憶され
ているデータが無効である場合には、エントリβに”
０”を記憶する。
２１のエントリ１〜ｎに記憶されているデータが有効か
否かを記憶している有効エントリ記憶部である。この有
効エントリ記憶部２１３は、リードリクエストバッファ
２１のエントリ１〜ｎに対応したエントリ１〜ｎを有し
ており、リードリクエストバッファ２１のエントリα
（１≦α≦ｎ）に記憶されているデータが有効である場
合には、エントリαに”１”を記憶し、ライトリクエス
トバッファ２２のエントリβ（１≦β≦ｎ）に記憶され
ているデータが無効である場合には、エントリβに”
０”を記憶する。
【００４０】符号２５は、ゲート２５１−１〜２５１−
ｎ，ゲート２５２−１〜２５２−ｎから構成される第二
アドレス一致検出部である。ゲート２５１−１〜２５１
−ｎは、それぞれ、リードリクエストバッファ２１のエ
ントリ０〜ｎに記憶されているリードリクエストのリー
ドアドレスが、ライトリクエストバッファ２２から入力
されたライトリクエストのライトアドレスと同一である
か否かを判断し、同一である場合には”１”を、異なる
場合には”０”を出力する。ゲート２５２−１〜２５２
−ｎは、それぞれ、ゲート２５１−１〜２５１−ｎと、
有効エントリ記憶部２２３のエントリ１〜ｎとから入力
を取り、これらが同一であった場合には”１”を、異な
る場合には”０”を出力する。
ｎ，ゲート２５２−１〜２５２−ｎから構成される第二
アドレス一致検出部である。ゲート２５１−１〜２５１
−ｎは、それぞれ、リードリクエストバッファ２１のエ
ントリ０〜ｎに記憶されているリードリクエストのリー
ドアドレスが、ライトリクエストバッファ２２から入力
されたライトリクエストのライトアドレスと同一である
か否かを判断し、同一である場合には”１”を、異なる
場合には”０”を出力する。ゲート２５２−１〜２５２
−ｎは、それぞれ、ゲート２５１−１〜２５１−ｎと、
有効エントリ記憶部２２３のエントリ１〜ｎとから入力
を取り、これらが同一であった場合には”１”を、異な
る場合には”０”を出力する。
【００４１】符号２４４は、順序保証メモリ２４１の記
憶内容に基づいて、”１”または”０”を出力するリー
ドリクエストメモリチェック部であり、入力されたデー
タに１つも”１”がなければ、セレクト条件生成部２４
６に”１”を出力する。符号２４５は、順序保証メモリ
２４１の記憶内容および第二アドレス一致検出部２５の
出力結果に基づいて、”１”または”０”を出力するラ
イトリクエストメモリチェック部である。
憶内容に基づいて、”１”または”０”を出力するリー
ドリクエストメモリチェック部であり、入力されたデー
タに１つも”１”がなければ、セレクト条件生成部２４
６に”１”を出力する。符号２４５は、順序保証メモリ
２４１の記憶内容および第二アドレス一致検出部２５の
出力結果に基づいて、”１”または”０”を出力するラ
イトリクエストメモリチェック部である。
【００４２】さらに詳細に説明すると、このライトリク
エストメモリチェック部２４５は、ゲート２５２−１〜
２５２−ｎから入力された信号が全て”０”であれば、
セレクト条件生成部２４６に”１”を出力する。また、
ライトリクエストメモリチェック部２４５は、ゲート２
５２−１〜２５２−ｎから入力された信号の内いずれか
に”１”があった場合、”１”を出力したゲートに対応
する順序保証メモリ２４１の列を調べ、その結果、その
列が全て”１”であった場合、ライトリクエストメモリ
チェック部２４５は、セレクト条件生成部２４６に”
１”を出力し、その列のいずれかが”０”であった場
合、ライトリクエストメモリチェック部２４５は、セレ
クト条件生成部２４６に”０”を出力する。
エストメモリチェック部２４５は、ゲート２５２−１〜
２５２−ｎから入力された信号が全て”０”であれば、
セレクト条件生成部２４６に”１”を出力する。また、
ライトリクエストメモリチェック部２４５は、ゲート２
５２−１〜２５２−ｎから入力された信号の内いずれか
に”１”があった場合、”１”を出力したゲートに対応
する順序保証メモリ２４１の列を調べ、その結果、その
列が全て”１”であった場合、ライトリクエストメモリ
チェック部２４５は、セレクト条件生成部２４６に”
１”を出力し、その列のいずれかが”０”であった場
合、ライトリクエストメモリチェック部２４５は、セレ
クト条件生成部２４６に”０”を出力する。
【００４３】符号２４６は、リードリクエストメモリチ
ェック部２４４，ライトリクエストメモリチェック部２
４５，ライト優先条件検出部２６の入力に基づいて、セ
レクタ２４７を制御するセレクト条件生成部である。な
お、図４は、セレクト条件生成部２４６の制御を示すテ
ーブルである。すなわち、リードリクエストメモリチェ
ック部が”１”を出力した場合は、リードリクエストを
読み込み、ライトリクエストメモリチェック部が”１”
を出力した場合は、ライトリクエストを読み込む。ま
た、リードリクエストメモリチェック部とライトリクエ
ストメモリチェック部とが共に”１”を出力した場合
は、ライト優先条件検出部の出力が”０”であれば、リ
ードリクエストを読み込み、ライト優先条件検出部の出
力が”１”であれば、ライトリクエストを読み込む。
ェック部２４４，ライトリクエストメモリチェック部２
４５，ライト優先条件検出部２６の入力に基づいて、セ
レクタ２４７を制御するセレクト条件生成部である。な
お、図４は、セレクト条件生成部２４６の制御を示すテ
ーブルである。すなわち、リードリクエストメモリチェ
ック部が”１”を出力した場合は、リードリクエストを
読み込み、ライトリクエストメモリチェック部が”１”
を出力した場合は、ライトリクエストを読み込む。ま
た、リードリクエストメモリチェック部とライトリクエ
ストメモリチェック部とが共に”１”を出力した場合
は、ライト優先条件検出部の出力が”０”であれば、リ
ードリクエストを読み込み、ライト優先条件検出部の出
力が”１”であれば、ライトリクエストを読み込む。
【００４４】セレクタ２４７は、セレクト条件生成部２
４６の指示に基づいて、リードリクエストバッファ２１
またはライトリクエストバッファ２２からデータを読み
出し、メインメモリ３に出力する。ライト優先条件検出
部２６は、ライトリクエストバッファ２２のエントリ数
がフルになった場合など、ライトリクエストを出力しな
ければならない状況である場合等に”１”を出力し、そ
れ以外の場合は”０”を出力する。
４６の指示に基づいて、リードリクエストバッファ２１
またはライトリクエストバッファ２２からデータを読み
出し、メインメモリ３に出力する。ライト優先条件検出
部２６は、ライトリクエストバッファ２２のエントリ数
がフルになった場合など、ライトリクエストを出力しな
ければならない状況である場合等に”１”を出力し、そ
れ以外の場合は”０”を出力する。
【００４５】次に以上のように構成されたリクエスト順
序制御装置２の動作について説明する。なお、リクエス
ト順序制御装置２にリクエスタ１からライトリクエスト
が入力された場合は、図１に示す実施形態と同一なので
省略する。
序制御装置２の動作について説明する。なお、リクエス
ト順序制御装置２にリクエスタ１からライトリクエスト
が入力された場合は、図１に示す実施形態と同一なので
省略する。
【００４６】リクエスト順序制御装置２にリクエスタ１
からリードリクエストが入力された場合、リードリクエ
ストバッファ２１は、そのリクエストを受け付け、ライ
トポインタ２１２が示すエントリｗｙに、受け付けたリ
ードリクエストを記憶する。また、有効エントリ記憶部
２１３は、エントリｗｙに”１”を記憶する。
からリードリクエストが入力された場合、リードリクエ
ストバッファ２１は、そのリクエストを受け付け、ライ
トポインタ２１２が示すエントリｗｙに、受け付けたリ
ードリクエストを記憶する。また、有効エントリ記憶部
２１３は、エントリｗｙに”１”を記憶する。
【００４７】また、第一アドレス一致検出部２３も、そ
のリクエストを受け付け、ライトリクエストバッファ２
２のエントリ０〜ｍに記憶されているライトリクエスト
の各ライトアドレスが、受け付けたリードリクエストの
リードアドレスと同一であり、かつ、そのライトリクエ
ストが有効であるか否かを判断し、その結果を順序保証
メモリ２４１の各ワード線に出力する。また、順序保証
メモリ２４１の行セレクタ（図示なし）は、ライトポイ
ンタ２１２が指示するビット線を選択し、そこに出力す
る。これにより、順序保証メモリの第ｗｙ行のメモリに
は、”１”または”０”が記憶される。
のリクエストを受け付け、ライトリクエストバッファ２
２のエントリ０〜ｍに記憶されているライトリクエスト
の各ライトアドレスが、受け付けたリードリクエストの
リードアドレスと同一であり、かつ、そのライトリクエ
ストが有効であるか否かを判断し、その結果を順序保証
メモリ２４１の各ワード線に出力する。また、順序保証
メモリ２４１の行セレクタ（図示なし）は、ライトポイ
ンタ２１２が指示するビット線を選択し、そこに出力す
る。これにより、順序保証メモリの第ｗｙ行のメモリに
は、”１”または”０”が記憶される。
【００４８】以上のようにしてリクエスタ１が出力した
リクエストを全て記憶したら、記憶したリクエストをメ
インメモリ３に出力する処理へ移る。まず、リードリク
エストバッファ２１は、リードポインタ２１１の指示す
るエントリｒｘに記憶されたリードリクエストをセレク
タ２４７に出力し、ライトリクエストバッファ２２は、
リードポインタ２２１の指示するエントリｒｘに記憶さ
れたライトリクエストをセレクタ２４７に出力する。
リクエストを全て記憶したら、記憶したリクエストをメ
インメモリ３に出力する処理へ移る。まず、リードリク
エストバッファ２１は、リードポインタ２１１の指示す
るエントリｒｘに記憶されたリードリクエストをセレク
タ２４７に出力し、ライトリクエストバッファ２２は、
リードポインタ２２１の指示するエントリｒｘに記憶さ
れたライトリクエストをセレクタ２４７に出力する。
【００４９】また、順序保証メモリ２４１は、リードポ
インタ２１１の指示によって、第ｒｙ行目に記憶されて
いるデータをリードリクエストメモリチェック部２４４
に出力し、リードポインタ２２１の指示によって、第ｒ
ｘ列目に記憶されているデータをライトリクエストメモ
リチェック部２４５に出力する。
インタ２１１の指示によって、第ｒｙ行目に記憶されて
いるデータをリードリクエストメモリチェック部２４４
に出力し、リードポインタ２２１の指示によって、第ｒ
ｘ列目に記憶されているデータをライトリクエストメモ
リチェック部２４５に出力する。
【００５０】リードリクエストメモリチェック部２４４
は、入力されたデータに１つも”１”がなければ、セレ
クト条件生成部２４６に”１”を出力し、入力されたデ
ータに１つ以上”１”があった場合、セレクト条件生成
部２４６に”０”を出力する。また、リードリクエスト
バッファ２１にリードリクエストが無くなった場合も、
リードリクエストメモリチェック部２４４は、セレクト
条件生成部２４６に”０”を出力する。
は、入力されたデータに１つも”１”がなければ、セレ
クト条件生成部２４６に”１”を出力し、入力されたデ
ータに１つ以上”１”があった場合、セレクト条件生成
部２４６に”０”を出力する。また、リードリクエスト
バッファ２１にリードリクエストが無くなった場合も、
リードリクエストメモリチェック部２４４は、セレクト
条件生成部２４６に”０”を出力する。
【００５１】ライトリクエストメモリチェック部２４５
は、ゲート２５２−１〜２５２−ｎから入力された信号
が全て”０”であれば、セレクト条件生成部２４６に”
１”を出力する。また、ライトリクエストメモリチェッ
ク部２４５は、ゲート２５２−１〜２５２−ｎから入力
された信号の内いずれかに”１”があった場合、”１”
を出力したゲートに対応する順序保証メモリ２４１の列
を調べる。その結果、その列が全て”１”であった場
合、ライトリクエストメモリチェック部２４５は、セレ
クト条件生成部２４６に”１”を出力し、その列のいず
れかが”０”であった場合、ライトリクエストメモリチ
ェック部２４５は、セレクト条件生成部２４６に”０”
を出力する。
は、ゲート２５２−１〜２５２−ｎから入力された信号
が全て”０”であれば、セレクト条件生成部２４６に”
１”を出力する。また、ライトリクエストメモリチェッ
ク部２４５は、ゲート２５２−１〜２５２−ｎから入力
された信号の内いずれかに”１”があった場合、”１”
を出力したゲートに対応する順序保証メモリ２４１の列
を調べる。その結果、その列が全て”１”であった場
合、ライトリクエストメモリチェック部２４５は、セレ
クト条件生成部２４６に”１”を出力し、その列のいず
れかが”０”であった場合、ライトリクエストメモリチ
ェック部２４５は、セレクト条件生成部２４６に”０”
を出力する。
【００５２】セレクト条件生成部２４６は、上述したよ
うに、入力に応じて、図４に示すような制御を行う。つ
まり、セレクト条件生成部２４６がセレクタ２４７を制
御することにより、リード／ライト発行順序制御部２４
の出力は、リードリクエストバッファ２１のエントリｒ
ｙに記憶されたリードリクエストよりも先に入力された
ライトリクエストであって、ライトアドレスがリードリ
クエストバッファ２１のエントリｒｙに記憶されたリー
ドリクエストのリードアドレスと等しいライトリクエス
トが存在しない場合、リードリクエストとなり、リード
リクエストバッファ２１のエントリｒｙに記憶されたリ
ードリクエストよりも先に入力されたライトリクエスト
であって、ライトアドレスがリードリクエストバッファ
２１のエントリｒｙに記憶されたリードリクエストのリ
ードアドレスと等しいイトリクエストが存在する場合、
ライトリクエストとなる。
うに、入力に応じて、図４に示すような制御を行う。つ
まり、セレクト条件生成部２４６がセレクタ２４７を制
御することにより、リード／ライト発行順序制御部２４
の出力は、リードリクエストバッファ２１のエントリｒ
ｙに記憶されたリードリクエストよりも先に入力された
ライトリクエストであって、ライトアドレスがリードリ
クエストバッファ２１のエントリｒｙに記憶されたリー
ドリクエストのリードアドレスと等しいライトリクエス
トが存在しない場合、リードリクエストとなり、リード
リクエストバッファ２１のエントリｒｙに記憶されたリ
ードリクエストよりも先に入力されたライトリクエスト
であって、ライトアドレスがリードリクエストバッファ
２１のエントリｒｙに記憶されたリードリクエストのリ
ードアドレスと等しいイトリクエストが存在する場合、
ライトリクエストとなる。
【００５３】これにより、リードリクエストよりも前に
リクエスタ１から出力されたライトリクエストであっ
て、ライトアドレスがリードアドレスと同一のライトリ
クエストは、優先して出力することができる。また、上
記のようなライトリクエストでなくても、ライト優先条
件生成部２６の出力に応じて、リードリクエストよりも
優先して出力することができる。
リクエスタ１から出力されたライトリクエストであっ
て、ライトアドレスがリードアドレスと同一のライトリ
クエストは、優先して出力することができる。また、上
記のようなライトリクエストでなくても、ライト優先条
件生成部２６の出力に応じて、リードリクエストよりも
優先して出力することができる。
【００５４】また、セレクタ２４７がリードリクエスト
を読み出し、メインメモリ３に出力した場合、リードポ
インタ２１１は、指示するエントリをｒｙ＋１に更新す
る。これにより、リードリクエストバッファ２１は、再
びリードポインタ２１１の指示によって、エントリｒｘ
＋１に記憶されたリードリクエストをセレクタ２４７に
出力する。また、順序保証メモリ２４１は、リードポイ
ンタ２１１の指示によって、第（ｒｙ＋１）行目に記憶
されているデータをリードリクエストメモリチェック部
２４４に出力する。
を読み出し、メインメモリ３に出力した場合、リードポ
インタ２１１は、指示するエントリをｒｙ＋１に更新す
る。これにより、リードリクエストバッファ２１は、再
びリードポインタ２１１の指示によって、エントリｒｘ
＋１に記憶されたリードリクエストをセレクタ２４７に
出力する。また、順序保証メモリ２４１は、リードポイ
ンタ２１１の指示によって、第（ｒｙ＋１）行目に記憶
されているデータをリードリクエストメモリチェック部
２４４に出力する。
【００５５】また、セレクタ２４７がライトリクエスト
を読み出し、メインメモリ３に出力した場合、順序保証
メモリ２４１の第ｒｘ列の全てのメモリセルに、”０”
を記憶した後、リードポインタ２２１の指示するエント
リをｒｘ＋１に更新する。これにより、ライトリクエス
トバッファ２２は、再びリードポインタ２２１の指示に
よって、エントリ（ｒｘ＋１）に記憶されたライトリク
エストをセレクタ２４７に出力する。
を読み出し、メインメモリ３に出力した場合、順序保証
メモリ２４１の第ｒｘ列の全てのメモリセルに、”０”
を記憶した後、リードポインタ２２１の指示するエント
リをｒｘ＋１に更新する。これにより、ライトリクエス
トバッファ２２は、再びリードポインタ２２１の指示に
よって、エントリ（ｒｘ＋１）に記憶されたライトリク
エストをセレクタ２４７に出力する。
【００５６】以上の処理を繰り返してリードリクエスト
バッファ２１，ライトリクエストバッファ２２に記憶さ
れている全てのリードリクエスト，ライトリクエストを
メインメモリ３に出力する。
バッファ２１，ライトリクエストバッファ２２に記憶さ
れている全てのリードリクエスト，ライトリクエストを
メインメモリ３に出力する。
【００５７】以上、この発明の実施形態を図面を参照し
て詳述してきたが、この発明には、上述した実施形態の
みならず、この発明の要旨を逸脱しない範囲の設計，変
更等も勿論含まれる。例えば、本実施形態においてリク
エスト順序制御装置２は、リクエスタ１が出力した全て
のリクエストをリードリクエストバッファ２１またはラ
イトリクエストバッファ２２に記憶した後、リードリク
エストまたはライトリクエストをメインメモリ３に出力
したが、リクエスト順序制御装置２は、リクエスタ１が
出力したリクエストをリードリクエストバッファ２１ま
たはライトリクエストバッファ２２に記憶しながら、リ
ードリクエストまたはライトリクエストをメインメモリ
３に出力するように構成しても良い。
て詳述してきたが、この発明には、上述した実施形態の
みならず、この発明の要旨を逸脱しない範囲の設計，変
更等も勿論含まれる。例えば、本実施形態においてリク
エスト順序制御装置２は、リクエスタ１が出力した全て
のリクエストをリードリクエストバッファ２１またはラ
イトリクエストバッファ２２に記憶した後、リードリク
エストまたはライトリクエストをメインメモリ３に出力
したが、リクエスト順序制御装置２は、リクエスタ１が
出力したリクエストをリードリクエストバッファ２１ま
たはライトリクエストバッファ２２に記憶しながら、リ
ードリクエストまたはライトリクエストをメインメモリ
３に出力するように構成しても良い。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
入力されたリードリクエスト，ライトリクエストをメモ
リに出力するリクエスト順序制御装置において、入力さ
れたリードリクエストを記憶するリードリクエスト記憶
手段と、入力されたライトリクエストを記憶するライト
リクエスト記憶手段と、入力されたリードリクエストが
指定するアドレスと、記憶されたライトリクエストが指
定するアドレスとが一致しているか否かを検出する第一
アドレス一致検出手段と、第一アドレス一致検出手段の
結果に応じて、リードリクエスト記憶手段に最も早く記
憶されたリードリクエスト、または、ライトリクエスト
記憶手段に最も早く記憶されたライトリクエストを読み
出し、メモリに出力するリード／ライト発行順序制御手
段とを設けたので、処理が早くなる効果、リードリクエ
ストとライトリクエストの順序を保証してメモリへ出力
できる効果が得られる。
入力されたリードリクエスト，ライトリクエストをメモ
リに出力するリクエスト順序制御装置において、入力さ
れたリードリクエストを記憶するリードリクエスト記憶
手段と、入力されたライトリクエストを記憶するライト
リクエスト記憶手段と、入力されたリードリクエストが
指定するアドレスと、記憶されたライトリクエストが指
定するアドレスとが一致しているか否かを検出する第一
アドレス一致検出手段と、第一アドレス一致検出手段の
結果に応じて、リードリクエスト記憶手段に最も早く記
憶されたリードリクエスト、または、ライトリクエスト
記憶手段に最も早く記憶されたライトリクエストを読み
出し、メモリに出力するリード／ライト発行順序制御手
段とを設けたので、処理が早くなる効果、リードリクエ
ストとライトリクエストの順序を保証してメモリへ出力
できる効果が得られる。
【００５９】また、本発明によれば、入力されたリード
リクエスト，ライトリクエストをメモリに出力するリク
エスト順序制御装置において、入力されたリードリクエ
ストを記憶するリードリクエスト記憶手段と、入力され
たライトリクエストを記憶するライトリクエスト記憶手
段と、入力されたリードリクエストが指定するアドレス
と、記憶されたライトリクエストが指定するアドレスと
が一致しているか否かを検出する第一アドレス一致検出
手段と、ライトリクエスト記憶手段に最も早く記憶され
たライトリクエストとを読み込み、該ライトリクエスト
が指定したアドレスと同一のアドレスを指定しているリ
ードリクエストを検出する第二アドレス一致検出手段
と、環境に応じた出力をするライト優先条件検出手段
と、前記第一アドレス一致検出手段の検出結果および第
二アドレス一致検出手段の検出結果および前記ライト優
先条件検出手段の出力に応じて、リードリクエスト記憶
手段に最も早く記憶されたリードリクエスト、または、
ライトリクエスト記憶手段に最も早く記憶されたライト
リクエストを読み出し、メモリに出力するリード／ライ
ト発行順序制御手段とを設けたので、処理が早くなる効
果、リードリクエストとライトリクエストの順序を保証
してメモリへ出力できる効果、任意のライトリクエスト
を優先して出力できる効果が得られる。
リクエスト，ライトリクエストをメモリに出力するリク
エスト順序制御装置において、入力されたリードリクエ
ストを記憶するリードリクエスト記憶手段と、入力され
たライトリクエストを記憶するライトリクエスト記憶手
段と、入力されたリードリクエストが指定するアドレス
と、記憶されたライトリクエストが指定するアドレスと
が一致しているか否かを検出する第一アドレス一致検出
手段と、ライトリクエスト記憶手段に最も早く記憶され
たライトリクエストとを読み込み、該ライトリクエスト
が指定したアドレスと同一のアドレスを指定しているリ
ードリクエストを検出する第二アドレス一致検出手段
と、環境に応じた出力をするライト優先条件検出手段
と、前記第一アドレス一致検出手段の検出結果および第
二アドレス一致検出手段の検出結果および前記ライト優
先条件検出手段の出力に応じて、リードリクエスト記憶
手段に最も早く記憶されたリードリクエスト、または、
ライトリクエスト記憶手段に最も早く記憶されたライト
リクエストを読み出し、メモリに出力するリード／ライ
ト発行順序制御手段とを設けたので、処理が早くなる効
果、リードリクエストとライトリクエストの順序を保証
してメモリへ出力できる効果、任意のライトリクエスト
を優先して出力できる効果が得られる。
【図１】 本発明の一実施形態によるリクエスト順序
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図２】 順序保証メモリ２４１の動作を説明するた
めの説明図である。
めの説明図である。
【図３】 本発明の他の実施形態によるリクエスト順
序制御装置の構成を示すブロック図である。
序制御装置の構成を示すブロック図である。
【図４】 セレクト条件生成部２４６の制御を示すテ
ーブルである。
ーブルである。
２ リクエスト順序制御装置
２１ リードリクエストバッファ
２２ ライトリクエストバッファ
２３ 第一アドレス一致検出部
２４ リード／ライト発行順序制御部
２４１ 順序保証メモリ
２４２ リードリクエストメモリチェック部
２４３ セレクタ
２４４ リードリクエストメモリチェック部
２４５ ライトリクエストメモリチェック部
２４６ セレクト条件生成部
２４７ セレクタ
２５ 第二アドレス一致検出部
２６ ライト優先条件検出部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/02
G06F 12/08
G06F 9/38
Claims (3)
- 【請求項１】 入力されたリードリクエスト，ライトリ
クエストをメモリに出力するリクエスト順序制御装置に
おいて、 入力された前記リードリクエストを記憶するリードリク
エスト記憶手段と、 入力された前記ライトリクエストを記憶するライトリク
エスト記憶手段と、 入力された前記リードリクエストが指定するアドレス
と、記憶された前記ライトリクエストが指定するアドレ
スとが一致しているか否かを検出する第一アドレス一致
検出手段と、 前記第一アドレス一致検出手段の結果に応じて、前記リ
ードリクエスト記憶手段に最も早く記憶された前記リー
ドリクエスト、または、前記ライトリクエスト記憶手段
に最も早く記憶された前記ライトリクエストを読み出
し、前記メモリに出力するリード／ライト発行順序制御
手段と、 を有し、 前記リード／ライト発行順序制御手段は、 前記第一アドレス一致検出部の結果に基づいて、記憶さ
れた前記リードリクエスト毎に、該リードリクエストよ
りも前に記憶された前記ライトリクエストであって、該
リードリクエストが指定したアドレスと同一のアドレス
を指定している前記ライトリクエストを記憶する順序保
証記憶手段と、 前記順序保証記憶手段の記憶内容に応じた出力をするリ
ードリクエストメモリチェック手段と、 前記リードリクエストメモリチェック手段からの入力に
応じて、前記リードリクエスト記憶手段に最も早く記憶
された前記リードリクエスト、または、前記ライトリク
エスト記憶手段に最も早く記憶された前記ライトリクエ
ストを読み出し、前記メモリに出力する選択手段と を有
することを特徴とするリクエスト順序制御装置。 - 【請求項２】 入力されたリードリクエスト，ライトリ
クエストをメモリに出力するリクエスト順序制御装置に
おいて、 入力された前記リードリクエストを記憶するリードリク
エスト記憶手段と、 入力された前記ライトリクエストを記憶するライトリク
エスト記憶手段と、 入力された前記リードリクエストが指定するアドレス
と、記憶された前記ライトリクエストが指定するアドレ
スとが一致しているか否かを検出する第一アドレス一致
検出手段と、 前記ライトリクエスト記憶手段に最も早く記憶された前
記ライトリクエストを読み込み、該ライトリクエストが
指定したアドレスと同一のアドレスを指定している、前
記リードリクエスト記憶手段に記憶された前記リードリ
クエストを検出する第二アドレス一致検出手段と、 環境に応じた出力をするライト優先条件検出手段と、 前記第一アドレス一致検出手段の検出結果および前記第
二アドレス一致検出手段の検出結果および前記ライト優
先条件検出手段の出力に応じて、前記リードリクエスト
記憶手段に最も早く記憶された前記リードリクエスト、
または、前記ライトリクエスト記憶手段に最も早く記憶
された前記ライトリクエストを読み出し、前記メモリに
出力するリード／ライト発行順序制御手段と、 を有することを特徴とするリクエスト順序制御装置。 - 【請求項３】 前記リード／ライト発行順序制御手段
は、 前記第一アドレス一致検出部の結果に基づいて、記憶さ
れた前記リードリクエスト毎に、該リードリクエストよ
りも前に記憶された前記ライトリクエストであって、該
リードリクエストが指定したアドレスと同一のアドレス
を指定している前記ライトリクエストを記憶する順序保
証記憶手段と、 前記順序保証記憶手段の記憶内容に応じた出力をするリ
ードリクエストメモリチェック手段と、 前記順序保証記憶手段の記憶内容および前記第二アドレ
ス検出手段の結果に応じた出力をするライトリクエスト
メモリチェック手段と、 前記リードリクエストメモリチェック手段，前記ライト
リクエストメモリチェック手段，前記ライト優先条件検
出手段からの入力に応じた出力を行うセレクト条件生成
手段と、前記セレクト条件生成手段からの入力に応じ
て、前記リードリクエスト記憶手段に最も早く記憶され
た前記リードリクエスト、または、前記ライトリクエス
ト記憶手段に最も早く記憶された前記ライトリクエスト
を読み出し、前記メモりに出力する選択手段と、 を有することを特徴とする請求項２に記載のリクエスト
順序制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147013A JP3501727B2 (ja) | 2000-05-18 | 2000-05-18 | リクエスト順序制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147013A JP3501727B2 (ja) | 2000-05-18 | 2000-05-18 | リクエスト順序制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001331363A JP2001331363A (ja) | 2001-11-30 |
| JP3501727B2 true JP3501727B2 (ja) | 2004-03-02 |
Family
ID=18653259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147013A Expired - Fee Related JP3501727B2 (ja) | 2000-05-18 | 2000-05-18 | リクエスト順序制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501727B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5625737B2 (ja) * | 2010-10-22 | 2014-11-19 | 富士通株式会社 | 転送装置、転送方法および転送プログラム |
| KR20130114486A (ko) | 2012-04-09 | 2013-10-17 | 삼성전자주식회사 | 씨에이유 별 병렬 큐를 가진 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 비휘발성 메모리 장치의 동작 방법 |
| US9195410B2 (en) | 2012-10-31 | 2015-11-24 | Hitachi, Ltd. | Storage system and access arbitration method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147744A (en) * | 1979-05-07 | 1980-11-17 | Hitachi Ltd | Memory controlling unit |
| JPS59154548A (ja) * | 1983-02-22 | 1984-09-03 | Hitachi Ltd | 記憶制御方式 |
-
2000
- 2000-05-18 JP JP2000147013A patent/JP3501727B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001331363A (ja) | 2001-11-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031125 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031202 |
|
| LAPS | Cancellation because of no payment of annual fees |