JPH0250498B2 - - Google Patents
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- JPH0250498B2 JPH0250498B2 JP56119700A JP11970081A JPH0250498B2 JP H0250498 B2 JPH0250498 B2 JP H0250498B2 JP 56119700 A JP56119700 A JP 56119700A JP 11970081 A JP11970081 A JP 11970081A JP H0250498 B2 JPH0250498 B2 JP H0250498B2
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- JP
- Japan
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- address
- data
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- memory
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- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はプロセサ等におけるメモリへのアクセ
スを制御するメモリアクセス制御方式に関する。
スを制御するメモリアクセス制御方式に関する。
キヤシユメモリが設けられた処理装置において
は、主記憶の一部の情報は前記キヤシユメモリに
蓄えられている。このキヤシユメモリには高速の
集積回路(IC)が用いられるので、処理速度が
著しく向上する。一般にキヤシユメモリのアクセ
ス時間は、主記憶のアクセス時間より2倍以上速
い。このため主記憶の1サイクルタイム内に、キ
ヤシユメモリへは少くも2回アクセスが可能であ
る。従つてキヤシユメモリ制御部は、処理装置か
ら第1のアドレスデータA1を受けて制御を行つ
たのち、直ちにキヤシユメモリのアドレスカウン
タを歩進させ、その値をA1+1としておく。次
に処理装置から第2のアドレスデータA2を受け
た際、このA2と前記アドレスカウンタの値(A1
+1)との比較、判別を行い、もしA2=(A1+
1)であれば、キヤシユメモリから直ちにデータ
の読出しが可能となる。すなわちメモリアクセス
の先行制御を行うことができる。
は、主記憶の一部の情報は前記キヤシユメモリに
蓄えられている。このキヤシユメモリには高速の
集積回路(IC)が用いられるので、処理速度が
著しく向上する。一般にキヤシユメモリのアクセ
ス時間は、主記憶のアクセス時間より2倍以上速
い。このため主記憶の1サイクルタイム内に、キ
ヤシユメモリへは少くも2回アクセスが可能であ
る。従つてキヤシユメモリ制御部は、処理装置か
ら第1のアドレスデータA1を受けて制御を行つ
たのち、直ちにキヤシユメモリのアドレスカウン
タを歩進させ、その値をA1+1としておく。次
に処理装置から第2のアドレスデータA2を受け
た際、このA2と前記アドレスカウンタの値(A1
+1)との比較、判別を行い、もしA2=(A1+
1)であれば、キヤシユメモリから直ちにデータ
の読出しが可能となる。すなわちメモリアクセス
の先行制御を行うことができる。
本発明は上記の点に着目したものであり、キヤ
シユメモリへのアクセスを高速化すると共に、キ
ヤシユメモリに所要データが無い場合の主記憶か
らのデータ取り出しを遅延させることなく主記憶
への不必要なアクセス要求の発生を減少すること
のできるメモリアクセス制御方式の提供を目的と
する。
シユメモリへのアクセスを高速化すると共に、キ
ヤシユメモリに所要データが無い場合の主記憶か
らのデータ取り出しを遅延させることなく主記憶
への不必要なアクセス要求の発生を減少すること
のできるメモリアクセス制御方式の提供を目的と
する。
本発明は、主記憶装置から読み出したデータ
と、該データのアドレス情報を保持するキヤシユ
メモリと、該主記憶装置のアクセス先のアドレス
を保持するアドレスカウンタと、該アドレスカウ
ンタに設定するアドレスを発生する処理装置とを
有し、該キヤシユメモリから該アドレスカウンタ
に保持するアドレスによつて定まる領域を読み出
し、該領域の該アドレス情報によつて識別して、
該アドレスのデータが保持されている場合にヒツ
ト信号を出力する制御手段と、該アドレスカウン
タに設定されているアドレスと該処理装置から発
生されるアドレスとを比較する比較手段と、該ア
ドレスカウンタに保持するアドレスを歩進させる
歩進手段とを設け、該アドレスカウンタに設定し
たアドレスを該歩進手段によつて1だけ歩進さ
せ、該歩進させたアドレスによつて該制御手段を
動作させて、該ヒツト信号が出力された場合に
は、該比較手段によつて一致が検出されることを
条件として、前記制御手段によつて該キヤシユメ
モリから読み出してあるデータを該処理装置に転
送することを特徴とするメモリ制御方式である。
と、該データのアドレス情報を保持するキヤシユ
メモリと、該主記憶装置のアクセス先のアドレス
を保持するアドレスカウンタと、該アドレスカウ
ンタに設定するアドレスを発生する処理装置とを
有し、該キヤシユメモリから該アドレスカウンタ
に保持するアドレスによつて定まる領域を読み出
し、該領域の該アドレス情報によつて識別して、
該アドレスのデータが保持されている場合にヒツ
ト信号を出力する制御手段と、該アドレスカウン
タに設定されているアドレスと該処理装置から発
生されるアドレスとを比較する比較手段と、該ア
ドレスカウンタに保持するアドレスを歩進させる
歩進手段とを設け、該アドレスカウンタに設定し
たアドレスを該歩進手段によつて1だけ歩進さ
せ、該歩進させたアドレスによつて該制御手段を
動作させて、該ヒツト信号が出力された場合に
は、該比較手段によつて一致が検出されることを
条件として、前記制御手段によつて該キヤシユメ
モリから読み出してあるデータを該処理装置に転
送することを特徴とするメモリ制御方式である。
以下、本発明を図面によつて説明する。第1図
は本発明の一実施例を説明するブロツク図、第2
図は本発明の一実施例を説明するフローチヤート
であり、1はアドレスカウンタ、2は加算メモ
リ、3はキヤシユメモリ、4,5は比較部、6は
処理装置、7,13はOR回路、8,9,12は
AND回路、10はセツトパルス発生部、11は
アドレス発生部、14は読取指令発生部、15は
レジスタ部、16は処理部、17は判別部、18
は主記憶装置、Aはアドレスデータ、Bは出力信
号、Cは読取指令、E,Fは不一致信号、Gは加
算済み信号、H1,H2はヒツト信号、Sはセツト
信号、aはアドレス部、a1は上位アドレス、
a1′はアドレスデータ、a2は下位アドレス、dは
データ部である。第1図における加算メモリ2
は、アドレスカウンタが加算(+1)されたこと
を記憶するメモリであり、加算済み信号Gは、そ
の加算済み状態を示す信号である。またキヤシユ
メモリ3はアドレス部aとデータ部dとで構成さ
れ、アドレス部aには、アドレスデータAの上位
バイトが格納されている。第1図において、最初
(第1の時点)に、アドレスカウンタ内の下位ア
ドレスa2によりキヤシユメモリ3にアクセスし、
アドレス部aからアドレスデータa1′を読出し、
このa1′と前記アドレスカウンタの上位アドレス
a1との比較を、比較部5で行う。上述のようにア
ドレスa1はアドレスデータAの上位バイトである
ので、a1とa1′の両者が一致した場合には比較部
55からヒツト信号H1を発する。このヒツト信
号H1は、キヤシユメモリ3のアドレスa2のデー
タ部dより、データd1を読出し、これを処理装置
6へ転送する。データd1はAND回路9、OR回路
13を経てレジスタ部15にセツトされる。次に
判別部17はヒツト信号H1と、加算済み信号G
とを判別する。すなわち比較部5からヒツト信号
H1が出力され、しかもアドレスカウンタ1が加
算(+1)済みであれば、判別部17から出力信
号Bを出力する。この出力信号Bにより、比較部
4において、アドレスカウンタ1のアドレスa1及
びa2と、このアドレスカウンタ1に次にセツトさ
れるアドレスデータAとの比較を行う。この両者
が一致したとき、ヒツト信号H2が発せられ、こ
のためキヤシユメモリ内のデータd1が取出され
て、処理装置6へ転送される。データd1はAND
回路8、OR回路13を経て、レジスタ部15に
セツトされる。換言すれば、処理装置6からのア
ドレスデータAをアドレスカウンタ1にセツトし
て、キヤシユメモリ3からデータを読出したの
ち、該アドレスカウンタ1を歩進(プラス1)し
ておく。次に処理装置6から発せられるアドレス
データA2とアドレスデータA1とが一致したので
あるから、直ちにキヤシユメモリ3からデータの
読出しを行うものである。
は本発明の一実施例を説明するブロツク図、第2
図は本発明の一実施例を説明するフローチヤート
であり、1はアドレスカウンタ、2は加算メモ
リ、3はキヤシユメモリ、4,5は比較部、6は
処理装置、7,13はOR回路、8,9,12は
AND回路、10はセツトパルス発生部、11は
アドレス発生部、14は読取指令発生部、15は
レジスタ部、16は処理部、17は判別部、18
は主記憶装置、Aはアドレスデータ、Bは出力信
号、Cは読取指令、E,Fは不一致信号、Gは加
算済み信号、H1,H2はヒツト信号、Sはセツト
信号、aはアドレス部、a1は上位アドレス、
a1′はアドレスデータ、a2は下位アドレス、dは
データ部である。第1図における加算メモリ2
は、アドレスカウンタが加算(+1)されたこと
を記憶するメモリであり、加算済み信号Gは、そ
の加算済み状態を示す信号である。またキヤシユ
メモリ3はアドレス部aとデータ部dとで構成さ
れ、アドレス部aには、アドレスデータAの上位
バイトが格納されている。第1図において、最初
(第1の時点)に、アドレスカウンタ内の下位ア
ドレスa2によりキヤシユメモリ3にアクセスし、
アドレス部aからアドレスデータa1′を読出し、
このa1′と前記アドレスカウンタの上位アドレス
a1との比較を、比較部5で行う。上述のようにア
ドレスa1はアドレスデータAの上位バイトである
ので、a1とa1′の両者が一致した場合には比較部
55からヒツト信号H1を発する。このヒツト信
号H1は、キヤシユメモリ3のアドレスa2のデー
タ部dより、データd1を読出し、これを処理装置
6へ転送する。データd1はAND回路9、OR回路
13を経てレジスタ部15にセツトされる。次に
判別部17はヒツト信号H1と、加算済み信号G
とを判別する。すなわち比較部5からヒツト信号
H1が出力され、しかもアドレスカウンタ1が加
算(+1)済みであれば、判別部17から出力信
号Bを出力する。この出力信号Bにより、比較部
4において、アドレスカウンタ1のアドレスa1及
びa2と、このアドレスカウンタ1に次にセツトさ
れるアドレスデータAとの比較を行う。この両者
が一致したとき、ヒツト信号H2が発せられ、こ
のためキヤシユメモリ内のデータd1が取出され
て、処理装置6へ転送される。データd1はAND
回路8、OR回路13を経て、レジスタ部15に
セツトされる。換言すれば、処理装置6からのア
ドレスデータAをアドレスカウンタ1にセツトし
て、キヤシユメモリ3からデータを読出したの
ち、該アドレスカウンタ1を歩進(プラス1)し
ておく。次に処理装置6から発せられるアドレス
データA2とアドレスデータA1とが一致したので
あるから、直ちにキヤシユメモリ3からデータの
読出しを行うものである。
比較部5において、不一致信号Eが発せられた
場合には、この不一致信号EはOR回路7を経て
セツトパルス発生部をトリガーする。発生された
セツトパルスSはアドレスカウンタ1に達し、処
理装置6からのアドレスデータAをセツトする。
一方、不一致信号は処理装置6へ送られ、読取指
令部14を起動する。このため読取指令Cが発せ
られ、主記憶装置18のデータd2はAND回路1
2、OR回路13を経て、レジスタ部15にセツ
トされる。
場合には、この不一致信号EはOR回路7を経て
セツトパルス発生部をトリガーする。発生された
セツトパルスSはアドレスカウンタ1に達し、処
理装置6からのアドレスデータAをセツトする。
一方、不一致信号は処理装置6へ送られ、読取指
令部14を起動する。このため読取指令Cが発せ
られ、主記憶装置18のデータd2はAND回路1
2、OR回路13を経て、レジスタ部15にセツ
トされる。
比較部4において、不一致信号Fが発せられた
場合、この信号はOR回路7を経てセツトパルス
発生部をトリガーするので、発生されたセツトパ
ルスSはアドレスカウンタ1に達し、アドレスデ
ータAをセツトする。一方、不一致信号Fは比較
部5に達して上位アドレスa1とアドレスデータ
a1′との比較を行う。この比較動作は既述と同じ
である。第2図は以上に説明した動作順序を示す
フローチヤートである。
場合、この信号はOR回路7を経てセツトパルス
発生部をトリガーするので、発生されたセツトパ
ルスSはアドレスカウンタ1に達し、アドレスデ
ータAをセツトする。一方、不一致信号Fは比較
部5に達して上位アドレスa1とアドレスデータ
a1′との比較を行う。この比較動作は既述と同じ
である。第2図は以上に説明した動作順序を示す
フローチヤートである。
即ち、前記のようにアドレスカウンタ1のアド
レスを+1してキヤシユメモリ3を読み出した結
果について、比較部5から比較結果が出力されて
いるものとして、第2図に示す制御のステツプ2
0で比較部5の出力がヒツト信号H1か不一致信
号Eかにより分岐し、ヒツトであればステツプ2
1でキヤシユメモリ3のみのアクセスをし、ステ
ツプ22で比較部4によるアドレス比較の結果が
一致であれば、ステツプ23でキヤシユメモリの
データを処理装置6に転送し、ステツプ24で次
のアドレスについてキヤシユメモリにアクセスす
るためにアドレスカウンタ1を歩進させておく。
レスを+1してキヤシユメモリ3を読み出した結
果について、比較部5から比較結果が出力されて
いるものとして、第2図に示す制御のステツプ2
0で比較部5の出力がヒツト信号H1か不一致信
号Eかにより分岐し、ヒツトであればステツプ2
1でキヤシユメモリ3のみのアクセスをし、ステ
ツプ22で比較部4によるアドレス比較の結果が
一致であれば、ステツプ23でキヤシユメモリの
データを処理装置6に転送し、ステツプ24で次
のアドレスについてキヤシユメモリにアクセスす
るためにアドレスカウンタ1を歩進させておく。
ステツプ22で比較部4の出力が不一致信号の
場合は、キヤシユメモリにあつたデータは別のア
ドレスのデータであるので、ステツプ25で処理
装置6で発生したアドレスをアドレスカウンタ1
にセツトし、ステツプ26で主記憶にアクセス開
始し、ステツプ27で主記憶から読み出したデー
タを受け取りステツプ24に進む。
場合は、キヤシユメモリにあつたデータは別のア
ドレスのデータであるので、ステツプ25で処理
装置6で発生したアドレスをアドレスカウンタ1
にセツトし、ステツプ26で主記憶にアクセス開
始し、ステツプ27で主記憶から読み出したデー
タを受け取りステツプ24に進む。
又最初のステツプ20で比較部5の出力が不一
致だつた場合は、ステツプ28に進んで処理装置
6で発生したアドレスをアドレスカウンタ1にセ
ツトし、ステツプ29で主記憶とキヤシユメモリ
の両方にアクセス開始し、その結果比較部5でヒ
ツト信号が出力された場合は、ステツプ30から
ステツプ23に進んで前記のようにキヤシユメモ
リのデータを使用する。又、比較部5で不一致信
号が出た場合には、ステツプ27に進んで前記の
ように主記憶からのデータを受け取る。
致だつた場合は、ステツプ28に進んで処理装置
6で発生したアドレスをアドレスカウンタ1にセ
ツトし、ステツプ29で主記憶とキヤシユメモリ
の両方にアクセス開始し、その結果比較部5でヒ
ツト信号が出力された場合は、ステツプ30から
ステツプ23に進んで前記のようにキヤシユメモ
リのデータを使用する。又、比較部5で不一致信
号が出た場合には、ステツプ27に進んで前記の
ように主記憶からのデータを受け取る。
以上のように本発明は、連続するアドレスのア
クセスでそのデータがキヤシユメモリにある場合
には、ステツプ20〜23によつて所要のデータ
を高速に取得することができ、この場合に主記憶
へのアクセス要求は出ない。その他の場合には主
記憶へのアクセス要求を出す必要があるが、ステ
ツプ20の判定、又はステツプ20とステツプ2
2の判定で即時に主記憶アクセスの必要なことを
決定できるので、主記憶アクセス開始の遅延は僅
少であり、従つて、処理装置からのキヤシユメモ
リへのアクセス時間を短縮すると共に、主記憶装
置に対するアクセス要求の輻輳を緩和してシステ
ムの処理効率を著しく向上することができる。
クセスでそのデータがキヤシユメモリにある場合
には、ステツプ20〜23によつて所要のデータ
を高速に取得することができ、この場合に主記憶
へのアクセス要求は出ない。その他の場合には主
記憶へのアクセス要求を出す必要があるが、ステ
ツプ20の判定、又はステツプ20とステツプ2
2の判定で即時に主記憶アクセスの必要なことを
決定できるので、主記憶アクセス開始の遅延は僅
少であり、従つて、処理装置からのキヤシユメモ
リへのアクセス時間を短縮すると共に、主記憶装
置に対するアクセス要求の輻輳を緩和してシステ
ムの処理効率を著しく向上することができる。
第1図は本発明の一実施例を説明するブロツク
図、第2図は本発明の一実施例を説明するフロー
チヤートであり、図中に用いた符号は次の通であ
る。 1はアドレスカウンタ、2は加算メモリ、3は
キヤシユメモリ、4,5は比較部、6は処理装
置、7,13はOR回路、8,9,12はAND回
路、10はセツトパルス発生部、11はアドレス
発生部、14は読取指令発生部、15はレジスタ
部、16は処理部、17は判別部、18は主記憶
装置、Aはアドレスデータ、Bは出力信号、Cは
読取指令、E,Fは不一致信号、Gは加算済み信
号、H1,H2はヒツト信号、Sはセツト信号、a
はアドレス部、a1は上位アドレス、a1′はアドレ
スデータ、a2は下位アドレス、dはデータ部を示
す。
図、第2図は本発明の一実施例を説明するフロー
チヤートであり、図中に用いた符号は次の通であ
る。 1はアドレスカウンタ、2は加算メモリ、3は
キヤシユメモリ、4,5は比較部、6は処理装
置、7,13はOR回路、8,9,12はAND回
路、10はセツトパルス発生部、11はアドレス
発生部、14は読取指令発生部、15はレジスタ
部、16は処理部、17は判別部、18は主記憶
装置、Aはアドレスデータ、Bは出力信号、Cは
読取指令、E,Fは不一致信号、Gは加算済み信
号、H1,H2はヒツト信号、Sはセツト信号、a
はアドレス部、a1は上位アドレス、a1′はアドレ
スデータ、a2は下位アドレス、dはデータ部を示
す。
Claims (1)
- 【特許請求の範囲】 1 主記憶装置から読み出したデータと、該デー
タのアドレス情報を保持するキヤシユメモリと、
該主記憶装置のアクセス先のアドレスを保持する
アドレスカウンタと、該アドレスカウンタに設定
するアドレスを発生する処理装置とを有し、 該キヤシユメモリから該アドレスカウンタに保
持するアドレスによつて定まる領域を読み出し、
該領域の該アドレス情報によつて識別して、該ア
ドレスのデータが保持されている場合にヒツト信
号を出力する制御手段と、 該アドレスカウンタに設定されているアドレス
と該処理装置から発生されるアドレスとを比較す
る比較手段と、 該アドレスカウンタに保持するアドレスを歩進
させる歩進手段とを設け、 該アドレスカウンタに設定したアドレスを該歩
進手段によつて1だけ歩進させ、該歩進させたア
ドレスによつて該制御手段を動作させて、該ヒツ
ト信号が出力された場合には、 該比較手段によつて一致が検出されることを条
件として、前記制御手段によつて該キヤシユメモ
リから続み出してあるデータを該処理装置に転送
することを特徴とするメモリアクセス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56119700A JPS5819785A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56119700A JPS5819785A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5819785A JPS5819785A (ja) | 1983-02-04 |
JPH0250498B2 true JPH0250498B2 (ja) | 1990-11-02 |
Family
ID=14767905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56119700A Granted JPS5819785A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5819785A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61258063A (ja) * | 1985-05-07 | 1986-11-15 | 日本染色機械株式会社 | 長尺繊維製品処理装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5099046A (ja) * | 1973-12-28 | 1975-08-06 | ||
JPS5265628A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Information processing device |
JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
JPS5680871A (en) * | 1979-12-06 | 1981-07-02 | Fujitsu Ltd | Buffer memory control system |
-
1981
- 1981-07-30 JP JP56119700A patent/JPS5819785A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5099046A (ja) * | 1973-12-28 | 1975-08-06 | ||
JPS5265628A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Information processing device |
JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
JPS5680871A (en) * | 1979-12-06 | 1981-07-02 | Fujitsu Ltd | Buffer memory control system |
Also Published As
Publication number | Publication date |
---|---|
JPS5819785A (ja) | 1983-02-04 |
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