JP3498088B2

JP3498088B2 - 集積回路

Info

Publication number: JP3498088B2
Application number: JP13318195A
Authority: JP
Inventors: 恵子福田; 敏郎塚田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-05-31
Filing date: 1995-05-31
Publication date: 2004-02-16
Anticipated expiration: 2019-02-16
Also published as: JPH08327681A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ／デジタル混在
集積回路においてデジタル回路の発生する雑音がアナロ
グ回路へおよぼす影響を低減する方法に関する。

【０００２】

【従来の技術】アナログ回路とデジタル回路を同一基板
上に作成する混在ＩＣにおいて、クロックやデータ信号
により駆動されるデジタル回路動作に伴い発生する雑音
の影響によりアナログ回路が、誤動作を起こす問題があ
る。この問題を解決するためには、まず、デジタル回路
の発生する雑音の大きさとその影響を定量的に把握し、
調べる必要がある。

【０００３】これまでに、電圧比較器を用いた雑音の計
測方法が提案されている。これは、電圧比較器の入力信
号を微小量変化させながら、基準となる参照電圧との比
較動作を行わせ、比較器の出力のハイレベルの出現頻度
を計測し、デジタル回路動作に同期して等価サンプリン
グを行い、雑音の波形を計測する方法である。このよう
な計測方法は、特開平６−５３４１５号公報に記載され
ている。

【０００４】

【発明が解決しようとする課題】電圧比較器を用いた従
来の雑音計測法では、電圧比較器の動作クロックを雑音
を発生するデジタル回路のクロックと同期して動作さ
せ、そのクロックをデジタル回路のクロックから順次ず
らして駆動することにより計測される。各サンプリング
値は、電圧比較器の入力電圧を変化させて出力電圧頻度
分布を求め、等価サンプリングにより計測する。このた
め、従来法によれば、雑音の影響の時間的な変化を知る
ことができるが、測定に時間がかかり、またデジタルク
ロックに同期した場合にしか計測できなかった。

【０００５】このように、アナログ／デジタル混在集積
回路における基板から伝達される雑音の影響を実時間で
定量的に評価することは難しい。

【０００６】本発明の目的は、上記課題を解決すること
にある。

【０００７】また、本発明の目的は、実時間の計測手段
を確立し、雑音を低減させ得る回路あるいは方法を提供
することにある。

【０００８】

【課題を解決するための手段】本発明の代表的な実施例
によれば、上記の課題を解決するための雑音低減手段
は、異なる位相で動作する複数の電圧比較器より構成さ
れる少なくとも１つの雑音検出手段と、この手段によっ
て検出された雑音の補正手段により構成される。

【０００９】

【作用】本発明の代表的な実施例による雑音低減手段に
おいては、複数の電圧比較器を用いたことにより、デジ
タル回路の発生する雑音のアナログ回路に対する影響を
実時間で計測することができる。電圧比較器は、広帯域
で微弱な信号を増幅することができるため、アナログ回
路に対する雑音の時間的な変化を計測できる。さらに、
本法により雑音の影響を低減することができる。

【００１０】

【実施例】以下、本発明の実施例を図面により説明す
る。

【００１１】まず、雑音検出に用いられる電圧比較器の
構成例と基本動作を図１により説明する。

【００１２】電圧比較器２は、第１の入力端子から入力
される入力電圧Ｖ１と第２の入力端子から入力される基
準電圧Ｖ２の電圧値を比較する回路である。この回路
は、図２のタイミングチャートに従い動作する。まず、
スイッチ５がオン状態のとき、増幅回路６は、オートゼ
ロ状態となり、Ｖ１が入力される。次に、スイッチ５が
オフ状態のとき、増幅回路６は、比較状態となり、Ｖ２
が入力される。Ｖ１とＶ２の差分は、増幅されてＶｏｕ
ｔとなり、Ｖｏｕｔすなわち比較結果はラッチ回路７を
介してハイ／ロウのレベルすなわちデジタル値としてＯ
ＵＴ１より、出力される。ここで、雑音の影響は、オー
トゼロスイッチ５の制御クロックφ１がハイレベルか
ら、ロウレベルへ切り替わるタイミングＴ１、及び、最
終的な比較タイミングＴ２において大きく、これらのタ
イミングＴ１、Ｔ２における雑音が、電圧比較器２の比
較結果に影響を与えてラッチ回路７で保持される。

【００１３】ここで、増幅回路５の利得をＧ、オートゼ
ロ時、比較時の雑音伝達係数をａ、ｂ、時刻Ｔ１、Ｔ２
における雑音の影響をΔＶ(1)、ΔＶ(2)とすると、増幅
回路５の出力Ｖｏｕｔは次式で表される。

【００１４】Ｖｏｕｔ＝Ｇ｛（Ｖ１−ａ・ΔＶ(1)）−（Ｖ２−ｂ・ΔＶ(2)）｝（１）ここで、Ｖ１＝Ｖ２ならば、Ｖｏｕｔ＝Ｇ｛−ａ・ΔＶ(1)＋ｂ・ΔＶ(2)｝（２）が成立し、電圧比較器ではＴ１、Ｔ２における雑音の影
響が合成されて雑音成分として出力される。

【００１５】上記の計測方法に基づいた本発明の第１の
実施例を図３により説明する。本実施例において、雑音
検出回路１は、電圧比較器２ａ、２ｂにより構成され
る。入力電圧Ｖ１、Ｖ２は、ともに電圧比較器２ａ、２
ｂに入力され、比較結果ＯＵＴ１、ＯＵＴ２が雑音検出
回路１より出力される。

【００１６】図４に示すタイミングチャートを用いて本
実施例の動作を説明する。電圧比較器２ａと電圧比較器
２ｂはφ１、φ２により逆位相で動作し、ともにオート
ゼロ時にはＶ１が、比較時にはＶ２が入力される。図４
には、雑音検出回路１の１回の動作を示す。まず、電圧
比較器２ａでは、Ｔ１とＴ２のタイミングに取り込まれ
たＶ１とＶ２の差電圧が計測され、ＯＵＴ１として出力
される。同様に、電圧比較器２ｂでは電圧比較器２ａよ
り半周期遅れてＴ２とＴ３のタイミングに取り込まれた
Ｖ１とＶ２の差電圧が計測され、ＯＵＴ２として出力さ
れる。このように２つの電圧比較器により雑音検出回路
１を構成することにより、半周期ごとの雑音を検出する
ことが可能となる。

【００１７】次に、図５に示す疑似雑音波形を用いてこ
の動作を説明する。ここで、ｐからｚはデジタル回路動
作により発生する雑音波形のサンプリング値を表す。デ
ジタル回路動作により発生する雑音は、デジタル回路を
駆動するためのクロックの立上り、立下がり時に発生
し、それらの変化直後にピーキングを持つ高周波のリン
ギング波形と考えられる。１つの電圧比較器により雑音
を検出する場合、図５の（１）に示すように、雑音はφ
１がロウレベルとなる比較時に差電圧、たとえば、−ａ
ｐ＋ｂｑ、として計測される。一方、本発明の第１の実
施例によれば、２つの電圧比較器を半周期ずらして動作
することにより、（２）に示すようにφ２のタイミング
にφ１から半周期遅れた雑音、たとえば、−ａｑ＋ｂ
ｒ、も計測することができる。この結果、１つの電圧比
較器を用いる場合と比較して２倍のサンプリングレート
で雑音を計測することが可能となる。

【００１８】次に、測定結果から雑音のサンプリング値
に相当する値に換算する方法に関する本発明の第２の実
施例を図６により説明する。本実施例において雑音検出
回路１の出力ＯＵＴ１、ＯＵＴ２は、累加算回路１０に
より加算され出力される。電圧比較器２ａと電圧比較器
２ｂの出力を順次加算することにより、サンプリング値
は（４）に示すように初期値−ａｐと最終値ｂｚ、及び
途中のサンプリング値の（ａ−ｂ）倍の和となる。雑音
伝達係数ａ、ｂが等しければ、雑音のサンプリング値
は、初期値からの変化量として求めることができる。ま
た、本実施例は、図７に示す回路により実現することも
可能である。図７において電圧比較器２ａ、２ｂの出力
Ｖｏｕｔ１、Ｖｏｕｔ２を累加算回路１０により加算し
たのち、ラッチ回路にてデジタルレベルにしてホールド
する。累加算回路１０は、例えば、スイッチドキャパシ
タ回路で構成できる。本回路構成によれば、ラッチ回路
が２つの電圧比較器に対して１つで構成できる。

【００１９】しかしながら、オートゼロ時、比較時の雑
音伝達係数は一般には等しくなく、一致させることは困
難である。ここで、オートゼロ時の雑音伝達係数は比較
時より帯域が広く、高周波の雑音を検出するために優れ
ている。そこで、オートゼロ時の雑音を選択的に検出す
ることにより、雑音のサンプリング値を求めることが有
効である。この方法に関する本発明の第３の実施例を図
８により説明する。

【００２０】図８は、雑音を検出する電圧比較器２の構
成を示したものである。本実施例において増幅回路の入
力部にはスイッチ８を介してグランドに容量Ｃ１が、増
幅回路の出力部にはスイッチ９を介してグランドに容量
Ｃ２がそれぞれ接続されている。スイッチ８、スイッチ
９は比較器のオートゼロ時にオフ状態、比較時にオン状
態となるように制御される。比較時にグランドに対して
容量Ｃ１、Ｃ２を接続することにより、比較時に計測さ
れる高周波雑音の影響を低減することができる。その結
果、雑音検出回路の出力は図５の（３）に示すように、
比較時の雑音の影響を受けずに検出することが可能とな
り、オートゼロ時の雑音のサンプリング値が選択的に求
められる。なお、図８は、２つの容量Ｃ１、Ｃ２を接続
した場合を示したが、Ｃ１あるいはＣ２のみでも、比較
時に計測される高周波雑音の影響を低減できる。また、
本実施例では、スイッチ８、あるいは、スイッチ９がオ
ートゼロ時にオフ状態、比較時にオン状態となる場合を
示したが、オートゼロ時にオン状態、比較時にオフ状態
となるように制御して、オートゼロ時に計測される高周
波雑音の影響を低減し、比較時の雑音を検出することも
可能である。さらに、Ｃ１、Ｃ２は、増幅回路と組み合
わせたミラー容量で実現してもよい。この場合、より大
きな容量の値を作成することが可能となるため、高周波
雑音の影響を低減する効果が大きくなる。

【００２１】なお、上記１、２、３の実施例では、雑音
検出回路が逆位相の２つの電圧比較器により構成される
場合を示したが、図４の（２）に示すように複数の電圧
比較器を位相をずらして動作することにより、さらに、
高サンプリングレートで雑音の波形の計測が行えること
は明らかである。

【００２２】以上、上記の実施例は、１つの雑音検出回
路１を用いた場合の雑音検出方法についてＶｏｕｔ１、
Ｖｏｕｔ２を用いて説明した。ここで、電圧比較器の出
力ＯＵＴ１、ＯＵＴ２はデジタル値である。このため、
１つの雑音検出回路のみでは雑音の影響の有無の判断し
かできない。そこで、入力雑音の大きさを求めるため
に、複数の雑音検出回路により構成された雑音低減回路
に関する本発明の第４の実施例を図９により説明する。

【００２３】本実施例において、雑音低減回路１１は、
４つの雑音検出回路１と補正量演算回路１２より構成さ
れる。雑音検出回路１には、基準電圧Ｖ２と入力電圧Ｖ
１(1)〜Ｖ１(4)が入力される。ここで、Ｖ１(1)〜Ｖ１
(4)及びＶ２は、電位差ΔＶづつ離れて設定されてい
る。雑音検出回路１の出力Ｏ１１〜Ｏ４２は、補正量演
算回路１２へ入力される。補正量演算回路１２では、検
出された雑音の大きさから雑音の影響を低減する補正量
の計算が行われる。この回路の動作を図１０により説明
する。雑音が存在しない場合、雑音検出回路の出力は図
１０の(1)に示されるように、入力電圧がＶ２より高い
Ｖ１(1)、Ｖ１(2)ではハイレベルをＶ２より低いＶ１
(3)、Ｖ１(4)ではロウレベルを示す。ここに、雑音電圧
Ｖｎが等価的にＶ２へ入力されたと仮定すると、出力レ
ベルは図１０の(2)に示すように、Ｖ１(3)の出力がロウ
レベルからハイレベルへ変化する。この出力結果は、Δ
Ｖより大きな雑音がＶ２に等価的に入力されたことを表
している。このため、出力結果に−ΔＶの補正を行うこ
とにより、雑音の影響を低減することが可能となる。図
１１に出力レベルに対する補正量を示す。比較器出力レ
ベルをモニタすることにより、図１１の（１）に示すよ
うに入力雑音に対する補正量を求めることができる。こ
の結果、雑音の影響を低減することができる。また、入
力電圧の刻み幅は、すべて等しくする必要はなく、図１
２に示すように異なる値に設定することも可能である。
この場合、図１１（２）に示すように、入力電圧の設定
値に従い補正量を変化させることが可能である。なお、
本実施例では雑音低減回路が４つの雑音検出回路により
構成される場合を示したが、雑音検出回路の数を増し
て、電位差ΔＶを小さく設定すれば、より高分解能で雑
音を検出できることは明らかである。

【００２４】次に、実際のアナログ／デジタル混在集積
回路における雑音の影響の低減方法に関する本発明の第
５の実施例を図１３により説明する。集積回路２０に
は、雑音の影響を受ける回路２１と雑音を発生する回路
２３が雑音検出回路１とともに同一のＩＣ基板上に構成
されている。雑音を発生する回路２３は、一般にはハイ
レベル、ロウレベルの信号を扱うデジタル回路、雑音の
影響を受ける回路２１は、一般には微弱のアナログ信号
を扱うアナログ回路である。雑音検出回路１で検出され
た雑音の大きさをもとに補正量演算回路１２では補正量
が決定される。補正回路２２では、アナログ回路の雑音
検出感度に応じて重みをかけて補正量を再決定し、アナ
ログ回路の出力電圧を補正する。一般には、補正回路２
２において減算処理を行うことにより、アナログ回路の
演算結果から雑音の影響を低減することができる。

【００２５】ここで、デジタル回路の発生する雑音の大
きさは、デジタル回路規模や同期動作するゲート数に依
存して変化する。このため、入力電圧Ｖ１(1)〜Ｖ１(n)
の値をデジタル回路の発生する雑音の大きさに応じて変
化させることが有効である。そこで、入力電圧制御回路
１４を集積回路２０の内部あるいは、外部に設けて、入
力電圧の大きさを制御することにより、デジタル回路の
発生雑音の大きさに応じてアナログ回路出力の補正を行
うことができる。入力電圧制御回路１４は、補正量演算
回路１２の出力がすべてハイレベルならばＶ１(n)を小
さく、すべてロウレベルならばＶ１(1)を大きく設定す
るように制御することにより、大きな雑音に対応でき
る。また、Ｖ１(2)〜Ｖ１(n-1)の電圧を制御することに
より、細かく、雑音による遷移点を決定することができ
る。この方法により、より高分解能で雑音の影響を計測
できるため、より性格に雑音の低減を行うことができ
る。なお、入力電圧の制御は、回路動作時に随時フィー
ドバックをかけて制御してもよいし、また、あらかじめ
実際の雑音の影響を受ける回路の動作の前に、雑音を発
生する回路を動作させて雑音の大きさを計測しておき、
雑音の影響を受ける回路動作時には、入力電圧を一定の
値に設定して動作させてもよい。

【００２６】また、雑音検出回路をデジタル回路と同期
させて動作させることも可能である。同期動作すること
により、等価サンプリングを行えば、周期的に発生する
雑音の影響を調べることができる。このためのアナログ
／デジタル混在集積回路における雑音の影響の低減方法
に関する本発明の第６の実施例を図１４により説明す
る。本実施例において、雑音検出回路１は、クロック発
生／調整回路１５により雑音を発生する回路２３のクロ
ックと同期して動作する。また、雑音検出回路１の動作
クロックを雑音を発生する回路２３のクロックに対し
て、微小時間Δｔだけ、長いあるいは短い周期に設定す
る。この結果、雑音の影響をΔｔの間隔でサンプリング
することができる。なお、雑音の影響を受ける回路２２
を動作する前に、雑音を発生する回路２３を動作させて
雑音の影響を計測することにより、高周波雑音の影響を
あらかじめ把握できる。本実施例によれば、雑音の影響
を高時間分解能で計測することができるため、広帯域の
アナログ回路の雑音の低減に極めて有効である。

【００２７】次に、雑音の影響を受ける回路がＡ／Ｄ変
換器である場合の雑音の影響の補正方法に関する本発明
の第７の実施例を図１５により説明する。本実施例にお
いて、Ａ／Ｄ変換器２４は、雑音検出回路１と同期して
動作する。雑音検出回路と同一周期のクロックに従い動
作し、オートゼロ後、比較を行い、電圧レベルを決定す
る。Ａ／Ｄ変換器２４の動作クロックと雑音検出回路１
の動作クロックを一致させる結果、雑音検出回路とＡ／
Ｄ変換器は、ほぼ同一のタイミングで雑音を検出するこ
ととなるため、雑音検出回路により、高周波の雑音のＡ
／Ｄ変換器に対する影響を的確につかむことができる。
また、図３に示したような２つの電圧比較器により構成
された雑音検出回路１を用いる場合には、Ａ／Ｄ変換器
２４のオートゼロ時、比較時、それぞれの影響を別個に
計測できる。そこで、オートゼロ時、比較時の補正量に
Ａ／Ｄ変換器のそれぞれのモードにおける雑音検出感度
に応じた重みをかけて補正することが可能である。この
結果、雑音の影響をさらに正確に低減することが可能と
なる。ここで、雑音の影響が大きくＡ／Ｄ変換器の補正
が困難な場合には、そのサンプリング点の変換出力デー
タを選択するのをやめる指定も可能である。この場合、
１クロック前のデジタル変換値をデータとして保持する
ことにより、サンプリング点でのデジタル値を補間して
出力するなどの制御も容易に行える。

【００２８】さらに、上記実施例における重み付き係数
の決定方法に関する本発明の第８の実施例を図１６によ
り説明する。雑音の影響を受ける回路２１及び、Ａ／Ｄ
変換器２４に対する重み付き係数は、既知の信号を基板
雑音として、集積回路基板３０に与え、その影響を雑音
の影響を受ける回路２１やＡ／Ｄ変換器２４及び、雑音
検出回路１で計測し、それらの雑音伝達量の比から決定
できる。信号の入力手段としては、図１６に示すよう
に、集積回路基板３０の容量結合部３１に方形波を入力
して、高周波信号に対する応答特性を計測することや、
抵抗結合部３２に正弦波を入力して、周波数特性を計測
し応答特性を調べることなどにより実現できる。ここ
で、容量結合部３１や抵抗結合部３２に入力される方形
波、正弦波などを発生する信号発生回路３３は、同一基
板上に作成しても、集積回路外部に作成しても良い。

【００２９】上記実施例における電圧比較器は、１つの
増幅回路とラッチ回路により構成されているが、分解能
を向上するためにラッチ回路の前段にさらに増幅回路を
設けた構成としても、なんら問題はない。

【００３０】

【発明の効果】デジタル回路の発生する雑音のアナログ
回路に対する影響を実時間で計測することができるた
め、雑音の影響を知り、その補正や低減が行えるため、
アナログ／デジタル混在集積回路を構築する上で極めて
有効である。

【００３１】

【図面の簡単な説明】

【図１】雑音検出する電圧比較器の構成を示す図。

【図２】電圧比較器の動作タイミングを説明する。

【図３】本発明の第１の実施例を説明する図。

【図４】本発明の第１の実施例の動作タイミングを説明
する図。

【図５】本発明による雑音の計測方法を説明する図。

【図６】本発明の第２の実施例を説明する図。

【図７】本発明の第２の実施例を説明する図。

【図８】本発明の第３の実施例を説明する図。

【図９】本発明の第４の実施例を説明する図。

【図１０】本発明の第４の実施例の動作を説明する図。

【図１１】本発明の第４の実施例を動作を説明する図。

【図１２】本発明の第４の実施例を説明する図。

【図１３】本発明の第５の実施例を説明する図。

【図１４】本発明の第６の実施例を説明する図。

【図１５】本発明の第７の実施例を説明する図。

【図１６】本発明の第８の実施例を説明する図。

【符号の説明】

１…雑音検出回路、２…電圧比較器、３、４、５…スイ
ッチ、６…増幅回路、７…ラッチ回路、８、９…スイッ
チ、１０…加算回路、１１…雑音低減回路、１２…補正
量演算回路、１３…クロック発生回路、１４…入力電圧
制御回路、１５…クロック発生／制御回路、２０…集積
回路、２１…雑音の影響を受ける回路、２２…補正回
路、２３…雑音を発生する回路、２４…Ａ／Ｄ変換器、
２５…Ａ／Ｄ変換器補正回路、３０…集積回路基板、３
１…容量結合部、３２…抵抗結合部、３３…信号発生回
路。

Claims

(57)【特許請求の範囲】

【請求項１】第１及び第２の電圧比較器と、前記第１の
電圧比較器と前記第２の電圧比較器を異なる位相で動作
せしめる手段と、オートゼロ動作時に第１の入力電圧
を、比較動作時に第２の入力電圧を前記第１及び第２の
電圧比較器に入力する手段とを含む雑音検出回路を有す
る集積回路。
【請求項２】第１回路及び第２回路を含む雑音検出回路
と、検出された雑音の補正量演算手段とを含む雑音低減
回路を備える集積回路であって、前記第１及び第２回路のそれぞれは、第１及び第２の電
圧比較器と、前記第１の電圧比較器と前記第２の電圧比
較器を異なる位相で動作せしめる手段と、オートゼロ動
作時に第１の入力電圧を、比較動作時に第２の入力電圧
を前記第１及び第２の電圧比較器に入力する手段とを含
む集積回路。
【請求項３】請求項１または２おいて、前記第１及び第２の電圧比較器の各々は、前記オートゼ
ロ動作時に第１の入力電圧を、比較動作時に第２の入力
電圧を電圧比較器に入力するための手段と、第１の入力
電圧と第２の入力電圧の差電圧を増幅するための増幅回
路と、増幅された信号を保持する手段とを有する集積回
路。
【請求項４】請求項１から３のいずれかにおいて、前記第１及び第２の電圧比較器の各々は、前記増幅回路
の入力部と基準電位との間に第１容量を接続するための
手段を備える集積回路。
【請求項５】請求項１から４のいずれかにおいて、前記第１及び第２の電圧比較器の各々は、前記増幅回路
の出力部と基準電位との間に第２容量を接続するための
手段を備える集積回路。
【請求項６】請求項１から５のいずれかにおいて、前記集積回路は、前記第１の電圧比較器の増幅回路の出
力と前記第２の電圧比較器の増幅回路の出力とを順次加
算する手段と加算された信号を保持する手段を更に有す
る集積回路。
【請求項７】請求項１から５のいずれかにおいて、前記集積回路は、前記第１の電圧比較器の出力と前記第
２の電圧比較器の出力とを順次加算する手段を更に有す
る集積回路。
【請求項８】請求項１から７のいずれかにおいて、前記集積回路は、雑音の大きさに応じて、前記雑音検出
回路に含まれる電圧比較器の第１の入力信号の電圧値を
制御する手段を有する集積回路。
【請求項９】請求項２において、前記集積回路は、１つのクロックにより動作する回路
と、前記雑音低減回路のクロックを前記１つのクロック
から順次時間をずらして駆動する手段と、各時間におけ
る雑音低減回路の出力を保持する手段とを有する集積回
路。
【請求項１０】請求項２において、前記集積回路は、１つのクロックにより動作する回路
と、前記補正量演算回路の出力から雑音の影響を受ける
回路の雑音検出感度に応じた重みをかけて補正を行う手
段とを有する集積回路。
【請求項１１】請求項２において、前記集積回路は、１つのクロックにより動作する回路
と、アナログ／デジタル変換器と、前記アナログ／デジ
タル変換器と前記雑音検出回路のクロックを同期させる
クロック発生／調整する手段を有し、前記補正量演算回
路の出力から前記アナログ／デジタル変換器の雑音検出
感度に応じた重みをかけて補正を行う手段とを有する集
積回路。