JP3527076B2 - アナログ演算回路の演算誤差補正方法およびフィルタ回路 - Google Patents
アナログ演算回路の演算誤差補正方法およびフィルタ回路Info
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Description
キャパシタとフィードバックキャパシタを有するアナロ
グ演算回路における演算誤差の補正方法および該演算誤
差補正方法が適用されたフィルタ回路に関する。
度の演算が可能なアナログ演算回路(ニューロ演算回
路)を提案している。このアナログ演算回路は、反転増
幅器と、該反転増幅器の入力側に設けられた入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
たフィードバックキャパシタとを基本構成とし、これを
用いて、サンプルホールド回路、加算回路、乗算回路あ
るいは積分回路等の各種の高速かつ低消費電力の演算回
路を構成することができるものである。
基本構成の一例を示す。この図において、V1およびV
2は入力端子、Voは出力端子、INVは反転増幅器で
ある。この反転増幅器INVは、CMOSインバータの
出力がハイレベルからローレベルあるいはローレベルか
らハイレベルに遷移する部分を利用して、CMOSイン
バータを増幅器として使用しているものであり、奇数
段、例えば図示するように3段直列に接続されたCMO
Sインバータ201、202、203により構成されて
いる。また、最終段の一つ前の段のCMOSインバータ
202の入出力間には抵抗RとキャパシタCとの直列回
路が接続されている。この抵抗RとキャパシタCとの直
列回路は、CMOSインバータ202に対するネガティ
ブフィードバック回路として動作し、CMOSインバー
タ202の負荷となって、反転増幅器INVのゲインを
抑制する。また、位相調整のためのキャパシタCgが接
続されており、これらにより反転増幅器INVの発振を
防止している。
器INVの入力側の点Bとの間には入力キャパシタC1
が直列に挿入されており、前記入力端子V2と前記点B
との間には入力キャパシタC2が直列に挿入されてい
る。さらにまた、前記反転増幅器INVの出力端子Vo
と入力側の点Bとの間にはフィードバックキャパシタC
fが接続されている。
反転増幅器INVの電圧増幅率は非常に大きいためこの
反転増幅器INVの入力側の点Bにおける電圧はほぼ一
定の値となり、このB点の電圧をVbとする。このと
き、B点は各キャパシタC1、C2、CfおよびCMO
Sインバータ201を構成するトランジスタのゲートに
接続された点であり、いずれの電源からもフローティン
グ状態にある。したがって、初期状態において、各キャ
パシタに蓄積されている電荷が0であるとすると、入力
電圧V1およびV2が印加された後においても、このB
点を基準としてみたときの各キャパシタに蓄積される電
荷の総量は0となる。これにより、次の電荷保存式が成
立する。
の電圧Vbを基準とする電圧に置き換え、V(1)=V
1−Vb、V(2)=V2−Vb、Vout=Vo−V
bとすると、前記式(1)より次の式(2)を導くこと
ができる。
(i)(i=1,2)に当該入力キャパシタCiとフィ
ードバックキャパシタCfとの比である係数(Ci/C
f)を乗算した電圧の和の大きさを有し、極性が反転さ
れた出力電圧Voutが出力されることとなる。なお、
前記B点の電圧Vbは、通常、ダイナミックレンジを最
大とするために、電源電圧Vddの1/2、すなわち、
Vb=Vdd/2となるようになされている。以下、こ
の電圧を基準電位Vrefと呼ぶ。すなわち、基準電位
Vref=Vb=Vdd/2である。
ードバックキャパシタの容量が等しい、すなわち、C1
=C2=Cfであるとすると、前記出力電圧Vout=
−(V(1)+V(2))となり、両入力電圧の和に対
応する電圧が得られる。このようにして、2入力の加算
器が実現できる。
数の電圧が入力される場合にも、上述の関係は成立する
ものであり、次の式(3)のように一般的に表わすこと
ができる。
シタの容量を等しくし、Ci=Cf(i=1〜n)とす
ることにより、各入力電圧の和に対応する出力電圧を得
ることができる。このようにして、多入力の加算器を構
成することができる。
ンプルホールド回路の構成例を図9に示す。図9におい
て、Vinは入力電圧、SWはサンプリングスイッチ、
Cinは前記反転増幅器INVの入力に直列に接続され
た入力キャパシタ、Cfはフィードバックキャパシタ、
Voutは出力電圧である。なお、ここで、前記入力キ
ャパシタCinとフィードバックキャパシタCfは同一
の容量を有するものとされている。また、前記サンプリ
ングスイッチSWは例えばMOSトランジスタを用いた
スイッチ回路、例えばCMOSトランスミッションゲー
トなどにより構成されている。
ールド回路は前記図8(a)に示したアナログ演算回路
において入力端子を一つだけとした場合に相当してい
る。また、入力キャパシタCinの値とフィードバック
キャパシタCfの値とは等しい値に設定されているた
め、前記式(2)より、その出力電圧VoutはVou
t=−Vinとなる。したがって、最初は前記サンプリ
ングスイッチSWを閉成しておき、入力信号をサンプリ
ングする。そして、該サンプリングスイッチSWを開放
することにより、該開放された時点における入力電圧の
極性の反転した電圧がこのサンプルホールド回路の出力
端子から出力され、次に前記サンプリングスイッチが閉
成されるまでその電圧が保持されることとなる。このよ
うにして、前記アナログ演算回路を用いてサンプルホー
ルド回路を実現することができる。
ナログデジタル乗算回路の構成例を図10に示す。この
図において、Vinは入力電圧、Vrefは前記基準電
位であり、前述のようにVref=Vdd/2=Vbと
されている。また、MUX1〜MUXnはその第1の入力
端子が前記入力電圧Vinに接続され、その第2の入力
端子が前記基準電位Vrefに接続されたキャパシタ切
替用マルチプレクサであり、それらの出力端子はそれぞ
れ対応する入力キャパシタC1〜Cnに接続されている。
また、前記各キャパシタ切替用マルチプレクサMUX1
〜MUXnにはそれぞれ制御信号d1〜dnが印加されて
おり、この制御信号di(i=1〜n)の値が「1」で
あるときに、前記第1の入力端子に印加されている入力
電圧Vinが選択されて対応する入力キャパシタCiに
印加され、前記制御信号diの値が「0」であるときに
は、前記基準電位Vrefが選択されるようになされて
いる。また、各入力キャパシタC1〜Cnの他端は反転増
幅器INVの入力側の点Bに接続されており、反転増幅
器INVの出力側と入力側との間にはフィードバックキ
ャパシタCfが接続されている。
量は、次の式(4)に示す関係を満たすように、すなわ
ち、各入力キャパシタC1〜Cnの容量の比が2のべき乗
となるようになされている。
うになる。
は次の式(6)で表される。
するnビットの2進数と入力電圧Vinとの乗算結果が
出力電圧Voutとして得られることとなる。このよう
にして、アナログ入力電圧とデジタルデータとの乗算を
実行するアナログデジタル乗算器を実現することができ
る。
演算回路(ニューロ演算回路)を用いて各種の回路を構
成することができる。このアナログ演算回路は電圧モー
ドで動作するために非常に低消費電力のものであり、さ
らに半導体集積回路化も容易であるため、該アナログ演
算回路を用いた前記サンプルホールド回路、乗算回路お
よび加算器を用いて例えばフィルタ回路(ADF:アナ
ログデジタルフィルタ)等の各種の回路を構成すること
が出来る。
回路を使用することにより、高速、高精度かつ低消費電
力の各種演算回路を構成することができる。しかしなが
ら、配線の寄生容量や製造上のバラツキ等によって前記
キャパシタ比に誤差が生じる場合があり、演算誤差が発
生することがある。このキャパシタ比の誤差(傾きの誤
差)を補正するために、抵抗やキャパシタを接続するこ
とによって補正を行うことは可能であるが、複数のLS
Iがそれぞれ異なる誤差を有している場合には、各LS
I毎に適当な値の抵抗やキャパシタを用いて補正を行う
ことが必要となり、前記誤差を補正することは困難であ
る。また、前記誤差は同一LSI内における隣接する回
路であっても異なった値となる場合がある。
回路における演算誤差を抵抗やキャパシタ等の素子を必
要とすることなく補正するアナログ演算回路の演算誤差
補正方法および該演算誤差補正方法が適用されたフィル
タ回路を提供することを目的としている。
に、本発明のアナログ演算回路の演算誤差補正方法は、
反転増幅器と、該反転増幅器の入力に接続される入力キ
ャパシタと、前記反転増幅器の出力と入力との間に接続
されるフィードバックキャパシタとを備えたアナログ演
算回路であって、該アナログ演算回路を有する回路に
は、該アナログ演算回路の出力電圧とデジタルデータと
を乗算するアナログデジタル乗算器が設けらているアナ
ログ演算回路における演算誤差を補正する方法であっ
て、前記デジタルデータとして、本来の乗数データと前
記アナログ演算器の誤差を補正するための補正データと
から算出されたデジタルデータを用いることにより、前
記アナログ演算回路の演算誤差を補正するようにしたも
のである。また、前記補正データは、当該アナログ演算
回路に既知のアナログ電圧を入力したときの出力電圧と
出力電圧の理論値との比較により算出されるようになさ
れているものである。
補正方法は、複数段直列に接続されたサンプルホールド
回路と、該サンプルホールド回路の各段の出力とそれぞ
れ対応する係数データとを乗算する複数のアナログデジ
タル乗算器と、前記複数のアナログデジタル乗算器の出
力を加算する加算器とを有するフィルタ回路であって、
前記複数段のサンプルホールド回路、前記複数のアナロ
グデジタル乗算器および前記加算器は、いずれも、反転
増幅器と、該反転増幅器の入力に接続される入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
るフィードバックキャパシタとを備えたアナログ演算回
路を用いて構成されているフィルタ回路の演算誤差補正
方法であって、前記各サンプルホールド回路とそれに対
応する前記アナログデジタル乗算器の組ごとに一定の入
力信号を与えて、そのときの出力信号を測定し、該測定
された出力信号と理論的な出力信号との比較結果に基づ
いて前記各段に対応する補正データを算出し、前記各ア
ナログデジタル乗算器における各係数データとして、本
来の係数データと前記算出された補正データとに基づい
て算出された係数データを用いるようにしたものであ
る。
数段直列に接続されたサンプルホールド回路と、該サン
プルホールド回路の各段の出力と係数データとを乗算す
る複数のアナログデジタル乗算器と、前記複数のアナロ
グデジタル乗算器の出力を加算する加算器とを有するフ
ィルタ回路であって、前記複数段のサンプルホールド回
路、前記複数のアナログデジタル乗算器および前記加算
器は、いずれも、反転増幅器と、該反転増幅器の入力に
接続される入力キャパシタと、前記反転増幅器の出力と
入力との間に接続されるフィードバックキャパシタとを
備えたアナログ演算回路を用いて構成されており、前記
係数データは、本来の係数データと前記アナログ演算回
路における演算誤差を補正する補正データとからより算
出された係数データとされているものである。
とフィードバックキャパシタとの容量比の誤差に対応し
た補正係数をアナログデジタル乗算器における乗算デー
タ中に反映させることにより、抵抗やキャパシタ等の素
子を付加することなく、アナログ演算回路における演算
誤差を補正することが可能となる。
誤差の補正方法は、アナログデジタル乗算器を有するア
ナログ演算回路であればどのような回路の場合であって
も適用することができるが、ここでは、該方法をフィル
タ回路に適用した場合を例にとって説明する。図1は、
本発明のアナログ演算回路の誤差補正方法が適用された
フィルタ回路の構成を示すブロック図である。この図に
おいて、10はN段直列に接続されたサンプルホールド
回路110〜11N-1からなるサンプルホールド回路群で
あり、初段のサンプルホールド回路110には入力信号
Ainが印加されている。これらサンプルホールド回路
110〜11N-1には、周期Tのサンプリングクロック信
号が供給され、前記サンプルホールド回路110は該サ
ンプリングクロックに応じて入力端子から入力されるア
ナログ信号Ainをサンプリングホールドし、該サンプ
リングされた入力信号Ainは、順次後段のサンプルホ
ールド回路111〜11N-1に転送される。
各タップの出力(サンプルホールド回路110〜11N-1
の各出力)と乗算すべき係数データを格納するN段構成
のシフトレジスタ(係数レジスタ)であり、その各段2
10〜21N-1には、それぞれ所定の係数データhが格納
されている。30はN個のアナログデジタル乗算回路3
10〜31N-1からなる乗算部であり、各乗算回路310
〜31N-1の一方の入力端子には、前記サンプルホール
ド回路群10の対応する各タップの出力信号(サンプリ
ングされたアナログ信号)が入力されており、他方の入
力端子には、それぞれ前記係数レジスタ20の対応する
段の出力データ(デジタルデータ)が入力されている。
これにより、各乗算回路310〜31N-1において対応す
るサンプルホールド回路110〜11N-1からの離散的な
アナログ信号出力と係数レジスタ20の各段210〜2
1N-1からの係数データhとの乗算が実行される。
N-1からの乗算結果出力は加算回路40において加算さ
れ、その総和信号yが出力される。該総和出力yはスケ
ーラ50において、所定のレベルの信号とされた後、後
続する回路に出力される。
10〜31N-1、加算器40およびスケーラ50は、いず
れも、前述したアナログ演算回路を用いて構成されてい
る。また、前記各サンプルホールド回路110〜11N-1
は、それぞれ前記図9に示したサンプルホールド回路を
2段直列にした構成とされている。図4は、前記サンプ
ルホールド回路110〜11N-1の各段の構成を示す図で
あり、図示するように、各サンプルホールド回路110
〜11N-1はそれぞれ直列に接続された同一構成のサン
プリング回路とホールド回路とから構成されており、そ
れぞれの入力キャパシタとフィードバックキャパシタの
比は「1」(Cfs/Cis=Cih/Cfh=1)と
されている。
ンプリング制御信号により開閉が制御され、ホールド回
路の入力スイッチは該サンプリング制御信号の反転信号
とされているホールド制御信号により制御されるように
なされている。すなわち、サンプリング制御信号がハイ
レベル(ホールド制御信号がローレベル)とされたとき
に、入力信号Viがサンプリング回路に入力され、前述
したようにその該入力信号の反転信号がその出力側から
出力される。そして、サンプリング制御信号がローレベ
ル(ホールド制御信号がハイレベル)となったときに、
前記サンプリング回路の出力がその時点の入力信号Vi
の反転信号となり、該信号が前記ホールド回路に入力さ
れて、その反転信号(すなわち入力信号Vi)がホール
ド回路から出力される。このように、各サンプルホール
ド回路110〜11N-1に入力信号がサンプリングされ、
順次転送保持される。
す図である。この図に示す例は5ビットのデジタルデー
タA[0,….4]とB[0,…,4]を用いてスケー
リングを行うようになされたスケーラ回路の構成例であ
る。図示するように、スケーラ50は前記入力キャパシ
タおよびフィードバックキャパシタの両者の容量をデジ
タルデータにより制御することが出来るようにしたもの
であり、入力データB[0,…,4]により制御される
入力キャパシタCB0〜CB4および入力キャパシタCBC、
入力データA[0,…,4]により制御されるフィード
バックキャパシタCA0〜CA4およびフィードバックキャ
パシタCACが設けられている。ここで、各キャパシタの
容量は、CAm=2m(m=0〜4)、CBn=2n(n=0
〜4)、CAC=CBC=1とされている。
前述した場合と同様に電荷保存式を用いて、次の式
(7)のように表される。
ングを行なうことができる。
の式(8)で表わされる演算を実行することとなり、い
わゆるFIR型のフィルタとなる。
∞〜∞の整数、xは入力信号、yは出力信号、hは係数
である。
きの式であるが、実際には、配線による浮遊容量や製造
上のバラツキなどにより、前記アナログ演算回路におけ
る入力キャパシタとフィードバックキャパシタの容量比
に誤差(傾きの誤差)が発生することがある。このよう
な誤差が発生したときには、前記式(8)は次の式
(9)のように表される。
ホールド回路110〜11N-1における傾きの誤差がa0
〜aN-1であるとすると、αn(n=0〜N−1)は次の
式(10)のように表される。
に応じて前記係数hを次の式(11)に示すように補正
しておくことにより、前記誤差を補正している。
することが出来、前記式(8)に示す誤差のない場合と
同一の出力を得ることが可能となる。
ップにより推定することができる。 (1)第1タップ目の係数hの値を最大値(例えば12
7)に設定し、他のタップの係数hを0とする。 (2)スケーラ50の倍率を出力信号が入力信号の等倍
になるように調整する。 (3)既知のアナログ信号を入力信号とし、その出力信
号を記録する。なお、既知のアナログ信号としてランプ
波形を用いると測定が容易になる。 (4)第2タップ〜第32タップ目についても、順次同
様にして測定する。 (5)上記各測定結果と出力の理論値とを比較し、それ
ぞれのタップの傾きの誤差を求める。これをαnとす
る。
ンプルホールド回路における誤差について図4を参照し
て説明する。図4の(a)は前述したサンプリング回路
の構成を示す図であり、前述したような誤差がない式
(13)に示すように入力キャパシタCisとフィード
バックキャパシタCfsの比(傾き)が1であるとする
と、その出力電圧Voは前述した電荷保存式より次の式
(14)で示す値となる。
プリング回路に傾きの誤差が存在してCis/Cfs≒
1であり、かつ、バイアス電圧に誤差Bがあるときは、
出力電圧Voは次の式(15)のようになる。
(17)のように定義する。
出力Voは次の式(18)により表わされる。
も、同様に傾きの誤差αhがあるとすると、次の式(1
9)が成立する。
が前記ホールド回路に入力され、該ホールド回路の出
力、すなわち、このサンプルホールド回路の出力は次の
式(20)となる。
(22)のようにおく。
3)のようになる。
路310〜31N-1の一方の入力(被乗数)となる。
0〜31N-1における前記誤差の伝搬について図5を参照
しながら検討する。図5に示すアナログデジタル乗算回
路において、乗算器の出力電圧Voは、バイアス電圧の
誤差をeとすると、次の式(24)により表わされる。
ナログデジタル乗算回路の制御信号であり、乗数であ
る。
る。
その傾きの誤差をδ(ただし、δはγの値に影響されな
いものとする)とすると、前記出力電圧Voは次の式
(26)により表わされる。
式(23)に示すサンプルホールド回路の出力を代入す
ると、前記出力電圧Voは次の式(27)のようにな
る。
表わされる。
ることとなる。
伝搬について図6を参照して説明する。図6に示すよう
に、加算器40の入力電圧をVi1〜ViN、入力キャパシ
タの容量をCi1〜CiN、フィードバックキャパシタの容
量をCfaとする。このとき、該加算器の出力電圧の理論
値は、前述したように、次の式(30)により表わされ
る。
の誤差をH、前記係数が最大値とされているアナログデ
ジタル乗算回路の出力をVi1とし、係数が0とされてい
る他の乗算器の出力電圧をVi2〜ViNであるとする。こ
のとき、Vi1は前記式(29)に示されている値とな
り、Vi2〜ViNは、Vb−ζj(j=2〜N)となる。
このとき、この加算器40の出力電圧Voは次の式(3
1)で表わされる。
となるので、これをηとおき、また、Ci1とCfaとの比
を次の式(32)のように表わす。
器40の入力数である。このとき、該加算器の出力電圧
Voは次の式(33)のようになる。
力される。前述したように、スケーラ50においても同
様に傾きの誤差が存在するため、スケーラ50の乗数を
μ、その傾きの誤差をκ(ただし、κはμの値に影響さ
れないものとする)、スケーラ50が出力するオフセッ
ト電圧およびその誤差をλとすると、該スケーラ50の
出力電圧は、次の式(34)のようになる。
αとなる。したがって、前記乗算部30における当該ア
ナログデジタル乗算回路31iにおける乗数γに、予め
1/κθδαを掛けておくことにより、最終的な出力信
号の補正を行うことが可能となる。
としてランプ波形を入力し、そのときの出力信号からそ
の傾きを測定する。そして、この測定結果と理論的な傾
きμγ/Nとを比較する。この誤差が前記κθδαとな
る。
誤差の補正の効果を説明するためのシミュレーション結
果を示す図である。なお、ここでは、タップ長が32、
係数精度が8ビット、サンプリング周波数48kHzと
し、サンプルホールド回路の誤差として全てのサンプル
ホールド回路に31/32の減衰を仮定(したがって、
32段目における減衰は3132/3232)し、入力信号
としてM系列のホワイトノイズを印加した場合のシミュ
レーション結果を示している。この図に示すように、サ
ンプルホールド回路に減衰がある場合(B)には、全体
的に信号の減衰がみられている。また、係数の補正を行
った場合(C)には、通過域において理論的なフィルタ
特性(A)と同等な結果が得られており、また、阻止域
においてもほぼ同等の減衰量となっていることがわか
る。
法によれば、乗数に補正データを反映させておくことに
より、抵抗やキャパシタ等の素子を付加することなく、
アナログ演算回路における演算誤差を補正することがで
き、高精度の演算結果を得ることが可能となる。なお、
以上の説明においては、フィルタ回路を例にとって説明
したが、本発明の誤差補正方法は、アナログデジタル乗
算回路を有する回路であれば同様に適用することができ
る。
演算回路の誤差補正方法によれば、抵抗やキャパシタ等
の素子を付加することなく、アナログ演算回路の演算誤
差を補正することができ、精度の高い演算結果を出力す
ることができる。
法が適用されたフィルタ回路の構成例を示すブロック図
である。
ホールド回路の構成例を示すブロック図である。
の構成例を示すブロック図である。
ド回路の動作を説明するための図である。
説明するための図である。
説明するための図である。
タ回路の特性のシミュレーション結果を示す図である。
ある。
図である。
Claims (4)
- 【請求項1】 反転増幅器と、該反転増幅器の入力に
接続される入力キャパシタと、前記反転増幅器の出力と
入力との間に接続されるフィードバックキャパシタとを
備えたアナログ演算回路であって、該アナログ演算回路
を有する回路には、該アナログ演算回路の出力電圧とデ
ジタルデータとを乗算するアナログデジタル乗算器が設
けらているアナログ演算回路における演算誤差を補正す
る方法であって、 前記デジタルデータとして、本来の乗数データと前記ア
ナログ演算器の誤差を補正するための補正データとから
算出されたデジタルデータを用いることにより、前記ア
ナログ演算回路の演算誤差を補正するようにしたことを
特徴とするアナログ演算回路の演算誤差補正方法。 - 【請求項2】 前記補正データは、当該アナログ演算
回路に既知のアナログ電圧を入力したときの出力電圧と
出力電圧の理論値との比較により算出されることを特徴
とする前記請求項1記載のアナログ演算回路の演算誤差
補正方法。 - 【請求項3】 複数段直列に接続されたサンプルホー
ルド回路と、該サンプルホールド回路の各段の出力とそ
れぞれ対応する係数データとを乗算する複数のアナログ
デジタル乗算器と、前記複数のアナログデジタル乗算器
の出力を加算する加算器とを有するフィルタ回路であっ
て、前記複数段のサンプルホールド回路、前記複数のア
ナログデジタル乗算器および前記加算器は、いずれも、
反転増幅器と、該反転増幅器の入力に接続される入力キ
ャパシタと、前記反転増幅器の出力と入力との間に接続
されるフィードバックキャパシタとを備えたアナログ演
算回路を用いて構成されているフィルタ回路の演算誤差
補正方法であって、 前記各サンプルホールド回路とそれに対応する前記アナ
ログデジタル乗算器の組ごとに一定の入力信号を与え
て、そのときの出力信号を測定し、 該測定された出力信号と理論的な出力信号との比較結果
に基づいて前記各段に対応する補正データを算出し、 前記各アナログデジタル乗算器における各係数データと
して、本来の係数データと前記算出された補正データと
に基づいて算出された係数データを用いるようにしたこ
とを特徴とするフィルタ回路の演算誤差補正方法。 - 【請求項4】 複数段直列に接続されたサンプルホー
ルド回路と、 該サンプルホールド回路の各段の出力と係数データとを
乗算する複数のアナログデジタル乗算器と、 前記複数のアナログデジタル乗算器の出力を加算する加
算器とを有するフィルタ回路であって、 前記複数段のサンプルホールド回路、前記複数のアナロ
グデジタル乗算器および前記加算器は、いずれも、反転
増幅器と、該反転増幅器の入力に接続される入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
るフィードバックキャパシタとを備えたアナログ演算回
路を用いて構成されており、 前記係数データは、本来の係数データと前記アナログ演
算回路における演算誤差を補正する補正データとからよ
り算出された係数データとされていることを特徴とする
フィルタ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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