KR100268905B1 - Nonvolatile memory cell and method for manufacturing the same - Google Patents
Nonvolatile memory cell and method for manufacturing the same Download PDFInfo
- Publication number
- KR100268905B1 KR100268905B1 KR1019980025132A KR19980025132A KR100268905B1 KR 100268905 B1 KR100268905 B1 KR 100268905B1 KR 1019980025132 A KR1019980025132 A KR 1019980025132A KR 19980025132 A KR19980025132 A KR 19980025132A KR 100268905 B1 KR100268905 B1 KR 100268905B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- gate insulating
- gate
- impurity region
- transistor
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
Abstract
본 발명은 커플링 상수의 값을 크게하여 고속, 저전압에 유리하고, 프로그램과 동시에 셀의 부유 게이트의 전하 상태를 모니터링할 수 있는 기능을 용이하게 달성할 수 있으며 셀 사이즈를 감소시키는데 적당한 비휘발성 메모리 셀을 제공하기 위한 것으로써, 반도체 기판, 상기 기판의 표면내에 형성되고 인접하는 두 셀의 공통 소오스로 사용되는 제 1 불순물 영역, 상기 제 1 불순물 영역과 일정 간격을 가지고 그 일측에 형성되며 모니터 트랜지스터의 드레인으로 사용되는 제 2 불순물 영역, 상기 제 1 불순물 영역과 일정 간격을 가지고 다른 일측에 형성되며 프로그램/리드 트랜지스터의 드레인으로 사용되는 제 3 불순물 영역, 상기 제 1, 제 2 불순물 영역 및 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성되는 제 1 게이트 절연막, 상기 제 1, 제 3 불순물 영역 및 상기 제 1 불순물 영역과 제 3 불순물 영역 사이의 기판상에 형성되며 상기 제 1 게이트 절연막 보다 상대적으로 얇은 두께를 갖는 제 2 게이트 절연막, 상기 제 1, 제 2 게이트 절연막상에 형성되는 부유 게이트, 상기 부유 게이트상에서 절연막을 사이에 두고 형성되는 컨트롤 게이트를 포함하여 구성된다.The present invention is advantageous for high speed and low voltage by increasing the value of the coupling constant, and can easily achieve the function of monitoring the charge state of the floating gate of the cell at the same time as the program, and is suitable for reducing the cell size. In order to provide a cell, a semiconductor substrate, a first impurity region formed in the surface of the substrate and used as a common source of two adjacent cells, formed on one side of the first impurity region at regular intervals from the first impurity region, A second impurity region used as a drain of the third impurity region formed on the other side with a predetermined interval from the first impurity region and used as a drain of the program / lead transistor, the first and second impurity regions and the second A first gate insulating film formed on a substrate between the first impurity region and the second impurity region, A second gate insulating film formed on a substrate between the first and third impurity regions and between the first impurity region and the third impurity region and having a thickness relatively thinner than that of the first gate insulating film, the first and second gate insulation A floating gate formed on the film, and a control gate formed on the floating gate with the insulating film interposed therebetween.
Description
본 발명은 반도체 장치에 관한 것으로 특히, 문턱전압이 서로 다른 두 개의 트랜지스터가 시리즈로 연결되어 하나의 메모리 셀을 구성하는 메모리 셀의 제조에 적당하도록 한 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a nonvolatile memory cell and a method of manufacturing the same in which two transistors having different threshold voltages are connected in series and suitable for manufacturing a memory cell constituting one memory cell.
도 1은 종래 단순 적층 구조(Simple Stacked Gate)의 싱글 트랜지스터 비휘발성 메모리 셀의 구조 단면도이다.1 is a cross-sectional view of a structure of a single transistor nonvolatile memory cell of a conventional simple stacked gate.
도 1에 도시한 바와 같이, 반도체 기판(11)과, 반도체 기판(11)상의 소정영역에 절연막을 사이에 두고 형성된 부유 게이트(13)와, 상기 부유 게이트(13)상에 절연막을 사이에 두고 형성된 컨트롤 게이트(15)와, 상기 부유 게이트(13) 양측의 기판(11)의 표면내에 형성된 소오스 및 드레인 불순물 영역(17,17a)을 포함하여 구성된다.As shown in FIG. 1, a semiconductor substrate 11, a floating gate 13 formed with an insulating film therebetween in a predetermined region on the semiconductor substrate 11, and an insulating film interposed therebetween on the floating gate 13. And the source and drain impurity regions 17 and 17a formed in the surface of the substrate 11 on both sides of the floating gate 13.
이와 같은 종래 단순 적층 구조의 싱글 트랜지스터 비휘발성 메모리 셀은 셀의 사이가 작다는 잇점이 있으나 컨트롤 게이트의 커플링 상수값이 매우 작다는 단점이 있다. 특히, 셀 사이즈를 감소시킬수록 커플링 상수가 더욱 작아지게 되는 문제가 있었다.Such a single transistor non-volatile memory cell of the conventional simple stacked structure has the advantage of having a small cell size, but has a disadvantage of a very small coupling constant value of the control gate. In particular, there is a problem that the coupling constant becomes smaller as the cell size is reduced.
이러한 문제를 해결하기 위해 일반적으로 부유 게이트와 컨트롤 게이트 사이에 구성되는 절연막을 ONO(Oxide-Nitride-Oxide)구조의 절연막을 이용한다.In order to solve this problem, an insulating film formed between an floating gate and a control gate is generally used as an insulating film having an oxide-nitride-oxide (ONO) structure.
그러나 ONO구조의 절연막을 이용할 경우, 공정이 복잡하고, 고온에서 어닐링(Anealing)하여야 하는 공정이 필요하다.However, when using an ONO insulating film, the process is complicated, and a process that needs to be annealed at a high temperature is required.
또한, 상기 단순 적층 구조의 비휘발성 메모리 셀의 어레이 구성시, 셀 두 개당 하나의 메탈 콘택이 필요하므로 메탈 콘택을 고려한 실제 메모리 셀 사이즈는 매우 크다.In addition, when configuring an array of non-volatile memory cells having a simple stacked structure, one metal contact is required per two cells, so the actual memory cell size considering the metal contact is very large.
이러한 단순 적층 구조에 따른 비휘발성 메모리 셀 어레이의 문제를 해결하기 위해 콘택리스 어레이(Contactless Array)를 이용하였다.In order to solve the problem of the nonvolatile memory cell array according to the simple stacked structure, a contactless array is used.
도 2는 이러한 콘택리스 어레이의 일예를 나타내었다.2 shows an example of such a contactless array.
도 2는 콘택리스 어레이를 이용한 비휘발성 메모리 셀에 따른 구조 단면도이다.2 is a cross-sectional view illustrating a structure of a nonvolatile memory cell using a contactless array.
도 2에 도시한 바와 같이, 각 셀의 소오스(17)와 드레인(17a)은 옥사이드(oxide)에 의해 서로 분리되어 있다.As shown in Fig. 2, the source 17 and the drain 17a of each cell are separated from each other by an oxide.
미설명 부호 "11"은 기판이고, "22"는 절연막이다.Reference numeral "11" is a substrate and "22" is an insulating film.
도 2와 같은 콘택리스 어레이는 메탈 콘택이 16개 이상의 셀마다 하나씩 존재하므로 유효 셀 사이즈를 감소시킬 수가 있다.In the contactless array as shown in FIG. 2, since a metal contact is provided for each of 16 or more cells, the effective cell size may be reduced.
하지만, 도 2와 같은 콘택리스 어레이 또한 단순 적층 구조이므로 컨트롤 게이트와 부유 게이트간의 커플링 상수가 낮아지는 것은 피할 수가 없다.However, since the contactless array shown in FIG. 2 is also a simple stacked structure, the coupling constant between the control gate and the floating gate is inevitable.
상기와 같은 커플링 상수를 향상시키기 위해 제안된 기술을 도 3에 나타내었다.The proposed technique to improve the coupling constant as described above is shown in FIG. 3.
도 3은 종래 비휘발성 메모리 셀에 따른 구조단면도이다.3 is a structural cross-sectional view of a conventional nonvolatile memory cell.
도 3에 도시된 기술은 미국 특허 U.S.Patent No. 5,047,362호에서 잘 나타난 바와 같이, 인접한 두 개의 채널영역상의 부유 게이트를 제 2의 부유 게이트로 연결하여 커플링을 증가시키고자 하였다.The technique shown in Figure 3 is described in U.S. Pat. As shown in 5,047,362, an attempt was made to increase coupling by connecting floating gates on two adjacent channel regions to a second floating gate.
즉, 도 3에 도시한 바와 같이, 두 개의 채널영역상에 형성된 제 1 폴리실리콘층(31)을 전기적으로 서로 연결할 수 있도록 제 2 폴리실리콘층(32)을 형성하여 상기 제 1 폴리실리콘층(31)과 제 2 폴리실리콘층(32)으로 이루어진 부유 게이트(13)를 형성한다.That is, as shown in FIG. 3, the second polysilicon layer 32 is formed to electrically connect the first polysilicon layers 31 formed on the two channel regions to each other. 31 and a floating gate 13 composed of the second polysilicon layer 32 is formed.
여기서, 미설명 부호 "33"은 공통 소오스로 사용되는 베리드(buried) N+불순물영역이고, "35,35a"는 각 셀의 드레인으로 사용되는 베리드 N+불순물영역이다.Here, the reference numeral "33" is a buried (buried) N + impurity region used as a common source, "35,35a" is a buried N + impurity region used as the drain of each cell.
그러나 상기와 같은 종래 비휘발성 메모리 셀은 동일한 게이트 절연막을 갖는 두 개의 채널영역의 부유 게이트를 연결하였으므로 충분한 커플링 증가 효과를 얻을 수 없다.However, in the conventional nonvolatile memory cell as described above, since the floating gates of two channel regions having the same gate insulating layer are connected, sufficient coupling increase effects cannot be obtained.
또한 공정이 복잡하고, 소자의 신뢰성 확보가 어렵다.In addition, the process is complicated and it is difficult to secure the reliability of the device.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 커플링 상수의 값을 크게하여 고속, 저전압에 유리하고, 프로그램과 동시에 셀의 부유 게이트의 전하 상태를 모니터링할 수 있는 기능을 용이하게 달성할 수 있으며 셀 사이즈를 감소시키는데 적당한 비휘발성 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and is advantageous in high speed and low voltage by increasing the value of the coupling constant, and facilitates the function of monitoring the charge state of the floating gate of the cell at the same time as the program. It is an object of the present invention to provide a nonvolatile memory cell and a method of manufacturing the same, which can be easily achieved and suitable for reducing cell size.
도 1은 종래 단순 적층 구조(Simple Stacked Gate)의 싱글 트랜지스터 비휘발성 메모리 셀의 구조 단면도1 is a cross-sectional view of a structure of a single transistor nonvolatile memory cell of a conventional simple stacked gate.
도 2는 종래 콘택리스 어레이를 이용한 비휘발성 메모리 셀에 따른 구조 단면도2 is a cross-sectional view of a structure of a nonvolatile memory cell using a conventional contactless array
도 3은 종래 비휘발성 메모리 셀에 따른 구조단면도3 is a structural cross-sectional view of a conventional nonvolatile memory cell
도 4는 본 발명의 비휘발성 메모리 셀에 따른 심볼(Symbol)이다.4 is a symbol according to a nonvolatile memory cell of the present invention.
도 5는 본 발명의 비휘발성 메모리 셀 어레이의 레이아웃도5 is a layout diagram of a nonvolatile memory cell array of the present invention.
도 6는 도 5의 X-X'선에 따른 구조 단면도6 is a cross-sectional view taken along the line X-X 'of FIG.
도 7a는 도 5의 Y1-Y1'선에 따른 단면도7A is a cross-sectional view taken along the line Y1-Y1 'of FIG.
도 7b는 도 5의 Y2-Y2'선에 따른 단면도7B is a cross-sectional view taken along the line Y2-Y2 'of FIG. 5.
도 8a 내지 8d는 본 발명의 비휘발성 메모리 셀 제조방법을 설명하기 위한 공정 단면도8A through 8D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
50 : 기판 51 : 제 1 불순물 영역50 substrate 51 first impurity region
51a,51b : 제 2, 제 3 불순물 영역 52 : 소자 격리영역51a, 51b: second and third impurity regions 52: device isolation region
53 : 부유 게이트 54 : 컨트롤 게이트53: floating gate 54: control gate
61 : 모니터 트랜지스터용 게이트 절연막61: gate insulating film for monitor transistor
62 : 프로그램/리드 트랜지스터용 게이트 절연막62: gate insulating film for program / lead transistor
상기의 목적을 달성하기 위한 본 발명의 비휘발성 메모리 셀은 반도체 기판, 상기 기판의 표면내에 형성되고 인접하는 두 셀의 공통 소오스로 사용되는 제 1 불순물 영역, 상기 제 1 불순물 영역과 일정 간격을 가지고 그 일측에 형성되며 모니터 트랜지스터의 드레인으로 사용되는 제 2 불순물 영역, 상기 제 1 불순물 영역과 일정 간격을 가지고 다른 일측에 형성되며 프로그램/리드 트랜지스터의 드레인으로 사용되는 제 3 불순물 영역, 상기 제 1, 제 2 불순물 영역 및 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성되는 제 1 게이트 절연막, 상기 제 1, 제 3 불순물 영역 및 상기 제 1 불순물 영역과 제 3 불순물 영역 사이의 기판상에 형성되며 상기 제 1 게이트 절연막 보다 상대적으로 얇은 두께를 갖는 제 2 게이트 절연막, 상기 제 1, 제 2 게이트 절연막상에 형성되는 부유 게이트, 상기 부유 게이트상에서 절연막을 사이에 두고 형성되는 컨트롤 게이트를 포함하여 구성되고, 본 발명의 비휘발성 메모리 셀의 제조방법은 반도체 기판의 표면내에 인접하는 두 셀의 공통 소오스로 사용되는 제 1 불순물영역을 형성하는 공정과, 상기 제 1 불순물영역과 일정간격을 두고 그 일측에 모니터 트랜지스터의 드레인으로 사용되는 제 2 불순물영역과, 상기 제 1 불순물영역의 다른 일측에 프로그램/리드 트랜지스터의 드레인으로 사용되는 제 3 불순물영역을 형성하는 공정;A nonvolatile memory cell of the present invention for achieving the above object has a semiconductor substrate, a first impurity region formed in the surface of the substrate and used as a common source of two adjacent cells, and has a predetermined distance from the first impurity region. A second impurity region formed on one side thereof and used as a drain of the monitor transistor, a third impurity region formed on the other side and having a predetermined distance from the first impurity region and used as a drain of the program / lead transistor, the first, A first gate insulating film formed on a second impurity region and a substrate between the first impurity region and the second impurity region, on the substrate between the first and third impurity regions and between the first and third impurity regions A second gate insulating film having a thickness relatively thinner than that of the first gate insulating film, the first and second crab And a control gate formed on the floating insulating film with the insulating gate interposed therebetween, wherein the method for manufacturing a nonvolatile memory cell of the present invention is common between two adjacent cells in the surface of a semiconductor substrate. Forming a first impurity region to be used as a source, a second impurity region to be used as a drain of the monitor transistor at one side with a predetermined interval from the first impurity region, and a program to the other side of the first impurity region / Forming a third impurity region used as a drain of the lead transistor;
상기 제 1, 제 2 불순물영역 및 상기 제 1 불순물영역과 제 2 불순물영역 사이의 기판상에 제 1 게이트 절연막을 형성하는 공정과, 상기 제 1, 제 3 불순물영역 및 상기 제 1 불순물영역과 제 3 불순물영역 사이의 기판상에 상기 제 1 게이트 절연막보다 상대적으로 얇은 두께를 갖는 제 2 게이트 절연막을 형성하는 공정과, 상기 제 1, 제 2 게이트 절연막상에 부유 게이트를 형성하는 공정과, 상기 부유 게이트상에서 절연막을 사이에 두고 컨트롤 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.Forming a first gate insulating film on the substrate between the first and second impurity regions and between the first and second impurity regions, and the first and third impurity regions and the first impurity region and the first impurity region. Forming a second gate insulating film having a thickness relatively thinner than the first gate insulating film on the substrate between the three impurity regions, forming a floating gate on the first and second gate insulating films, and And forming a control gate with an insulating film interposed therebetween on the gate.
이하, 본 발명의 비휘발성 메모리 셀 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a nonvolatile memory cell and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 4는 본 발명의 비휘발성 메모리 셀에 따른 심볼(Symbol)이다.4 is a symbol according to a nonvolatile memory cell of the present invention.
도 4의 심볼에서도 나타낸 바와 같이, 모니터 트랜지스터의 소오스와 프로그램/리드 트랜지스터의 소오스를 공통으로 하고, 기판과 플로팅 게이트와의 사이에 형성된 절연막의 두께를 모니터 트랜지스터의 게이트 절연막의 두께(L1)와 프로그램/리드 트랜지스터의 게이트 절연막의 두께(L2)를 서로 다르게 하였음을 알 수 있다.As shown in the symbol of Fig. 4, the source of the monitor transistor and the source / program transistor are common, and the thickness of the insulating film formed between the substrate and the floating gate is determined by the thickness L1 of the gate insulating film of the monitor transistor and the program. It can be seen that the thickness L2 of the gate insulating film of the lead transistor is different from each other.
여기서, 문턱전압을 다르게 하기 위한 다른 방법으로써 채널 이온주입을 다르게 할 수도 있으나 커플링 상수를 크게 하기 위해서는 상기와 같이 도 4에 도시한 바와 같이, 모니터 트랜지스터의 게이트 절연막의 두께를 두껍게 형성한다.Here, the channel ion implantation may be different as another method for changing the threshold voltage. However, in order to increase the coupling constant, as shown in FIG. 4, the thickness of the gate insulating layer of the monitor transistor is increased.
도 4에 도시한 바와 같이, 본 발명의 비휘발성 메모리 셀은 프로그램/리드 트랜지스터와 프로그램시 부유 게이트의 전하 상태를 모니터링하는 기능을 수행할 수 있는 모니터 트랜지스터가 공통 소오스로하여 직렬로 연결된 4-단자 트랜지스터이다.As shown in Fig. 4, the nonvolatile memory cell of the present invention is a 4-terminal connected in series with a common source of a program / lead transistor and a monitor transistor capable of monitoring a charge state of a floating gate during programming. Transistor.
이와 같이 모니터 트랜지스터의 게이트 절연막의 두께(L1)가 프로그램/리드 트랜지스터의 게이트 절연막의 두께(L2)보다 더 두껍기 때문에 전류 소모를 최소화할 수 있다.As such, since the thickness L1 of the gate insulating film of the monitor transistor is thicker than the thickness L2 of the gate insulating film of the program / lead transistor, current consumption may be minimized.
또한, 모니터 트랜지스터의 게이트 절연막은 셀 간의 전기적 절연막의 역할도 수행한다.In addition, the gate insulating film of the monitor transistor also serves as an electrical insulating film between cells.
이와 같은 본 발명의 비휘발성 메모리 셀 어레이의 레이아웃도를 도 5에 도시하였다.Such a layout of the nonvolatile memory cell array of the present invention is shown in FIG.
도 5에 도시한 바와 같이, 공통 소오스로 사용되며 기판내에서 칼럼 방향으로 일정간격을 가지고 형성되는 제 1 불순물 영역(51)들, 상기 제 1 불순물 영역(51)들 사이 사이에 형성되며 제 1 불순물 영역(51)과 일정 거리를 두고 형성되어 각각 드레인으로 사용되는 제 2, 제 3 불순물 영역(51a,51b)들, 상기 불순물 영역(51,51a,51b)들과 교차하는 방향으로 형성되며 서로 일정간격을 가지는 소자 격리영역(52)들, 상기 제 1 불순물 영역(51)을 가로질러 상기 제 2 불순물 영역(51a)의 엣지부위와 제 3 불순물 영역(51b)의 엣지부위에 오버랩되고 상기 인접한 소자 격리영역(52)의 엣지부위에 오버랩되어 형성되는 부유 게이트(53)들, 상기 부유 게이트(53)상에 절연막을 사이에 두고 형성되는 컨트롤 게이트(54)들을 포함하여 구성된다.As shown in FIG. 5, the first impurity regions 51 are formed between the first impurity regions 51 and the first impurity regions 51 which are used as a common source and are formed at predetermined intervals in the column direction in the substrate. It is formed at a predetermined distance from the impurity region 51 and is formed in a direction crossing the second and third impurity regions 51a and 51b and the impurity regions 51, 51a and 51b which are used as drains, respectively. Device isolation regions 52 having a predetermined interval, and an edge portion of the second impurity region 51a and an edge portion of the third impurity region 51b are overlapped with each other across the first impurity region 51. The floating gates 53 overlapping the edges of the device isolation region 52 may be formed, and the control gates 54 may be formed on the floating gates 53 with an insulating layer therebetween.
여기서, 인출부호 "가"는 단위 셀의 영역을 표시한다.Here, the withdrawal symbol "a" indicates an area of a unit cell.
이와 같은 본 발명의 비휘발성 메모리 셀을 보다 상세히 설명하면 다음과 같다.The nonvolatile memory cell of the present invention will be described in more detail as follows.
도 6는 도 5의 X-X'선에 따른 구조 단면도이다.6 is a cross-sectional view taken along the line X-X 'of FIG.
도 6에 도시한 바와 같이, 기판(50), 상기 기판(50)의 표면내에서 일정 간격을 가지고 형성된 제 1 불순물 영역(51)들, 상기 제 1 불순물 영역(51)들의 사이사이에서 제 1 불순물 영역(51)과 일정 거리를 두고 형성된 제 2 불순물 영역(51a)들 및 제 3 불순물 영역(51b)들, 상기 제 1 불순물 영역(51)을 포함한 상기 제 1 불순물 영역(51)의 일측에 형성되는 제 2 불순물 영역(51a)에 걸쳐 상기 기판(50)상에 형성되는 모니터 트랜지스터용 게이트 절연막(61)들, 상기 게이트 절연막(61)들의 사이에 상응하는 기판(50)상에서 형성되며 상기 모니터 트랜지스터용 게이트 절연막(61)보다 상대적으로 얇은 두께의 프로그램/리드 트랜지스터용 게이트 절연막(62)들, 상기 모니터 트랜지스터용 게이트 절연막(61) 및 상기 프로그램/리드 트랜지스터용 게이트 절연막(62)상에 오버랩되어 형성되는 부유 게이트(53)들, 상기 부유 게이트(53)상에 형성되는 절연막(63), 상기 절연막(63)을 포함한 상기 모니터 트랜지스터용 게이트 절연막(61)상에 형성되는 컨트롤 게이트(54)를 포함하여 구성된다.As shown in FIG. 6, a first gap is formed between the substrate 50 and the first impurity regions 51 and the first impurity regions 51 formed at regular intervals within the surface of the substrate 50. On one side of the first impurity region 51 including the second impurity regions 51a and the third impurity regions 51b and the first impurity region 51 formed at a predetermined distance from the impurity region 51. The monitor insulating film 61 formed on the substrate 50 over the second impurity region 51a to be formed on the substrate 50 corresponding to the gate insulating film 61 for the transistor and the gate insulating film 61 and the monitor Overlap on the gate insulating film 62 for the program / lead transistor, the gate insulating film 61 for the monitor transistor, and the gate insulating film 62 for the program / lead transistor relatively thinner than the gate insulating film 61 for the transistor. brother Floating gates 53, an insulating film 63 formed on the floating gate 53, and a control gate 54 formed on the gate insulating film 61 for the monitor transistor including the insulating film 63. It is configured by.
한편, 도 7a는 도 6의 Y1-Y1'선에 따른 단면도이고, 도 7b는 도 6의 Y2-Y2'선에 따른 단면도이다.7A is a cross-sectional view taken along the line Y1-Y1 'of FIG. 6, and FIG. 7B is a cross-sectional view taken along the line Y2-Y2' of FIG.
먼저, 도 7a에 도시한 바와 같이, 기판(50)과, 기판(50)상에서 일정간격을 가지고 형성된 소자 격리영역(52)들과, 상기 소자 격리영역(52)들 사이의 기판(50)상에 형성되는 프로그램/리드 트랜지스터용 게이트 절연막(62)들과, 상기 게이트 절연막(62)상에 형성되는 부유 게이트(53)들과, 상기 부유 게이트(53)상에서 절연막(63)을 사이에 두고 형성되는 컨트롤 게이트(54)들을 포함하여 구성된다.First, as shown in FIG. 7A, the device 50 and the device isolation regions 52 formed on the substrate 50 with a predetermined distance therebetween, and on the substrate 50 between the device isolation regions 52. Gate insulating layers 62 formed on the gate insulating layer 62, floating gates 53 formed on the gate insulating layer 62, and an insulating layer 63 on the floating gate 53. Control gates 54.
그리고 도 7b에 도시한 바와 같이, 기판(50)과, 기판(50)상에서 일정간격을 가지고 형성된 소자 격리영역(52)들, 상기 소자 격리영역(52)들을 포함한 기판(50)상에 형성되는 모니터 트랜지스터용 게이트 절연막(61)과, 상기 소자 격리영역(52)사이의 상기 게이트 절연막(61)상에 형성되는 부유 게이트(53)들과, 상기 부유 게이트(53)들상에서 절연막(63)을 사이에 두고 형성되는 컨트롤 게이트(54)들을 포함하여 구성된다.As shown in FIG. 7B, the substrate 50 is formed on the substrate 50 including the device isolation regions 52 formed at predetermined intervals on the substrate 50 and the device isolation regions 52. The floating gates 53 formed on the gate insulating layer 61 between the gate insulating layer 61 for the monitor transistor, the device isolation region 52, and the insulating layer 63 on the floating gates 53. It is configured to include the control gates 54 formed in between.
여기서, 도 7b에 도시된 모니터 트랜지스터용 게이트 절연막(61)의 두께는 도 7a에 도시된 프로그램/리드 트랜지스터용 게이트 절연막(62)의 두께보다 더 두껍다.Here, the thickness of the gate insulating film 61 for monitor transistors shown in FIG. 7B is thicker than the thickness of the gate insulating film 62 for program / lead transistors shown in FIG. 7A.
이와 같이 구성된 본 발명의 비휘발성 메모리 셀 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.The nonvolatile memory cell manufacturing method of the present invention configured as described above will be described with reference to the accompanying drawings.
도 8a 내지 8d는 도 5의 X-X'선에 따른 제조공정 단면도이다.8A to 8D are sectional views of the manufacturing process along the line X-X 'of FIG.
먼저, 도 8a에 도시한 바와 같이, 제 1 도전형의 반도체 기판(50)의 표면내에 칼럼 방향으로 공통 소오스로 사용되는 제 1 불순물 영역(51)을 형성하고, 제 1 불순물 영역(51)과 일정 거리를 가지고 그 양측에 모니터 트랜지스터용 드레인이 될 제 2 불순물 영역(51a)과 프로그램/리드 트랜지스터용 드레인이 될 제 3 불순물 영역(51b)을 형성한다.First, as shown in FIG. 8A, the first impurity region 51 used as a common source in the column direction is formed in the surface of the first conductivity type semiconductor substrate 50, and the first impurity region 51 and The second impurity region 51a to be the drain for the monitor transistor and the third impurity region 51b to be the drain for the program / lead transistor are formed at both sides with a predetermined distance.
여기서, 제 1 불순물 영역(51)과 제 3 불순물 영역(51b)사이는 프로그램/리드 트랜지스터의 채널영역이 되고, 제 1 불순물 영역(51)과 제 2 불순물 영역(51a)사이는 모니터 트랜지스터의 채널영역이 된다.Here, between the first impurity region 51 and the third impurity region 51b is a channel region of the program / lead transistor, and between the first impurity region 51 and the second impurity region 51a is a channel of the monitor transistor. It becomes an area.
이어서, 도 8b에 도시한 바와 같이, 셀 간의 전기적인 절연 및 모니터 트랜지스터용 게이트 절연막(61)을 상기 각 불순물 영역(51,51a,51b)을 가로지르는 방향으로 형성한다.Subsequently, as shown in FIG. 8B, the gate insulating film 61 for electrical insulation between the cells and the monitor transistor is formed in the direction crossing the impurity regions 51, 51a, and 51b.
이후, 상기 모니터 트랜지스터용 게이트 절연막(61)사이사이의 기판(50)상에 프로그램/리드 트랜지스터용 게이트 절연막(62)을 형성한다.Thereafter, a gate insulating film 62 for a program / lead transistor is formed on the substrate 50 between the gate insulating films 61 for the monitor transistor.
이때, 모니터 트랜지스터용 게이트 절연막(61)의 두께는 프로그램/리드 트랜지스터용 게이트 절연막(62)의 두께보다 더 두꺼우며 상기 프로그램/리드 트랜지스터용 게이트 절연막(62)은 CVD산화막 또는 열산화막이다.In this case, the thickness of the gate insulating film 61 for the monitor transistor is thicker than the thickness of the gate insulating film 62 for the program / lead transistor, and the gate insulating film 62 for the program / lead transistor is a CVD oxide film or a thermal oxide film.
그리고 상기 프로그램/리드 트랜지스터용 게이트 절연막(62)의 두께는 터널링이 가능하도록 약100Å의 두께로 형성한다.The thickness of the gate insulating layer 62 for the program / lead transistor is formed to a thickness of about 100 GPa so as to allow tunneling.
이와 같이, 모니터 트랜지스터용 게이트 절연막(61)과 프로그램/리드 트랜지스터용 게이트 절연막(62)을 형성함에 있어서, 상기의 방법 이외에 다음과 같은 방법도 적용할 수 있다.Thus, in forming the gate insulating film 61 for monitor transistors and the gate insulating film 62 for program / lead transistors, the following method can be applied in addition to the above method.
즉, 모니터 트랜지스터용 게이트 절연막을 형성하기 위한 절연막을 기판(50)의 전면에 형성한 후, 프로그램/리드 트랜지스터용 게이트 절연막이 형성될 부분의 절연막을 기판(50)이 노출될때까지 식각하지 않고, 식각을 컨트롤하여 기판(50)이 노출되지 않도록 식각함으로써 잔존하는 절연막을 프로그램/리드 트랜지스터용 게이트 절연막(62)으로 사용할 수도 있다.That is, after the insulating film for forming the gate insulating film for the monitor transistor is formed on the entire surface of the substrate 50, the insulating film of the portion where the gate insulating film for the program / lead transistor is to be formed is not etched until the substrate 50 is exposed, The remaining insulating film may be used as the gate insulating film 62 for the program / lead transistor by controlling the etching so that the substrate 50 is not exposed.
이어서, 도 8c에 도시한 바와 같이, 상기 모니터 트랜지스터용 게이트 절연막(61)과 프로그램/리드 트랜지스터용 게이트 절연막(62)을 포함한 전면에 제 1 폴리실리콘층을 형성한 후, 패터닝하여 부유 게이트(53)들을 형성한다.Subsequently, as shown in FIG. 8C, after forming the first polysilicon layer on the entire surface including the gate insulating film 61 for the monitor transistor and the gate insulating film 62 for the program / lead transistor, the floating gate 53 is patterned. ).
이때, 부유 게이트(53)는 모니터 트랜지스터의 채널영역과 프로그램/리드 트랜지스터의 채널영역에 걸쳐 형성된다.At this time, the floating gate 53 is formed over the channel region of the monitor transistor and the channel region of the program / lead transistor.
이후, 도 8d에 도시한 바와 같이, 상기 부유 게이트(53)를 포함한 모니터 트랜지스터용 게이트 절연막(61)상에 절연막(63), 예컨대 산화막 또는 산화막과 질화막으로 이루어진 복합 절연막을 형성한다.Subsequently, as shown in FIG. 8D, an insulating film 63, for example, an oxide film or a composite insulating film made of an oxide film and a nitride film, is formed on the gate insulating film 61 for the monitor transistor including the floating gate 53.
그리고 상기 절연막(63)상에 제 2 폴리실리콘층을 형성한 후, 패터닝하여 컨트롤 게이트(54)를 형성한다.After the second polysilicon layer is formed on the insulating layer 63, the control gate 54 is formed by patterning the second polysilicon layer.
이때, 컨트롤 게이트(54)는 메모리 어레이상에서는 워드라인으로 사용된다.At this time, the control gate 54 is used as a word line on the memory array.
이상에서 상술한 바와 같이, 본 발명의 비휘발성 메모리 셀 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the nonvolatile memory cell of the present invention and its manufacturing method have the following effects.
첫째, 커플링 상수값을 매우 크게함으로써 고속, 저전압 응용에 유리하다.First, it is advantageous for high speed and low voltage applications by making the coupling constant value very large.
둘째, 콘택리스 어레이를 구성하므로써 셀 사이즈를 감소시킨다.Second, the cell size is reduced by constructing a contactless array.
셋째, 프로그램과 동시에 셀의 부유 게이트의 전하상태를 모니터하는 기능을 쉽게 달성할 수 있다.Third, the function of monitoring the charge state of the floating gate of the cell at the same time as the program can be easily achieved.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025132A KR100268905B1 (en) | 1998-06-29 | 1998-06-29 | Nonvolatile memory cell and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025132A KR100268905B1 (en) | 1998-06-29 | 1998-06-29 | Nonvolatile memory cell and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000003840A KR20000003840A (en) | 2000-01-25 |
| KR100268905B1 true KR100268905B1 (en) | 2000-10-16 |
Family
ID=19541630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025132A KR100268905B1 (en) | 1998-06-29 | 1998-06-29 | Nonvolatile memory cell and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268905B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4117998B2 (en) * | 2000-03-30 | 2008-07-16 | シャープ株式会社 | Nonvolatile semiconductor memory device, reading, writing and erasing methods thereof, and manufacturing method thereof |
-
1998
- 1998-06-29 KR KR1019980025132A patent/KR100268905B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000003840A (en) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5073513A (en) | Manufacture of a nonvolatile semiconductor memory device having a sidewall select gate | |
| KR100348836B1 (en) | Method of manufacturing semiconductor device, nonvolatile semiconductor memory device and method of manufacturing the same | |
| JPH06112501A (en) | Nonvolatile semiconductor memory device and its manufacture | |
| US5594688A (en) | Nonvolatile semiconductor memory device and method of producing the same | |
| US5821143A (en) | Fabrication methods for nonvolatile memory devices including extended sidewall electrode | |
| KR20030060139A (en) | Split-gate type non-volatile memory and method of fabricating the same | |
| KR100297720B1 (en) | Flash memory cell and method of fabricating the same | |
| KR0136993B1 (en) | Manufacturing method of nonvolatile memory device | |
| JP3049100B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6673674B2 (en) | Method of manufacturing a semiconductor device having a T-shaped floating gate | |
| US6037226A (en) | Method of making contactless nonvolatile semiconductor memory with asymmetrical floating gate | |
| JPH08330454A (en) | Floating gate type nonvolatile semiconductor storage device | |
| US6255691B1 (en) | Nonvolatile semiconductor memory device and manufacturing process thereof | |
| US5998829A (en) | Non-volatile memory device incorporating a dual channel structure | |
| KR20050035876A (en) | Method of fabricating a self-aligned non-volatile memory cell | |
| KR100268905B1 (en) | Nonvolatile memory cell and method for manufacturing the same | |
| KR100236009B1 (en) | Split gate eeprom cell using polysilicon spacers | |
| JP2752616B2 (en) | MOS nonvolatile semiconductor memory device | |
| KR100309139B1 (en) | Method for fabricating non-volatile memory device | |
| JPH06151782A (en) | Non-volatile semiconductor memory | |
| JPH0878544A (en) | Nonvolatile semiconductor memory | |
| JP2975824B2 (en) | Nonvolatile semiconductor memory device | |
| JP2797466B2 (en) | Nonvolatile semiconductor memory device | |
| KR0168158B1 (en) | Method of making non-volatile memory cell | |
| KR20060012982A (en) | Non-volatile memory device and manufacturing method for the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090624 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |