KR0168157B1 - Method for fabricating high voltage transistor - Google Patents
Method for fabricating high voltage transistor Download PDFInfo
- Publication number
- KR0168157B1 KR0168157B1 KR1019950052517A KR19950052517A KR0168157B1 KR 0168157 B1 KR0168157 B1 KR 0168157B1 KR 1019950052517 A KR1019950052517 A KR 1019950052517A KR 19950052517 A KR19950052517 A KR 19950052517A KR 0168157 B1 KR0168157 B1 KR 0168157B1
- Authority
- KR
- South Korea
- Prior art keywords
- high voltage
- voltage transistor
- peripheral circuit
- poly
- gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 비휘발성 메모리 셀에서 주변회로의 고전압 트랜지스터 제조방법이 개시된다.The present invention discloses a method of manufacturing a high voltage transistor of a peripheral circuit in a nonvolatile memory cell.
본 발명은 고전압 트랜지스터가 형성될 주변회로 지역에서 셀 스페이서가 MV층을 충분히 오버랩하고 있던 것을 MV층 안쪽으로 축소 시킨후 폴리-3로 형성되는 게이트 전극 아래에만 질화막이 남겨지도록 하여 질화막 아래에 생기는 폴리-3 스트링거로 인한 게이트 브릿지 현상을 방지할 수 있다.According to the present invention, after the cell spacer has sufficiently overlapped the MV layer in the peripheral circuit region where the high voltage transistor is to be formed, the polysilicon is formed under the nitride film by leaving the nitride film only under the gate electrode formed of poly-3 after reducing the inside of the MV layer. The gate bridge phenomenon caused by -3 stringer can be prevented.
따라서, 본 발명은 주변회로 지역에 형성되는 고전압 트랜지스터의 게이트 전극에서 브릿지 현상을 근원적으로 방지할 수 있어 소자의 신뢰성을 향상 시킬 수 있다.Therefore, the present invention can fundamentally prevent the bridge phenomenon in the gate electrode of the high voltage transistor formed in the peripheral circuit region, thereby improving the reliability of the device.
Description
제1a도는 비휘발성 메모리 셀에서 종래 기술에 의한 주변회로의 고전압 트랜지스터가 도시된 레이아웃.1A is a layout showing a high voltage transistor of a peripheral circuit according to the prior art in a nonvolatile memory cell.
제1b도는 제1a도의 X-X'선을 따라 절단한 단면도.FIG. 1B is a cross-sectional view taken along the line X-X 'of FIG. 1A.
제1c도는 제1a도의 Y-Y'선을 따라 절단한 단면도.FIG. 1C is a cross-sectional view taken along the line Y-Y 'of FIG. 1A.
제2a도는 비휘발성 메모리 셀에서 본 발명에 의한 주변회로의 고전압 트랜지스터가 도시된 레이아웃.2A is a layout showing a high voltage transistor of a peripheral circuit according to the present invention in a nonvolatile memory cell.
제2b도는 제2a도의 X-X'선을 따라 절단한 단면도.FIG. 2B is a cross-sectional view taken along the line X-X 'of FIG. 2A.
제2c도는 제2a도의 Y-Y'선을 따라 절단한 단면도.FIG. 2C is a cross-sectional view taken along the line Y-Y 'of FIG. 2A.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 11 : 실리콘 기판 2, 12 : 필드 산화막1, 11: silicon substrate 2, 12: field oxide film
3, 13 : 질화막 4a, 4b, 14a, 14b : 게이트 전극3, 13: nitride film 4a, 4b, 14a, 14b: gate electrode
4c, 14c : 폴리-3 스트링거 5, 15 : MV층4c, 14c: poly-3 stringer 5, 15: MV layer
6, 16 : 셀 스페이서6, 16: Cell spacer
본 발명은 비휘발성 메모리 셀에서 주변회로의 고전압(high voltage)트랜지스터 제조방법에 관한 것으로, 특히 주변회로에서 고전압 트랜지스터의 셀스페이서 마스크(cell spacer mask)를 이용하여 게이트 전 극간의 브릿지(bridge)문제를 해결할 수 있는 주변회로의 고전압 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a high voltage transistor of a peripheral circuit in a nonvolatile memory cell, and in particular, a bridge problem between gate electrodes using a cell spacer mask of a high voltage transistor in a peripheral circuit. It relates to a high voltage transistor manufacturing method of a peripheral circuit that can solve the problem.
일반적으로, 프로그램과 소거 기능을 하는 플래쉬(Flash) EEPROM과 같은 비휘발성 메모리 셀은 플로팅 게이트(폴리-1), 컨트롤 게이트(폴리-2), 실렉트 게이트(폴리-3), 소오스 및 드레인으로 구성되며, 주변회로 지역에는 폴리-3로 고전압 트랜지스터가 형성되는데, 종래의 주변회로의 고전압 트랜지스터를 도시한 제1a도 내지 1c도를 참조하여 설명하면 다음과 같다.Typically, nonvolatile memory cells, such as flash EEPROMs that function as programs and erases, are floating gate (poly-1), control gate (poly-2), select gate (poly-3), source and drain. The high voltage transistor is formed of poly-3 in the peripheral circuit region, which will be described below with reference to FIGS. 1A to 1C showing the high voltage transistor of the conventional peripheral circuit.
제1a도는 비휘발성 메모리 셀에서 종래 기술에 의한 주변회로의 고전압트랜지스터가 도시된 레이아웃이고, 제 1b도는제 1a도의 X-X'선을 따라 절단한 단면도이고, 제1c도는 제1a도의 Y-Y'선을 따라 절단한 단면도이다.FIG. 1A is a layout showing a high voltage transistor of a conventional circuit in a nonvolatile memory cell, FIG. 1B is a cross-sectional view taken along the line X-X 'of FIG. 1A, and FIG. 1C is a Y-Y of FIG. 1A. It is a cross-sectional view taken along the line.
제 1a내지 1c도를 참조하면, 필드 산화막(2)은 실리콘 기판(1)에 열산화공정에 의해 형성된다. 비휘발성 메모리 셀 제조시 층간 절연막으로 사용되는 질화막(3)이 주변회로지역에도 중착되며. 이후 MV(Medium Voltage)층(5)및 셀 스페이서(a)형성공정이 실시되는데, 이 때 셀 스페이서 (a)가 MV층(5)을 충분히 오버랩(overlap)하고 있는 상태로 식각공정이 실시 되기 때문에 이들 두층(5및 6)이 모두 개방되지 않는 지역이 존재하여 질화막(3)이 남겨지게 된다. 비휘발성 메모리 셀을 제조하기 위한 공정은 계속 실시되고, 이들 공정중 산화막 습식식각공정에 의해 질화막(3)아래의 칠 드 산화막(2)이 일부 식각되어 언더컷(under-cut)이 형성된다. 게이트 산화 막을 형성한 후, 비휘발성 메모리 셀의 실렉트 게이트(폴리-3)형성공정시 주변회로 지역에는 폴리-3로 고전압 트랜지스트의 게이트 전극들(4a및 4b) 이 형성된다. 게이트 전극들(4a및 4b)을 형성하기 위한 폴리-3 패턴닝 공정시 언더컷부분에 폴리-3가 존재하게 되어 폴리-3 스트링거(4c)가 생기게 된다. 폴리-3 스트링거(4c)는 이웃하는 게이트 전극들(4a및 4b)간을 전기적으로 단락시키는 폴리-3브릿지(bridge)현상을 유발시킬 우려가 있어 소자의 신뢰성을 저하시키는 원인이 된다.Referring to FIGS. 1A to 1C, the field oxide film 2 is formed on the silicon substrate 1 by a thermal oxidation process. The nitride film 3, which is used as an interlayer insulating film in the manufacture of nonvolatile memory cells, is also deposited in the peripheral circuit area. Thereafter, a process of forming a medium voltage (MV) layer 5 and a cell spacer (a) is performed. At this time, the etching process is performed while the cell spacer (a) sufficiently overlaps the MV layer 5. Because of this, there is an area where both of these layers 5 and 6 are not open, leaving the nitride film 3 behind. The process for manufacturing the nonvolatile memory cell is continued, and during this process, the oxide film 2 under the nitride film 3 is partially etched by the oxide wet etching process to form an under-cut. After the gate oxide film is formed, the gate electrodes 4a and 4b of the high voltage transistor are formed of poly-3 in the peripheral circuit region during the process of forming the select gate (poly-3) of the nonvolatile memory cell. In the poly-3 patterning process for forming the gate electrodes 4a and 4b, poly-3 is present in the undercut portion, resulting in a poly-3 stringer 4c. The poly-3 stringer 4c may cause a poly-3 bridge phenomenon, which electrically shorts the neighboring gate electrodes 4a and 4b, thereby causing a decrease in the reliability of the device.
따라서, 본 발명은 폴리-3 스트링거를 제거하여 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀에서 주변회로의 고전압 트랜지스터를 제조하는 방법을 제공함에 그 목적이 있다. 이러한 목적을 달성하기 위한 본 발명은 비휘발성 메모리셀에서 주변회로의 고전압 트랜지스터 제조방법에 있어서, 필드 산화막이 형성된 실리콘 기판이 제공되고, 질화막이 형성되는 단계, MV층 및 셀 스페이서 형성 공정시 상기 셀 스페이서가 상기 MV층 안쪽으로 축소되게 식각공정을 실시하여 상기 질화막이 게이트가 형성될 부분에만 남겨지게 되는 단계: 및 게이트 산화막을 형성한 후 고전압 트랜지스터의 게이트가 형성되는 단계로 이루어지는 것을 특징으로 한다.Accordingly, an object of the present invention is to provide a method of manufacturing a high voltage transistor of a peripheral circuit in a nonvolatile memory cell capable of removing a poly-3 stringer to improve device reliability. According to an aspect of the present invention, there is provided a silicon substrate having a field oxide film, a nitride film is formed, and an MV layer and a cell spacer forming process in a method of manufacturing a high voltage transistor of a peripheral circuit in a nonvolatile memory cell. Etching the spacers to be reduced inwardly into the MV layer so that the nitride film is left only at the portion where the gate is to be formed; and forming a gate oxide film and then forming a gate of the high voltage transistor.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도는 비휘발성 메모리 셀에서 본 발명에 의한 주변회로의 고전압트랜지스터가 도시된 레이아웃이고, 제2b도는제 2a도의 X-X'선을 따라 절단한 단면도이고, 제2c도는 제2a도의 Y-Y'선을 따라 절단한 단면도이다.Figure 2a is a layout showing a high voltage transistor of the peripheral circuit according to the present invention in a nonvolatile memory cell, Figure 2b is a cross-sectional view taken along the line X-X 'of Figure 2a, Figure 2c is a Y-Y of Figure 2a It is a cross-sectional view taken along the line.
제2a내지 2c도를 참조하면, 필드 산화막(12)은 실리콘 기판(11) 에 열산화공정에 의해 형성된다. 비휘발성 메모리 셀 제조시 층간 절연막으로 사용되는 질화막(13)이 주변회로지역에도 증착되며, 이후 MV층(15)및 셀 스페이서(16)형성공정이 실시되는데, 이때 셀 스페이서(16)가 MV층(15) 을 충분히 오버랩하고 있던 것을 셀 스페이서(16)가 MV층(15)안쪽으로 축소되게 식각공정을 실시하므로, 게이트 전극들(14a및 14b)사이 부분(X-X' 절단부분)에는 질화막(13)이 제거되고, 게이트 전극들(14a및 14a)이 형성될 부분(Y-Y' 절단부분)에만 남겨지게 된다. Y-Y'절단부분의 질화막(13)도 제거할 수는 있으나. 높은 필드(high field)문턱전압을 유지하기 위해 남겨놓아야 한다. 비휘발성 메모리 셀을 제조하기 위한 공정은 계속 실시되고, 이들 공정중 산화막 습식식각공정에 의해 질화막(13)아래의 필드 산화막(12)이 일부 식각되어 언더컷이 형성된다. 이어서, 게이트 산화막을 형성한 후, 주변회로 지역에는 폴리-3로 고전압 트랜지스트의 게이트 전극(14a 및 14b)가 형성된다. 게이트 전극들(14a및 14b)을 형성하기 위한 폴리-3 패턴닝 공정시 언더컷 부분에 폴리-3가 존재하게 되어 폴리-3 스트링거 (14c)가 생기게 된다. 그러나, 남겨진 질화막(13)이 게이트 전극들(14a및 14b)아래에만 존재하기 때문에 폴리-3스트링거(14c)는 이웃하는 게이트 전극들(14a및 14b)간을 전기적으로 단락시키는 폴리-3브릿지(bridge)현상을 유발시키지 않는다. 즉, 폴리-3 스트링거(14c)는 질화막(13)아래부분에만 존재하게 되는데, 이 질화막(13)은 이웃하지 않고, 또한 게이트 전극들(14a및 14b)사이에도 존재하지 않기 때문에 폴리-3스트링거(14c)로 인한 게이트 전극들(14a및 14b)간의 전기적 단락을 유발시키지 않는다.2A to 2C, the field oxide film 12 is formed on the silicon substrate 11 by a thermal oxidation process. In manufacturing a nonvolatile memory cell, a nitride film 13, which is used as an interlayer insulating film, is also deposited in a peripheral circuit region, and then a process of forming an MV layer 15 and a cell spacer 16 is performed, wherein the cell spacer 16 is formed of an MV layer. The etching process is performed such that the cell spacers 16 are reduced to the inside of the MV layer 15 because the overlapping portions of 15 are sufficiently overlapped with each other. Thus, the nitride film 13 is formed in the portion XX 'between the gate electrodes 14a and 14b. ) Is removed and left only in the portion (YY 'cutout) where the gate electrodes 14a and 14a are to be formed. The nitride film 13 at the Y-Y 'cut can also be removed. It must be left to maintain the high field threshold voltage. The process for manufacturing the nonvolatile memory cell is continued, and during these processes, the field oxide film 12 under the nitride film 13 is partially etched by the oxide wet etching process to form an undercut. Subsequently, after forming the gate oxide film, gate electrodes 14a and 14b of high voltage transistor are formed of poly-3 in the peripheral circuit region. In the poly-3 patterning process for forming the gate electrodes 14a and 14b, poly-3 is present in the undercut portion, resulting in a poly-3 stringer 14c. However, since the remaining nitride film 13 exists only under the gate electrodes 14a and 14b, the poly-3stringer 14c is a poly-3 bridge (electrically shorting between neighboring gate electrodes 14a and 14b). bridge) does not cause phenomena. That is, the poly-3 stringer 14c is present only at the bottom of the nitride film 13, and since the nitride film 13 is not adjacent and also does not exist between the gate electrodes 14a and 14b, the poly-3 stringer It does not cause an electrical short between gate electrodes 14a and 14b due to 14c.
상술한 바와같이 본 발명은 고전압 트랜지스터가 형성 주변회로 지역에서 셀 스페이서가 MV층을 충분히 오버랩하고 있던 것을 MV층 안쪽으로 축소 시킨후 폴리-3로 형성되는 게이트 전극 아래에만 질화막이 남겨지도록 하여 질화막 아래에 생기는 폴리-3스트링거로 인한 게이트 브릿지 현상을 방지할 수 있다.As described above, the present invention reduces the inside of the MV layer that the cell spacer sufficiently overlaps the MV layer in the peripheral circuit region where the high voltage transistor is formed, so that the nitride film is left only under the gate electrode formed of poly-3. It is possible to prevent the gate bridge phenomenon caused by the poly-3 stringer in the.
따라서, 본 발명은 주변회로 지역에 형성되는 고전압 트랜지스터의 게이트 전극에서 브릿지 현상을 근원적으로 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.Therefore, the present invention can fundamentally prevent the bridge phenomenon in the gate electrode of the high voltage transistor formed in the peripheral circuit region, thereby improving the reliability of the device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052517A KR0168157B1 (en) | 1995-12-20 | 1995-12-20 | Method for fabricating high voltage transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052517A KR0168157B1 (en) | 1995-12-20 | 1995-12-20 | Method for fabricating high voltage transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053003A KR970053003A (en) | 1997-07-29 |
| KR0168157B1 true KR0168157B1 (en) | 1999-02-01 |
Family
ID=19441726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950052517A KR0168157B1 (en) | 1995-12-20 | 1995-12-20 | Method for fabricating high voltage transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0168157B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050082268A (en) * | 2004-02-18 | 2005-08-23 | 탑헤드 주식회사 | System for information application using of the tv receiving monitor and method thereof |
-
1995
- 1995-12-20 KR KR1019950052517A patent/KR0168157B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053003A (en) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4027446B2 (en) | Nonvolatile memory manufacturing method | |
| KR100357692B1 (en) | Non-volatile memory device and method of fabricating the same | |
| KR100297720B1 (en) | Flash memory cell and method of fabricating the same | |
| US20010044184A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| KR100210999B1 (en) | Method of manufacturing non-volatile semiconductor memory having erasing gate | |
| US6221716B1 (en) | Method of manufacturing a flash memory device | |
| GB2293269A (en) | Method of manufacturing a nonvolatile memory device | |
| KR100308515B1 (en) | Method of manufacturing semiconductor device | |
| KR0168157B1 (en) | Method for fabricating high voltage transistor | |
| KR20020032783A (en) | Method for fabricating cell of flash memory device | |
| KR100546200B1 (en) | Method for manufacturing split gate flash Y pyrom cells | |
| KR0142602B1 (en) | Method for manufacturing a flash Y pyrom device | |
| JPH1022404A (en) | Manufacture of split gate type semiconductor device | |
| JP3493939B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR100475033B1 (en) | Manufacturing method of nonvolatile memory device | |
| KR100309134B1 (en) | Method for fabricating non-volatile memory cell | |
| KR100250726B1 (en) | Split gate flash cell array and process for fabricating the same | |
| KR100299595B1 (en) | Split Gate Flash Memory Cell Structure | |
| KR0123782B1 (en) | Eprom semiconductor device and fabricating method thereof | |
| KR100316527B1 (en) | Manufacturing method for flash memory | |
| KR0122756B1 (en) | Manufacturing method of mask rom | |
| JP3067838B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| KR100199365B1 (en) | Fabrication method of semiconductor device | |
| JPH0642548B2 (en) | Method of manufacturing semiconductor memory device | |
| KR20050002416A (en) | Method of manufacturing flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060920 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |