JP3493187B2 - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は逐次比較型Ａ／Ｄ
変換器に関し、さらに詳しくは、電荷再配分型の逐次比
較型Ａ／Ｄ変換器に関する。
変換器に関し、さらに詳しくは、電荷再配分型の逐次比
較型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】近年、デジタル処理の高速化にともな
い、アナログ信号とデジタル信号とのインターフェース
であるＡ／Ｄ（アナログ／デジタル）変換器の高速動作
が求められている。図４は、一般的な逐次比較型Ａ／Ｄ
変換器の構成を示すブロック図である。図４に示す逐次
比較型Ａ／Ｄ変換器では、アナログ入力がサンプルホー
ルド部１でサンプリング・保持され、局部Ｄ／Ａ変換器
３からの電圧と電圧比較器２で比較される。そして電圧
比較器２からの出力がラッチ回路４によってラッチされ
る。また、状態制御回路５によって局部Ｄ／Ａ変換器３
の出力が電圧比較器２からの出力に基づいてコントロー
ルされ、電圧比較器２ではＭＳＢ（最上位ビット）より
順次電圧比較がおこなわれる。ＬＳＢ（最下位ビット）
まで電圧比較が終わると、ラッチ回路４は、ラッチして
いるデジタル値を出力する。
い、アナログ信号とデジタル信号とのインターフェース
であるＡ／Ｄ（アナログ／デジタル）変換器の高速動作
が求められている。図４は、一般的な逐次比較型Ａ／Ｄ
変換器の構成を示すブロック図である。図４に示す逐次
比較型Ａ／Ｄ変換器では、アナログ入力がサンプルホー
ルド部１でサンプリング・保持され、局部Ｄ／Ａ変換器
３からの電圧と電圧比較器２で比較される。そして電圧
比較器２からの出力がラッチ回路４によってラッチされ
る。また、状態制御回路５によって局部Ｄ／Ａ変換器３
の出力が電圧比較器２からの出力に基づいてコントロー
ルされ、電圧比較器２ではＭＳＢ（最上位ビット）より
順次電圧比較がおこなわれる。ＬＳＢ（最下位ビット）
まで電圧比較が終わると、ラッチ回路４は、ラッチして
いるデジタル値を出力する。
【０００３】小さなサイズで変換ビットを多く取ること
のできるＡ／Ｄ変換器として電荷再配分型の逐次比較型
Ａ／Ｄ変換器が知られている。図５は、電荷再配分型の
従来の逐次比較型Ａ／Ｄ変換器の構成を示す図である。
図５に示す逐次比較型Ａ／Ｄ変換器は３ビットＡ／Ｄ変
換器であり、容量アレイ２９と、アナログスイッチ群３
０−３２と、電圧比較器２７と、状態制御回路２８とを
備える。なお、図２に示したラッチ回路４は省略してい
る。容量アレイ２９は、キャパシタ１１−１４を含む。
キャパシタ１１−１４の容量はそれぞれ４Ｃ，２Ｃ，
Ｃ，Ｃである。なお、Ｃは単位容量である。アナログス
イッチ群３０は容量アレイ２９をアナログ入力Ｖｉｎに
接続する。アナログスイッチ群３０はアナログスイッチ
１５−１８を含む。アナログスイッチ１５−１８のオン
抵抗はＲである。アナログスイッチ群３１は上側基準電
圧Ｖｒｈ（ここでは電源電圧Ｖｄｄとする。）に容量ア
レイ２９を接続する。アナログスイッチ群３１はアナロ
グスイッチ１９−２２を含む。アナログスイッチ１９−
２２のオン抵抗はＲである。アナログスイッチ群３２は
下側基準電圧Ｖｒｌ（ここでは接地電圧ＧＮＤとす
る。）に容量アレイ２９を接続する。アナログスイッチ
群３２はアナログスイッチ２３−２６を含む。アナログ
スイッチ２３−２６のオン抵抗はＲである。電圧比較器
２７はアナログスイッチ３３とインバータ３４とを含
む。状態制御回路２８は、アナログスイッチ１９−２６
および３３のオン／オフを制御する。
のできるＡ／Ｄ変換器として電荷再配分型の逐次比較型
Ａ／Ｄ変換器が知られている。図５は、電荷再配分型の
従来の逐次比較型Ａ／Ｄ変換器の構成を示す図である。
図５に示す逐次比較型Ａ／Ｄ変換器は３ビットＡ／Ｄ変
換器であり、容量アレイ２９と、アナログスイッチ群３
０−３２と、電圧比較器２７と、状態制御回路２８とを
備える。なお、図２に示したラッチ回路４は省略してい
る。容量アレイ２９は、キャパシタ１１−１４を含む。
キャパシタ１１−１４の容量はそれぞれ４Ｃ，２Ｃ，
Ｃ，Ｃである。なお、Ｃは単位容量である。アナログス
イッチ群３０は容量アレイ２９をアナログ入力Ｖｉｎに
接続する。アナログスイッチ群３０はアナログスイッチ
１５−１８を含む。アナログスイッチ１５−１８のオン
抵抗はＲである。アナログスイッチ群３１は上側基準電
圧Ｖｒｈ（ここでは電源電圧Ｖｄｄとする。）に容量ア
レイ２９を接続する。アナログスイッチ群３１はアナロ
グスイッチ１９−２２を含む。アナログスイッチ１９−
２２のオン抵抗はＲである。アナログスイッチ群３２は
下側基準電圧Ｖｒｌ（ここでは接地電圧ＧＮＤとす
る。）に容量アレイ２９を接続する。アナログスイッチ
群３２はアナログスイッチ２３−２６を含む。アナログ
スイッチ２３−２６のオン抵抗はＲである。電圧比較器
２７はアナログスイッチ３３とインバータ３４とを含
む。状態制御回路２８は、アナログスイッチ１９−２６
および３３のオン／オフを制御する。
【０００４】次に、図５に示した逐次比較型Ａ／Ｄ変換
器の動作について説明する。
器の動作について説明する。
【０００５】まず、アナログスイッチ群３０およびアナ
ログスイッチ３３がオンし、アナログ入力Ｖｉｎが容量
アレイ２９にサンプルホールドされる。このとき容量ア
レイ２９にチャージされる電荷Ｑ０は、インバータ３４
のしきい値電圧をＶｔｈとすると、 Ｑ０＝８Ｃ（Ｖｔｈ−Ｖｉｎ）・・・（１） となる。サンプルホールドするのに要する時間はキャパ
シタ１１とアナログスイッチ１５との時定数４ＣＲで定
まる。
ログスイッチ３３がオンし、アナログ入力Ｖｉｎが容量
アレイ２９にサンプルホールドされる。このとき容量ア
レイ２９にチャージされる電荷Ｑ０は、インバータ３４
のしきい値電圧をＶｔｈとすると、 Ｑ０＝８Ｃ（Ｖｔｈ−Ｖｉｎ）・・・（１） となる。サンプルホールドするのに要する時間はキャパ
シタ１１とアナログスイッチ１５との時定数４ＣＲで定
まる。
【０００６】サンプルホールド動作が終わるとアナログ
スイッチ１５−１８および３３がオフし、チャージされ
た電荷Ｑ０が容量アレイ２９の電圧比較器２７側に保存
される。
スイッチ１５−１８および３３がオフし、チャージされ
た電荷Ｑ０が容量アレイ２９の電圧比較器２７側に保存
される。
【０００７】次いでＭＳＢ（ｂｉｔ２）の比較動作に移
行し、アナログスイッチ１９および２４−２６がオンす
る。これにより電荷Ｑ０が容量アレイ２９に再分配され
る。インバータ３４の入力電圧Ｖｘは電荷保存則より、 Ｖｘ＝Ｖｔｈ−（Ｖｉｎ−（１／２）Ｖｄｄ）・・・（２） となる。Ｖｉｎ＞（１／２）Ｖｄｄの場合は電圧比較器
２７の出力が”Ｈｉ”となり、ＭＳＢが”１”に決定さ
れる。逆にＶｉｎ＜（１／２）Ｖｄｄの場合は電圧比較
器２７の出力が”Ｌｏｗ”となり、ＭＳＢが”０”に決
定される。
行し、アナログスイッチ１９および２４−２６がオンす
る。これにより電荷Ｑ０が容量アレイ２９に再分配され
る。インバータ３４の入力電圧Ｖｘは電荷保存則より、 Ｖｘ＝Ｖｔｈ−（Ｖｉｎ−（１／２）Ｖｄｄ）・・・（２） となる。Ｖｉｎ＞（１／２）Ｖｄｄの場合は電圧比較器
２７の出力が”Ｈｉ”となり、ＭＳＢが”１”に決定さ
れる。逆にＶｉｎ＜（１／２）Ｖｄｄの場合は電圧比較
器２７の出力が”Ｌｏｗ”となり、ＭＳＢが”０”に決
定される。
【０００８】ＭＳＢが決定すると次のビット（ｂｉｔ
１）の比較動作に移行する。ＭＳＢの電圧比較出力が”
Ｈｉ”の場合はアナログスイッチ１９，２０，２５，２
６がオンする。一方、ＭＳＢの電圧比較出力が”Ｌｏ
ｗ”の場合はアナログスイッチ２３，２０，２５，２６
がオンする。ここではＭＳＢの電圧比較出力が”Ｈｉ”
であったとする。このとき、アナログスイッチ１９，２
０，２５，２６がオンし、電荷Ｑ０が容量アレイ２９に
再分配される。インバータ３４の入力電圧Ｖｘは電荷保
存則より、 Ｖｘ＝Ｖｔｈ−（Ｖｉｎ−（３／４）Ｖｄｄ）・・・（３） となる。Ｖｉｎ＞（３／４）Ｖｄｄの場合は電圧比較器
２７の出力が”Ｈｉ”となり、ｂｉｔ１が”１”に決定
される。逆にＶｉｎ＜（３／４）Ｖｄｄの場合は電圧比
較器２７の出力が”Ｌｏｗ”となり、ｂｉｔ１が”０”
に決定される。
１）の比較動作に移行する。ＭＳＢの電圧比較出力が”
Ｈｉ”の場合はアナログスイッチ１９，２０，２５，２
６がオンする。一方、ＭＳＢの電圧比較出力が”Ｌｏ
ｗ”の場合はアナログスイッチ２３，２０，２５，２６
がオンする。ここではＭＳＢの電圧比較出力が”Ｈｉ”
であったとする。このとき、アナログスイッチ１９，２
０，２５，２６がオンし、電荷Ｑ０が容量アレイ２９に
再分配される。インバータ３４の入力電圧Ｖｘは電荷保
存則より、 Ｖｘ＝Ｖｔｈ−（Ｖｉｎ−（３／４）Ｖｄｄ）・・・（３） となる。Ｖｉｎ＞（３／４）Ｖｄｄの場合は電圧比較器
２７の出力が”Ｈｉ”となり、ｂｉｔ１が”１”に決定
される。逆にＶｉｎ＜（３／４）Ｖｄｄの場合は電圧比
較器２７の出力が”Ｌｏｗ”となり、ｂｉｔ１が”０”
に決定される。
【０００９】ｂｉｔ１が決定すると次のＬＳＢ（ｂｉｔ
０）の比較動作に移行する。ｂｉｔ１の電圧比較出力
が”Ｈｉ”の場合はアナログスイッチ１９，２０，２
１，２６がオンする。一方、ｂｉｔ１の電圧比較出力
が”Ｌｏｗ”の場合はアナログスイッチ１９，２４，２
１，２６がオンする。ここではｂｉｔ１の電圧比較出力
が”Ｌｏｗ”であったとする。このとき、アナログスイ
ッチ１９，２４，２１，２６がオンし、電荷Ｑ０が容量
アレイ２９に再分配される。インバータ３４の入力電圧
Ｖｘは電荷保存則より、 Ｖｘ＝Ｖｔｈ−（Ｖｉｎ−（５／８）Ｖｄｄ）・・・（４） となる。Ｖｉｎ＞（５／８）Ｖｄｄの場合は電圧比較出
力が”Ｈｉ”となり、ＬＳＢが”１”に決定される。逆
にＶｉｎ＜（５／８）Ｖｄｄの場合は電圧比較出力が”
Ｌｏｗ”となり、ＬＳＢが”０”に決定される。
０）の比較動作に移行する。ｂｉｔ１の電圧比較出力
が”Ｈｉ”の場合はアナログスイッチ１９，２０，２
１，２６がオンする。一方、ｂｉｔ１の電圧比較出力
が”Ｌｏｗ”の場合はアナログスイッチ１９，２４，２
１，２６がオンする。ここではｂｉｔ１の電圧比較出力
が”Ｌｏｗ”であったとする。このとき、アナログスイ
ッチ１９，２４，２１，２６がオンし、電荷Ｑ０が容量
アレイ２９に再分配される。インバータ３４の入力電圧
Ｖｘは電荷保存則より、 Ｖｘ＝Ｖｔｈ−（Ｖｉｎ−（５／８）Ｖｄｄ）・・・（４） となる。Ｖｉｎ＞（５／８）Ｖｄｄの場合は電圧比較出
力が”Ｈｉ”となり、ＬＳＢが”１”に決定される。逆
にＶｉｎ＜（５／８）Ｖｄｄの場合は電圧比較出力が”
Ｌｏｗ”となり、ＬＳＢが”０”に決定される。
【００１０】各ｂｉｔを決定するときに行なわれる電荷
再配分に要する時間はサンプルホールド時と同じであ
り、キャパシタ１１とアナログスイッチ１９または２３
のオン抵抗との時定数４ＣＲで定まる。
再配分に要する時間はサンプルホールド時と同じであ
り、キャパシタ１１とアナログスイッチ１９または２３
のオン抵抗との時定数４ＣＲで定まる。
【００１１】
【発明が解決しようとする課題】図５に示した逐次比較
型Ａ／Ｄ変換器では、容量アレイ２９の各キャパシタ１
１−１４に対する時定数がそれぞれ４ＣＲ，２ＣＲ，Ｃ
Ｒ，ＣＲと異なる。このため、アナログ入力Ｖｉｎをサ
ンプルホールドする時間および電荷再分配に必要な時間
がキャパシタ１１ではキャパシタ１４の４倍必要にな
る。そのため、動作可能な速度の約１／４でしかＡ／Ｄ
変換器を動作させることができない。すなわち、Ｎビッ
トＡ／Ｄ変換器である場合には動作速度が最大で１／２
(N-1)に低下してしまう。
型Ａ／Ｄ変換器では、容量アレイ２９の各キャパシタ１
１−１４に対する時定数がそれぞれ４ＣＲ，２ＣＲ，Ｃ
Ｒ，ＣＲと異なる。このため、アナログ入力Ｖｉｎをサ
ンプルホールドする時間および電荷再分配に必要な時間
がキャパシタ１１ではキャパシタ１４の４倍必要にな
る。そのため、動作可能な速度の約１／４でしかＡ／Ｄ
変換器を動作させることができない。すなわち、Ｎビッ
トＡ／Ｄ変換器である場合には動作速度が最大で１／２
(N-1)に低下してしまう。
【００１２】この発明は上記のような問題を解決するた
めになされたものであり、その目的は、動作速度を向上
させることができる逐次比較型Ａ／Ｄ変換器を提供する
ことである。
めになされたものであり、その目的は、動作速度を向上
させることができる逐次比較型Ａ／Ｄ変換器を提供する
ことである。
【００１３】
【課題を解決するための手段】この発明の１つの局面に
従うと、逐次比較型Ａ／Ｄ変換器は、複数のキャパシタ
と、複数の第１のアナログスイッチと、複数の第２のア
ナログスイッチと、複数の第３のアナログスイッチと、
電圧比較手段と、状態制御手段とを備える。複数のキャ
パシタの電極の一方は互いに接続されている。複数のキ
ャパシタの各々の容量に対して所定の重み付けがなされ
ている。複数の第１のアナログスイッチは、複数のキャ
パシタに対応して設けられる。複数の第１のアナログス
イッチの各々は、対応するキャパシタの電極の他方と第
１のノードとの間に接続される。第１のノードはアナロ
グ入力を受ける。複数の第２のアナログスイッチは、複
数のキャパシタに対応して設けられる。複数の第２のア
ナログスイッチの各々は、対応するキャパシタの電極の
他方と第２のノードとの間に接続される。第２のノード
は第１の基準電圧を受ける。複数の第３のアナログスイ
ッチは、複数のキャパシタに対応して設けられる。複数
の第３のアナログスイッチの各々は、対応するキャパシ
タの電極の他方と第３のノードとの間に接続される。第
３のノードは、第１の基準電圧よりも低い第２の基準電
圧を受ける。電圧比較手段は、複数のキャパシタの電極
の一方の電圧と第３の基準電圧とを比較する。状態制御
手段は、複数の第１のアナログスイッチ、複数の第２の
アナログスイッチ、および複数の第３のアナログスイッ
チの各々のオン／オフを電圧比較手段による比較の結果
に基づいて制御する。上記複数の第１のアナログスイッ
チの各々は、所定の重み付けがなされたオン抵抗を有す
る。
従うと、逐次比較型Ａ／Ｄ変換器は、複数のキャパシタ
と、複数の第１のアナログスイッチと、複数の第２のア
ナログスイッチと、複数の第３のアナログスイッチと、
電圧比較手段と、状態制御手段とを備える。複数のキャ
パシタの電極の一方は互いに接続されている。複数のキ
ャパシタの各々の容量に対して所定の重み付けがなされ
ている。複数の第１のアナログスイッチは、複数のキャ
パシタに対応して設けられる。複数の第１のアナログス
イッチの各々は、対応するキャパシタの電極の他方と第
１のノードとの間に接続される。第１のノードはアナロ
グ入力を受ける。複数の第２のアナログスイッチは、複
数のキャパシタに対応して設けられる。複数の第２のア
ナログスイッチの各々は、対応するキャパシタの電極の
他方と第２のノードとの間に接続される。第２のノード
は第１の基準電圧を受ける。複数の第３のアナログスイ
ッチは、複数のキャパシタに対応して設けられる。複数
の第３のアナログスイッチの各々は、対応するキャパシ
タの電極の他方と第３のノードとの間に接続される。第
３のノードは、第１の基準電圧よりも低い第２の基準電
圧を受ける。電圧比較手段は、複数のキャパシタの電極
の一方の電圧と第３の基準電圧とを比較する。状態制御
手段は、複数の第１のアナログスイッチ、複数の第２の
アナログスイッチ、および複数の第３のアナログスイッ
チの各々のオン／オフを電圧比較手段による比較の結果
に基づいて制御する。上記複数の第１のアナログスイッ
チの各々は、所定の重み付けがなされたオン抵抗を有す
る。
【００１４】上記逐次比較型Ａ／Ｄ変換器では、複数の
キャパシタのうち容量の重み付けが大きいキャパシタに
対応する第１のアナログスイッチのオン抵抗の重み付け
を小さくすることにより、当該キャパシタの時定数を小
さくすることができる。これにより、各キャパシタ間で
の時定数の差が小さくなる。この結果、アナログ入力を
プリチャージ（サンプルホールド）するのに必要な時間
を短縮することができ、Ａ／Ｄ変換の動作速度を向上さ
せることができる。
キャパシタのうち容量の重み付けが大きいキャパシタに
対応する第１のアナログスイッチのオン抵抗の重み付け
を小さくすることにより、当該キャパシタの時定数を小
さくすることができる。これにより、各キャパシタ間で
の時定数の差が小さくなる。この結果、アナログ入力を
プリチャージ（サンプルホールド）するのに必要な時間
を短縮することができ、Ａ／Ｄ変換の動作速度を向上さ
せることができる。
【００１５】好ましくは、上記複数の第１のアナログス
イッチの各々は、対応するキャパシタの容量に対する重
み付けの逆数で重み付けされたオン抵抗を有する。
イッチの各々は、対応するキャパシタの容量に対する重
み付けの逆数で重み付けされたオン抵抗を有する。
【００１６】上記逐次比較ＡＤ変換装置では、各キャパ
シタの時定数が等しくなるため、各キャパシタへの電荷
の充放電時間が等しくなる。これにより、各キャパシタ
間の時定数の差によって生じる動作速度の低下を防ぐこ
とができる。また、回路面積の増加をおさえつつＡ／Ｄ
変換動作を向上させることができる。
シタの時定数が等しくなるため、各キャパシタへの電荷
の充放電時間が等しくなる。これにより、各キャパシタ
間の時定数の差によって生じる動作速度の低下を防ぐこ
とができる。また、回路面積の増加をおさえつつＡ／Ｄ
変換動作を向上させることができる。
【００１７】好ましくは、上記複数の第１のアナログス
イッチの各々はＭＯＳトランジスタを含む。ＭＯＳトラ
ンジスタは、対応するキャパシタの電極の他方と第１の
ノードとの間に接続される。上記複数の第１のアナログ
スイッチのうちのある第１のアナログスイッチに含まれ
るＭＯＳトランジスタと他の第１のアナログスイッチに
含まれるＭＯＳトランジスタとではチャネル幅および／
またはチャネル長が異なる。
イッチの各々はＭＯＳトランジスタを含む。ＭＯＳトラ
ンジスタは、対応するキャパシタの電極の他方と第１の
ノードとの間に接続される。上記複数の第１のアナログ
スイッチのうちのある第１のアナログスイッチに含まれ
るＭＯＳトランジスタと他の第１のアナログスイッチに
含まれるＭＯＳトランジスタとではチャネル幅および／
またはチャネル長が異なる。
【００１８】ＭＯＳトランジスタが線形領域で動作して
いるときのオン抵抗はチャネル幅に反比例しチャネル長
に比例する。上記逐次比較型Ａ／Ｄ変換器では、ある第
１のアナログスイッチに含まれるＭＯＳトランジスタと
他の第１のアナログスイッチに含まれるＭＯＳトランジ
スタとではチャネル幅および／またはチャネル長が異な
るため、これらの第１のアナログスイッチのオン抵抗に
それぞれ異なった重み付けをすることができる。したが
って、容量の重み付けが大きいキャパシタに対応する第
１のアナログスイッチのオン抵抗の重み付けを小さくす
ることができる。また、各キャパシタの時定数を等しく
することもできる。
いるときのオン抵抗はチャネル幅に反比例しチャネル長
に比例する。上記逐次比較型Ａ／Ｄ変換器では、ある第
１のアナログスイッチに含まれるＭＯＳトランジスタと
他の第１のアナログスイッチに含まれるＭＯＳトランジ
スタとではチャネル幅および／またはチャネル長が異な
るため、これらの第１のアナログスイッチのオン抵抗に
それぞれ異なった重み付けをすることができる。したが
って、容量の重み付けが大きいキャパシタに対応する第
１のアナログスイッチのオン抵抗の重み付けを小さくす
ることができる。また、各キャパシタの時定数を等しく
することもできる。
【００１９】好ましくは、上記複数の第１のアナログス
イッチの各々は、１または複数の第４のアナログスイッ
チを含む。１または複数の第４のアナログスイッチは、
対応するキャパシタの電極の他方と第１のノードとの間
に並列に接続される。上記複数の第１のアナログスイッ
チのうちのある第１のアナログスイッチに含まれる第４
のアナログスイッチの数と他の第１のアナログスイッチ
に含まれる第４のアナログスイッチの数とが異なる。
イッチの各々は、１または複数の第４のアナログスイッ
チを含む。１または複数の第４のアナログスイッチは、
対応するキャパシタの電極の他方と第１のノードとの間
に並列に接続される。上記複数の第１のアナログスイッ
チのうちのある第１のアナログスイッチに含まれる第４
のアナログスイッチの数と他の第１のアナログスイッチ
に含まれる第４のアナログスイッチの数とが異なる。
【００２０】上記逐次比較型Ａ／Ｄ変換器によれば、あ
る第１のアナログスイッチと他の第１のアナログスイッ
チとのオン抵抗にそれぞれ異なった重み付けをすること
ができる。したがって、容量の重み付けが大きいキャパ
シタに対応する第１のアナログスイッチのオン抵抗の重
み付けを小さくすることができる。また、各キャパシタ
の時定数を等しくすることもできる。
る第１のアナログスイッチと他の第１のアナログスイッ
チとのオン抵抗にそれぞれ異なった重み付けをすること
ができる。したがって、容量の重み付けが大きいキャパ
シタに対応する第１のアナログスイッチのオン抵抗の重
み付けを小さくすることができる。また、各キャパシタ
の時定数を等しくすることもできる。
【００２１】好ましくは、上記複数の第１のアナログス
イッチの各々は、ＭＯＳトランジスタを含む。ＭＯＳト
ランジスタは、対応するキャパシタの電極の他方と第１
のノードとの間に接続される。上記複数の第１のアナロ
グスイッチのうちのある第１のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第１のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なる。
イッチの各々は、ＭＯＳトランジスタを含む。ＭＯＳト
ランジスタは、対応するキャパシタの電極の他方と第１
のノードとの間に接続される。上記複数の第１のアナロ
グスイッチのうちのある第１のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第１のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なる。
【００２２】ＭＯＳトランジスタが線形領域で動作して
いるときのオン抵抗はゲート電圧に反比例する。上記逐
次比較型Ａ／Ｄ変換器では、ある第１のアナログスイッ
チに含まれるＭＯＳトランジスタと他の第１のアナログ
スイッチに含まれるＭＯＳトランジスタとではオン状態
のときに与えられるゲート電圧が異なるため、これらの
第１のアナログスイッチのオン抵抗にそれぞれ異なった
重み付けをすることができる。したがって、容量の重み
付けが大きいキャパシタに対応する第１のアナログスイ
ッチのオン抵抗の重み付けを小さくすることができる。
また、各キャパシタの時定数を等しくすることもでき
る。
いるときのオン抵抗はゲート電圧に反比例する。上記逐
次比較型Ａ／Ｄ変換器では、ある第１のアナログスイッ
チに含まれるＭＯＳトランジスタと他の第１のアナログ
スイッチに含まれるＭＯＳトランジスタとではオン状態
のときに与えられるゲート電圧が異なるため、これらの
第１のアナログスイッチのオン抵抗にそれぞれ異なった
重み付けをすることができる。したがって、容量の重み
付けが大きいキャパシタに対応する第１のアナログスイ
ッチのオン抵抗の重み付けを小さくすることができる。
また、各キャパシタの時定数を等しくすることもでき
る。
【００２３】この発明のもう１つの局面に従うと、逐次
比較型Ａ／Ｄ変換器は、複数のキャパシタと、複数の第
１のアナログスイッチと、複数の第２のアナログスイッ
チと、複数の第３のアナログスイッチと、電圧比較手段
と、状態制御手段とを備える。複数のキャパシタの電極
の一方は互いに接続されている。複数のキャパシタの各
々の容量に対して所定の重み付けがなされている。複数
の第１のアナログスイッチは、複数のキャパシタに対応
して設けられる。複数の第１のアナログスイッチの各々
は、対応するキャパシタの電極の他方と第１のノードと
の間に接続される。第１のノードはアナログ入力を受け
る。複数の第２のアナログスイッチは、複数のキャパシ
タに対応して設けられる。複数の第２のアナログスイッ
チの各々は、対応するキャパシタの電極の他方と第２の
ノードとの間に接続される。第２のノードは第１の基準
電圧を受ける。複数の第３のアナログスイッチは、複数
のキャパシタに対応して設けられる。複数の第３のアナ
ログスイッチの各々は、対応するキャパシタの電極の他
方と第３のノードとの間に接続される。第３のノード
は、第１の基準電圧よりも低い第２の基準電圧を受け
る。電圧比較手段は、複数のキャパシタの電極の一方の
電圧と第３の基準電圧とを比較する。状態制御手段は、
複数の第１のアナログスイッチ、複数の第２のアナログ
スイッチ、および複数の第３のアナログスイッチの各々
のオン／オフを電圧比較手段による比較の結果に基づい
て制御する。上記複数の第２のアナログスイッチの各々
は、所定の重み付けがなされたオン抵抗を有する。
比較型Ａ／Ｄ変換器は、複数のキャパシタと、複数の第
１のアナログスイッチと、複数の第２のアナログスイッ
チと、複数の第３のアナログスイッチと、電圧比較手段
と、状態制御手段とを備える。複数のキャパシタの電極
の一方は互いに接続されている。複数のキャパシタの各
々の容量に対して所定の重み付けがなされている。複数
の第１のアナログスイッチは、複数のキャパシタに対応
して設けられる。複数の第１のアナログスイッチの各々
は、対応するキャパシタの電極の他方と第１のノードと
の間に接続される。第１のノードはアナログ入力を受け
る。複数の第２のアナログスイッチは、複数のキャパシ
タに対応して設けられる。複数の第２のアナログスイッ
チの各々は、対応するキャパシタの電極の他方と第２の
ノードとの間に接続される。第２のノードは第１の基準
電圧を受ける。複数の第３のアナログスイッチは、複数
のキャパシタに対応して設けられる。複数の第３のアナ
ログスイッチの各々は、対応するキャパシタの電極の他
方と第３のノードとの間に接続される。第３のノード
は、第１の基準電圧よりも低い第２の基準電圧を受け
る。電圧比較手段は、複数のキャパシタの電極の一方の
電圧と第３の基準電圧とを比較する。状態制御手段は、
複数の第１のアナログスイッチ、複数の第２のアナログ
スイッチ、および複数の第３のアナログスイッチの各々
のオン／オフを電圧比較手段による比較の結果に基づい
て制御する。上記複数の第２のアナログスイッチの各々
は、所定の重み付けがなされたオン抵抗を有する。
【００２４】上記逐次比較型Ａ／Ｄ変換器では、複数の
キャパシタのうち容量の重み付けが大きいキャパシタに
対応する第２のアナログスイッチのオン抵抗の重み付け
を小さくすることにより、当該キャパシタの時定数を小
さくすることができる。これにより、各キャパシタ間で
の時定数の差が小さくなる。この結果、電荷再配分に必
要な時間を短縮することができ、Ａ／Ｄ変換の動作速度
を向上させることができる。
キャパシタのうち容量の重み付けが大きいキャパシタに
対応する第２のアナログスイッチのオン抵抗の重み付け
を小さくすることにより、当該キャパシタの時定数を小
さくすることができる。これにより、各キャパシタ間で
の時定数の差が小さくなる。この結果、電荷再配分に必
要な時間を短縮することができ、Ａ／Ｄ変換の動作速度
を向上させることができる。
【００２５】好ましくは、上記複数の第２のアナログス
イッチの各々は、対応するキャパシタの容量に対する重
み付けの逆数で重み付けされたオン抵抗を有する。
イッチの各々は、対応するキャパシタの容量に対する重
み付けの逆数で重み付けされたオン抵抗を有する。
【００２６】上記逐次比較ＡＤ変換装置では、各キャパ
シタの時定数が等しくなるため、各キャパシタへの電荷
の充放電時間が等しくなる。これにより、各キャパシタ
間の時定数の差によって生じる動作速度の低下を防ぐこ
とができる。また、回路面積の増加をおさえつつＡ／Ｄ
変換動作を向上させることができる。
シタの時定数が等しくなるため、各キャパシタへの電荷
の充放電時間が等しくなる。これにより、各キャパシタ
間の時定数の差によって生じる動作速度の低下を防ぐこ
とができる。また、回路面積の増加をおさえつつＡ／Ｄ
変換動作を向上させることができる。
【００２７】好ましくは、上記複数の第２のアナログス
イッチの各々はＭＯＳトランジスタを含む。ＭＯＳトラ
ンジスタは、対応するキャパシタの電極の他方と第２の
ノードとの間に接続される。上記複数の第２のアナログ
スイッチのうちのある第２のアナログスイッチに含まれ
るＭＯＳトランジスタと他の第２のアナログスイッチに
含まれるＭＯＳトランジスタとではチャネル幅および／
またはチャネル長が異なる。
イッチの各々はＭＯＳトランジスタを含む。ＭＯＳトラ
ンジスタは、対応するキャパシタの電極の他方と第２の
ノードとの間に接続される。上記複数の第２のアナログ
スイッチのうちのある第２のアナログスイッチに含まれ
るＭＯＳトランジスタと他の第２のアナログスイッチに
含まれるＭＯＳトランジスタとではチャネル幅および／
またはチャネル長が異なる。
【００２８】ＭＯＳトランジスタが線形領域で動作して
いるときのオン抵抗はチャネル幅に反比例しチャネル長
に比例する。上記逐次比較型Ａ／Ｄ変換器では、ある第
２のアナログスイッチに含まれるＭＯＳトランジスタと
他の第２のアナログスイッチに含まれるＭＯＳトランジ
スタとではチャネル幅および／またはチャネル長が異な
るため、これらの第２のアナログスイッチのオン抵抗に
それぞれ異なった重み付けをすることができる。したが
って、容量の重み付けが大きいキャパシタに対応する第
２のアナログスイッチのオン抵抗の重み付けを小さくす
ることができる。また、各キャパシタの時定数を等しく
することもできる。
いるときのオン抵抗はチャネル幅に反比例しチャネル長
に比例する。上記逐次比較型Ａ／Ｄ変換器では、ある第
２のアナログスイッチに含まれるＭＯＳトランジスタと
他の第２のアナログスイッチに含まれるＭＯＳトランジ
スタとではチャネル幅および／またはチャネル長が異な
るため、これらの第２のアナログスイッチのオン抵抗に
それぞれ異なった重み付けをすることができる。したが
って、容量の重み付けが大きいキャパシタに対応する第
２のアナログスイッチのオン抵抗の重み付けを小さくす
ることができる。また、各キャパシタの時定数を等しく
することもできる。
【００２９】好ましくは、上記複数の第２のアナログス
イッチの各々は、１または複数の第５のアナログスイッ
チを含む。１または複数の第５のアナログスイッチは、
対応するキャパシタの電極の他方と第２のノードとの間
に並列に接続される。上記複数の第２のアナログスイッ
チのうちのある第２のアナログスイッチに含まれる第５
のアナログスイッチの数と他の第２のアナログスイッチ
に含まれる第５のアナログスイッチの数とが異なる。
イッチの各々は、１または複数の第５のアナログスイッ
チを含む。１または複数の第５のアナログスイッチは、
対応するキャパシタの電極の他方と第２のノードとの間
に並列に接続される。上記複数の第２のアナログスイッ
チのうちのある第２のアナログスイッチに含まれる第５
のアナログスイッチの数と他の第２のアナログスイッチ
に含まれる第５のアナログスイッチの数とが異なる。
【００３０】上記逐次比較型Ａ／Ｄ変換器によれば、あ
る第２のアナログスイッチと他の第２のアナログスイッ
チとのオン抵抗にそれぞれ異なった重み付けをすること
ができる。したがって、容量の重み付けが大きいキャパ
シタに対応する第２のアナログスイッチのオン抵抗の重
み付けを小さくすることができる。また、各キャパシタ
の時定数を等しくすることもできる。
る第２のアナログスイッチと他の第２のアナログスイッ
チとのオン抵抗にそれぞれ異なった重み付けをすること
ができる。したがって、容量の重み付けが大きいキャパ
シタに対応する第２のアナログスイッチのオン抵抗の重
み付けを小さくすることができる。また、各キャパシタ
の時定数を等しくすることもできる。
【００３１】好ましくは、上記複数の第２のアナログス
イッチの各々は、ＭＯＳトランジスタを含む。ＭＯＳト
ランジスタは、対応するキャパシタの電極の他方と第２
のノードとの間に接続される。上記複数の第２のアナロ
グスイッチのうちのある第２のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第２のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なる。
イッチの各々は、ＭＯＳトランジスタを含む。ＭＯＳト
ランジスタは、対応するキャパシタの電極の他方と第２
のノードとの間に接続される。上記複数の第２のアナロ
グスイッチのうちのある第２のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第２のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なる。
【００３２】ＭＯＳトランジスタが線形領域で動作して
いるときのオン抵抗はゲート電圧に反比例する。上記逐
次比較型Ａ／Ｄ変換器では、ある第２のアナログスイッ
チに含まれるＭＯＳトランジスタと他の第２のアナログ
スイッチに含まれるＭＯＳトランジスタとではオン状態
のときに与えられるゲート電圧が異なるため、これらの
第２のアナログスイッチのオン抵抗にそれぞれ異なった
重み付けをすることができる。したがって、容量の重み
付けが大きいキャパシタに対応する第２のアナログスイ
ッチのオン抵抗の重み付けを小さくすることができる。
また、各キャパシタの時定数を等しくすることもでき
る。
いるときのオン抵抗はゲート電圧に反比例する。上記逐
次比較型Ａ／Ｄ変換器では、ある第２のアナログスイッ
チに含まれるＭＯＳトランジスタと他の第２のアナログ
スイッチに含まれるＭＯＳトランジスタとではオン状態
のときに与えられるゲート電圧が異なるため、これらの
第２のアナログスイッチのオン抵抗にそれぞれ異なった
重み付けをすることができる。したがって、容量の重み
付けが大きいキャパシタに対応する第２のアナログスイ
ッチのオン抵抗の重み付けを小さくすることができる。
また、各キャパシタの時定数を等しくすることもでき
る。
【００３３】この発明のさらにもう１つの局面に従う
と、逐次比較型Ａ／Ｄ変換器は、複数のキャパシタと、
複数の第１のアナログスイッチと、複数の第２のアナロ
グスイッチと、複数の第３のアナログスイッチと、電圧
比較手段と、状態制御手段とを備える。複数のキャパシ
タの電極の一方は互いに接続されている。複数のキャパ
シタの各々の容量に対して所定の重み付けがなされてい
る。複数の第１のアナログスイッチは、複数のキャパシ
タに対応して設けられる。複数の第１のアナログスイッ
チの各々は、対応するキャパシタの電極の他方と第１の
ノードとの間に接続される。第１のノードはアナログ入
力を受ける。複数の第２のアナログスイッチは、複数の
キャパシタに対応して設けられる。複数の第２のアナロ
グスイッチの各々は、対応するキャパシタの電極の他方
と第２のノードとの間に接続される。第２のノードは第
１の基準電圧を受ける。複数の第３のアナログスイッチ
は、複数のキャパシタに対応して設けられる。複数の第
３のアナログスイッチの各々は、対応するキャパシタの
電極の他方と第３のノードとの間に接続される。第３の
ノードは、第１の基準電圧よりも低い第２の基準電圧を
受ける。電圧比較手段は、複数のキャパシタの電極の一
方の電圧と第３の基準電圧とを比較する。状態制御手段
は、複数の第１のアナログスイッチ、複数の第２のアナ
ログスイッチ、および複数の第３のアナログスイッチの
各々のオン／オフを電圧比較手段による比較の結果に基
づいて制御する。上記複数の第３のアナログスイッチの
各々は、所定の重み付けがなされたオン抵抗を有する。
と、逐次比較型Ａ／Ｄ変換器は、複数のキャパシタと、
複数の第１のアナログスイッチと、複数の第２のアナロ
グスイッチと、複数の第３のアナログスイッチと、電圧
比較手段と、状態制御手段とを備える。複数のキャパシ
タの電極の一方は互いに接続されている。複数のキャパ
シタの各々の容量に対して所定の重み付けがなされてい
る。複数の第１のアナログスイッチは、複数のキャパシ
タに対応して設けられる。複数の第１のアナログスイッ
チの各々は、対応するキャパシタの電極の他方と第１の
ノードとの間に接続される。第１のノードはアナログ入
力を受ける。複数の第２のアナログスイッチは、複数の
キャパシタに対応して設けられる。複数の第２のアナロ
グスイッチの各々は、対応するキャパシタの電極の他方
と第２のノードとの間に接続される。第２のノードは第
１の基準電圧を受ける。複数の第３のアナログスイッチ
は、複数のキャパシタに対応して設けられる。複数の第
３のアナログスイッチの各々は、対応するキャパシタの
電極の他方と第３のノードとの間に接続される。第３の
ノードは、第１の基準電圧よりも低い第２の基準電圧を
受ける。電圧比較手段は、複数のキャパシタの電極の一
方の電圧と第３の基準電圧とを比較する。状態制御手段
は、複数の第１のアナログスイッチ、複数の第２のアナ
ログスイッチ、および複数の第３のアナログスイッチの
各々のオン／オフを電圧比較手段による比較の結果に基
づいて制御する。上記複数の第３のアナログスイッチの
各々は、所定の重み付けがなされたオン抵抗を有する。
【００３４】上記逐次比較型Ａ／Ｄ変換器では、複数の
キャパシタのうち容量の重み付けが大きいキャパシタに
対応する第３のアナログスイッチのオン抵抗の重み付け
を小さくすることにより、当該キャパシタの時定数を小
さくすることができる。これにより、各キャパシタ間で
の時定数の差が小さくなる。この結果、電荷再配分に必
要な時間を短縮することができ、Ａ／Ｄ変換の動作速度
を向上させることができる。
キャパシタのうち容量の重み付けが大きいキャパシタに
対応する第３のアナログスイッチのオン抵抗の重み付け
を小さくすることにより、当該キャパシタの時定数を小
さくすることができる。これにより、各キャパシタ間で
の時定数の差が小さくなる。この結果、電荷再配分に必
要な時間を短縮することができ、Ａ／Ｄ変換の動作速度
を向上させることができる。
【００３５】好ましくは、上記複数の第３のアナログス
イッチの各々は、対応するキャパシタの容量に対する重
み付けの逆数で重み付けされたオン抵抗を有する。
イッチの各々は、対応するキャパシタの容量に対する重
み付けの逆数で重み付けされたオン抵抗を有する。
【００３６】上記逐次比較ＡＤ変換装置では、各キャパ
シタの時定数が等しくなるため、各キャパシタへの電荷
の充放電時間が等しくなる。これにより、各キャパシタ
間の時定数の差によって生じる動作速度の低下を防ぐこ
とができる。また、回路面積の増加をおさえつつＡ／Ｄ
変換動作を向上させることができる。
シタの時定数が等しくなるため、各キャパシタへの電荷
の充放電時間が等しくなる。これにより、各キャパシタ
間の時定数の差によって生じる動作速度の低下を防ぐこ
とができる。また、回路面積の増加をおさえつつＡ／Ｄ
変換動作を向上させることができる。
【００３７】好ましくは、上記複数の第３のアナログス
イッチの各々はＭＯＳトランジスタを含む。ＭＯＳトラ
ンジスタは、対応するキャパシタの電極の他方と第３の
ノードとの間に接続される。上記複数の第３のアナログ
スイッチのうちのある第３のアナログスイッチに含まれ
るＭＯＳトランジスタと他の第３のアナログスイッチに
含まれるＭＯＳトランジスタとではチャネル幅および／
またはチャネル長が異なる。
イッチの各々はＭＯＳトランジスタを含む。ＭＯＳトラ
ンジスタは、対応するキャパシタの電極の他方と第３の
ノードとの間に接続される。上記複数の第３のアナログ
スイッチのうちのある第３のアナログスイッチに含まれ
るＭＯＳトランジスタと他の第３のアナログスイッチに
含まれるＭＯＳトランジスタとではチャネル幅および／
またはチャネル長が異なる。
【００３８】ＭＯＳトランジスタが線形領域で動作して
いるときのオン抵抗はチャネル幅に反比例しチャネル長
に比例する。上記逐次比較型Ａ／Ｄ変換器では、ある第
３のアナログスイッチに含まれるＭＯＳトランジスタと
他の第３のアナログスイッチに含まれるＭＯＳトランジ
スタとではチャネル幅および／またはチャネル長が異な
るため、これらの第３のアナログスイッチのオン抵抗に
それぞれ異なった重み付けをすることができる。したが
って、容量の重み付けが大きいキャパシタに対応する第
３のアナログスイッチのオン抵抗の重み付けを小さくす
ることができる。また、各キャパシタの時定数を等しく
することもできる。
いるときのオン抵抗はチャネル幅に反比例しチャネル長
に比例する。上記逐次比較型Ａ／Ｄ変換器では、ある第
３のアナログスイッチに含まれるＭＯＳトランジスタと
他の第３のアナログスイッチに含まれるＭＯＳトランジ
スタとではチャネル幅および／またはチャネル長が異な
るため、これらの第３のアナログスイッチのオン抵抗に
それぞれ異なった重み付けをすることができる。したが
って、容量の重み付けが大きいキャパシタに対応する第
３のアナログスイッチのオン抵抗の重み付けを小さくす
ることができる。また、各キャパシタの時定数を等しく
することもできる。
【００３９】好ましくは、上記複数の第３のアナログス
イッチの各々は、１または複数の第６のアナログスイッ
チを含む。１または複数の第６のアナログスイッチは、
対応するキャパシタの電極の他方と第３のノードとの間
に並列に接続される。上記複数の第３のアナログスイッ
チのうちのある第３のアナログスイッチに含まれる第６
のアナログスイッチの数と他の第３のアナログスイッチ
に含まれる第６のアナログスイッチの数とが異なる。
イッチの各々は、１または複数の第６のアナログスイッ
チを含む。１または複数の第６のアナログスイッチは、
対応するキャパシタの電極の他方と第３のノードとの間
に並列に接続される。上記複数の第３のアナログスイッ
チのうちのある第３のアナログスイッチに含まれる第６
のアナログスイッチの数と他の第３のアナログスイッチ
に含まれる第６のアナログスイッチの数とが異なる。
【００４０】上記逐次比較型Ａ／Ｄ変換器によれば、あ
る第３のアナログスイッチと他の第３のアナログスイッ
チとのオン抵抗にそれぞれ異なった重み付けをすること
ができる。したがって、容量の重み付けが大きいキャパ
シタに対応する第３のアナログスイッチのオン抵抗の重
み付けを小さくすることができる。また、各キャパシタ
の時定数を等しくすることもできる。
る第３のアナログスイッチと他の第３のアナログスイッ
チとのオン抵抗にそれぞれ異なった重み付けをすること
ができる。したがって、容量の重み付けが大きいキャパ
シタに対応する第３のアナログスイッチのオン抵抗の重
み付けを小さくすることができる。また、各キャパシタ
の時定数を等しくすることもできる。
【００４１】好ましくは、上記複数の第３のアナログス
イッチの各々は、ＭＯＳトランジスタを含む。ＭＯＳト
ランジスタは、対応するキャパシタの電極の他方と第３
のノードとの間に接続される。上記複数の第３のアナロ
グスイッチのうちのある第３のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第３のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なる。
イッチの各々は、ＭＯＳトランジスタを含む。ＭＯＳト
ランジスタは、対応するキャパシタの電極の他方と第３
のノードとの間に接続される。上記複数の第３のアナロ
グスイッチのうちのある第３のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第３のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なる。
【００４２】ＭＯＳトランジスタが線形領域で動作して
いるときのオン抵抗はゲート電圧に反比例する。上記逐
次比較型Ａ／Ｄ変換器では、ある第３のアナログスイッ
チに含まれるＭＯＳトランジスタと他の第３のアナログ
スイッチに含まれるＭＯＳトランジスタとではオン状態
のときに与えられるゲート電圧が異なるため、これらの
第３のアナログスイッチのオン抵抗にそれぞれ異なった
重み付けをすることができる。したがって、容量の重み
付けが大きいキャパシタに対応する第３のアナログスイ
ッチのオン抵抗の重み付けを小さくすることができる。
また、各キャパシタの時定数を等しくすることもでき
る。
いるときのオン抵抗はゲート電圧に反比例する。上記逐
次比較型Ａ／Ｄ変換器では、ある第３のアナログスイッ
チに含まれるＭＯＳトランジスタと他の第３のアナログ
スイッチに含まれるＭＯＳトランジスタとではオン状態
のときに与えられるゲート電圧が異なるため、これらの
第３のアナログスイッチのオン抵抗にそれぞれ異なった
重み付けをすることができる。したがって、容量の重み
付けが大きいキャパシタに対応する第３のアナログスイ
ッチのオン抵抗の重み付けを小さくすることができる。
また、各キャパシタの時定数を等しくすることもでき
る。
【００４３】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付し、その説明は繰り返さな
い。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付し、その説明は繰り返さな
い。
【００４４】（第１の実施形態）図１は、この発明の第
１の実施形態による逐次比較型Ａ／Ｄ変換器の構成を示
す図である。図１に示す逐次比較型Ａ／Ｄ変換器はＮビ
ットＡ／Ｄ変換器であり、容量アレイ５０と、アナログ
スイッチ群９０，１００，１１０と、電圧比較器２７
と、状態制御回路２８とを備える。
１の実施形態による逐次比較型Ａ／Ｄ変換器の構成を示
す図である。図１に示す逐次比較型Ａ／Ｄ変換器はＮビ
ットＡ／Ｄ変換器であり、容量アレイ５０と、アナログ
スイッチ群９０，１００，１１０と、電圧比較器２７
と、状態制御回路２８とを備える。
【００４５】容量アレイ５０は、（Ｎ＋１）個のキャパ
シタ５１［０］−５１［Ｎ］を含む。キャパシタ５１
［Ｎ］−５１［０］の容量はそれぞれ２(N-1)Ｃ，２
(N-2)Ｃ，２(N-3)Ｃ，・・・，２0Ｃ，Ｃである。な
お、Ｃは単位容量である。
シタ５１［０］−５１［Ｎ］を含む。キャパシタ５１
［Ｎ］−５１［０］の容量はそれぞれ２(N-1)Ｃ，２
(N-2)Ｃ，２(N-3)Ｃ，・・・，２0Ｃ，Ｃである。な
お、Ｃは単位容量である。
【００４６】アナログスイッチ群９０は容量アレイ５０
をアナログ入力Ｖｉｎに接続する。アナログスイッチ群
９０は（Ｎ＋１）個のアナログスイッチ９０［Ｎ］−９
０［０］を含む。アナログスイッチ９０［Ｎ］−９０
［０］は、キャパシタ５１［Ｎ］−５１［０］の電極の
一方とノードＮＤ１との間に接続される。ノードＮＤ１
はアナログ入力Ｖｉｎを受ける。アナログスイッチ９０
［Ｎ］のオン抵抗はＲ／４であり、アナログスイッチ９
０［Ｎ−１］のオン抵抗はＲ／２である。アナログスイ
ッチ９０［Ｎ−２］−９０［０］のオン抵抗はＲであ
る。なお、Ｒは単位抵抗である。このようにアナログス
イッチ９０［Ｎ］−９０［０］のオン抵抗に重み付けを
している。
をアナログ入力Ｖｉｎに接続する。アナログスイッチ群
９０は（Ｎ＋１）個のアナログスイッチ９０［Ｎ］−９
０［０］を含む。アナログスイッチ９０［Ｎ］−９０
［０］は、キャパシタ５１［Ｎ］−５１［０］の電極の
一方とノードＮＤ１との間に接続される。ノードＮＤ１
はアナログ入力Ｖｉｎを受ける。アナログスイッチ９０
［Ｎ］のオン抵抗はＲ／４であり、アナログスイッチ９
０［Ｎ−１］のオン抵抗はＲ／２である。アナログスイ
ッチ９０［Ｎ−２］−９０［０］のオン抵抗はＲであ
る。なお、Ｒは単位抵抗である。このようにアナログス
イッチ９０［Ｎ］−９０［０］のオン抵抗に重み付けを
している。
【００４７】アナログスイッチ群１００は上側基準電圧
Ｖｒｈ（ここでは電源電圧Ｖｄｄとする。）に容量アレ
イ５０を接続する。アナログスイッチ群１００は（Ｎ＋
１）個のアナログスイッチ１００［Ｎ］−１００［０］
を含む。アナログスイッチ１００［Ｎ］−１００［０］
は、キャパシタ５１［Ｎ］−５１［０］の電極の一方と
ノードＮＤ２との間に接続される。ノードＮＤ２は上側
基準電圧Ｖｒｈを受ける。アナログスイッチ１００
［Ｎ］−１００［０］のオン抵抗はＲである。
Ｖｒｈ（ここでは電源電圧Ｖｄｄとする。）に容量アレ
イ５０を接続する。アナログスイッチ群１００は（Ｎ＋
１）個のアナログスイッチ１００［Ｎ］−１００［０］
を含む。アナログスイッチ１００［Ｎ］−１００［０］
は、キャパシタ５１［Ｎ］−５１［０］の電極の一方と
ノードＮＤ２との間に接続される。ノードＮＤ２は上側
基準電圧Ｖｒｈを受ける。アナログスイッチ１００
［Ｎ］−１００［０］のオン抵抗はＲである。
【００４８】アナログスイッチ群１１０は下側基準電圧
Ｖｒｌ（ここでは接地電圧ＧＮＤとする。）に容量アレ
イ５０を接続する。アナログスイッチ群１１０は（Ｎ＋
１）個のアナログスイッチ１１０［Ｎ］−１１０［０］
を含む。アナログスイッチ１１０［Ｎ］−１１０［０］
は、キャパシタ５１［Ｎ］−５１［０］の電極の一方と
ノードＮＤ３との間に接続される。ノードＮＤ３は下側
基準電圧Ｖｒｌを受ける。アナログスイッチ１１０
［Ｎ］−１１０［０］のオン抵抗はＲである。
Ｖｒｌ（ここでは接地電圧ＧＮＤとする。）に容量アレ
イ５０を接続する。アナログスイッチ群１１０は（Ｎ＋
１）個のアナログスイッチ１１０［Ｎ］−１１０［０］
を含む。アナログスイッチ１１０［Ｎ］−１１０［０］
は、キャパシタ５１［Ｎ］−５１［０］の電極の一方と
ノードＮＤ３との間に接続される。ノードＮＤ３は下側
基準電圧Ｖｒｌを受ける。アナログスイッチ１１０
［Ｎ］−１１０［０］のオン抵抗はＲである。
【００４９】電圧比較器２７はアナログスイッチ３３と
インバータ３４とを含む。インバータ３４は容量アレイ
５０のキャパシタ５１［Ｎ］−５１［０］の電極の他方
の電圧を反転して出力する。キャパシタ５１［Ｎ］−５
１［０］の電極の他方は互いに共通に接続されている。
アナログスイッチ３３はインバータ３４の入力と出力と
の間に接続される。そして電圧比較器２からの出力がラ
ッチ回路（図示せず）によってラッチされる。ＬＳＢ
（最下位ビット）まで電圧比較が終わると、ラッチ回路
は、ラッチしているデジタル値を出力する。
インバータ３４とを含む。インバータ３４は容量アレイ
５０のキャパシタ５１［Ｎ］−５１［０］の電極の他方
の電圧を反転して出力する。キャパシタ５１［Ｎ］−５
１［０］の電極の他方は互いに共通に接続されている。
アナログスイッチ３３はインバータ３４の入力と出力と
の間に接続される。そして電圧比較器２からの出力がラ
ッチ回路（図示せず）によってラッチされる。ＬＳＢ
（最下位ビット）まで電圧比較が終わると、ラッチ回路
は、ラッチしているデジタル値を出力する。
【００５０】状態制御回路２８は、アナログスイッチ９
０［Ｎ］−９０［０］，１００［Ｎ］−１００［０］，
１１０［Ｎ］−１１０［０］，３３のオン／オフを電圧
比較器２７の出力に応じて制御する。
０［Ｎ］−９０［０］，１００［Ｎ］−１００［０］，
１１０［Ｎ］−１１０［０］，３３のオン／オフを電圧
比較器２７の出力に応じて制御する。
【００５１】以上のように構成された逐次比較型Ａ／Ｄ
変換器の動作は、図５に示した従来の逐次比較型Ａ／Ｄ
変換器の動作をＮビットに拡張したものと同様である。
しかし、各キャパシタ５１［Ｎ］−５１［０］にアナロ
グ入力Ｖｉｎをプリチャージ（サンプルホールド）する
際の時定数は、 キャパシタ５１［Ｎ］ ：２(N-1)Ｃ・Ｒ／４＝２(N-3)ＣＲ キャパシタ５１［Ｎ−１］ ：２(N-2)Ｃ・Ｒ／２＝２(N-3)ＣＲ キャパシタ５１［Ｎ−２］ ：２(N-3)ＣＲ ・・・・ キャパシタ５１［１］ ：２0ＣＲ キャパシタ５１［０］ ： ＣＲ となる。
変換器の動作は、図５に示した従来の逐次比較型Ａ／Ｄ
変換器の動作をＮビットに拡張したものと同様である。
しかし、各キャパシタ５１［Ｎ］−５１［０］にアナロ
グ入力Ｖｉｎをプリチャージ（サンプルホールド）する
際の時定数は、 キャパシタ５１［Ｎ］ ：２(N-1)Ｃ・Ｒ／４＝２(N-3)ＣＲ キャパシタ５１［Ｎ−１］ ：２(N-2)Ｃ・Ｒ／２＝２(N-3)ＣＲ キャパシタ５１［Ｎ−２］ ：２(N-3)ＣＲ ・・・・ キャパシタ５１［１］ ：２0ＣＲ キャパシタ５１［０］ ： ＣＲ となる。
【００５２】このように、時定数の最大が２(N-3)ＣＲ
となるため、図５に示した従来の逐次比較型Ａ／Ｄ変換
器に比べて４倍速くプリチャージ（サンプルホールド）
を行うことができる。これによりＡ／Ｄ変換にかかる時
間を短縮でき、動作速度を上げることができる。
となるため、図５に示した従来の逐次比較型Ａ／Ｄ変換
器に比べて４倍速くプリチャージ（サンプルホールド）
を行うことができる。これによりＡ／Ｄ変換にかかる時
間を短縮でき、動作速度を上げることができる。
【００５３】なお、ここではアナログスイッチ群９０に
ついてだけ重み付けを行なったけれども、アナログスイ
ッチ群１００およびアナログスイッチ群１１０について
も同様に重み付けすると電荷再配分を従来よりも４倍速
く行なうことができ、その結果 動作速度を上げること
ができる。
ついてだけ重み付けを行なったけれども、アナログスイ
ッチ群１００およびアナログスイッチ群１１０について
も同様に重み付けすると電荷再配分を従来よりも４倍速
く行なうことができ、その結果 動作速度を上げること
ができる。
【００５４】また、アナログスイッチ群９０，１００，
１１０についての重み付けを組み合わせて行なうと動作
速度向上の効果が上がる。
１１０についての重み付けを組み合わせて行なうと動作
速度向上の効果が上がる。
【００５５】（第２の実施形態）図２は、この発明の第
２の実施形態による逐次比較型Ａ／Ｄ変換器の構成を示
す図である。図２に示す逐次比較型Ａ／Ｄ変換器は、図
１に示したアナログスイッチ群９０，１００，１１０に
代えて、アナログスイッチ群６０，７０，８０を備え
る。その他の構成は図１に示した逐次比較型Ａ／Ｄ変換
器と同様である。
２の実施形態による逐次比較型Ａ／Ｄ変換器の構成を示
す図である。図２に示す逐次比較型Ａ／Ｄ変換器は、図
１に示したアナログスイッチ群９０，１００，１１０に
代えて、アナログスイッチ群６０，７０，８０を備え
る。その他の構成は図１に示した逐次比較型Ａ／Ｄ変換
器と同様である。
【００５６】アナログスイッチ群６０は容量アレイ５０
をアナログ入力Ｖｉｎに接続する。アナログスイッチ群
６０は（Ｎ＋１）個のアナログスイッチ６１［Ｎ］−６
１［０］を含む。アナログスイッチ６１［Ｎ］−６１
［０］は、キャパシタ５１［Ｎ］−５１［０］の電極の
一方とノードＮＤ１との間に接続される。ノードＮＤ１
はアナログ入力Ｖｉｎを受ける。アナログスイッチ６１
［Ｎ］−６１［０］のオン抵抗は、Ｒ／２(N-1)，Ｒ／
２(N-2)，Ｒ／２(N-3)，・・・，Ｒ／２0，Ｒである。
なお、Ｒは単位抵抗である。このように、キャパシタ５
１［Ｎ］−５１［０］の容量に対する重み付けの逆数で
アナログスイッチ６１［Ｎ］−６１［０］のオン抵抗に
重み付けしている。
をアナログ入力Ｖｉｎに接続する。アナログスイッチ群
６０は（Ｎ＋１）個のアナログスイッチ６１［Ｎ］−６
１［０］を含む。アナログスイッチ６１［Ｎ］−６１
［０］は、キャパシタ５１［Ｎ］−５１［０］の電極の
一方とノードＮＤ１との間に接続される。ノードＮＤ１
はアナログ入力Ｖｉｎを受ける。アナログスイッチ６１
［Ｎ］−６１［０］のオン抵抗は、Ｒ／２(N-1)，Ｒ／
２(N-2)，Ｒ／２(N-3)，・・・，Ｒ／２0，Ｒである。
なお、Ｒは単位抵抗である。このように、キャパシタ５
１［Ｎ］−５１［０］の容量に対する重み付けの逆数で
アナログスイッチ６１［Ｎ］−６１［０］のオン抵抗に
重み付けしている。
【００５７】アナログスイッチ群７０は上側基準電圧Ｖ
ｒｈ（ここでは電源電圧Ｖｄｄとする。）に容量アレイ
５０を接続する。アナログスイッチ群７０は（Ｎ＋１）
個のアナログスイッチ７１［Ｎ］−７１［０］を含む。
アナログスイッチ７１［Ｎ］−７１［０］は、キャパシ
タ５１［Ｎ］−５１［０］の電極の一方とノードＮＤ２
との間に接続される。ノードＮＤ２は上側基準電圧Ｖｒ
ｈを受ける。アナログスイッチ７１［Ｎ］−７１［０］
のオン抵抗は、Ｒ／２(N-1)，Ｒ／２(N-2)，Ｒ／２
(N-3)，・・・，Ｒ／２0，Ｒである。このように、キャ
パシタ５１［Ｎ］−５１［０］の容量に対する重み付け
の逆数でアナログスイッチ７１［Ｎ］−７１［０］のオ
ン抵抗に重み付けしている。
ｒｈ（ここでは電源電圧Ｖｄｄとする。）に容量アレイ
５０を接続する。アナログスイッチ群７０は（Ｎ＋１）
個のアナログスイッチ７１［Ｎ］−７１［０］を含む。
アナログスイッチ７１［Ｎ］−７１［０］は、キャパシ
タ５１［Ｎ］−５１［０］の電極の一方とノードＮＤ２
との間に接続される。ノードＮＤ２は上側基準電圧Ｖｒ
ｈを受ける。アナログスイッチ７１［Ｎ］−７１［０］
のオン抵抗は、Ｒ／２(N-1)，Ｒ／２(N-2)，Ｒ／２
(N-3)，・・・，Ｒ／２0，Ｒである。このように、キャ
パシタ５１［Ｎ］−５１［０］の容量に対する重み付け
の逆数でアナログスイッチ７１［Ｎ］−７１［０］のオ
ン抵抗に重み付けしている。
【００５８】アナログスイッチ群８０は下側基準電圧Ｖ
ｒｌ（ここでは接地電圧ＧＮＤとする。）に容量アレイ
５０を接続する。アナログスイッチ群８０は（Ｎ＋１）
個のアナログスイッチ８１［Ｎ］−８１［０］を含む。
アナログスイッチ８１［Ｎ］−８１［０］は、キャパシ
タ５１［Ｎ］−５１［０］の電極の一方とノードＮＤ３
との間に接続される。ノードＮＤ３は下側基準電圧Ｖｒ
ｌを受ける。アナログスイッチ８１［Ｎ］−８１［０］
のオン抵抗は、Ｒ／２(N-1)，Ｒ／２(N-2)，Ｒ／２
(N-3)，・・・，Ｒ／２0，Ｒである。このように、キャ
パシタ５１［Ｎ］−５１［０］の容量に対する重み付け
の逆数でアナログスイッチ８１［Ｎ］−８１［０］のオ
ン抵抗に重み付けしている。
ｒｌ（ここでは接地電圧ＧＮＤとする。）に容量アレイ
５０を接続する。アナログスイッチ群８０は（Ｎ＋１）
個のアナログスイッチ８１［Ｎ］−８１［０］を含む。
アナログスイッチ８１［Ｎ］−８１［０］は、キャパシ
タ５１［Ｎ］−５１［０］の電極の一方とノードＮＤ３
との間に接続される。ノードＮＤ３は下側基準電圧Ｖｒ
ｌを受ける。アナログスイッチ８１［Ｎ］−８１［０］
のオン抵抗は、Ｒ／２(N-1)，Ｒ／２(N-2)，Ｒ／２
(N-3)，・・・，Ｒ／２0，Ｒである。このように、キャ
パシタ５１［Ｎ］−５１［０］の容量に対する重み付け
の逆数でアナログスイッチ８１［Ｎ］−８１［０］のオ
ン抵抗に重み付けしている。
【００５９】以上のように構成された逐次比較型Ａ／Ｄ
変換器の動作は、図１に示した逐次比較型Ａ／Ｄ変換器
の動作と同様である。しかし、各キャパシタ５１［Ｎ］
−５１［０］に対する時定数は、 キャパシタ５１［Ｎ］ ：２(N-1)Ｃ・Ｒ／２(N-1)＝ＣＲ キャパシタ５１［Ｎ−１］ ：２(N-2)Ｃ・Ｒ／２(N-2)＝ＣＲ キャパシタ５１［Ｎ−２］ ：２(N-3)Ｃ・Ｒ／２(N-3)＝ＣＲ ・・・・・ キャパシタ５１［１］ ：２0Ｃ・Ｒ／２0＝ＣＲ キャパシタ５１［０］ ：ＣＲ となる。すなわち各キャパシタ５１［Ｎ］−５１［０］
に対する時定数は等しくなる。これにより、アナログ入
力Ｖｉｎをサンプルホールドする時間および電荷再配分
を行なう時間はどのキャパシタ５１［Ｎ］−５１［０］
でも等しくなる。この結果、動作速度を最大限向上させ
ることができる。また、各キャパシタ５１［Ｎ］−５１
［０］の容量に対する重み付けの逆数でアナログスイッ
チ７１［Ｎ］−７１［０］，８１［Ｎ］−８１［０］，
６１［Ｎ］−６１［０］のオン抵抗に重み付けするた
め、面積増加を最小限に止めることができる。
変換器の動作は、図１に示した逐次比較型Ａ／Ｄ変換器
の動作と同様である。しかし、各キャパシタ５１［Ｎ］
−５１［０］に対する時定数は、 キャパシタ５１［Ｎ］ ：２(N-1)Ｃ・Ｒ／２(N-1)＝ＣＲ キャパシタ５１［Ｎ−１］ ：２(N-2)Ｃ・Ｒ／２(N-2)＝ＣＲ キャパシタ５１［Ｎ−２］ ：２(N-3)Ｃ・Ｒ／２(N-3)＝ＣＲ ・・・・・ キャパシタ５１［１］ ：２0Ｃ・Ｒ／２0＝ＣＲ キャパシタ５１［０］ ：ＣＲ となる。すなわち各キャパシタ５１［Ｎ］−５１［０］
に対する時定数は等しくなる。これにより、アナログ入
力Ｖｉｎをサンプルホールドする時間および電荷再配分
を行なう時間はどのキャパシタ５１［Ｎ］−５１［０］
でも等しくなる。この結果、動作速度を最大限向上させ
ることができる。また、各キャパシタ５１［Ｎ］−５１
［０］の容量に対する重み付けの逆数でアナログスイッ
チ７１［Ｎ］−７１［０］，８１［Ｎ］−８１［０］，
６１［Ｎ］−６１［０］のオン抵抗に重み付けするた
め、面積増加を最小限に止めることができる。
【００６０】（アナログスイッチのオン抵抗に対する重
み付け）図３は、第１および第２の実施形態で説明した
ようなオン抵抗に対する重み付けを実現するアナログス
イッチの具体例を示す図である。
み付け）図３は、第１および第２の実施形態で説明した
ようなオン抵抗に対する重み付けを実現するアナログス
イッチの具体例を示す図である。
【００６１】図３（ａ）に示すアナログスイッチ群１２
０は、チャネル幅を異ならせることによりオン抵抗に重
み付けするものである。アナログスイッチ群１２０はア
ナログスイッチ１２１［Ｎ］−１２１［０］を含む。ア
ナログスイッチ１２１［Ｎ］−１２１［０］は、図１お
よび図２に示したアナログスイッチ群６０，７０，８
０，９０，１００，１１０におけるアナログスイッチ６
１［Ｎ］−６１［０］，７１［Ｎ］−７１［０］，８１
［Ｎ］−８１［０］，９０［Ｎ］−９０［０］，１００
［Ｎ］−１００［０］，１１０［Ｎ］−１１０［０］に
相当する。アナログスイッチ１２１［Ｎ］−１２１
［０］は、ＰチャネルＭＯＳトランジスタおよびＮチャ
ネルＭＯＳトランジスタで構成されるトランスファゲー
トを含む。アナログスイッチ１２１［Ｎ］−１２１
［０］内のＰチャネルＭＯＳトランジスタおよびＮチャ
ネルＭＯＳトランジスタのチャネル幅Ｗは、それぞれ２
(N-1)Ｗ０，２(N-2)Ｗ０，２(N-3)Ｗ０，・・・，２0Ｗ
０，Ｗ０である。アナログスイッチ１２１［Ｎ］−１２
１［０］内のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタのチャネル長ＬはＬ０であ
る。ＭＯＳトランジスタが線形領域で動作しているとき
のオン抵抗はチャネル幅Ｗに反比例するため、チャネル
幅Ｗを異ならせることによってアナログスイッチ１２１
［Ｎ］−１２１［０］のオン抵抗に重み付けすることが
できる。また、ＭＯＳトランジスタが線形領域で動作し
ているときのオン抵抗はチャネル長Ｌに比例するため、
アナログスイッチ１２１［Ｎ］−１２１［０］内のＭＯ
Ｓトランジスタのチャネル長Ｌを異ならせることによっ
てもアナログスイッチ１２１［Ｎ］−１２１［０］オン
抵抗に重み付けすることができる。さらに、アナログス
イッチ１２１［Ｎ］−１２１［０］内のＭＯＳトランジ
スタのチャネル幅Ｗおよびチャネル長Ｌの両者を異なら
せることによってもアナログスイッチ１２１［Ｎ］−１
２１［０］のオン抵抗に重み付けすることができる。
０は、チャネル幅を異ならせることによりオン抵抗に重
み付けするものである。アナログスイッチ群１２０はア
ナログスイッチ１２１［Ｎ］−１２１［０］を含む。ア
ナログスイッチ１２１［Ｎ］−１２１［０］は、図１お
よび図２に示したアナログスイッチ群６０，７０，８
０，９０，１００，１１０におけるアナログスイッチ６
１［Ｎ］−６１［０］，７１［Ｎ］−７１［０］，８１
［Ｎ］−８１［０］，９０［Ｎ］−９０［０］，１００
［Ｎ］−１００［０］，１１０［Ｎ］−１１０［０］に
相当する。アナログスイッチ１２１［Ｎ］−１２１
［０］は、ＰチャネルＭＯＳトランジスタおよびＮチャ
ネルＭＯＳトランジスタで構成されるトランスファゲー
トを含む。アナログスイッチ１２１［Ｎ］−１２１
［０］内のＰチャネルＭＯＳトランジスタおよびＮチャ
ネルＭＯＳトランジスタのチャネル幅Ｗは、それぞれ２
(N-1)Ｗ０，２(N-2)Ｗ０，２(N-3)Ｗ０，・・・，２0Ｗ
０，Ｗ０である。アナログスイッチ１２１［Ｎ］−１２
１［０］内のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタのチャネル長ＬはＬ０であ
る。ＭＯＳトランジスタが線形領域で動作しているとき
のオン抵抗はチャネル幅Ｗに反比例するため、チャネル
幅Ｗを異ならせることによってアナログスイッチ１２１
［Ｎ］−１２１［０］のオン抵抗に重み付けすることが
できる。また、ＭＯＳトランジスタが線形領域で動作し
ているときのオン抵抗はチャネル長Ｌに比例するため、
アナログスイッチ１２１［Ｎ］−１２１［０］内のＭＯ
Ｓトランジスタのチャネル長Ｌを異ならせることによっ
てもアナログスイッチ１２１［Ｎ］−１２１［０］オン
抵抗に重み付けすることができる。さらに、アナログス
イッチ１２１［Ｎ］−１２１［０］内のＭＯＳトランジ
スタのチャネル幅Ｗおよびチャネル長Ｌの両者を異なら
せることによってもアナログスイッチ１２１［Ｎ］−１
２１［０］のオン抵抗に重み付けすることができる。
【００６２】また、図３（ｂ）に示すアナログスイッチ
群１３０は、オン抵抗が等しいスイッチを並列接続する
ことによりオン抵抗に重み付けするものである。アナロ
グスイッチ群１３０はアナログスイッチ１３１［Ｎ］−
１３１［０］を含む。アナログスイッチ１３１［Ｎ］−
１３１［０］は、図１および図２に示したアナログスイ
ッチ群６０，７０，８０，９０，１００，１１０におけ
るアナログスイッチ６１［Ｎ］−６１［０］，７１
［Ｎ］−７１［０］，８１［Ｎ］−８１［０］，９０
［Ｎ］−９０［０］，１００［Ｎ］−１００［０］，１
１０［Ｎ］−１１０［０］に相当する。アナログスイッ
チ１３１［Ｎ］−１３１［０］は、オン抵抗が等しいア
ナログスイッチをそれぞれ２(N-1)個，２(N-2)個，２
(N-3)個，・・・，２0個，１個並列に接続して構成され
る。このようにオン抵抗が等しいアナログスイッチを並
列に接続することにより、各キャパシタ５１［Ｎ］−５
１［０］につながるアナログスイッチ１３１［Ｎ］−１
３１［０］のオン抵抗に重み付けすることができる。
群１３０は、オン抵抗が等しいスイッチを並列接続する
ことによりオン抵抗に重み付けするものである。アナロ
グスイッチ群１３０はアナログスイッチ１３１［Ｎ］−
１３１［０］を含む。アナログスイッチ１３１［Ｎ］−
１３１［０］は、図１および図２に示したアナログスイ
ッチ群６０，７０，８０，９０，１００，１１０におけ
るアナログスイッチ６１［Ｎ］−６１［０］，７１
［Ｎ］−７１［０］，８１［Ｎ］−８１［０］，９０
［Ｎ］−９０［０］，１００［Ｎ］−１００［０］，１
１０［Ｎ］−１１０［０］に相当する。アナログスイッ
チ１３１［Ｎ］−１３１［０］は、オン抵抗が等しいア
ナログスイッチをそれぞれ２(N-1)個，２(N-2)個，２
(N-3)個，・・・，２0個，１個並列に接続して構成され
る。このようにオン抵抗が等しいアナログスイッチを並
列に接続することにより、各キャパシタ５１［Ｎ］−５
１［０］につながるアナログスイッチ１３１［Ｎ］−１
３１［０］のオン抵抗に重み付けすることができる。
【００６３】また、図３（ｃ）に示すアナログスイッチ
群１４０は、ゲート電圧を異ならせることによりオン抵
抗に重み付けするものである。アナログスイッチ群１４
０はアナログスイッチ１４１［Ｎ］−１４１［０］とゲ
ート電圧生成回路１４２とを含む。アナログスイッチ１
４１［Ｎ］−１４１［０］は、図１および図２に示した
アナログスイッチ群６０，７０，８０，９０，１００，
１１０におけるアナログスイッチ６１［Ｎ］−６１
［０］，７１［Ｎ］−７１［０］，８１［Ｎ］−８１
［０］，９０［Ｎ］−９０［０］，１００［Ｎ］−１０
０［０］，１１０［Ｎ］−１１０［０］に相当する。ア
ナログスイッチ１４１［Ｎ］−１４１［０］は、Ｐチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタで構成されるトランスファゲートを含む。ゲート
電圧生成回路１４２は、アナログスイッチ１４１［Ｎ］
−１４１［０］内のＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタに与えるゲート電圧を
生成する。ＭＯＳトランジスタが線形領域で動作してい
るときのオン抵抗はゲート電圧に反比例する。したがっ
て、アナログスイッチ１４１［Ｎ］−１４１［０］内の
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタにオン状態のときに与えるゲート電圧を異
ならせることにより、アナログスイッチのオン抵抗に重
み付けすることができる。また、一般的なアナログスイ
ッチの構成を特に変える必要がない。
群１４０は、ゲート電圧を異ならせることによりオン抵
抗に重み付けするものである。アナログスイッチ群１４
０はアナログスイッチ１４１［Ｎ］−１４１［０］とゲ
ート電圧生成回路１４２とを含む。アナログスイッチ１
４１［Ｎ］−１４１［０］は、図１および図２に示した
アナログスイッチ群６０，７０，８０，９０，１００，
１１０におけるアナログスイッチ６１［Ｎ］−６１
［０］，７１［Ｎ］−７１［０］，８１［Ｎ］−８１
［０］，９０［Ｎ］−９０［０］，１００［Ｎ］−１０
０［０］，１１０［Ｎ］−１１０［０］に相当する。ア
ナログスイッチ１４１［Ｎ］−１４１［０］は、Ｐチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタで構成されるトランスファゲートを含む。ゲート
電圧生成回路１４２は、アナログスイッチ１４１［Ｎ］
−１４１［０］内のＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタに与えるゲート電圧を
生成する。ＭＯＳトランジスタが線形領域で動作してい
るときのオン抵抗はゲート電圧に反比例する。したがっ
て、アナログスイッチ１４１［Ｎ］−１４１［０］内の
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタにオン状態のときに与えるゲート電圧を異
ならせることにより、アナログスイッチのオン抵抗に重
み付けすることができる。また、一般的なアナログスイ
ッチの構成を特に変える必要がない。
【００６４】
【発明の効果】この発明の１つの局面に従った逐次比較
型Ａ／Ｄ変換器では、複数の第１のアナログスイッチの
各々は所定の重み付けがなされたオン抵抗を有するた
め、アナログ入力をプリチャージ（サンプルホールド）
するのに必要な時間を短縮することができ、Ａ／Ｄ変換
の動作速度を向上させることができる。
型Ａ／Ｄ変換器では、複数の第１のアナログスイッチの
各々は所定の重み付けがなされたオン抵抗を有するた
め、アナログ入力をプリチャージ（サンプルホールド）
するのに必要な時間を短縮することができ、Ａ／Ｄ変換
の動作速度を向上させることができる。
【００６５】また、複数の第１のアナログスイッチの各
々は、対応するキャパシタの容量に対する重み付けの逆
数で重み付けされたオン抵抗を有するため、各キャパシ
タ間の時定数の差によって生じる動作速度の低下を防ぐ
ことができる。
々は、対応するキャパシタの容量に対する重み付けの逆
数で重み付けされたオン抵抗を有するため、各キャパシ
タ間の時定数の差によって生じる動作速度の低下を防ぐ
ことができる。
【００６６】また、ある第１のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第１のアナログスイッチ
に含まれるＭＯＳトランジスタとではチャネル幅および
／またはチャネル長が異なるため、これらの第１のアナ
ログスイッチのオン抵抗にそれぞれ異なった重み付けを
することができる。
れるＭＯＳトランジスタと他の第１のアナログスイッチ
に含まれるＭＯＳトランジスタとではチャネル幅および
／またはチャネル長が異なるため、これらの第１のアナ
ログスイッチのオン抵抗にそれぞれ異なった重み付けを
することができる。
【００６７】また、ある第１のアナログスイッチに含ま
れる第４のアナログスイッチの数と他の第１のアナログ
スイッチに含まれる第４のアナログスイッチの数とが異
なるため、これらの第１のアナログスイッチのオン抵抗
にそれぞれ異なった重み付けをすることができる。
れる第４のアナログスイッチの数と他の第１のアナログ
スイッチに含まれる第４のアナログスイッチの数とが異
なるため、これらの第１のアナログスイッチのオン抵抗
にそれぞれ異なった重み付けをすることができる。
【００６８】また、ある第１のアナログスイッチに含ま
れるＭＯＳトランジスタと他の第１のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なるため、これらの第１のア
ナログスイッチのオン抵抗にそれぞれ異なった重み付け
をすることができる。
れるＭＯＳトランジスタと他の第１のアナログスイッチ
に含まれるＭＯＳトランジスタとではオン状態のときに
与えられるゲート電圧が異なるため、これらの第１のア
ナログスイッチのオン抵抗にそれぞれ異なった重み付け
をすることができる。
【００６９】この発明のもう１つの局面に従った逐次比
較型Ａ／Ｄ変換器では、複数の第２のアナログスイッチ
の各々は所定の重み付けがなされたオン抵抗を有するた
め、電荷再配分に必要な時間を短縮することができ、Ａ
／Ｄ変換の動作速度を向上させることができる。
較型Ａ／Ｄ変換器では、複数の第２のアナログスイッチ
の各々は所定の重み付けがなされたオン抵抗を有するた
め、電荷再配分に必要な時間を短縮することができ、Ａ
／Ｄ変換の動作速度を向上させることができる。
【００７０】この発明のさらにもう１つの局面に従った
逐次比較型Ａ／Ｄ変換器では、複数の第３のアナログス
イッチの各々は所定の重み付けがなされたオン抵抗を有
するため、電荷再配分に必要な時間を短縮することがで
き、Ａ／Ｄ変換の動作速度を向上させることができる。
逐次比較型Ａ／Ｄ変換器では、複数の第３のアナログス
イッチの各々は所定の重み付けがなされたオン抵抗を有
するため、電荷再配分に必要な時間を短縮することがで
き、Ａ／Ｄ変換の動作速度を向上させることができる。
【図１】この発明の第１の実施形態による逐次比較型Ａ
／Ｄ変換器の構成を示す図である。
／Ｄ変換器の構成を示す図である。
【図２】この発明の第２の実施形態による逐次比較型Ａ
／Ｄ変換器の構成を示す図である。
／Ｄ変換器の構成を示す図である。
【図３】（ａ）−（ｃ）は、オン抵抗に対する重み付け
を実現するアナログスイッチの具体例を示す図である。
を実現するアナログスイッチの具体例を示す図である。
【図４】一般的な逐次比較型Ａ／Ｄ変換器の構成を示す
ブロック図である。
ブロック図である。
【図５】電荷再配分型の従来の逐次比較型Ａ／Ｄ変換器
の構成を示す図である。
の構成を示す図である。
１ サンプルホールド部
２ 電圧比較手段
３ 局部Ｄ／Ａ変換器
４ ラッチ回路
５ 状態制御回路
１１−１４，５１［Ｎ］−５１［０］ キャパシタ
１５−２６，３３，６１［Ｎ］−６１［０］，７１
［Ｎ］−７１［０］，８１［Ｎ］−８１［０］，９１
［Ｎ］−９１［０］，１０１［Ｎ］−１０１［０］，１
１１［Ｎ］−１１１［０］，１２１［Ｎ］−１２１
［０］，１３１［Ｎ］−１３１［０］，１４１［Ｎ］−
１４１［０］ アナログスイッチ ２７ 電圧比較器 ２８ 状態制御回路 ２９，５０ 容量アレイ ３０−３２，６０，７０，８０，９０，１００，１１
０，１２０，１３０，１４０ アナログスイッチ群 ３４ インバータ １４２ ゲート電圧生成回路
［Ｎ］−７１［０］，８１［Ｎ］−８１［０］，９１
［Ｎ］−９１［０］，１０１［Ｎ］−１０１［０］，１
１１［Ｎ］−１１１［０］，１２１［Ｎ］−１２１
［０］，１３１［Ｎ］−１３１［０］，１４１［Ｎ］−
１４１［０］ アナログスイッチ ２７ 電圧比較器 ２８ 状態制御回路 ２９，５０ 容量アレイ ３０−３２，６０，７０，８０，９０，１００，１１
０，１２０，１３０，１４０ アナログスイッチ群 ３４ インバータ １４２ ゲート電圧生成回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 朴井 高宏
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平４−3522（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (5)
- 【請求項１】 電極の一方が互いに接続され、各々の容
量に対して所定の重み付けがなされた複数のキャパシタ
と、 前記複数のキャパシタに対応して設けられ、対応するキ
ャパシタの電極の他方とアナログ入力を受ける第１のノ
ードとの間に各々が接続された複数の第１のアナログス
イッチと、 前記複数のキャパシタに対応して設けられ、対応するキ
ャパシタの電極の前記他方と第１の基準電圧を受ける第
２のノードとの間に各々が接続された複数の第２のアナ
ログスイッチと、 前記複数のキャパシタに対応して設けられ、対応するキ
ャパシタの電極の前記他方と前記第１の基準電圧よりも
低い第２の基準電圧を受ける第３のノードとの間に各々
が接続された複数の第３のアナログスイッチと、 前記複数のキャパシタの電極の前記一方の電圧と第３の
基準電圧とを比較する電圧比較手段と、 前記複数の第１のアナログスイッチ、前記複数の第２の
アナログスイッチ、および前記複数の第３のアナログス
イッチの各々のオン／オフを前記電圧比較手段による比
較の結果に基づいて制御する状態制御手段とを備え、 前記複数の第１のアナログスイッチの各々は、所定の重
み付けがなされたオン抵抗を有することを特徴とする逐
次比較型Ａ／Ｄ変換器。 - 【請求項２】 請求項１に記載の逐次比較型Ａ／Ｄ変換
器において、 前記複数の第１のアナログスイッチの各々は、対応する
キャパシタの容量に対する重み付けの逆数で重み付けさ
れたオン抵抗を有することを特徴とする逐次比較型Ａ／
Ｄ変換器。 - 【請求項３】 請求項１に記載の逐次比較型Ａ／Ｄ変換
器において、 前記複数の第１のアナログスイッチの各々は、 対応するキャパシタの電極の前記他方と前記第１のノー
ドとの間に接続されたＭＯＳトランジスタを含み、 前記複数の第１のアナログスイッチのうちのある第１の
アナログスイッチに含まれるＭＯＳトランジスタと他の
第１のアナログスイッチに含まれるＭＯＳトランジスタ
とではチャネル幅および／またはチャネル長が異なるこ
とを特徴とする逐次比較型Ａ／Ｄ変換器。 - 【請求項４】 請求項１に記載の逐次比較型Ａ／Ｄ変換
器において、 前記複数の第１のアナログスイッチの各々は、 対応するキャパシタの電極の前記他方と前記第１のノー
ドとの間に並列に接続された１または複数の第４のアナ
ログスイッチを含み 前記複数の第１のアナログスイッチのうちのある第１の
アナログスイッチに含まれる第４のアナログスイッチの
数と他の第１のアナログスイッチに含まれる第４のアナ
ログスイッチの数とが異なることを特徴とする逐次比較
型Ａ／Ｄ変換器。 - 【請求項５】 請求項１に記載の逐次比較型Ａ／Ｄ変換
器において、 前記複数の第１のアナログスイッチの各々は、 対応するキャパシタの電極の前記他方と前記第１のノー
ドとの間に接続されたＭＯＳトランジスタを含み、 前記複数の第１のアナログスイッチのうちのある第１の
アナログスイッチに含まれるＭＯＳトランジスタと他の
第１のアナログスイッチに含まれるＭＯＳトランジスタ
とではオン状態のときに与えられるゲート電圧が異なる
ことを特徴とする逐次比較型Ａ／Ｄ変換器。
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| US5006854A (en) * | 1989-02-13 | 1991-04-09 | Silicon Systems, Inc. | Method and apparatus for converting A/D nonlinearities to random noise |
| JP2952786B2 (ja) * | 1990-09-20 | 1999-09-27 | 株式会社日立製作所 | Ａｄ変換器 |
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-
2001
- 2001-06-13 JP JP2001178178A patent/JP3493187B2/ja not_active Expired - Lifetime
-
2002
- 2002-06-12 CN CN02123207.5A patent/CN1187901C/zh not_active Expired - Lifetime
- 2002-06-12 US US10/166,666 patent/US6563449B2/en not_active Expired - Lifetime
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