JP5700698B2 - デジタル・アナログ変換器 - Google Patents
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Description
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献1に開示されている。
CK1,CK2が“H”の期間にスイッチ110,120をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子150に充電する。次に、スイッチ110,120をオフした後、CK3,CK4が“H”の期間にスイッチ130,140をオンしてサンプリング容量素子150と積分容量素子160とを直列に接続し、並びに、サンプリング容量素子150と演算増幅器の出力端子Voutとを接続し、出力端子Voutの電位が変化する。このようなデジタル・アナログ変換器においては、一般的にスイッチとして、MOSトランジスタを有する構成が用いられる。
以上に説明したデジタル・アナログ変換器100は、直接伝達型のデジタル・アナログ変換器を構成している。なお、デジタル・アナログ変換器100は、デジタル入力信号をデルタシグマ変調した後に、デジタル・アナログ変換を行うようにしてもよい。
図3に示すように、帰還スイッチ140の各スイッチユニットは、P型MOSトランジスタ140P(Tr1)とN型MOSトランジスタ140N(Tr2)を有している。P型MOSトランジスタ140PとN型MOSトランジスタ140Nのソース端子又はドレイン端子は、演算増幅器12の出力端子に接続されている。
スイッチ130,140がオン状態にあるときの抵抗値(オン抵抗)をRsw3,Rsw4とし、サンプリング容量素子150の総容量をCs,積分容量素子160の容量をCiとする。出力端子Voutは、Ci,Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。しかし、スイッチ130のMOSトランジスタのオン抵抗Rsw3は出力端子Voutの電位に対して変化しないが、スイッチ140のMOSトランジスタのオン抵抗Rsw4についてはMOSのソース(又はドレイン)端子である出力端子Voutの電位に依存して変化することが知られている。
図4(a),(b)は、容量素子と出力端子Voutとを接続するスイッチを構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。図4(b)に示したグラフは、出力端子Voutの電圧が一定の振幅で変動している様子を示す図であり、図4(a)に示したグラフは、下段に示したグラフのように出力端子Voutの電圧が変動した際のオン抵抗値Rsw4の変化を示す図である。図4に示すように、Voutの電圧が変動すると、それに伴ってオン抵抗値Rsw4が大きく変化している。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なる閾値を各々有することを特徴とする。
また、請求項6に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子(250)と、前記サンプリング容量素子(250)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第1のスイッチ(210)と、前記複数のサンプリング容量素子(250)の他方の端子と第1基準電圧源(Vr1)との接続及び切断を切り替える第2のスイッチ(220)と、非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、前記複数の第1のスイッチ(210)の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子(250)の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子(250)の前記他方の端子と積分容量素子(260)の一方の端子との接続及び切断を切り替える第3のスイッチ(230)と、前記複数のサンプリング容量素子(250)の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子(250)の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子(250)と積分容量素子(260)の前記他方の端子との接続及び切断を切り替える複数のスイッチユニットを含む第4のスイッチ(240)と、前記複数の第1のスイッチ(210)と第2のスイッチ(220)と第3のスイッチ(230)及び第4のスイッチ(240)を制御するためのクロックを発生するコントロールクロック発生器(21)を備えており、前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、各第4のスイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とする。(図6;実施例1)
また、請求項8に記載の発明は、請求項7に記載の発明において、前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする。
また、請求項9に記載の発明は、請求項7に記載の発明において、前記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
また、請求項11に記載の発明は、請求項7に記載の発明において、全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
また、請求項14に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする。
また、請求項17に記載の発明は、請求項7に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
また、請求項20に記載の発明は、請求項19に記載の発明において、前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする。
また、請求項21に記載の発明は、請求項19に記載の発明において、前記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
また、請求項23に記載の発明は、請求項19に記載の発明において、全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする。
また、請求項26に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする。
また、請求項29に記載の発明は、請求項19に記載の発明において、前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
複数の入力端子は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力されるものである。また、複数のサンプリング容量素子25iは、複数の入力端子に対応して設けられたものである。
また、第2のスイッチ220は、複数のサンプリング容量素子250の他方の端子と第1基準電圧源Vr1との接続及び切断を切り替えるものである。また、演算増幅器22は、非反転入力端子に第2基準電圧源の第2基準電圧が印加されるものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは、複数のサンプリング容量素子25iの一方の端子の相互の接続及び切断、並びに複数のサンプリング容量素子25iの一方の端子と演算増幅器の出力端子との接続及び切断、並びに複数のサンプリング容量素子25iと積分容量素子260の他方の端子との接続及び切断を切り替えるものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは相補的MOSトランジスタで構成されるものである。
また、複数の第4のスイッチユニット24iは複数のスイッチグループ240_l(l=1〜O)のいずれかに属している。第4のスイッチユニット24iを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成する。
つまり、図6に示したように、本実施例1のデジタル・アナログ変換器200は、スイッチトキャパシタ型のデジタル・アナログ変換器である。デジタル入力信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子Di(i=1〜N)と、複数の入力端子Diに対応して設けられた複数のサンプリング容量素子25i(i=1〜N)を備えている。サンプリング容量素子25iは、対応する入力端子Diから入力されるビット信号の信号レベル(電圧Vref+またはVref−)に応じて第1基準電圧Vr1まで充電される。複数のビット信号がそれぞれ入力される複数の入力端子Diに対応する複数のサンプリング容量素子25iの一方の端子との間には、接続及び切断を切り替える複数の第1のスイッチユニット21i(i=1〜N)が、また、第1基準電圧源Vr1とサンプリング容量素子Csiの他方の端子との間には、接続及び切断を切り替える第2のスイッチ220が設けられており、各スイッチはMOSトランジスタにより構成されている。
演算増幅器22の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Vr2が印加される。演算増幅器22の出力端子は、デジタル・アナログ変換器200の出力端子に接続されていて、アナログ出力信号Voutを出力する。なお、基準電圧Vr1と基準電圧Vr2とは同じ値であってもよい。
また、演算増幅器22の出力端子からアナログ出力信号Voutを複数のスイッチユニット21iと複数のサンプリング用容量素子25iとの間まで戻す複数のスイッチユニット24iを帰還スイッチともいう。
スイッチ210,240、スイッチ220,230は、コントロールクロック発生器21によって生成される制御クロック信号CK1乃至CK4によってオン、オフする。この際、スイッチ210に含まれるスイッチユニット21i(i=1〜N)は同時にオン、オフする。スイッチ240に含まれるスイッチユニット24i(i=1〜N)は同時にオン、オフし、スイッチ240がオンしたときのオン抵抗値Rsw4は、複数のスイッチユニット24i(i=1〜N)の各オン抵抗値を合成したものである。また、スイッチ230のオン抵抗値をRsw3とする。
図7は、図6に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。図7は、このMOSトランジスタのゲートコントロールクロック“CK_P”と“CK_N”を発生する制御クロック発生である。
一方の第4のスイッチ240を構成する全てのMOSトランジスタの合成オン抵抗Rsw4について詳しく説明する。第4のスイッチ240は、N個のスイッチユニット24i(i=1〜N)から成り、各スイッチユニットは、PMOSトランジスタとNMOSトランジスタとで構成される。これらのMOSトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がMOSトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性(オン抵抗値の電圧依存性)を有している。したがって、本実施例の第2期間において、第4のスイッチ240が接続された状態では、各スイッチユニット24iを構成するMOSトランジスタのソース端子及びドレイン端子がアナログ出力信号Voutの電位となるため、オン抵抗値がアナログ出力信号Voutの電位に依存して変化する。
ここで、本構成では第4のスイッチの各ユニットが複数のスイッチグループのいずれかに属しており、各スイッチユニット24iをいくつかのスイッチグループごとに閾値電圧の異なるMOSトランジスタで構成している。第4のスイッチの各ユニット24iが複数のスイッチグループ240_l(l=1〜O)に属しており、いくつかのスイッチグループごとに異なるM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、いくつかのスイッチグループごとに異なるL通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施例の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSS及びNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各スイッチグループのオン抵抗は、各スイッチユニットを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j、および、VDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
DWA回路24は、デルタシグマ変調を行った後の複数のビット信号が入力され、それら複数のビット信号がローテーションされ出力される。ローテーションされて出力された複数のビット信号に応じた信号(DNi(i=1〜N))が、図6の複数の入力端子にそれぞれ入力され、デジタル・アナログ変換器200を介してデジタル・アナログ変換される。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
つまり、図10に示した曲線La、曲線Lbから明らかなように、曲線La、曲線Lbとの間に生じる長さd1は、図5に示したデジタル・アナログ変換器100の曲線La、曲線Lbとの間に生じる長さdよりも短くなっている。したがって、本実施例は、オン抵抗値Rsw4の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。
このように、本実施例によれば、第1のスイッチ210及び第2のスイッチ220の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第1のスイッチ210及び第2のスイッチ220が切断され、第3のスイッチ230及び第4のスイッチ240が接続されると、サンプリング容量素子250と積分容量素子260と演算増幅器との間の電気経路が形成され、全サンプリング容量素子250の充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。このとき、第3のスイッチ230のオン抵抗をRsw3、第4のスイッチの全ユニット24i(i=1〜N)の合成オン抵抗をRsw4とすると、アナログ出力信号は積分容量素子260の容量Ci、サンプリング容量素子250の総容量Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。
これにより、簡単な構成でデジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
図11に示されるように、本実施例におけるデジタル・アナログ変換器が、上述した実施例1と異なる点は、第4のスイッチ340がスイッチ34i(1〜N)とされ、その各スイッチグループが340_l(l=1〜O)とされ、スイッチを制御するためのクロックを発生するコントロールクロック発生器がコントロールクロック発生器31とされ、複数のスイッチグループのいずれかに属する第4のスイッチをそれぞれのスイッチグループごとに制御するようクロックを複数備えていることである。
図16に示されるように、本実施例3におけるデジタル・アナログ変換器400が実施例2と異なる点は、スイッチを制御するためのクロックを発生するコントロールクロック発生器41を設けた点である。
図19(a),(b)は、図18に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。図19(a)は、本実施例の第2期間におけるアナログ出力波形をグラフに示した図であり、図19(b)は、図18に示されるクロック発生回路の出力クロックCK−P_j(j=1〜M)及びCK−N_k(k=1〜L)の一例をグラフに示した図である。図19に示すように、本実施例の第2期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第4のスイッチ440のオン抵抗Rsw4がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
入力端子(Dia,Dib(i=1〜N))は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される。また、複数のサンプリング容量素子55ia,55ib(i=1〜N)は、複数の前記複数の入力端子に対応して設けられている。
また、第2のスイッチ520a,520bは、複数のサンプリング容量素子部55ia,55ibの他方の端子と基準電圧源Vr1a,Vr1bとの接続及び切断を切り替えるものである。
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
また、閾値電圧の異なる複数のMOSトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるMOSトランジスタを使用してもよいし、MOSトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
具体的には、差動演算増幅器の反転入力端子には、実施例2と同様の構成により、デジタル入力信号を構成するビット信号に応じた信号Diaに応じてサンプリング容量素子350aの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも実施例2と同様の構成により、前記デジタル入力信号を反転したビット信号に応じた信号Dibに応じてサンプリング容量素子350bの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
本実施例5において、第4のスイッチユニット34ia,34ib(i=1〜N)は複数のスイッチグループ340a_l,340b_l(l=1〜O)のいずれかに属しており、各スイッチユニットを構成するPMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるM通りのクロックCK−P_j(j=1〜M)で制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるL通りのクロックCK−N_k(k=1〜L)で制御する。第4のスイッチ340a,340bがオンとなる本実施例5の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k(k=1〜L)となっている。
本実施例において、第4のスイッチユニット44ia,44ib(i=1〜N)は複数のスイッチグループ340a_l,340b_l(l=1〜O)のいずれかに属しており、各スイッチユニットのPMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるM通りのクロックCK−P_j(j=1〜M)で制御し、各NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに異なるL通りのクロックCK−N_k(k=1〜L)で制御する。クロックCK−P_j(j=1〜M)は、立ち下りエッジのタイミングがそれぞれ異なっており、クロックCK−N_k(k=1〜L)は、立ち上がりエッジのタイミングがそれぞれ異なっている。
図19(a)は、本実施例6の第2期間におけるアナログ出力波形をグラフに示した図で、図19(b)図は、図17に示されるクロック発生回路の出力クロックCK−P_j(j=1〜M)及びCK−N_k(k=1〜L)の一例をグラフに示した図である。図19に示すように、本実施例6の第2期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第4のスイッチ440a,440bの合成オン抵抗Rsw4がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
12,22,32,42,52 演算増幅器
33a 第1のレベル調整回路
33b 第1のレベル調整回路
43a 第1の遅延回路
43b 第2の遅延回路
100,200,300,400,500a,500a デジタル・アナログ変換器
110,210,310,410,510a,510b 第1スイッチユニット
120,220,320,420,520a,520b 第2スイッチ
130,230,330,430,530a,530b 第3スイッチ
140,240,340,440,540a,540b 第4スイッチユニット
150,250,350,450,550a,550b 全サンプリング容量素子
160,260,360,460,560a,560b 積分容量素子
Vr1 第1基準電圧源
Vr2 第2基準電圧源
Di、Dia、Dib (i=1〜N) 複数のビット信号(デジタル入力信号)
Rsw3、Rsw3a、Rsw3b 第3スイッチの合成オン抵抗
Rsw4、Rsw4a、Rsw4b 第4スイッチの合成オン抵抗
CK1 第1スイッチユニット制御クロック信号
CK2 第2スイッチ制御クロック信号
CK3 第3スイッチ制御クロック信号
CK4 第4スイッチユニット制御クロック信号
Vout、Vout+、Vout− アナログ出力信号
CK−P 第4スイッチユニットを構成するPMOSの制御クロック信号
CK−N 第4スイッチユニットを構成するNMOSの制御クロック信号
VG_P CK−Pの“L”レベル
VG_N CK−Nの“H”レベル
LVLSFT1 CK−Pの“L”レベル調整回路
LVLSFT2 CK−Nの“H”レベル調整回路
Vr3 LVLSFT1内の第3基準電圧源
Vr4 LVLSFT2内の第4基準電圧源
CP LVLSFT1内の容量素子
CN LVLSFT2内の容量素子
Claims (29)
- スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
該サンプリング容量素子部に接続された演算増幅部と、
前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、
前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、
前記複数の相補的MOSトランジスタは複数のスイッチグループのいずれかに属しており、前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なるオン抵抗を各々有し、
前記帰還スイッチ部全ての接続と前記サミングノードスイッチ部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて、前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。 - 前記複数のスイッチグループ間の相補的MOSトランジスタは互いに異なる閾値を各々有することを特徴とする請求項1に記載のデジタル・アナログ変換器。
- 前記複数のスイッチグループ間の相補的MOSトランジスタのうち一導電型の第n(nは2以上)のMOSトランジスタのゲート端子に、第n高電圧レベルと前記第n高電圧レベルよりも低い第n低電圧レベルとの間で遷移する第nクロックと、前記第nのMOSトランジスタとは異なる導電型の第m(mは2以上)のMOSトランジスタのゲート端子に、第m高電圧レベルと前記第m高電圧レベルよりも低い第m低電圧レベルとの間で遷移する第mクロックとを各々供給するクロック発生部とを備え、少なくとも前記第n高電圧レベルと前記第m低電圧レベルを調整できるようになっていることを特徴とする請求項1に記載のデジタル・アナログ変換器。
- 前記複数のスイッチグループ間の相補的MOSトランジスタのうち一導電型の第nのMOSトランジスタのスイッチタイミングと前記第nのMOSトランジスタとは異なる導電型の第mのMOSトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、前記第nのMOSトランジスタを制御する第nクロック信号のエッジを、前記第mのMOSトランジスタを制御する第mクロック信号のエッジに対して遅延させることを特徴とする請求項1に記載のデジタル・アナログ変換器。
- 前記第nのMOSトランジスタを制御する第nクロック信号の立ち下がりエッジを、前記第mのMOSトランジスタを制御する第mクロック信号の立ち上がりエッジに対して遅延させることを特徴とする請求項4に記載のデジタル・アナログ変換器。
- スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記サンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第1のスイッチと、
前記複数のサンプリング容量素子の他方の端子と第1基準電圧源との接続及び切断を切り替える第2のスイッチと、
非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、
前記複数の第1のスイッチの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第3のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える複数のスイッチユニットを含む第4のスイッチと、
前記複数の第1のスイッチと第2のスイッチと第3のスイッチ及び第4のスイッチを制御するためのクロックを発生するコントロールクロック発生器を備えており、
前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、各スイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、
前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。 - DWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする請求項6に記載のデジタル・アナログ変換器。
- 前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループ同じ立ち上りエッジタイミングのクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項7に記載のデジタル・アナログ変換器。
- スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第2のスイッチと、
演算増幅器と、
前記第1のスイッチの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第3のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチと、
前記複数の第1のスイッチと前記第2のスイッチと前記第3のスイッチ及び前記複数の第4のスイッチとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記各第4のスイッチは複数のスイッチユニットで構成され、前記スイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するPMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Pを有しており、NMOSトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Vth_Nを有し、
前記第3のスイッチの接続と前記第4のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。 - DWA回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする請求項18に記載のデジタル・アナログ変換器。
- 前記第4のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するMOSトランジスタがスイッチグループごとに異なる閾値電圧Vthを有することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記スイッチユニットを構成するMOSトランジスタについては、PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、かつ、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるPMOSトランジスタで構成し、全スイッチグループのNMOSトランジスタは同一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 全スイッチグループのPMOSトランジスタは同一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタをいくつかのスイッチグループごとに閾値電圧Vthの異なるNMOSトランジスタで構成することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに“L”レベルの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、NMOSトランジスタのゲート端子はいくつかのスイッチグループごとに“H”レベルの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記スイッチユニットについては、PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、NMOSトランジスタのゲート端子は全スイッチグループと同じ立ち上りエッジタイミングのクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
- 前記PMOSトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、NMOSトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項19に記載のデジタル・アナログ変換器。
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