JP3493096B2 - 半導体集積回路、ｉｃカード、及びｉｃカードシステム - Google Patents
半導体集積回路、ｉｃカード、及びｉｃカードシステムInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、多種類の電源電圧
に対応可能な半導体集積回路、多種類の電源電圧に対応
可能なＩＣカード、及びこのＩＣカードを用いたＩＣカ
ードシステムに関する。
に対応可能な半導体集積回路、多種類の電源電圧に対応
可能なＩＣカード、及びこのＩＣカードを用いたＩＣカ
ードシステムに関する。
【０００２】
【従来の技術】近年、プラスチック等のカードにマイク
ロコンピュータやメモリなどのＩＣチップを内蔵したＩ
Ｃカードが注目されている。
ロコンピュータやメモリなどのＩＣチップを内蔵したＩ
Ｃカードが注目されている。
【０００３】図１３は、従来のＩＣカードシステムの基
本構成を示すブロック図である。
本構成を示すブロック図である。
【０００４】このＩＣカードシステムは、ＩＣカード１
００と、このＩＣカード１００を着脱自在に装着するリ
ーダ・ライタ１１０とを備えている。なお、通常、リー
ダ・ライタ１１０には、ホストコンピュータが接続され
ている。即ち、ＩＣカード１００とホストコンピュータ
との中間にリーダ・ライタ１１０が位置している。
００と、このＩＣカード１００を着脱自在に装着するリ
ーダ・ライタ１１０とを備えている。なお、通常、リー
ダ・ライタ１１０には、ホストコンピュータが接続され
ている。即ち、ＩＣカード１００とホストコンピュータ
との中間にリーダ・ライタ１１０が位置している。
【０００５】ＩＣカード１００は、リーダ・ライタ１１
０との接続端子１０１〜１０５を持ち、マイクロプロセ
ッサとして、ＣＰＵ１０６と、ＥＥＰＲＯＭ１０７ａを
有する周辺回路１０７とがＩＣチップの形で内蔵されて
いる。ＣＰＵ１０６は、接続端子１０１〜１０５を介し
て、リーダ・ライタ１１０とのインタフェース制御や、
ＥＥＰＲＯＭ１０７ａに対するアクセス制御などを行
う。
０との接続端子１０１〜１０５を持ち、マイクロプロセ
ッサとして、ＣＰＵ１０６と、ＥＥＰＲＯＭ１０７ａを
有する周辺回路１０７とがＩＣチップの形で内蔵されて
いる。ＣＰＵ１０６は、接続端子１０１〜１０５を介し
て、リーダ・ライタ１１０とのインタフェース制御や、
ＥＥＰＲＯＭ１０７ａに対するアクセス制御などを行
う。
【０００６】一方、リーダ・ライタ１１０は、電源ＶＤ
Ｄ、クロックＣＬＫ及びリセット信号ＲＳＴをＩＣカー
ド１００へ供給するほか、制御回路１１１によりＩＣカ
ード１００の挿入／排出制御や、ＩＣカード１００との
データ送受信制御、ホストコンピュータとのデータ送受
信制御などを行う。
Ｄ、クロックＣＬＫ及びリセット信号ＲＳＴをＩＣカー
ド１００へ供給するほか、制御回路１１１によりＩＣカ
ード１００の挿入／排出制御や、ＩＣカード１００との
データ送受信制御、ホストコンピュータとのデータ送受
信制御などを行う。
【０００７】ＩＣカードに内蔵されるＩＣチップは、Ｌ
ＳＩの微細化による低電圧化（５Ｖ→３Ｖ）傾向に伴
い、多種類の電源電圧に対応できることが求められてき
ている。すなわち、リーダ・ライタがメーカ毎に異なる
ために、リーダ・ライタからＩＣカードへ供給する電源
電圧ＶＤＤも多種になり、ＩＣカードに内蔵するＩＣチ
ップは、低いものから高いものまで広範囲の電源電圧で
安定動作することが必要となる。
ＳＩの微細化による低電圧化（５Ｖ→３Ｖ）傾向に伴
い、多種類の電源電圧に対応できることが求められてき
ている。すなわち、リーダ・ライタがメーカ毎に異なる
ために、リーダ・ライタからＩＣカードへ供給する電源
電圧ＶＤＤも多種になり、ＩＣカードに内蔵するＩＣチ
ップは、低いものから高いものまで広範囲の電源電圧で
安定動作することが必要となる。
【０００８】従来の多種類の電源電圧に対応する技術の
一例としては、例えば特開平７−１６１９２９号公報に
開示されるものがあった。
一例としては、例えば特開平７−１６１９２９号公報に
開示されるものがあった。
【０００９】図１４は、上記公報に開示された従来の半
導体集積回路のブロック図である。
導体集積回路のブロック図である。
【００１０】主集積回路２０１と電源電圧検知回路２０
２との間に設けられた電源電圧切り替え回路２０３は、
外部から供給される電源電圧ＶＤＤの変化にかかわら
ず、主集積回路２０１に所定の低レベルの動作電源を供
給する。さらに、電源電圧切り替え回路２０３は、電源
電圧検知回路２０２の検知出力に従って入出力バッファ
２０４へ供給する動作電源電圧を電源電圧ＶＤＤの変化
に応じて階段状に切り替え、これに伴って入出力信号２
０５の振幅を変えている。
２との間に設けられた電源電圧切り替え回路２０３は、
外部から供給される電源電圧ＶＤＤの変化にかかわら
ず、主集積回路２０１に所定の低レベルの動作電源を供
給する。さらに、電源電圧切り替え回路２０３は、電源
電圧検知回路２０２の検知出力に従って入出力バッファ
２０４へ供給する動作電源電圧を電源電圧ＶＤＤの変化
に応じて階段状に切り替え、これに伴って入出力信号２
０５の振幅を変えている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記公
報に開示された従来の半導体集積回路は、入出力信号の
電圧レベルだけをコントロールして、多種類の電源電圧
に対応させるものであり、入力信号の周波数等の要素に
起因する動作の不安定性が懸念される。
報に開示された従来の半導体集積回路は、入出力信号の
電圧レベルだけをコントロールして、多種類の電源電圧
に対応させるものであり、入力信号の周波数等の要素に
起因する動作の不安定性が懸念される。
【００１２】すなわち、例えば上記公報の半導体集積回
路を図１３に示すようなＩＣカードのＩＣチップとして
適用した場合において、主集積回路（マイクロプロセッ
サ）の動作電源が低レベルに固定され、且つリーダ・ラ
イタ側から供給されるクロックの周波数がＣＰＵの動作
周波数を越えたものであると、ＣＰＵは暴走する。この
ＣＰＵ１０６の暴走時にＥＥＰＲＯＭに対する書き込み
命令が実行された場合は、ＥＥＰＲＯＭ内のデータを破
壊するという問題があった。
路を図１３に示すようなＩＣカードのＩＣチップとして
適用した場合において、主集積回路（マイクロプロセッ
サ）の動作電源が低レベルに固定され、且つリーダ・ラ
イタ側から供給されるクロックの周波数がＣＰＵの動作
周波数を越えたものであると、ＣＰＵは暴走する。この
ＣＰＵ１０６の暴走時にＥＥＰＲＯＭに対する書き込み
命令が実行された場合は、ＥＥＰＲＯＭ内のデータを破
壊するという問題があった。
【００１３】また、図１３に示すＩＣカードシステムで
は、広範囲の電源電圧ＶＤＤで安定的に動作させるた
め、ＥＥＰＲＯＭ１０７ａに対する書き込み特性等のア
クセス特性を常時低下させた状態に設定する必要があ
る。そのため、ＥＥＰＲＯＭ１０７ａの書き込み時にお
いては消費電流が増加したり、書き込み時間が長くなっ
たりして、回路のパフォーマンスが犠牲になっていた。
は、広範囲の電源電圧ＶＤＤで安定的に動作させるた
め、ＥＥＰＲＯＭ１０７ａに対する書き込み特性等のア
クセス特性を常時低下させた状態に設定する必要があ
る。そのため、ＥＥＰＲＯＭ１０７ａの書き込み時にお
いては消費電流が増加したり、書き込み時間が長くなっ
たりして、回路のパフォーマンスが犠牲になっていた。
【００１４】さらに、このＩＣカードシステムは、リー
ダ・ライタ側から供給される電源電圧が異常電圧となっ
た場合について何等考慮されていない。例えば、リーダ
・ライタ側でのショート状態に近い接触事故等により、
ＩＣカードへ供給する電源電圧ＶＤＤが５Ｖ系の電圧か
ら３Ｖ系以下の異常低電圧に低下した場合は、電源電圧
ＶＤＤが異常に低いにもかからわず、ＩＣカードに供給
されてくるクロック周波数は高速のままである。ＣＰＵ
は一般に電源電圧が低くなると動作周波数が低下する
が、このような状態では、書き込み動作が不安定になっ
たり、上述と同様にＣＰＵが暴走してＥＥＰＲＯＭ内の
データを破壊する恐れもあった。
ダ・ライタ側から供給される電源電圧が異常電圧となっ
た場合について何等考慮されていない。例えば、リーダ
・ライタ側でのショート状態に近い接触事故等により、
ＩＣカードへ供給する電源電圧ＶＤＤが５Ｖ系の電圧か
ら３Ｖ系以下の異常低電圧に低下した場合は、電源電圧
ＶＤＤが異常に低いにもかからわず、ＩＣカードに供給
されてくるクロック周波数は高速のままである。ＣＰＵ
は一般に電源電圧が低くなると動作周波数が低下する
が、このような状態では、書き込み動作が不安定になっ
たり、上述と同様にＣＰＵが暴走してＥＥＰＲＯＭ内の
データを破壊する恐れもあった。
【００１５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、広範囲の電源
電圧に対して安定した動作が可能な半導体集積回路を提
供することである。またその他の目的は、中央処理装置
が広範囲の電源電圧に対して常に安定した制御動作を行
うことができるＩＣカードを提供することである。さら
に、回路のパフォーマンスを犠牲にすることなく広範囲
の電源電圧に対して常に安定した動作が可能になるＩＣ
カードを提供することである。また、回路のパフォーマ
ンスを犠牲にすることなく広範囲の電源電圧に対して常
に安定した動作が可能で、しかも電源電圧の異常事態に
対して速やかに対応することができるＩＣカードシステ
ムを提供することである。
するためになされたもので、その目的は、広範囲の電源
電圧に対して安定した動作が可能な半導体集積回路を提
供することである。またその他の目的は、中央処理装置
が広範囲の電源電圧に対して常に安定した制御動作を行
うことができるＩＣカードを提供することである。さら
に、回路のパフォーマンスを犠牲にすることなく広範囲
の電源電圧に対して常に安定した動作が可能になるＩＣ
カードを提供することである。また、回路のパフォーマ
ンスを犠牲にすることなく広範囲の電源電圧に対して常
に安定した動作が可能で、しかも電源電圧の異常事態に
対して速やかに対応することができるＩＣカードシステ
ムを提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体集積回路の特徴は、外部装
置から供給される電源電圧を検知する電圧検知手段と、
前記電圧検知手段の電圧検知結果を判定する電圧判定手
段と、前記電圧判定手段の判定結果に応じて、内部回路
の調整を行う内部回路調整手段と、前記電圧判定手段の
判定結果を前記外部装置へ通知する電圧判定通知手段と
を備えたことにある。
に、第１の発明である半導体集積回路の特徴は、外部装
置から供給される電源電圧を検知する電圧検知手段と、
前記電圧検知手段の電圧検知結果を判定する電圧判定手
段と、前記電圧判定手段の判定結果に応じて、内部回路
の調整を行う内部回路調整手段と、前記電圧判定手段の
判定結果を前記外部装置へ通知する電圧判定通知手段と
を備えたことにある。
【００１７】この第１の発明によれば、外部装置から供
給される電源電圧に応じて、内部回路の特性等の最適化
が図られるので、広範囲の電源電圧に対して常に動作が
安定する。また、電圧判定通知手段により電源電圧の状
態が常に外部装置へ通知されるため、外部装置は、例え
ば電源電圧の異常事態に対して速やかに対応することが
できる。
給される電源電圧に応じて、内部回路の特性等の最適化
が図られるので、広範囲の電源電圧に対して常に動作が
安定する。また、電圧判定通知手段により電源電圧の状
態が常に外部装置へ通知されるため、外部装置は、例え
ば電源電圧の異常事態に対して速やかに対応することが
できる。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】第２の発明である半導体集積回路の特徴
は、上記第１の発明において、前記内部回路調整手段に
は、前記電圧判定手段の電圧判定結果が異常低電圧であ
った場合に、前記外部装置から供給されるクロックを前
記異常低電圧に応じて分周するクロック分周手段を有す
るものとしたことにある。
は、上記第１の発明において、前記内部回路調整手段に
は、前記電圧判定手段の電圧判定結果が異常低電圧であ
った場合に、前記外部装置から供給されるクロックを前
記異常低電圧に応じて分周するクロック分周手段を有す
るものとしたことにある。
【００２３】この第２の発明によれば、外部装置から供
給される電源電圧が異常低電圧であった場合に、クロッ
ク分周手段は、外部装置から供給されるクロックを異常
低電圧に応じて分周するので、この異常低電圧下に外部
装置から供給されるクロックが高速であっても、例えば
内部回路中の中央処理装置が暴走するといったような不
具合を未然に回避することができる。
給される電源電圧が異常低電圧であった場合に、クロッ
ク分周手段は、外部装置から供給されるクロックを異常
低電圧に応じて分周するので、この異常低電圧下に外部
装置から供給されるクロックが高速であっても、例えば
内部回路中の中央処理装置が暴走するといったような不
具合を未然に回避することができる。
【００２４】第３の発明であるＩＣカードの特徴は、デ
ータを格納するメモリを有する周辺回路と、外部装置に
対する前記メモリへのアクセス制御を含む各種制御を行
う中央処理装置とを備え、前記外部装置より少なくとも
電源及びクロックの供給を受けて動作するＩＣカードに
おいて、前記外部装置より供給される電源電圧を検知す
る電圧検知手段と、前記外部装置から供給されたクロッ
クを分周するクロック分周手段とを設け、前記中央処理
装置は、前記電圧検知手段の電圧検知結果に応じて、前
記メモリに対するアクセス動作及び前記クロック分周手
段に対する分周動作を含む所要の制御動作を行うことに
ある。
ータを格納するメモリを有する周辺回路と、外部装置に
対する前記メモリへのアクセス制御を含む各種制御を行
う中央処理装置とを備え、前記外部装置より少なくとも
電源及びクロックの供給を受けて動作するＩＣカードに
おいて、前記外部装置より供給される電源電圧を検知す
る電圧検知手段と、前記外部装置から供給されたクロッ
クを分周するクロック分周手段とを設け、前記中央処理
装置は、前記電圧検知手段の電圧検知結果に応じて、前
記メモリに対するアクセス動作及び前記クロック分周手
段に対する分周動作を含む所要の制御動作を行うことに
ある。
【００２５】この第３の発明によれば、外部装置から供
給される電源電圧に応じて、メモリに対するアクセス動
作やクロック分周手段に対する分周動作などの中央処理
装置の制御動作が最適化され、広範囲の電源電圧に対し
て常に安定した制御動作が可能となる。
給される電源電圧に応じて、メモリに対するアクセス動
作やクロック分周手段に対する分周動作などの中央処理
装置の制御動作が最適化され、広範囲の電源電圧に対し
て常に安定した制御動作が可能となる。
【００２６】第４の発明であるＩＣカードの特徴は、デ
ータを格納するメモリを有する周辺回路と、外部装置に
対する前記メモリへのアクセス制御を含む各種制御を行
う中央処理装置とを備え、前記外部装置より少なくとも
電源及びクロックの供給を受けて動作するＩＣカードに
おいて、前記外部装置から供給される電源電圧を検知す
る電圧検知手段と、前記外部装置から供給されたクロッ
クを分周するクロック分周手段と、前記電圧検知手段の
電圧検知結果を判定する電圧判定手段と、前記電圧判定
手段の判定結果に応じて、前記メモリ及び前記クロック
分周手段の調整を行う回路調整手段とを備えたことにあ
る。
ータを格納するメモリを有する周辺回路と、外部装置に
対する前記メモリへのアクセス制御を含む各種制御を行
う中央処理装置とを備え、前記外部装置より少なくとも
電源及びクロックの供給を受けて動作するＩＣカードに
おいて、前記外部装置から供給される電源電圧を検知す
る電圧検知手段と、前記外部装置から供給されたクロッ
クを分周するクロック分周手段と、前記電圧検知手段の
電圧検知結果を判定する電圧判定手段と、前記電圧判定
手段の判定結果に応じて、前記メモリ及び前記クロック
分周手段の調整を行う回路調整手段とを備えたことにあ
る。
【００２７】この第４の発明によれば、外部装置から供
給される電源電圧に応じて、メモリ及びクロック分周手
段の特性等の最適化が図られるので、広範囲の電源電圧
に対して常に動作が安定する。
給される電源電圧に応じて、メモリ及びクロック分周手
段の特性等の最適化が図られるので、広範囲の電源電圧
に対して常に動作が安定する。
【００２８】第５の発明であるＩＣカードの特徴は、上
記第４の発明において、前記電圧判定手段の判定結果を
前記外部装置へ通知する電圧判定通知手段を設けたこと
にある。
記第４の発明において、前記電圧判定手段の判定結果を
前記外部装置へ通知する電圧判定通知手段を設けたこと
にある。
【００２９】この第５の発明によれば、電源電圧の状態
が常に外部装置へ通知されるため、外部装置では、例え
ば電源電圧の異常事態に対して速やかに対応することが
でき、事故の拡大を防ぐことが可能となる。
が常に外部装置へ通知されるため、外部装置では、例え
ば電源電圧の異常事態に対して速やかに対応することが
でき、事故の拡大を防ぐことが可能となる。
【００３０】
【００３１】
【００３２】第６の発明であるＩＣカードの特徴は、上
記第４または第５の発明において、前記回路調整手段
は、前記電圧判定手段の電圧判定結果が異常低電圧であ
った場合に、前記外部装置から供給されるクロックを前
記異常低電圧に応じて分周するクロック分周手段を有す
ることにある。
記第４または第５の発明において、前記回路調整手段
は、前記電圧判定手段の電圧判定結果が異常低電圧であ
った場合に、前記外部装置から供給されるクロックを前
記異常低電圧に応じて分周するクロック分周手段を有す
ることにある。
【００３３】この第６の発明によれば、外部装置から供
給される電源電圧が異常低電圧であった場合に、クロッ
ク分周手段は、外部装置から供給されるクロックを異常
低電圧に応じて分周するので、この異常低電圧下に外部
装置から供給されるクロックが高速であっても、中央処
理装置が暴走するといったことを未然に防ぐことができ
る。
給される電源電圧が異常低電圧であった場合に、クロッ
ク分周手段は、外部装置から供給されるクロックを異常
低電圧に応じて分周するので、この異常低電圧下に外部
装置から供給されるクロックが高速であっても、中央処
理装置が暴走するといったことを未然に防ぐことができ
る。
【００３４】第７の発明であるＩＣカードシステムの特
徴は、データを格納するメモリを有する周辺回路、及び
前記メモリに対するアクセス制御を含む各種制御を行う
中央処理装置を内蔵するＩＣカードと、前記ＩＣカード
を着脱自在に装着し前記ＩＣカードに対して少なくとも
電源及びクロックを供給すると共に、前記メモリに対す
るデータの送受信制御を行う外部装置とを備えたＩＣカ
ードシステムにおいて、前記ＩＣカードは、前記外部装
置から供給される電源電圧を検知する電圧検知手段と、
前記電圧検知手段の電圧検知結果を判定する電圧判定手
段と、前記電圧判定手段の判定結果に応じて、前記周辺
回路の調整を行う回路調整手段と、前記電圧判定手段の
判定結果を前記外部装置へ通知する電圧判定通知手段と
を備え、前記外部装置は、前記ＩＣカードから送られて
きた前記電圧判定手段の判定結果が異常電圧と判定され
ていたとき、前記ＩＣカードとの通信の中断または前記
ＩＣカードの排出処理を行う異常対処手段を備えたこと
にある。
徴は、データを格納するメモリを有する周辺回路、及び
前記メモリに対するアクセス制御を含む各種制御を行う
中央処理装置を内蔵するＩＣカードと、前記ＩＣカード
を着脱自在に装着し前記ＩＣカードに対して少なくとも
電源及びクロックを供給すると共に、前記メモリに対す
るデータの送受信制御を行う外部装置とを備えたＩＣカ
ードシステムにおいて、前記ＩＣカードは、前記外部装
置から供給される電源電圧を検知する電圧検知手段と、
前記電圧検知手段の電圧検知結果を判定する電圧判定手
段と、前記電圧判定手段の判定結果に応じて、前記周辺
回路の調整を行う回路調整手段と、前記電圧判定手段の
判定結果を前記外部装置へ通知する電圧判定通知手段と
を備え、前記外部装置は、前記ＩＣカードから送られて
きた前記電圧判定手段の判定結果が異常電圧と判定され
ていたとき、前記ＩＣカードとの通信の中断または前記
ＩＣカードの排出処理を行う異常対処手段を備えたこと
にある。
【００３５】この第７の発明によれば、外部装置から供
給される電源電圧に応じて、周辺回路の特性等の最適化
が図られるので、広範囲の電源電圧に対して常に動作が
安定する。また、電圧判定通知手段により電源電圧の状
態が常に外部装置へ通知され、ＩＣカードに供給される
電源電圧が異常電圧であったときには、外部装置の異常
対処手段がＩＣカードとの通信の中断または前記ＩＣカ
ードの排出処理を行うので、異常事態に対して速やかに
対応することができ、事故の拡大を防ぐことが可能とな
る。
給される電源電圧に応じて、周辺回路の特性等の最適化
が図られるので、広範囲の電源電圧に対して常に動作が
安定する。また、電圧判定通知手段により電源電圧の状
態が常に外部装置へ通知され、ＩＣカードに供給される
電源電圧が異常電圧であったときには、外部装置の異常
対処手段がＩＣカードとの通信の中断または前記ＩＣカ
ードの排出処理を行うので、異常事態に対して速やかに
対応することができ、事故の拡大を防ぐことが可能とな
る。
【００３６】第８の発明であるＩＣカードシステムの特
徴は、上記第７の発明において、前記回路調整手段が、
前記電圧判定手段の判定結果に応じて、前記メモリに対
するアクセス特性を調整するメモリ特性調整手段を有す
ることにある。
徴は、上記第７の発明において、前記回路調整手段が、
前記電圧判定手段の判定結果に応じて、前記メモリに対
するアクセス特性を調整するメモリ特性調整手段を有す
ることにある。
【００３７】この第８の発明によれば、外部装置から供
給される電源電圧に応じて、メモリ特性調整手段により
周辺回路内メモリに対するアクセス特性の最適化が図ら
れ、広範囲の電源電圧に対して常にメモリのアクセス動
作が安定する。
給される電源電圧に応じて、メモリ特性調整手段により
周辺回路内メモリに対するアクセス特性の最適化が図ら
れ、広範囲の電源電圧に対して常にメモリのアクセス動
作が安定する。
【００３８】第９の発明であるＩＣカードシステムの特
徴は、上記第７の発明において、前記回路調整手段は、
前記電圧判定手段の電圧判定結果が異常低電圧であった
場合に、前記外部装置から供給されるクロックを前記異
常低電圧に応じて分周するクロック分周手段を有するこ
とにある。
徴は、上記第７の発明において、前記回路調整手段は、
前記電圧判定手段の電圧判定結果が異常低電圧であった
場合に、前記外部装置から供給されるクロックを前記異
常低電圧に応じて分周するクロック分周手段を有するこ
とにある。
【００３９】この第９の発明によれば、外部装置から供
給される電源電圧が異常低電圧であった場合に、クロッ
ク分周手段は、外部装置から供給されたクロックを異常
低電圧に応じて分周するので、この異常低電圧下に外部
装置から供給されるクロックが高速であっても、中央処
理装置が暴走するといったことを未然に防ぐことができ
る。
給される電源電圧が異常低電圧であった場合に、クロッ
ク分周手段は、外部装置から供給されたクロックを異常
低電圧に応じて分周するので、この異常低電圧下に外部
装置から供給されるクロックが高速であっても、中央処
理装置が暴走するといったことを未然に防ぐことができ
る。
【００４０】第１０の発明であるＩＣカードシステムの
特徴は、上記第７または第９の発明において、前記ＩＣ
カードから送られてきた前記電圧判定手段の判定結果が
異常高電圧と判定されていたとき、前記異常対処手段は
直ちに前記ＩＣカードの排出処理を行うようにしたこと
にある。
特徴は、上記第７または第９の発明において、前記ＩＣ
カードから送られてきた前記電圧判定手段の判定結果が
異常高電圧と判定されていたとき、前記異常対処手段は
直ちに前記ＩＣカードの排出処理を行うようにしたこと
にある。
【００４１】この第１０の発明によれば、ＩＣカードに
供給される電源電圧が異常高電圧であったときには、外
部装置の異常対処手段が直ちにＩＣカードの排出処理を
行うので、異常高電圧によるＩＣカードに対するダメー
ジを最小限に抑えることができる。
供給される電源電圧が異常高電圧であったときには、外
部装置の異常対処手段が直ちにＩＣカードの排出処理を
行うので、異常高電圧によるＩＣカードに対するダメー
ジを最小限に抑えることができる。
【００４２】第１１の発明であるＩＣカードシステムの
特徴は、上記第７または第９の発明において、前記ＩＣ
カードから送られてきた前記電圧判定手段の判定結果が
異常低電圧と判定されていたとき、前記異常対処手段は
所定のタイミングを置いて前記ＩＣカードとの通信の中
断を行うようにしたことにある。
特徴は、上記第７または第９の発明において、前記ＩＣ
カードから送られてきた前記電圧判定手段の判定結果が
異常低電圧と判定されていたとき、前記異常対処手段は
所定のタイミングを置いて前記ＩＣカードとの通信の中
断を行うようにしたことにある。
【００４３】この第１１の発明によれば、ＩＣカードに
供給される電源電圧が異常低電圧であったときには、外
部装置の異常対処手段が所定のタイミングを置いて、例
えばメモリに対して現在実行されている書き込み動作を
終了してから、ＩＣカードとの通信の中断を行う。これ
により、メモリへの書き込み動作の途中で通信の中断が
行われることがなく、メモリに誤データが書き込まれる
のを防ぐことができる。また、前記所定のタイミングの
間は、例えば外部装置からＩＣカードに供給されたクロ
ックが異常低電圧に応じて分周されるので、この異常低
電圧下に外部装置から供給されたクロックが高速であっ
ても、メモリに対する書き込み動作が正確に行われる。
供給される電源電圧が異常低電圧であったときには、外
部装置の異常対処手段が所定のタイミングを置いて、例
えばメモリに対して現在実行されている書き込み動作を
終了してから、ＩＣカードとの通信の中断を行う。これ
により、メモリへの書き込み動作の途中で通信の中断が
行われることがなく、メモリに誤データが書き込まれる
のを防ぐことができる。また、前記所定のタイミングの
間は、例えば外部装置からＩＣカードに供給されたクロ
ックが異常低電圧に応じて分周されるので、この異常低
電圧下に外部装置から供給されたクロックが高速であっ
ても、メモリに対する書き込み動作が正確に行われる。
【００４４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＩＣカードシステムの要部ブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るＩＣカードシステムの要部ブロック図である。
【００４５】本実施形態のＩＣカードシステムの構成
は、従来と同様に、ＩＣカードとホストコンピュータ
（図示省略）との中間にリーダ・ライタが位置して構成
されている。
は、従来と同様に、ＩＣカードとホストコンピュータ
（図示省略）との中間にリーダ・ライタが位置して構成
されている。
【００４６】ＩＣカード１０には、電源電圧ＶＤＤ用の
ＶＤＤ端子１１、クロックＣＬＫ用のＣＬＫ端子１２、
リセット信号ＲＳＴ用のＲＳＴ端子１３、データ入出力
用のＩ／Ｏ端子１４、及びグランドＧＮＤ用のＧＮＤ端
子１５が外部に露出する形で設けられている。その内部
には、ワークエリアとしてのＲＡＭ１６ａとプログラム
用メモリとしてのＲＯＭ１６ｂを有する１チップＣＰＵ
１６と、ＣＰＵ１６にバス１６ｃ（アドレスバス、デー
タバス、及びコントロールバス等）で接続された周辺回
路１７とを備えるほか、ＶＤＤ端子１１を介してから供
給される電源電圧ＶＤＤを検知する電圧検知回路１８
と、電圧検知回路１８の電圧検知ステータスを保持する
フラグ保持回路１９とを備えている。
ＶＤＤ端子１１、クロックＣＬＫ用のＣＬＫ端子１２、
リセット信号ＲＳＴ用のＲＳＴ端子１３、データ入出力
用のＩ／Ｏ端子１４、及びグランドＧＮＤ用のＧＮＤ端
子１５が外部に露出する形で設けられている。その内部
には、ワークエリアとしてのＲＡＭ１６ａとプログラム
用メモリとしてのＲＯＭ１６ｂを有する１チップＣＰＵ
１６と、ＣＰＵ１６にバス１６ｃ（アドレスバス、デー
タバス、及びコントロールバス等）で接続された周辺回
路１７とを備えるほか、ＶＤＤ端子１１を介してから供
給される電源電圧ＶＤＤを検知する電圧検知回路１８
と、電圧検知回路１８の電圧検知ステータスを保持する
フラグ保持回路１９とを備えている。
【００４７】ＣＰＵ１６は、接続端子１１〜１５を介し
てリーダ・ライタ３０とのインタフェース制御や、周辺
回路１７内のＥＥＰＲＯＭ１７ａに対するアクセス制御
を行うほか、本発明の特徴を成す電圧判定機能、周辺回
路調整機能、及び電圧判定通知機能を有する。
てリーダ・ライタ３０とのインタフェース制御や、周辺
回路１７内のＥＥＰＲＯＭ１７ａに対するアクセス制御
を行うほか、本発明の特徴を成す電圧判定機能、周辺回
路調整機能、及び電圧判定通知機能を有する。
【００４８】このＣＰＵ１６の電圧判定機能は、電圧検
知回路１８の電圧検知結果を判定する機能であり、周辺
回路調整機能は、例えば、前記電圧判定機能による判定
結果に応じてＥＥＰＲＯＭ１７ａに対する書き込み特性
を調整するほか、電圧判定機能の電圧判定結果が異常低
電圧であったときに、リーダ・ライタ３０から供給され
たクロックＣＬＫを分周するため、クロック分周回路２
０に対してクロック調整信号ＳＫ１を出力するなど、電
源電圧ＶＤＤの変化によって特性に変動がある要素に対
して最適調整を行うものである。さらに、電圧判定通知
機能は、前記電圧判定機能により判定された電圧判定結
果をリーダ・ライタ３０側へ通知する機能である。
知回路１８の電圧検知結果を判定する機能であり、周辺
回路調整機能は、例えば、前記電圧判定機能による判定
結果に応じてＥＥＰＲＯＭ１７ａに対する書き込み特性
を調整するほか、電圧判定機能の電圧判定結果が異常低
電圧であったときに、リーダ・ライタ３０から供給され
たクロックＣＬＫを分周するため、クロック分周回路２
０に対してクロック調整信号ＳＫ１を出力するなど、電
源電圧ＶＤＤの変化によって特性に変動がある要素に対
して最適調整を行うものである。さらに、電圧判定通知
機能は、前記電圧判定機能により判定された電圧判定結
果をリーダ・ライタ３０側へ通知する機能である。
【００４９】また、電圧検知回路１８は、４段階の閾値
Ｖ１〜Ｖ４を設けて、供給される電源電圧ＶＤＤをこれ
ら各閾値Ｖ１〜Ｖ４によって判別するもので、コンパレ
ータ等の公知の回路で構成されている。４段階の閾値Ｖ
１〜Ｖ４としては、本実施形態では例えばＶ１＝５．５
ｖ、Ｖ２＝４．５ｖ、Ｖ３＝３．５ｖ、Ｖ４＝２．５ｖ
としている。
Ｖ１〜Ｖ４を設けて、供給される電源電圧ＶＤＤをこれ
ら各閾値Ｖ１〜Ｖ４によって判別するもので、コンパレ
ータ等の公知の回路で構成されている。４段階の閾値Ｖ
１〜Ｖ４としては、本実施形態では例えばＶ１＝５．５
ｖ、Ｖ２＝４．５ｖ、Ｖ３＝３．５ｖ、Ｖ４＝２．５ｖ
としている。
【００５０】そして、この電圧検知回路１８の検知ステ
ータスを保持するフラグ保持回路１９は、前記４段階の
閾値Ｖ１〜Ｖ４に対応して、４つのフラグ（１）〜
（４）で構成されている。すなわち、フラグ（１）は、
供給される電源電圧ＶＤＤがＶ１＝５．５ｖを越えると
きに“１”に設定され、Ｖ１＝５．５ｖ以下であるとき
には“０”に設定される。フラグ（２）〜フラグ（４）
も同様に、電源電圧ＶＤＤがＶ２＝４．５ｖ〜Ｖ４＝
２．５ｖを越えるか否かに対応して“１”または“０”
設定されるようになっている。
ータスを保持するフラグ保持回路１９は、前記４段階の
閾値Ｖ１〜Ｖ４に対応して、４つのフラグ（１）〜
（４）で構成されている。すなわち、フラグ（１）は、
供給される電源電圧ＶＤＤがＶ１＝５．５ｖを越えると
きに“１”に設定され、Ｖ１＝５．５ｖ以下であるとき
には“０”に設定される。フラグ（２）〜フラグ（４）
も同様に、電源電圧ＶＤＤがＶ２＝４．５ｖ〜Ｖ４＝
２．５ｖを越えるか否かに対応して“１”または“０”
設定されるようになっている。
【００５１】クロック分周回路２０は、例えば図２に示
すように、リーダ・ライタ３０から供給されるクロック
ＣＬＫを１／２分周するＪ−Ｋフリップフロップ２１
と、セレクタ２２とで構成されている。セレクタ２２
は、ＣＰＵ１６から出力されるクロック調整信号ＳＫ１
により、クロック分周回路２０の出力である内部クロッ
クＣＬＫ’として、ＣＬＫ端子１２からのクロックＣＬ
ＫとＪ−Ｋフリップフロップ２１の出力（１／２分周後
のクロック）とのいずれかを選択する。
すように、リーダ・ライタ３０から供給されるクロック
ＣＬＫを１／２分周するＪ−Ｋフリップフロップ２１
と、セレクタ２２とで構成されている。セレクタ２２
は、ＣＰＵ１６から出力されるクロック調整信号ＳＫ１
により、クロック分周回路２０の出力である内部クロッ
クＣＬＫ’として、ＣＬＫ端子１２からのクロックＣＬ
ＫとＪ−Ｋフリップフロップ２１の出力（１／２分周後
のクロック）とのいずれかを選択する。
【００５２】一方、リーダ・ライタ３０には、コンタク
トピン３１〜３５が設けられ、例えば自動吸排制御法
（モータによりカードをベルトなどで自動的に搬送す
る）によりＩＣカード１０を挿入したとき、コンタクト
ピン３１〜３５が、ＩＣカード１０のＶＤＤ端子１１、
ＣＬＫ端子１２、ＲＳＴ端子１３、Ｉ／Ｏ端子１４、及
びＧＮＤ端子１５にそれぞれ接触するようになってい
る。
トピン３１〜３５が設けられ、例えば自動吸排制御法
（モータによりカードをベルトなどで自動的に搬送す
る）によりＩＣカード１０を挿入したとき、コンタクト
ピン３１〜３５が、ＩＣカード１０のＶＤＤ端子１１、
ＣＬＫ端子１２、ＲＳＴ端子１３、Ｉ／Ｏ端子１４、及
びＧＮＤ端子１５にそれぞれ接触するようになってい
る。
【００５３】リーダ・ライタ３０は、このようにＩＣカ
ード１０を装着し、ＶＤＤ端子１１、ＣＬＫ端子１２及
びＲＳＴ端子１３を介して、それぞれ電源ＶＤＤ、クロ
ックＣＬＫ及びリセット信号ＲＳＴをＩＣカード１０へ
供給するほか、制御回路３６により、Ｉ／Ｏ端子１４を
介してデータの双方向伝送を行うためのデータ送受信制
御や、ホストコンピュータとのデータ送受信制御、ＩＣ
カード１０の挿入／排出制御などを行う。
ード１０を装着し、ＶＤＤ端子１１、ＣＬＫ端子１２及
びＲＳＴ端子１３を介して、それぞれ電源ＶＤＤ、クロ
ックＣＬＫ及びリセット信号ＲＳＴをＩＣカード１０へ
供給するほか、制御回路３６により、Ｉ／Ｏ端子１４を
介してデータの双方向伝送を行うためのデータ送受信制
御や、ホストコンピュータとのデータ送受信制御、ＩＣ
カード１０の挿入／排出制御などを行う。
【００５４】なお、本実施形態のＩＣカード１０に内蔵
されるＩＣチップは、５Ｖ系の動作電圧を基準として設
計されているものとする。
されるＩＣチップは、５Ｖ系の動作電圧を基準として設
計されているものとする。
【００５５】次に、本実施形態の動作を図３〜図６を参
照しつつ説明する。図３は、ＩＣカード側の所要動作を
示すフローチャートであり、図４は、ＣＰＵ１６による
電圧判定基準の一例を示す図であり、その電圧値の判定
基準は、設定により種々異なる。図５はリーダ・ライタ
側の所要動作を示すフローチャートであり、図６は、ク
ロック分周時のタイミングチャートである。
照しつつ説明する。図３は、ＩＣカード側の所要動作を
示すフローチャートであり、図４は、ＣＰＵ１６による
電圧判定基準の一例を示す図であり、その電圧値の判定
基準は、設定により種々異なる。図５はリーダ・ライタ
側の所要動作を示すフローチャートであり、図６は、ク
ロック分周時のタイミングチャートである。
【００５６】ＩＣカード１０とリーダ・ライタ３０間の
物理的インターフェースは、リーダ・ライタ３０のピン
３１〜３５がＩＣカード１０上の対応する端子１１〜１
５と接触したときに確立される。
物理的インターフェースは、リーダ・ライタ３０のピン
３１〜３５がＩＣカード１０上の対応する端子１１〜１
５と接触したときに確立される。
【００５７】リーダ・ライタ３０のピン３１〜３５とＩ
Ｃカード１０の端子１１〜１５とが接触すると、リーダ
・ライタ３０によってＩＣカード１０の各端子１１〜１
４の活性化が行われる（ステップＳ１）。具体的には、
ＩＣカード１０のＶＤＤ端子１１は所定の電源電圧ＶＤ
Ｄに設定され、ＣＬＫ端子１２には初期のクロックＣＬ
Ｋが供給され、ＲＳＴ端子１３は“Ｌ”レベルに設定さ
れ、Ｉ／Ｏ端子１４は“Ｈ”レベルに設定される。ＲＳ
Ｔ端子１３が“Ｌ”レベルに設定されたことにより、Ｉ
Ｃカード１０はリセットされる。
Ｃカード１０の端子１１〜１５とが接触すると、リーダ
・ライタ３０によってＩＣカード１０の各端子１１〜１
４の活性化が行われる（ステップＳ１）。具体的には、
ＩＣカード１０のＶＤＤ端子１１は所定の電源電圧ＶＤ
Ｄに設定され、ＣＬＫ端子１２には初期のクロックＣＬ
Ｋが供給され、ＲＳＴ端子１３は“Ｌ”レベルに設定さ
れ、Ｉ／Ｏ端子１４は“Ｈ”レベルに設定される。ＲＳ
Ｔ端子１３が“Ｌ”レベルに設定されたことにより、Ｉ
Ｃカード１０はリセットされる。
【００５８】端子の活性化直後に電源検知回路１８によ
り検知された電源電圧ＶＤＤの検知結果は、フラグ保持
回路１９へ与えられ、“１”または“０”のフラグ情報
として保持される（ステップＳ２）。電源電圧ＶＤＤが
４．５ｖ〜５．５ｖ間の電圧であった場合は、フラグ保
持回路１９では、フラグ（１）のみが“０”に設定さ
れ、その他のフラグ（２）〜（４）は全て“１”に設定
される。電源電圧ＶＤＤが２．５ｖ〜３．５ｖ間の電圧
であった場合は、フラグ（４）のみが“１”に設定さ
れ、その他のフラグ（１）〜（３）は全て“０”に設定
される。電源電圧ＶＤＤが５．５ｖ以上の電圧であった
場合は、フラグ（１）〜（４）は全て“１”に設定され
る。電源電圧ＶＤＤが３．５ｖ〜４．５ｖ間の電圧であ
った場合は、フラグ（１），（２）が“０”に設定さ
れ、フラグ（３），（４）が“１”に設定される。そし
て、電源電圧ＶＤＤが２．５ｖ以下の電圧であった場合
は、フラグ（１）〜（４）は全て“０”に設定される。
り検知された電源電圧ＶＤＤの検知結果は、フラグ保持
回路１９へ与えられ、“１”または“０”のフラグ情報
として保持される（ステップＳ２）。電源電圧ＶＤＤが
４．５ｖ〜５．５ｖ間の電圧であった場合は、フラグ保
持回路１９では、フラグ（１）のみが“０”に設定さ
れ、その他のフラグ（２）〜（４）は全て“１”に設定
される。電源電圧ＶＤＤが２．５ｖ〜３．５ｖ間の電圧
であった場合は、フラグ（４）のみが“１”に設定さ
れ、その他のフラグ（１）〜（３）は全て“０”に設定
される。電源電圧ＶＤＤが５．５ｖ以上の電圧であった
場合は、フラグ（１）〜（４）は全て“１”に設定され
る。電源電圧ＶＤＤが３．５ｖ〜４．５ｖ間の電圧であ
った場合は、フラグ（１），（２）が“０”に設定さ
れ、フラグ（３），（４）が“１”に設定される。そし
て、電源電圧ＶＤＤが２．５ｖ以下の電圧であった場合
は、フラグ（１）〜（４）は全て“０”に設定される。
【００５９】このフラグ保持回路１９からの電圧検知ス
テータスはＣＰＵ１６へ与えられ、ＣＰＵ１６の電圧判
定機能により電源電圧ＶＤＤの正常／異常の判定が行わ
れる（ステップＳ３）。ＣＰＵ１６は、ソフトウェアに
よって図４に示すような電圧判定基準を持ち、電源電圧
ＶＤＤが４．５〜５．５ｖの範囲（電圧領域Ｂ）にある
ときは５ｖ系の正常な電源電圧とし、電源電圧ＶＤＤが
２．５〜３．５ｖの範囲（電圧領域Ｄ）にあるときは３
ｖ系の正常な電源電圧として判定する。他方、電源電圧
ＶＤＤが３．５〜４．５ｖの範囲（電圧領域Ｃ）のと
き、５．５ｖ（電圧領域Ａ）以上のとき、あるいは２．
５ｖ以下（電圧領域Ｅ）のときは、異常な電源電圧とし
て判定する。
テータスはＣＰＵ１６へ与えられ、ＣＰＵ１６の電圧判
定機能により電源電圧ＶＤＤの正常／異常の判定が行わ
れる（ステップＳ３）。ＣＰＵ１６は、ソフトウェアに
よって図４に示すような電圧判定基準を持ち、電源電圧
ＶＤＤが４．５〜５．５ｖの範囲（電圧領域Ｂ）にある
ときは５ｖ系の正常な電源電圧とし、電源電圧ＶＤＤが
２．５〜３．５ｖの範囲（電圧領域Ｄ）にあるときは３
ｖ系の正常な電源電圧として判定する。他方、電源電圧
ＶＤＤが３．５〜４．５ｖの範囲（電圧領域Ｃ）のと
き、５．５ｖ（電圧領域Ａ）以上のとき、あるいは２．
５ｖ以下（電圧領域Ｅ）のときは、異常な電源電圧とし
て判定する。
【００６０】続いて、ＩＣカード１０からリーダ・ライ
タ３０側に対して、Ｉ／Ｏ端子１４を介してリセットの
応答情報が送信される。このときの応答情報としては、
情報交換プロトコルタイプや伝送制御用パラメータなど
があるが、これらの情報と共に、ＣＰＵ１６の電圧判定
機能による電圧判定結果をリーダ・ライタ３０側へ通知
する（ステップＳ４）。
タ３０側に対して、Ｉ／Ｏ端子１４を介してリセットの
応答情報が送信される。このときの応答情報としては、
情報交換プロトコルタイプや伝送制御用パラメータなど
があるが、これらの情報と共に、ＣＰＵ１６の電圧判定
機能による電圧判定結果をリーダ・ライタ３０側へ通知
する（ステップＳ４）。
【００６１】以下、電圧判定結果により動作を分けて説
明する。
明する。
【００６２】（Ｉ）電源電圧ＶＤＤが５ｖ系の場合の動
作 ＣＰＵ１６によって電源電圧ＶＤＤが５ｖ系の正常な電
圧であると判定された場合は（ステップＳ５のＹＥ
Ｓ）、ＥＥＰＲＯＭ１７ａに対するアクセスが開始され
る（ステップＳ６）。
作 ＣＰＵ１６によって電源電圧ＶＤＤが５ｖ系の正常な電
圧であると判定された場合は（ステップＳ５のＹＥ
Ｓ）、ＥＥＰＲＯＭ１７ａに対するアクセスが開始され
る（ステップＳ６）。
【００６３】すなわち、リーダ・ライタ３０側では、Ｉ
Ｃカード１０からリセット応答情報と共に前記電圧判定
結果を受け取り（図５のステップＳ２１）、それが正常
電圧を示すことから（ステップＳ２２のＹＥＳ）、ＥＥ
ＰＲＯＭ１７ａの特定領域にアクセスするためのコマン
ドをＩＣカード１０のＣＰＵ１０へ送信する（ステップ
Ｓ２３）。その際、リーダ・ライタ３０側は、アクセス
の種類（例えば書き込み）と共に、対象ファイルやエリ
アのアドレスを通知する。アクセス用のコマンドを受け
取ったＩＣカード１０のＣＰＵ１６はリーダ・ライタ３
０側へステータス情報を送り、その後、Ｉ／Ｏ端子１４
を介して例えば書き込みデータの伝送が行われ、ＥＥＰ
ＲＯＭ１７ａの特定領域へデータが書き込まれる。
Ｃカード１０からリセット応答情報と共に前記電圧判定
結果を受け取り（図５のステップＳ２１）、それが正常
電圧を示すことから（ステップＳ２２のＹＥＳ）、ＥＥ
ＰＲＯＭ１７ａの特定領域にアクセスするためのコマン
ドをＩＣカード１０のＣＰＵ１０へ送信する（ステップ
Ｓ２３）。その際、リーダ・ライタ３０側は、アクセス
の種類（例えば書き込み）と共に、対象ファイルやエリ
アのアドレスを通知する。アクセス用のコマンドを受け
取ったＩＣカード１０のＣＰＵ１６はリーダ・ライタ３
０側へステータス情報を送り、その後、Ｉ／Ｏ端子１４
を介して例えば書き込みデータの伝送が行われ、ＥＥＰ
ＲＯＭ１７ａの特定領域へデータが書き込まれる。
【００６４】そして、ＥＥＰＲＯＭ１７ａに対するアク
セスが全て終了したか否かの判定が行われ（ステップＳ
７）、全て終了していないときには、前記ステップＳ２
以降の処理を繰り返す。但し、このときは、ステップＳ
４において既に送信している情報交換プロトコルタイプ
や伝送制御用パラメータなどの応答情報は送信せず、新
たな電圧判定結果のみをリーダ・ライタ３０側へ通知す
る。
セスが全て終了したか否かの判定が行われ（ステップＳ
７）、全て終了していないときには、前記ステップＳ２
以降の処理を繰り返す。但し、このときは、ステップＳ
４において既に送信している情報交換プロトコルタイプ
や伝送制御用パラメータなどの応答情報は送信せず、新
たな電圧判定結果のみをリーダ・ライタ３０側へ通知す
る。
【００６５】ＥＥＰＲＯＭ１７ａに対するアクセスが終
了すれば、リーダ・ライタ３０により端子の非活性化が
行われ（ステップＳ８）、動作を終了する。すなわち、
ＩＣカード１０のＶＤＤ端子１１が０ｖに設定されるほ
か、ＣＬＫ端子１２、ＲＳＴ端子１３及びＩ／Ｏ端子１
４は“Ｌ”レベルに設定される。
了すれば、リーダ・ライタ３０により端子の非活性化が
行われ（ステップＳ８）、動作を終了する。すなわち、
ＩＣカード１０のＶＤＤ端子１１が０ｖに設定されるほ
か、ＣＬＫ端子１２、ＲＳＴ端子１３及びＩ／Ｏ端子１
４は“Ｌ”レベルに設定される。
【００６６】（ＩＩ）電源電圧ＶＤＤが３ｖ系の場合の
動作 ＣＰＵ１６によって電源電圧ＶＤＤが３ｖ系の正常な電
圧であると判定された場合は（ステップＳ９のＹＥ
Ｓ）、本実施形態のＩＣカード１０に内蔵されるＩＣチ
ップが５Ｖ系の動作電圧を基準として設計されているた
め、ＣＰＵ１０は、例えばＥＥＰＲＯＭ１７ａに対する
書き込み特性を３ｖ系に適するように調整する。その
後、前記ステップＳ６のアクセス動作を経てステップＳ
８の端子非活性化を行い、動作を終了する。
動作 ＣＰＵ１６によって電源電圧ＶＤＤが３ｖ系の正常な電
圧であると判定された場合は（ステップＳ９のＹＥ
Ｓ）、本実施形態のＩＣカード１０に内蔵されるＩＣチ
ップが５Ｖ系の動作電圧を基準として設計されているた
め、ＣＰＵ１０は、例えばＥＥＰＲＯＭ１７ａに対する
書き込み特性を３ｖ系に適するように調整する。その
後、前記ステップＳ６のアクセス動作を経てステップＳ
８の端子非活性化を行い、動作を終了する。
【００６７】このように、リーダ・ライタ３０側から供
給される５ｖ系や３ｖ系の電源電圧ＶＤＤに応じて、Ｅ
ＥＰＲＯＭ１７ａに対する書き込み特性の最適化を図る
ことができ、回路のパフォーマンスを犠牲にすることな
く広範囲の電源電圧に対して常に安定した動作が可能と
なる。
給される５ｖ系や３ｖ系の電源電圧ＶＤＤに応じて、Ｅ
ＥＰＲＯＭ１７ａに対する書き込み特性の最適化を図る
ことができ、回路のパフォーマンスを犠牲にすることな
く広範囲の電源電圧に対して常に安定した動作が可能と
なる。
【００６８】（ＩＩＩ）電源電圧ＶＤＤが２．５ｖ以下
の場合の動作 例えば、５ｖ系の電源電圧ＶＤＤで動作中に、リーダ・
ライタ３０側でのショート状態に近い接触事故等によ
り、電源電圧ＶＤＤが２．５ｖ以下に低下した場合で
は、ＣＰＵ１６によって電源電圧ＶＤＤが２．５ｖ以下
の異常低電圧であると判定され（ステップＳ３）、その
異常低電圧の判定結果は、リーダ・ライタ３０側へ通知
される（ステップＳ４）。
の場合の動作 例えば、５ｖ系の電源電圧ＶＤＤで動作中に、リーダ・
ライタ３０側でのショート状態に近い接触事故等によ
り、電源電圧ＶＤＤが２．５ｖ以下に低下した場合で
は、ＣＰＵ１６によって電源電圧ＶＤＤが２．５ｖ以下
の異常低電圧であると判定され（ステップＳ３）、その
異常低電圧の判定結果は、リーダ・ライタ３０側へ通知
される（ステップＳ４）。
【００６９】そして、クロックＣＬＫの１／２分周を行
うべく、ＣＰＵ１６はクロック分周回路２０へ“Ｌ”レ
ベルのクロック調整信号ＳＫ１を出力する（ステップＳ
１１，Ｓ１２）。その結果、図６に示すように、ＩＣカ
ード１０内の周辺回路１７及ＣＰＵ１６へ供給される内
部クロックＣＬＫ’は１／２分周されたものとなる。
うべく、ＣＰＵ１６はクロック分周回路２０へ“Ｌ”レ
ベルのクロック調整信号ＳＫ１を出力する（ステップＳ
１１，Ｓ１２）。その結果、図６に示すように、ＩＣカ
ード１０内の周辺回路１７及ＣＰＵ１６へ供給される内
部クロックＣＬＫ’は１／２分周されたものとなる。
【００７０】一方、ＩＣカード１０の異常低電圧下にお
いて、リーダ・ライタ３０側では、図５のステップＳ２
１、ステップＳ２２、及びステップＳ２４のルートを通
り、ステップＳ２５で一定時間の経過を待ち、ステップ
Ｓ２６へ進んでＩＣカード１０との通信を中断する。す
なわち、ＥＥＰＲＯＭ１７ａの特定領域への書き込み動
作の途中にＩＣカード１０との通信を中断した場合は、
ＥＥＰＲＯＭ１７ａに誤データが書き込まれる恐れがあ
るので、現在実行されている領域への書き込み動作が終
了する時間を考慮した前記一定時間の経過を待って通信
を中断するのである。
いて、リーダ・ライタ３０側では、図５のステップＳ２
１、ステップＳ２２、及びステップＳ２４のルートを通
り、ステップＳ２５で一定時間の経過を待ち、ステップ
Ｓ２６へ進んでＩＣカード１０との通信を中断する。す
なわち、ＥＥＰＲＯＭ１７ａの特定領域への書き込み動
作の途中にＩＣカード１０との通信を中断した場合は、
ＥＥＰＲＯＭ１７ａに誤データが書き込まれる恐れがあ
るので、現在実行されている領域への書き込み動作が終
了する時間を考慮した前記一定時間の経過を待って通信
を中断するのである。
【００７１】ＥＥＰＲＯＭ１７ａの特定領域への書き込
み動作の途中で異常低電圧となり、まだＩＣカード１０
とリーダ・ライタ３０間の通信が中断されていないとき
は、ＥＥＰＲＯＭ１７ａに対するアクセスの実行中であ
るか否かの判定を行うステップＳ１４のＹＥＳ側へ進
み、前記ステップＳ７の処理を経て前記ステップＳ２へ
戻り、前記ステップＳ１１からステップＳ１３の処理を
繰り返し、中断されるまでＥＥＰＲＯＭ１７ａへのアク
セスを実行する。この間は、１／２分周された内部クロ
ックＣＬＫ’で動作することになる。従って、異常低電
圧下においても内部クロックＣＬＫ’の周波数がＣＰＵ
１６の動作周波数を越えることがなく、安定して書き込
み動作を行うことができる。
み動作の途中で異常低電圧となり、まだＩＣカード１０
とリーダ・ライタ３０間の通信が中断されていないとき
は、ＥＥＰＲＯＭ１７ａに対するアクセスの実行中であ
るか否かの判定を行うステップＳ１４のＹＥＳ側へ進
み、前記ステップＳ７の処理を経て前記ステップＳ２へ
戻り、前記ステップＳ１１からステップＳ１３の処理を
繰り返し、中断されるまでＥＥＰＲＯＭ１７ａへのアク
セスを実行する。この間は、１／２分周された内部クロ
ックＣＬＫ’で動作することになる。従って、異常低電
圧下においても内部クロックＣＬＫ’の周波数がＣＰＵ
１６の動作周波数を越えることがなく、安定して書き込
み動作を行うことができる。
【００７２】ＩＣカード１０との通信が中断されると、
図３のステップＳ１３の中断判定処理はＹＥＳ側へ進
み、前記ステップＳ８の処理を経て動作が終了する。
図３のステップＳ１３の中断判定処理はＹＥＳ側へ進
み、前記ステップＳ８の処理を経て動作が終了する。
【００７３】また、ＥＥＰＲＯＭ１７ａに対する書き込
みの実行中でないときに、電源電圧ＶＤＤが異常低電圧
下になった場合は、前記ステップＳ１４の処理はＮＯ側
へ進み、前記ステップＳ２へ戻り、前記ステップＳ１１
からステップＳ１３の処理を繰り返し、中断されるのを
待つことになる。この間も、分周された内部クロックＣ
ＬＫ’で動作するため、内部クロックＣＬＫ’の周波数
がＣＰＵ１６の動作周波数を越えることがなく、ＣＰＵ
１６の暴走を防ぐことができ、ＥＥＰＲＯＭ１７ａ内の
データを破壊することを未然に回避することができる。
みの実行中でないときに、電源電圧ＶＤＤが異常低電圧
下になった場合は、前記ステップＳ１４の処理はＮＯ側
へ進み、前記ステップＳ２へ戻り、前記ステップＳ１１
からステップＳ１３の処理を繰り返し、中断されるのを
待つことになる。この間も、分周された内部クロックＣ
ＬＫ’で動作するため、内部クロックＣＬＫ’の周波数
がＣＰＵ１６の動作周波数を越えることがなく、ＣＰＵ
１６の暴走を防ぐことができ、ＥＥＰＲＯＭ１７ａ内の
データを破壊することを未然に回避することができる。
【００７４】通常、電源電圧ＶＤＤが低くなることでＣ
ＰＵの動作周波数が低下し、クロックの周波数がＣＰＵ
の動作周波数を越えた場合にＥＥＰＲＯＭに対する書き
込みの実行中であればその書き込み動作が不安定にな
り、書き込み実行中でないときでも、ＣＰＵが暴走し誤
って書き込み命令が実行されるとＥＥＰＲＯＭ内のデー
タを破壊することがある。
ＰＵの動作周波数が低下し、クロックの周波数がＣＰＵ
の動作周波数を越えた場合にＥＥＰＲＯＭに対する書き
込みの実行中であればその書き込み動作が不安定にな
り、書き込み実行中でないときでも、ＣＰＵが暴走し誤
って書き込み命令が実行されるとＥＥＰＲＯＭ内のデー
タを破壊することがある。
【００７５】本実施形態では、電源電圧ＶＤＤが異常低
下によりＣＰＵ１６の動作周波数が低くなることを考慮
して内部クロックＣＬＫ’を１／２分周するので、内部
クロックＣＬＫ’の周波数がＣＰＵ１６の動作周波数を
越えるのを防ぐことができる。これにより、上記不具合
を回避することができ、ＥＥＰＲＯＭ１７ａに対する書
き込みを正確に行うことができる。
下によりＣＰＵ１６の動作周波数が低くなることを考慮
して内部クロックＣＬＫ’を１／２分周するので、内部
クロックＣＬＫ’の周波数がＣＰＵ１６の動作周波数を
越えるのを防ぐことができる。これにより、上記不具合
を回避することができ、ＥＥＰＲＯＭ１７ａに対する書
き込みを正確に行うことができる。
【００７６】（ＩＶ）電源電圧ＶＤＤが５．５ｖ以上の
場合の動作 ＣＰＵ１６によって電源電圧ＶＤＤが５．５ｖ以上の異
常高電圧であると判定された場合は（ステップＳ１１の
ＮＯ）、その異常高電圧の判定結果は、リーダ・ライタ
３０側へ通知される（ステップＳ４）。そして、図５の
ステップＳ２１、ステップＳ２２、及びステップＳ２４
のルートを経て、ステップＳ２７においてＩＣカード１
０の排出処理が行われる。
場合の動作 ＣＰＵ１６によって電源電圧ＶＤＤが５．５ｖ以上の異
常高電圧であると判定された場合は（ステップＳ１１の
ＮＯ）、その異常高電圧の判定結果は、リーダ・ライタ
３０側へ通知される（ステップＳ４）。そして、図５の
ステップＳ２１、ステップＳ２２、及びステップＳ２４
のルートを経て、ステップＳ２７においてＩＣカード１
０の排出処理が行われる。
【００７７】このように、ＩＣカード１０に供給される
電源電圧ＶＤＤが異常高電圧であったときには、リーダ
・ライタ３０側で直ちにＩＣカードの排出処理を行うの
で、異常高電圧によるＩＣカード１０に対するダメージ
を最小限に抑えることができる。
電源電圧ＶＤＤが異常高電圧であったときには、リーダ
・ライタ３０側で直ちにＩＣカードの排出処理を行うの
で、異常高電圧によるＩＣカード１０に対するダメージ
を最小限に抑えることができる。
【００７８】図７は、本発明の第２実施形態に係るＩＣ
カードシステムの要部ブロック図であり、図１と共通す
る要素には同一の符号を付し、その説明を省略する。
カードシステムの要部ブロック図であり、図１と共通す
る要素には同一の符号を付し、その説明を省略する。
【００７９】本実施形態のＩＣカードシステムは、リー
ダ・ライタ３０から供給されるクロックＣＬＫを２種類
の異常低電圧に応じて２段階に分周するようにしたもの
である。本実施形態では、５段階の閾値Ｖ１〜Ｖ５を設
けた電圧検知回路１８Ａと、これに対応したフラグ保持
回路１９Ａと、クロックＣＬＫを１／２分周または１／
４分周するクロック分周回路２０Ａと、ＣＰＵ１６の電
圧判定機能とが上記第１実施形態に比べて構成上で異な
る点である。
ダ・ライタ３０から供給されるクロックＣＬＫを２種類
の異常低電圧に応じて２段階に分周するようにしたもの
である。本実施形態では、５段階の閾値Ｖ１〜Ｖ５を設
けた電圧検知回路１８Ａと、これに対応したフラグ保持
回路１９Ａと、クロックＣＬＫを１／２分周または１／
４分周するクロック分周回路２０Ａと、ＣＰＵ１６の電
圧判定機能とが上記第１実施形態に比べて構成上で異な
る点である。
【００８０】電圧検知回路１８Ａの５段階の閾値Ｖ１〜
Ｖ５について、Ｖ１＝５．５ｖ、Ｖ２＝４．５ｖ、Ｖ３
＝３．５ｖ及びＶ４＝２．５ｖは第１実施形態と同様で
あるが、新たにＶ５＝２．０ｖが加えられている。これ
に対応して、フラグ保持回路１９Ａは５つのフラグ
（１）〜（５）で構成されている。ＣＰＵ１６による電
圧判定基準はこれに応じて変更され、図８に示すよう
に、例えば異常低電圧の領域は、電源電圧ＶＤＤが２．
５〜２．０ｖの範囲（電圧領域Ｅ）と、電源電圧ＶＤＤ
が２．０ｖ以下（電圧領域Ｆ）との２段階に分かれてい
る。なお、上記電圧領域Ｅ，Ｆの数値は設定により種々
異なる。
Ｖ５について、Ｖ１＝５．５ｖ、Ｖ２＝４．５ｖ、Ｖ３
＝３．５ｖ及びＶ４＝２．５ｖは第１実施形態と同様で
あるが、新たにＶ５＝２．０ｖが加えられている。これ
に対応して、フラグ保持回路１９Ａは５つのフラグ
（１）〜（５）で構成されている。ＣＰＵ１６による電
圧判定基準はこれに応じて変更され、図８に示すよう
に、例えば異常低電圧の領域は、電源電圧ＶＤＤが２．
５〜２．０ｖの範囲（電圧領域Ｅ）と、電源電圧ＶＤＤ
が２．０ｖ以下（電圧領域Ｆ）との２段階に分かれてい
る。なお、上記電圧領域Ｅ，Ｆの数値は設定により種々
異なる。
【００８１】また、クロック分周回路２０Ａの構成は、
例えば図９に示すように、２段のＪ−Ｋフリップフロッ
プ２３，２４と、ＣＰＵ１６から出力されるクロック調
整信号ＳＫ２より制御されるマルチ・プレクサ２５とで
構成される。１段目のＪ−Ｋフリップフロップ２３から
はクロックＣＬＫの１／２分周信号が出力され、２段目
のＪ−Ｋフリップフロップ２４からはクロックＣＬＫの
１／４分周信号が出力され、このクロックＣＬＫと１／
２分周信号と１／４分周信号の内いずれか１つがマルチ
・プレクサ２５により選択されて、内部クロックＣＬ
Ｋ’として供給される。
例えば図９に示すように、２段のＪ−Ｋフリップフロッ
プ２３，２４と、ＣＰＵ１６から出力されるクロック調
整信号ＳＫ２より制御されるマルチ・プレクサ２５とで
構成される。１段目のＪ−Ｋフリップフロップ２３から
はクロックＣＬＫの１／２分周信号が出力され、２段目
のＪ−Ｋフリップフロップ２４からはクロックＣＬＫの
１／４分周信号が出力され、このクロックＣＬＫと１／
２分周信号と１／４分周信号の内いずれか１つがマルチ
・プレクサ２５により選択されて、内部クロックＣＬ
Ｋ’として供給される。
【００８２】図１０は、本実施形態の所要動作を示すフ
ローチャートであり、図１と共通する要素には同一の符
号を付し、その説明を省略する。
ローチャートであり、図１と共通する要素には同一の符
号を付し、その説明を省略する。
【００８３】ＣＰＵ１６によって電源電圧ＶＤＤが２．
５ｖ〜２．０ｖ範囲の異常低電圧（電圧領域Ｅ）である
と判定された場合は（ステップＳ３１）、第１実施形態
と同様に、ステップＳ１２へ進んでクロックＣＬＫを１
／２分周し（図１１参照）、その後はステップＳ１３以
降へ進む。また、電源電圧ＶＤＤが２．０ｖ以下の異常
低電圧（電圧領域Ｆ）であると判定された場合は（ステ
ップＳ３２）、ステップＳ３３へ進んでクロックＣＬＫ
を１／４分周し（図１１参照）、その後はステップＳ１
３以降へ進む。その他の動作は第１実施形態と同様であ
る。
５ｖ〜２．０ｖ範囲の異常低電圧（電圧領域Ｅ）である
と判定された場合は（ステップＳ３１）、第１実施形態
と同様に、ステップＳ１２へ進んでクロックＣＬＫを１
／２分周し（図１１参照）、その後はステップＳ１３以
降へ進む。また、電源電圧ＶＤＤが２．０ｖ以下の異常
低電圧（電圧領域Ｆ）であると判定された場合は（ステ
ップＳ３２）、ステップＳ３３へ進んでクロックＣＬＫ
を１／４分周し（図１１参照）、その後はステップＳ１
３以降へ進む。その他の動作は第１実施形態と同様であ
る。
【００８４】本実施形態では、リーダ・ライタ３０から
供給されるクロックＣＬＫを２種類の異常低電圧に応じ
て２段階に分周するようにしたので、内部クロックＣＬ
Ｋ’の周波数がＣＰＵ１６の動作周波数を越えるのを確
実に防ぐことができる。これにより、第１実施形態と同
様の利点を有するほか、ＥＥＰＲＯＭ１７ａに対する書
き込みをより正確に行うことができる。
供給されるクロックＣＬＫを２種類の異常低電圧に応じ
て２段階に分周するようにしたので、内部クロックＣＬ
Ｋ’の周波数がＣＰＵ１６の動作周波数を越えるのを確
実に防ぐことができる。これにより、第１実施形態と同
様の利点を有するほか、ＥＥＰＲＯＭ１７ａに対する書
き込みをより正確に行うことができる。
【００８５】図１２は、本発明の第３実施形態に係るＩ
Ｃカードシステムの要部ブロック図であり、図１と共通
する要素には同一の符号を付し、その説明を省略する。
Ｃカードシステムの要部ブロック図であり、図１と共通
する要素には同一の符号を付し、その説明を省略する。
【００８６】本実施形態のＩＣカードシステムは、図１
に示す構成において電圧判定回路１６Ｂを設け、ＣＰＵ
の電圧判定機能をハードウェアで構成したものである。
電圧判定回路１６Ｂを設けたことに伴い、フラグ保持回
路１９の出力を電圧判定回路１６Ｂに入力し、その出力
側からクロック調整信号ＳＫ１をクロック分周回路２０
へ出力するように構成している。電圧判定回路１６Ｂ
は、フラグ保持回路１９からの電圧検知ステータスに基
づいて、図４に示す電圧判定基準に対応した出力信号を
生成してＣＰＵ１６Ａ及び周辺回路１７へ供給する。
に示す構成において電圧判定回路１６Ｂを設け、ＣＰＵ
の電圧判定機能をハードウェアで構成したものである。
電圧判定回路１６Ｂを設けたことに伴い、フラグ保持回
路１９の出力を電圧判定回路１６Ｂに入力し、その出力
側からクロック調整信号ＳＫ１をクロック分周回路２０
へ出力するように構成している。電圧判定回路１６Ｂ
は、フラグ保持回路１９からの電圧検知ステータスに基
づいて、図４に示す電圧判定基準に対応した出力信号を
生成してＣＰＵ１６Ａ及び周辺回路１７へ供給する。
【００８７】このように構成しても、第１実施形態と同
様の作用効果を奏することができる。
様の作用効果を奏することができる。
【００８８】なお、電圧判定機能をハードウェアで構成
する第３実施形態の技術を第２実施形態に適用すること
も勿論可能である。また、上記第１乃至第３実施形態で
は、露出した端子を接触させる接触型のＩＣカードで説
明をしてきたが、本発明を電磁誘導方式等の非接触型の
ＩＣカードに適用することも可能である。
する第３実施形態の技術を第２実施形態に適用すること
も勿論可能である。また、上記第１乃至第３実施形態で
は、露出した端子を接触させる接触型のＩＣカードで説
明をしてきたが、本発明を電磁誘導方式等の非接触型の
ＩＣカードに適用することも可能である。
【００８９】さらに、電源電圧ＶＤＤによって特性が変
動する周辺回路内のアナログ的な回路に対して、本発明
を適用することも可能である。
動する周辺回路内のアナログ的な回路に対して、本発明
を適用することも可能である。
【００９０】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体集積回路によれば、外部装置から供給され
る電源電圧に応じて、内部回路の特性等の最適化を図る
ことができ、回路のパフォーマンスを犠牲にすることな
く広範囲の電源電圧に対して常に安定した動作が可能と
なる。さらに、電圧判定通知手段により電源電圧の状態
が常に外部装置へ通知されるため、外部装置は、例えば
電源電圧の異常事態に対して速やかに対応することがで
き、事故の拡大を防ぐことが可能となる。
である半導体集積回路によれば、外部装置から供給され
る電源電圧に応じて、内部回路の特性等の最適化を図る
ことができ、回路のパフォーマンスを犠牲にすることな
く広範囲の電源電圧に対して常に安定した動作が可能と
なる。さらに、電圧判定通知手段により電源電圧の状態
が常に外部装置へ通知されるため、外部装置は、例えば
電源電圧の異常事態に対して速やかに対応することがで
き、事故の拡大を防ぐことが可能となる。
【００９１】
【００９２】
【００９３】第２の発明である半導体集積回路によれ
ば、上記第１の発明と同様の効果のほかに、異常低電圧
下に外部装置から供給されるクロックが高速であって
も、例えば内部回路中のＣＰＵが暴走するといったよう
な不具合を未然に回避することができる。
ば、上記第１の発明と同様の効果のほかに、異常低電圧
下に外部装置から供給されるクロックが高速であって
も、例えば内部回路中のＣＰＵが暴走するといったよう
な不具合を未然に回避することができる。
【００９４】第３の発明であるＩＣカードによれば、外
部装置から供給される電源電圧に応じて、メモリに対す
るアクセス動作及びクロック分周手段に対する分周動作
などの中央処理装置の制御動作が最適化され、中央処理
装置は広範囲の電源電圧に対して常に安定した制御動作
が可能となる。
部装置から供給される電源電圧に応じて、メモリに対す
るアクセス動作及びクロック分周手段に対する分周動作
などの中央処理装置の制御動作が最適化され、中央処理
装置は広範囲の電源電圧に対して常に安定した制御動作
が可能となる。
【００９５】第４の発明であるＩＣカードによれば、外
部装置から供給される電源電圧に応じて、周辺回路の特
性等の最適化を図ることができ、回路のパフォーマンス
を犠牲にすることなく広範囲の電源電圧に対して常に安
定した動作が可能になる。
部装置から供給される電源電圧に応じて、周辺回路の特
性等の最適化を図ることができ、回路のパフォーマンス
を犠牲にすることなく広範囲の電源電圧に対して常に安
定した動作が可能になる。
【００９６】第５の発明であるＩＣカードによれば、上
記第４の発明と同様の効果のほかに、電源電圧の状態が
常に外部装置へ通知されるため、外部装置では、例えば
電源電圧の異常事態に対して速やかに対応することがで
き、事故の拡大を防ぐことが可能となる。
記第４の発明と同様の効果のほかに、電源電圧の状態が
常に外部装置へ通知されるため、外部装置では、例えば
電源電圧の異常事態に対して速やかに対応することがで
き、事故の拡大を防ぐことが可能となる。
【００９７】
【００９８】第６の発明であるＩＣカードによれば、上
記第４または第５の発明と同様の効果のほかに、異常低
電圧下に外部装置から供給されるクロックが高速であっ
ても、中央処理装置が暴走するといったことを未然に防
ぐことが可能となる。
記第４または第５の発明と同様の効果のほかに、異常低
電圧下に外部装置から供給されるクロックが高速であっ
ても、中央処理装置が暴走するといったことを未然に防
ぐことが可能となる。
【００９９】第７の発明であるＩＣカードシステムによ
れば、外部装置から供給される電源電圧に応じて、周辺
回路の特性等の最適化が図られるので、回路のパフォー
マンスを犠牲にすることなく広範囲の電源電圧に対して
常に安定した動作が可能になる。さらに、電源電圧の異
常事態に対して速やかに対応することができ、事故の拡
大を防ぐことが可能となる。
れば、外部装置から供給される電源電圧に応じて、周辺
回路の特性等の最適化が図られるので、回路のパフォー
マンスを犠牲にすることなく広範囲の電源電圧に対して
常に安定した動作が可能になる。さらに、電源電圧の異
常事態に対して速やかに対応することができ、事故の拡
大を防ぐことが可能となる。
【０１００】第８の発明であるＩＣカードシステムによ
れば、上記第７の発明と同様の効果のほか、外部装置か
ら供給される電源電圧に応じて、メモリ特性調整手段に
より周辺回路内メモリに対する書き込み特性の最適化が
図られ、メモリのパフォーマンスを犠牲にすることなく
広範囲の電源電圧に対して常にメモリの書き込み動作が
安定する。
れば、上記第７の発明と同様の効果のほか、外部装置か
ら供給される電源電圧に応じて、メモリ特性調整手段に
より周辺回路内メモリに対する書き込み特性の最適化が
図られ、メモリのパフォーマンスを犠牲にすることなく
広範囲の電源電圧に対して常にメモリの書き込み動作が
安定する。
【０１０１】第９の発明であるＩＣカードシステムによ
れば、上記第７の発明と同様の効果のほかに、電源電圧
の異常低電圧下に外部装置から供給されるクロックが高
速であっても、中央処理装置が暴走するといったことを
未然に防ぐことが可能になる。
れば、上記第７の発明と同様の効果のほかに、電源電圧
の異常低電圧下に外部装置から供給されるクロックが高
速であっても、中央処理装置が暴走するといったことを
未然に防ぐことが可能になる。
【０１０２】第１０の発明であるＩＣカードシステムに
よれば、上記第７の発明と同様の効果のほかに、ＩＣカ
ードに供給される電源電圧が異常高電圧であったときに
は、外部装置の異常対処手段が直ちにＩＣカードの排出
処理を行うので、異常高電圧によるＩＣカードに対する
ダメージを最小限に抑えることが可能になる。
よれば、上記第７の発明と同様の効果のほかに、ＩＣカ
ードに供給される電源電圧が異常高電圧であったときに
は、外部装置の異常対処手段が直ちにＩＣカードの排出
処理を行うので、異常高電圧によるＩＣカードに対する
ダメージを最小限に抑えることが可能になる。
【０１０３】第１１の発明であるＩＣカードシステムに
よれば、上記第７または第９の発明と同様の効果のほ
か、例えば、メモリへの書き込み動作の途中で通信の中
断またはＩＣカードの排出処理が行われることがなく、
メモリに誤データが書き込まれるのを防ぐことができ
る。さらに、電源電圧の異常低電圧下に外部装置から供
給されたクロックが高速であっても、メモリに対する書
き込み動作を正確に行うとことが可能になる。
よれば、上記第７または第９の発明と同様の効果のほ
か、例えば、メモリへの書き込み動作の途中で通信の中
断またはＩＣカードの排出処理が行われることがなく、
メモリに誤データが書き込まれるのを防ぐことができ
る。さらに、電源電圧の異常低電圧下に外部装置から供
給されたクロックが高速であっても、メモリに対する書
き込み動作を正確に行うとことが可能になる。
【図１】本発明の第１実施形態に係るＩＣカードシステ
ムの要部ブロック図である。
ムの要部ブロック図である。
【図２】第１実施形態におけるクロック分周回路の構成
例を示す回路図である。
例を示す回路図である。
【図３】第１実施形態におけるＩＣカード側の所要動作
を示すフローチャートである。
を示すフローチャートである。
【図４】第１実施形態におけるＣＰＵによる電圧判定基
準を示す図である。
準を示す図である。
【図５】第１実施形態におけるリーダ・ライタ側の所要
動作を示すフローチャートである。
動作を示すフローチャートである。
【図６】第１実施形態におけるクロック分周時のタイミ
ングチャートである。
ングチャートである。
【図７】本発明の第２実施形態に係るＩＣカードシステ
ムの要部ブロック図である。
ムの要部ブロック図である。
【図８】第２実施形態におけるＣＰＵによる電圧判定基
準を示す図である。
準を示す図である。
【図９】第２実施形態におけるクロック分周回路の構成
例を示す回路図である。
例を示す回路図である。
【図１０】第２実施形態の所要動作を示すフローチャー
トである。
トである。
【図１１】第２実施形態におけるクロック分周時のタイ
ミングチャートである。
ミングチャートである。
【図１２】本発明の第３実施形態に係るＩＣカードシス
テムの要部ブロック図である。
テムの要部ブロック図である。
【図１３】従来のＩＣカードシステムの基本構成を示す
ブロック図である。
ブロック図である。
【図１４】従来の半導体集積回路のブロック図である。
１０，１０Ａ ＩＣカード
１６，１６Ａ ＣＰＵ
１６Ｂ 電圧判定回路
１７ 周辺回路
１７ａ ＥＥＰＲＯＭ
１８，１８Ａ 電圧検知回路
１９，１９Ａ フラグ保持回路
２０，２０Ａ クロック分周回路
３０ リーダ・ライタ
ＶＤＤ 電源電圧
ＳＫ１ クロック調整信号
ＣＬＫ クロック
Claims (11)
- 【請求項１】 外部装置から供給される電源電圧を検知
する電圧検知手段と、 前記電圧検知手段の電圧検知結果を判定する電圧判定手
段と、 前記電圧判定手段の判定結果に応じて、内部回路の調整
を行う内部回路調整手段と、前記電圧判定手段の判定結果を前記外部装置へ通知する
電圧判定通知手段とを備えた ことを特徴とする半導体集
積回路。 - 【請求項２】 前記内部回路調整手段は、前記電圧判定
手段の電圧判定結果が異常低電圧であった場合に、前記
外部装置から供給されたクロックを前記異常低電圧に応
じて分周するクロック分周手段を有することを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】 データを格納するメモリを有する周辺回
路と、外部装置に対する前記メモリへのアクセス制御を
含む各種制御を行う中央処理装置とを備え、前記外部装
置より少なくとも電源及びクロックの供給を受けて動作
するＩＣカードにおいて、 前記外部装置より供給される電源電圧を検知する電圧検
知手段と、 前記外部装置から供給されたクロックを分周するクロッ
ク分周手段とを設け、 前記中央処理装置は、前記電圧検知手段の電圧検知結果
に応じて、前記メモリに対するアクセス動作及び前記ク
ロック分周手段に対する分周動作を含む所要の制御動作
を行うことを特徴とするＩＣカード。 - 【請求項４】 データを格納するメモリを有する周辺回
路と、外部装置に対する前記メモリへのアクセス制御を
含む各種制御を行う中央処理装置とを備え、前記外部装
置より少なくとも電源及びクロックの供給を受けて動作
するＩＣカードにおいて、 前記外部装置から供給される電源電圧を検知する電圧検
知手段と、前記外部装置から供給されたクロックを分周するクロッ
ク分周手段と、 前記電圧検知手段の電圧検知結果を判定する電圧判定手
段と、 前記電圧判定手段の判定結果に応じて、前記メモリ及び
前記クロック分周手段の調整を行う回路調整手段とを備
えたことを特徴とするＩＣカード。 - 【請求項５】 前記電圧判定手段の判定結果を前記外部
装置へ通知する電圧判定通知手段を設けたことを特徴と
する請求項４記載のＩＣカード。 - 【請求項６】 前記回路調整手段は、前記電圧判定手段
の電圧判定結果が異常低電圧であった場合に、前記外部
装置から供給されたクロックを前記異常低電圧に応じて
分周するクロック分周手段を有することを特徴とする請
求項４または５記載のＩＣカード。 - 【請求項７】 データを格納するメモリを有する周辺回
路、及び前記メモリに対するアクセス制御を含む各種制
御を行う中央処理装置を内蔵するＩＣカードと、前記Ｉ
Ｃカードを着脱自在に装着し前記ＩＣカードに対して少
なくとも電源及びクロックを供給すると共に、前記メモ
リに対するデータの送受信制御を行う外部装置とを備え
たＩＣカードシステムにおいて、 前記ＩＣカードは、 前記外部装置から供給される電源電圧を検知する電圧検
知手段と、前記電圧検知手段の電圧検知結果を判定する
電圧判定手段と、前記電圧判定手段の判定結果に応じ
て、前記周辺回路の調整を行う回路調整手段と、前記電
圧判定手段の判定結果を前記外部装置へ通知する電圧判
定通知手段とを備え、 前記外部装置は、 前記ＩＣカードから送られてきた前記電圧判定手段の判
定結果が異常電圧と判定されていたとき、前記ＩＣカー
ドとの通信の中断または前記ＩＣカードの排出処理を行
う異常対処手段を備えたことを特徴とするＩＣカードシ
ステム。 - 【請求項８】 前記回路調整手段は、前記電圧判定手段
の判定結果に応じて、前記メモリに対するアクセス特性
を調整するメモリ特性調整手段を有することを特徴とす
る請求項７記載のＩＣカードシステム。 - 【請求項９】 前記回路調整手段は、前記電圧判定手段
の電圧判定結果が異常低電圧であった場合に、前記外部
装置から供給されたクロックを前記異常低電圧に応じて
分周するクロック分周手段を有することを特徴とする請
求項７記載のＩＣカードシステム。 - 【請求項１０】 前記異常対処手段は、前記ＩＣカード
から送られてきた前記電圧判定手段の判定結果が異常高
電圧と判定されていたとき、直ちに前記ＩＣカードの排
出処理を行うようにしたことを特徴とする請求項７記載
のＩＣカードシステム。 - 【請求項１１】 前記異常対処手段は、前記ＩＣカード
から送られてきた前記電圧判定手段の判定結果が異常低
電圧と判定されていたとき、所定のタイミングを置いて
前記ＩＣカードとの通信の中断を行うようにしたことを
特徴とする請求項７または請求項９記載のＩＣカードシ
ステム。
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