JP3475162B2 - チャージポンプ回路 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
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- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0029—Circuits or arrangements for limiting the slope of switching signals, e.g. slew rate
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Description
【0001】
【発明の属する技術分野】本発明は、電源回路等に用い
られるチャージポンプ回路に関し、特に寄生バイポーラ
アクションを防止し、高効率、大電流出力を可能とする
チャージポンプ回路に関する。
られるチャージポンプ回路に関し、特に寄生バイポーラ
アクションを防止し、高効率、大電流出力を可能とする
チャージポンプ回路に関する。
【0002】
【従来の技術】近年、携帯電話等の携帯機器用の電源回
路として、ディクソン(Dickson)方式のチャージポン
プ回路(Charge Pump Circuit)を用いた昇圧電源回路
が注目されている。ディクソン方式のチャージポンプ回
路は、例えば技術文献「John F.Dickson On-chip High-
Voltage Generation in MNOS Integrated Circuits Usi
ng an Improved Voltage Multiplier Technique IEEE J
OURNAL OF SOLID-STATECIRCUITS,VOL.SC-11,NO.3 pp.37
4-378 JUNE 1976.」に詳しく記載されている。この昇圧
用チャージポンプ回路は、高周波動作が可能なため、L
SI外部の外付けコンデンサを小さくすることができ
る。したがって、携帯機器の小型化には最適である。
路として、ディクソン(Dickson)方式のチャージポン
プ回路(Charge Pump Circuit)を用いた昇圧電源回路
が注目されている。ディクソン方式のチャージポンプ回
路は、例えば技術文献「John F.Dickson On-chip High-
Voltage Generation in MNOS Integrated Circuits Usi
ng an Improved Voltage Multiplier Technique IEEE J
OURNAL OF SOLID-STATECIRCUITS,VOL.SC-11,NO.3 pp.37
4-378 JUNE 1976.」に詳しく記載されている。この昇圧
用チャージポンプ回路は、高周波動作が可能なため、L
SI外部の外付けコンデンサを小さくすることができ
る。したがって、携帯機器の小型化には最適である。
【0003】チャージポンプ回路は、基本的には電圧源
(Vdd)に電荷転送素子を複数段接続し、各接続ノー
ド(ポンピングノード)に結合コンデンサの一端を接続
すると共に、該各結合コンデンサの他端に相補的なクロ
ックを供給することにより、後段へと電荷転送すること
により、理想的には(n+1)×Vddの昇圧電圧を得
るものである(nはチャージポンプ回路の段数)。
(Vdd)に電荷転送素子を複数段接続し、各接続ノー
ド(ポンピングノード)に結合コンデンサの一端を接続
すると共に、該各結合コンデンサの他端に相補的なクロ
ックを供給することにより、後段へと電荷転送すること
により、理想的には(n+1)×Vddの昇圧電圧を得
るものである(nはチャージポンプ回路の段数)。
【0004】本発明者は、従来のディクソン方式のチャ
ージポンプ回路に数々の改良を加え、大出力電流(数m
A〜10数mA)で、かつ高効率を達成し得るチャージ
ポンプ回路を既に提案した(特願2000−01644
2号)。このチャージポンプ回路の構成例を図4乃至図
7に示した。この回路の構成及び動作については後に詳
しく説明するが、その特徴点は以下の通りである。 各電荷転送用MOSトランジスタ(M1,M2,M
3,M4)のオンする時のゲート・ソース間電圧Vgs
が電源電圧の2倍となるように構成されている。これに
より、電荷転送用MOSトランジスタのオン時の抵抗を
低減することができると共に、ゲート酸化膜厚は一律に
2Vddに耐える厚みに設計すれば良い。これにより、
電荷転送用MOSトランジスタのソース・ドレイン間電
圧Vgsが不均一である場合に比べて、オン抵抗を低く
設計することができる。 ドレイン(Drain)と基板(Body)とを短絡すること
により、ゲート・基板間電圧Vgb=ゲート・ドレイン
電圧Vgd、という関係が成り立つようにしている。こ
れは、基板バイアス電圧を小さくすることによりゲート
酸化膜を薄くし、更にバックゲート・バイアス効果(Ba
ck Gate BiasEffect)によるしきい値(Threshold V olt
age)の上昇を無くすためである。
ージポンプ回路に数々の改良を加え、大出力電流(数m
A〜10数mA)で、かつ高効率を達成し得るチャージ
ポンプ回路を既に提案した(特願2000−01644
2号)。このチャージポンプ回路の構成例を図4乃至図
7に示した。この回路の構成及び動作については後に詳
しく説明するが、その特徴点は以下の通りである。 各電荷転送用MOSトランジスタ(M1,M2,M
3,M4)のオンする時のゲート・ソース間電圧Vgs
が電源電圧の2倍となるように構成されている。これに
より、電荷転送用MOSトランジスタのオン時の抵抗を
低減することができると共に、ゲート酸化膜厚は一律に
2Vddに耐える厚みに設計すれば良い。これにより、
電荷転送用MOSトランジスタのソース・ドレイン間電
圧Vgsが不均一である場合に比べて、オン抵抗を低く
設計することができる。 ドレイン(Drain)と基板(Body)とを短絡すること
により、ゲート・基板間電圧Vgb=ゲート・ドレイン
電圧Vgd、という関係が成り立つようにしている。こ
れは、基板バイアス電圧を小さくすることによりゲート
酸化膜を薄くし、更にバックゲート・バイアス効果(Ba
ck Gate BiasEffect)によるしきい値(Threshold V olt
age)の上昇を無くすためである。
【0005】
【発明が解決しようとする課題】しかし、上述したチャ
ージポンプ回路ではバイポーラアクション(Bipolar Ac
tion)が起き易いという問題があった。バイポーラアク
ションが起きない場合の回路効率ηは95%であるが、
バイポーラアクションが起きた場合の回路効率ηは50
%程度に低下してしまう。ここで、回路効率ηは一般
に、η=(出力電力/入力電力)×100 によって定
義される。
ージポンプ回路ではバイポーラアクション(Bipolar Ac
tion)が起き易いという問題があった。バイポーラアク
ションが起きない場合の回路効率ηは95%であるが、
バイポーラアクションが起きた場合の回路効率ηは50
%程度に低下してしまう。ここで、回路効率ηは一般
に、η=(出力電力/入力電力)×100 によって定
義される。
【0006】以下で、本発明者が検討したバイポーラア
クションのメカニズムについて説明する。上述したチャ
ージポンプ回路の特徴点は特にバイポーラアクション
を誘発する危険を伴わないが、特徴点はその危険を含
んでいる。図8は、図4に示した電荷転送用MOSトラ
ンジスタの断面構造を示す図である。図8(A)に示す
ように、電荷転送用MOSトランジスタM3(Pチャネ
ル型)は、P型半導体基板101上に形成されたNウエ
ル102の表面に形成される。そして、ドレインDとN
ウエル102内に設けられたN型層103とが配線で接
続されることにより、ドレインDと基板(ここではNウ
エル102)が短絡されている。これによりPNP型の
寄生バイポーラトランジスタTR1が構成される。すな
わち、ソースSがエミッタ、Nウエル102がベース、
P型半導体基板101がコレクタに相当する。
クションのメカニズムについて説明する。上述したチャ
ージポンプ回路の特徴点は特にバイポーラアクション
を誘発する危険を伴わないが、特徴点はその危険を含
んでいる。図8は、図4に示した電荷転送用MOSトラ
ンジスタの断面構造を示す図である。図8(A)に示す
ように、電荷転送用MOSトランジスタM3(Pチャネ
ル型)は、P型半導体基板101上に形成されたNウエ
ル102の表面に形成される。そして、ドレインDとN
ウエル102内に設けられたN型層103とが配線で接
続されることにより、ドレインDと基板(ここではNウ
エル102)が短絡されている。これによりPNP型の
寄生バイポーラトランジスタTR1が構成される。すな
わち、ソースSがエミッタ、Nウエル102がベース、
P型半導体基板101がコレクタに相当する。
【0007】上記構成において電荷転送用MOSトラン
ジスタM3がオンすると、ソースSからドレインDへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧VdsがソースS(エミッタ)とNウエル1
02とで構成される寄生ダイオードのビルトイン電圧
(Built-in Voltage)Vbiよりも大きいと(Vds>
Vbi)、このダイオードに順方向電流が流れ、寄生バ
イポーラトランジスタTR1がオン状態となる。する
と、ポンピングノード(電圧ノードV2)から半導体基
板101へ大電流が流れてしまう。これは電流の大きな
ロスとなり、回路効率ηが劣化する。
ジスタM3がオンすると、ソースSからドレインDへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧VdsがソースS(エミッタ)とNウエル1
02とで構成される寄生ダイオードのビルトイン電圧
(Built-in Voltage)Vbiよりも大きいと(Vds>
Vbi)、このダイオードに順方向電流が流れ、寄生バ
イポーラトランジスタTR1がオン状態となる。する
と、ポンピングノード(電圧ノードV2)から半導体基
板101へ大電流が流れてしまう。これは電流の大きな
ロスとなり、回路効率ηが劣化する。
【0008】また、図8(B)に示すように、電荷転送
用MOSトランジスタM2(Nチャネル型)は、Pウエ
ル105の表面に形成される。Pウエル105はNウエ
ル102内に形成され、半導体基板101から電気的に
分離されている。また、Nウエルには出力電圧Vout
が印加されている。
用MOSトランジスタM2(Nチャネル型)は、Pウエ
ル105の表面に形成される。Pウエル105はNウエ
ル102内に形成され、半導体基板101から電気的に
分離されている。また、Nウエルには出力電圧Vout
が印加されている。
【0009】そして、ドレインDとPウエル105内に
設けられたP型層106とが配線で接続されることによ
り、ドレインDと基板(ここではPウエル105)が短
絡されている。これによりNPN型の寄生バイポーラト
ランジスタTR2が構成される。すなわち、ソースSが
エミッタ、Pウエル105がベース、Nウエル102が
コレクタに相当する。
設けられたP型層106とが配線で接続されることによ
り、ドレインDと基板(ここではPウエル105)が短
絡されている。これによりNPN型の寄生バイポーラト
ランジスタTR2が構成される。すなわち、ソースSが
エミッタ、Pウエル105がベース、Nウエル102が
コレクタに相当する。
【0010】上記構成において電荷転送用MOSトラン
ジスタM2がオンすると、ドレインDからソースSへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧VdsがソースS(エミッタ)とPウエル1
05とで構成される寄生ダイオードのビルトイン電圧V
biよりも大きいと(Vds>Vbi)、このダイオー
ドに順方向電流が流れ、寄生バイポーラトランジスタT
R2がオン状態となる。すると、出力からポンピングノ
ード(電圧ノードV2)へ大電流が流れてしまう。これ
は同様に電流の大きなロスとなり、回路効率ηが劣化す
ることとなる。
ジスタM2がオンすると、ドレインDからソースSへ電
流が流れ、電荷が転送される。このとき、ソース・ドレ
イン間電圧VdsがソースS(エミッタ)とPウエル1
05とで構成される寄生ダイオードのビルトイン電圧V
biよりも大きいと(Vds>Vbi)、このダイオー
ドに順方向電流が流れ、寄生バイポーラトランジスタT
R2がオン状態となる。すると、出力からポンピングノ
ード(電圧ノードV2)へ大電流が流れてしまう。これ
は同様に電流の大きなロスとなり、回路効率ηが劣化す
ることとなる。
【0011】そこで、本発明者はこの問題を鋭意検討し
た結果、上記のようなバイポーラアクションを誘発する
要因は2つあることを見出した。第1は、電荷転送用M
OSトランジスタ及びコンデンサにクロックを供給する
クロックドライバーのインピーダンスが大きいことであ
る。第2は、ボンディング・リード線等の寄生インダク
タンスの影響である。このインダクタンスの影響によ
り、図4に示したチャージポンプ回路の電圧ノードV
1,V2,V3,V4には共振波形が現れ、オーバーシ
ュート及びリンギングを起こす。その結果として、上述
したVds>Vbiという状態が発生し、バイポーラア
クションが起こる。
た結果、上記のようなバイポーラアクションを誘発する
要因は2つあることを見出した。第1は、電荷転送用M
OSトランジスタ及びコンデンサにクロックを供給する
クロックドライバーのインピーダンスが大きいことであ
る。第2は、ボンディング・リード線等の寄生インダク
タンスの影響である。このインダクタンスの影響によ
り、図4に示したチャージポンプ回路の電圧ノードV
1,V2,V3,V4には共振波形が現れ、オーバーシ
ュート及びリンギングを起こす。その結果として、上述
したVds>Vbiという状態が発生し、バイポーラア
クションが起こる。
【0012】この寄生インダクタンスの影響について図
9乃至図11を参照しながら、更に詳しく説明する。図
9は図4に示したチャージポンプ回路の初段を示す部分
回路図である。M1,M2は電荷転送用MOSトランジ
スタである。CD1はクロックドライバーであって、イ
ンバータINV1,INV2から構成されている。C1
は外付けコンデンサ、51,52は外部リード端子であ
る。
9乃至図11を参照しながら、更に詳しく説明する。図
9は図4に示したチャージポンプ回路の初段を示す部分
回路図である。M1,M2は電荷転送用MOSトランジ
スタである。CD1はクロックドライバーであって、イ
ンバータINV1,INV2から構成されている。C1
は外付けコンデンサ、51,52は外部リード端子であ
る。
【0013】チャージポンプ回路をパッケージに組み込
む場合、外部接続用パッド(不図示)と外部リード端子
51,52とがワイヤーボンディングされる。この外部
リードには8nH程度、ボンディングワイヤー2nH程
度のインダクタンスが存在することが知られている。す
なわち、電圧ノードV1と外部リード端子51との間に
はインダクタンスLS1が存在し、クロックドライバー
CD1の出力と外部リード端子52との間にはインダク
タンスLS2が存在する。また、LSI内部の外部接続
用パッドには寄生容量Csが付く。これらの寄生インダ
クタンスLS1,LS2及び寄生容量Csで定まる周波
数の共振波形が電圧ノードV1に現れる。
む場合、外部接続用パッド(不図示)と外部リード端子
51,52とがワイヤーボンディングされる。この外部
リードには8nH程度、ボンディングワイヤー2nH程
度のインダクタンスが存在することが知られている。す
なわち、電圧ノードV1と外部リード端子51との間に
はインダクタンスLS1が存在し、クロックドライバー
CD1の出力と外部リード端子52との間にはインダク
タンスLS2が存在する。また、LSI内部の外部接続
用パッドには寄生容量Csが付く。これらの寄生インダ
クタンスLS1,LS2及び寄生容量Csで定まる周波
数の共振波形が電圧ノードV1に現れる。
【0014】この共振現象を図10及び図11を参照し
て模式的に説明する。図10(A)に示すように、スイ
ッチSWを電源Vdd側にスイッチングしてコンデンサ
Cを充電した後、スイッチSWをグランド側に急激に切
換える。すると、出力端子OUTには図10(B)に示
すように、コイルのインダクタンスLとコンデンサCの
容量で定まる周期Tの共振波形が現れる。また、図11
(A)に示すように、スイッチSWをグランド側にスイ
ッチングしてコンデンサCを放電した後、スイッチSW
を電源Vdd側に急激に切換える。すると、出力端子O
UTには図11(B)に示すように、LとCで定まる周
期Tの共振波形が現れる。かかる共振波形はスイッチS
Wのオン抵抗、コイルのインピーダンス、コンデンサの
誘電損失によって減衰していく。ここで、スイッチSW
がチャージポンプ回路のクロックドライバーに相当する
と考えればよい。
て模式的に説明する。図10(A)に示すように、スイ
ッチSWを電源Vdd側にスイッチングしてコンデンサ
Cを充電した後、スイッチSWをグランド側に急激に切
換える。すると、出力端子OUTには図10(B)に示
すように、コイルのインダクタンスLとコンデンサCの
容量で定まる周期Tの共振波形が現れる。また、図11
(A)に示すように、スイッチSWをグランド側にスイ
ッチングしてコンデンサCを放電した後、スイッチSW
を電源Vdd側に急激に切換える。すると、出力端子O
UTには図11(B)に示すように、LとCで定まる周
期Tの共振波形が現れる。かかる共振波形はスイッチS
Wのオン抵抗、コイルのインピーダンス、コンデンサの
誘電損失によって減衰していく。ここで、スイッチSW
がチャージポンプ回路のクロックドライバーに相当する
と考えればよい。
【0015】本発明は上述した従来の課題に鑑みて為さ
れたものであり、寄生インダクタンスの影響を除去して
バイポーラアクションを防止したチャージポンプ回路を
提供することを目的とする。
れたものであり、寄生インダクタンスの影響を除去して
バイポーラアクションを防止したチャージポンプ回路を
提供することを目的とする。
【0016】
【課題を解決するための手段】本発明のチャージポンプ
回路は、初段の電荷転送MOSトランジスタに所定の入
力電圧が印加されると共に直列接続された複数の電荷転
送用MOSトランジスタと、前記電荷転送用MOSトラ
ンジスタの各接続点に一端が接続された結合コンデンサ
と、前記結合コンデンサの他端に交互に逆相のクロック
パルスを供給するクロックドライバーとを備え、後段の
電荷転送用MOSトランジスタから昇圧電圧を出力する
チャージポンプ回路において、前記クロックドライバー
が出力するクロックパルスの立上がり時間及び立下り時
間を前記クロックドライバーの出力の共振が発生する値
より長く設定したことを特徴とする。
回路は、初段の電荷転送MOSトランジスタに所定の入
力電圧が印加されると共に直列接続された複数の電荷転
送用MOSトランジスタと、前記電荷転送用MOSトラ
ンジスタの各接続点に一端が接続された結合コンデンサ
と、前記結合コンデンサの他端に交互に逆相のクロック
パルスを供給するクロックドライバーとを備え、後段の
電荷転送用MOSトランジスタから昇圧電圧を出力する
チャージポンプ回路において、前記クロックドライバー
が出力するクロックパルスの立上がり時間及び立下り時
間を前記クロックドライバーの出力の共振が発生する値
より長く設定したことを特徴とする。
【0017】本発明は、チャージポンプ回路において発
生するバイポーラアクションの誘発要因の1つがクロッ
クドライバーの出力の共振現象であることを初めて見出
したことに基づくものである。従来のクロックドライバ
ーは大電流出力を追及するあまり、立上がり時間及び立
下り時間は極めて短く設定されていたため、寄生インダ
クタンス及び寄生容量の存在により、バイポーラアクシ
ョンを招いていた。本発明によれば、クロックドライバ
ーが出力するクロックパルスの立上がり時間及び立下り
時間を前記クロックドライバーの出力の共振が発生する
値より大きく設定したので、共振現象を招くことがな
く、これに起因するバイポーラアクションを確実に防止
し、回路効率ηの劣化を防止することができる。
生するバイポーラアクションの誘発要因の1つがクロッ
クドライバーの出力の共振現象であることを初めて見出
したことに基づくものである。従来のクロックドライバ
ーは大電流出力を追及するあまり、立上がり時間及び立
下り時間は極めて短く設定されていたため、寄生インダ
クタンス及び寄生容量の存在により、バイポーラアクシ
ョンを招いていた。本発明によれば、クロックドライバ
ーが出力するクロックパルスの立上がり時間及び立下り
時間を前記クロックドライバーの出力の共振が発生する
値より大きく設定したので、共振現象を招くことがな
く、これに起因するバイポーラアクションを確実に防止
し、回路効率ηの劣化を防止することができる。
【0018】
【発明の実施の形態】本発明の実施形態に係るチャージ
ポンプ回路について、図1乃至図7を参照しながら説明
する。図1は図4に示したチャージポンプ回路の初段を
示す部分回路図である。図1において、図9と同一の構
成部分については同一符号を付して説明を省略する。
ポンプ回路について、図1乃至図7を参照しながら説明
する。図1は図4に示したチャージポンプ回路の初段を
示す部分回路図である。図1において、図9と同一の構
成部分については同一符号を付して説明を省略する。
【0019】上述したように、チャージポンプ回路をパ
ッケージに組み込み、結合コンデンサを外付けした場合
には寄生インダクタンスLS1,LS2及び寄生容量C
sが存在する。そして、これらのインダクタンス及び容
量成分によってクロックドライバーCD1’の出力に共
振現象が現れ、バイポーラアクションを誘発することが
明らかとなった。
ッケージに組み込み、結合コンデンサを外付けした場合
には寄生インダクタンスLS1,LS2及び寄生容量C
sが存在する。そして、これらのインダクタンス及び容
量成分によってクロックドライバーCD1’の出力に共
振現象が現れ、バイポーラアクションを誘発することが
明らかとなった。
【0020】そこで、本発明は、この共振現象を防止す
るためにクロックドライバーCD1立上がり及び立下り
を鈍らせるように改良を施したものである。クロックド
ライバーCD1’の構成は以下のとおりである。第1の
インバータINV1’及び第2のインバータINV2’
に同一のクロック信号φが第3のインバータINV3’
を介して入力されている。第3のインバータINV3’
は波形整形用インバータであって、その反転出力信号*
φが第1のインバータINV1’及び第2のインバータ
INV2’の入力に印加されている。
るためにクロックドライバーCD1立上がり及び立下り
を鈍らせるように改良を施したものである。クロックド
ライバーCD1’の構成は以下のとおりである。第1の
インバータINV1’及び第2のインバータINV2’
に同一のクロック信号φが第3のインバータINV3’
を介して入力されている。第3のインバータINV3’
は波形整形用インバータであって、その反転出力信号*
φが第1のインバータINV1’及び第2のインバータ
INV2’の入力に印加されている。
【0021】また、第1のインバータINV1’の出力
は第1の出力トランジスタM1’(P)(Pチャネル型
MOSトランジスタ)を駆動するために、そのゲートに
印加されている。一方、第2のインバータINV2’の
出力は第2の出力トランジスタM1’(N)(Nチャネ
ル型MOSトランジスタ)を駆動するために、そのゲー
トに印加されている。第1の出力トランジスタM1’
(P)のソースは電源電圧Vddに接続されている。第
2の出力トランジスタM1’(N)のソースは接地され
ている。第1の出力トランジスタM1’(P)及び第2
の出力トランジスタM1’(N)は共通接続され、クロ
ックドライバーCD1’の出力端子を成している。
は第1の出力トランジスタM1’(P)(Pチャネル型
MOSトランジスタ)を駆動するために、そのゲートに
印加されている。一方、第2のインバータINV2’の
出力は第2の出力トランジスタM1’(N)(Nチャネ
ル型MOSトランジスタ)を駆動するために、そのゲー
トに印加されている。第1の出力トランジスタM1’
(P)のソースは電源電圧Vddに接続されている。第
2の出力トランジスタM1’(N)のソースは接地され
ている。第1の出力トランジスタM1’(P)及び第2
の出力トランジスタM1’(N)は共通接続され、クロ
ックドライバーCD1’の出力端子を成している。
【0022】また、第1のインバータINV1’はPチ
ャネル型MOSトランジスタM2’(P)、Nチャネル
型MOSトランジスタM2’(N)で構成され、第2の
インバータINV1’はPチャネル型MOSトランジス
タM3’(P)、Nチャネル型MOSトランジスタM
3’(N)で構成されている。
ャネル型MOSトランジスタM2’(P)、Nチャネル
型MOSトランジスタM2’(N)で構成され、第2の
インバータINV1’はPチャネル型MOSトランジス
タM3’(P)、Nチャネル型MOSトランジスタM
3’(N)で構成されている。
【0023】上記の回路構成において、各MOSトラン
ジスタのサイズW/Lは例えば以下の通りである。な
お、Wはチャネル幅、Lはチャネル長である。 ・電荷転送MOSトランジスタM1:1000μm/
1.8μm ・電荷転送MOSトランジスタM2:1000μm/
1.8μm ・第1の出力トランジスタM1’(P):6000μm
/1.8μm ・第2の出力トランジスタM1’(N):2000μm
/1.8μm ・M2’(P):100μm/1.8μm ・M2’(N):10μm/4μm ・M3’(P):10μm/4μm ・M3’(N):100μm/1.8μm。
ジスタのサイズW/Lは例えば以下の通りである。な
お、Wはチャネル幅、Lはチャネル長である。 ・電荷転送MOSトランジスタM1:1000μm/
1.8μm ・電荷転送MOSトランジスタM2:1000μm/
1.8μm ・第1の出力トランジスタM1’(P):6000μm
/1.8μm ・第2の出力トランジスタM1’(N):2000μm
/1.8μm ・M2’(P):100μm/1.8μm ・M2’(N):10μm/4μm ・M3’(P):10μm/4μm ・M3’(N):100μm/1.8μm。
【0024】このように、第1の出力トランジスタM
1’(P)及び第2の出力トランジスタM1’(N)に
ついては、低オン抵抗となるようにトランジスタサイズ
が設定されている。また、第1のインバータINV1’
では、M2’(P)は低オン抵抗、M2(N)は高オン
抵抗となるようにトランジスタサイズが設定されてい
る。また、第2のインバータINV2’では、反対にM
3’(P)は高オン抵抗、M3’(N)は低オン抵抗と
なるようにトランジスタサイズが設定されている。
1’(P)及び第2の出力トランジスタM1’(N)に
ついては、低オン抵抗となるようにトランジスタサイズ
が設定されている。また、第1のインバータINV1’
では、M2’(P)は低オン抵抗、M2(N)は高オン
抵抗となるようにトランジスタサイズが設定されてい
る。また、第2のインバータINV2’では、反対にM
3’(P)は高オン抵抗、M3’(N)は低オン抵抗と
なるようにトランジスタサイズが設定されている。
【0025】なお、上述した構成は簡単のために図4の
チャージポンプ回路の初段部分のみを示したが、後段に
ついても同様である。すなわち、外付けコンデンサC1
〜C3にクロックパルスを供給するクロックドライバー
CD1’,CD2’については、入力クロック信号φの
位相が逆相である点を除き、同一の回路構成である。
チャージポンプ回路の初段部分のみを示したが、後段に
ついても同様である。すなわち、外付けコンデンサC1
〜C3にクロックパルスを供給するクロックドライバー
CD1’,CD2’については、入力クロック信号φの
位相が逆相である点を除き、同一の回路構成である。
【0026】次に、上述した構成のクロックドラバーC
D1’の動作について図2を参照しながら説明する。い
ま、第3のインバータINV3’の反転出力信号*φが
ロウレベルからハイレベルに立ち上がる。すると、第1
のインバータINV1’のNチャネル型MOSトランジ
スタM2’(N)は高オン抵抗であるので、第1のイン
バータINV1’の出力電圧(点Aの電圧)はゆっくり
と立ち下がる。これにより、第1の出力トランジスタの
出力電圧(点Cの電圧)のハイレベルへの立上がりは鈍
くなる。したがって、この立上がり時間THを寄生イン
ダクタンスLS1、LS2及び寄生容量CSで定まる共
振波形の周期よりも長く設定することにより、クロック
ドライバーCD1’の出力クロックパルスの立上り時に
おける共振現象を防止することができる。
D1’の動作について図2を参照しながら説明する。い
ま、第3のインバータINV3’の反転出力信号*φが
ロウレベルからハイレベルに立ち上がる。すると、第1
のインバータINV1’のNチャネル型MOSトランジ
スタM2’(N)は高オン抵抗であるので、第1のイン
バータINV1’の出力電圧(点Aの電圧)はゆっくり
と立ち下がる。これにより、第1の出力トランジスタの
出力電圧(点Cの電圧)のハイレベルへの立上がりは鈍
くなる。したがって、この立上がり時間THを寄生イン
ダクタンスLS1、LS2及び寄生容量CSで定まる共
振波形の周期よりも長く設定することにより、クロック
ドライバーCD1’の出力クロックパルスの立上り時に
おける共振現象を防止することができる。
【0027】一方、第2のインバータINV2’のNチ
ャネル型MOSトランジスタM3’(N)は低オン抵抗
であるので、その出力である点Bの電圧は急速に立下が
る。すなわち、このクロックドライバーCD1’は、こ
の時は第2の出力トランジスタM1’(N)が先にオフ
し、その後に第1の出力トランジスタM1’(P)がオ
ンする。この結果、第1の出力トランジスタM1’
(P)及び第2の出力トランジスタM1’(N)に貫通
電流が流れることはない。
ャネル型MOSトランジスタM3’(N)は低オン抵抗
であるので、その出力である点Bの電圧は急速に立下が
る。すなわち、このクロックドライバーCD1’は、こ
の時は第2の出力トランジスタM1’(N)が先にオフ
し、その後に第1の出力トランジスタM1’(P)がオ
ンする。この結果、第1の出力トランジスタM1’
(P)及び第2の出力トランジスタM1’(N)に貫通
電流が流れることはない。
【0028】次に、第3のインバータINV3’の反転
出力信号*φがハイレベルからロウレベルに立ち下が
る。すると、第2のインバータINV2’のPチャネル
型MOSトランジスタM3’(P)は高オン抵抗である
ので、第2のインバータINV2’の出力電圧(点Bの
電圧)はゆっくりと立ち上がる。これにより、第2の出
力トランジスタの出力電圧(点Cの電圧)のロウレベル
への立下りは鈍くなる。したがって、この立下がり時間
TLを寄生インダクタンスLS1、LS2及び寄生容量
CSで定まる共振波形の周期よりも長く設定することに
より、クロックドライバーCD1の出力クロックパルス
の立下がり時における共振現象を防止することができ
る。
出力信号*φがハイレベルからロウレベルに立ち下が
る。すると、第2のインバータINV2’のPチャネル
型MOSトランジスタM3’(P)は高オン抵抗である
ので、第2のインバータINV2’の出力電圧(点Bの
電圧)はゆっくりと立ち上がる。これにより、第2の出
力トランジスタの出力電圧(点Cの電圧)のロウレベル
への立下りは鈍くなる。したがって、この立下がり時間
TLを寄生インダクタンスLS1、LS2及び寄生容量
CSで定まる共振波形の周期よりも長く設定することに
より、クロックドライバーCD1の出力クロックパルス
の立下がり時における共振現象を防止することができ
る。
【0029】一方、第1インバータINV1’のPチャ
ネル型MOSトランジスタM1’(P)は低オン抵抗で
あるので、その出力である点Aの電圧は急速に立下が
る。すなわち、このクロックドライバーCD1’は、こ
の時は第1の出力トランジスタM1’(P)が先にオフ
し、その後に第2の出力トランジスタM1’(N)がオ
ンする。この結果、第1の出力トランジスタM1’
(P)及び第2の出力トランジスタM1’(N)に貫通
電流が流れることはない。
ネル型MOSトランジスタM1’(P)は低オン抵抗で
あるので、その出力である点Aの電圧は急速に立下が
る。すなわち、このクロックドライバーCD1’は、こ
の時は第1の出力トランジスタM1’(P)が先にオフ
し、その後に第2の出力トランジスタM1’(N)がオ
ンする。この結果、第1の出力トランジスタM1’
(P)及び第2の出力トランジスタM1’(N)に貫通
電流が流れることはない。
【0030】次ぎに、図4に示すチャージポンプ回路に
おいて、寄生インダクタンスの値(LS1+LS2)を
10nHとした場合において、ポンピングノードV1,
V2のシミュレーション結果を図3に示す。回路シミュ
レータはSPICEを用いた。図3(A)に示すよう
に、バイポーラアクション対策を実施していない場合
(図9に示した回路の場合)、ノードV1,V2には共
振波形が現れる。しかも、ノードV1,V2の共振波形
の干渉により、V1−V2>Vbi の状態が起こる。
このため、Vds>Vbiという条件が成立し、バイポ
ーラアクションが起こっていると推測される。
おいて、寄生インダクタンスの値(LS1+LS2)を
10nHとした場合において、ポンピングノードV1,
V2のシミュレーション結果を図3に示す。回路シミュ
レータはSPICEを用いた。図3(A)に示すよう
に、バイポーラアクション対策を実施していない場合
(図9に示した回路の場合)、ノードV1,V2には共
振波形が現れる。しかも、ノードV1,V2の共振波形
の干渉により、V1−V2>Vbi の状態が起こる。
このため、Vds>Vbiという条件が成立し、バイポ
ーラアクションが起こっていると推測される。
【0031】これに対して、図3(B)に示すように、
バイポーラアクション対策を実施している場合(図1に
示した回路の場合)、ノードV1,V2には共振波形が
全く現れていない。したがって、この場合にはバイポー
ラアクションは起こっていないと推測できる。
バイポーラアクション対策を実施している場合(図1に
示した回路の場合)、ノードV1,V2には共振波形が
全く現れていない。したがって、この場合にはバイポー
ラアクションは起こっていないと推測できる。
【0032】次ぎに、本発明が適用されるチャージポン
プ回路の構成例及び動作例について、図4乃至図7を参
照しながら説明する。図4は、本発明の実施形態に係る
3段チャージポンプ回路を示す回路図である。4つの電
荷転送用MOSトランジスタM1〜M4は直列接続され
ている。前段のM1、M2はNチャネル型、後段のM
3、M4はPチャネル型である。M1〜M4のゲート・
基板間電圧Vgbはゲート・ドレイン間電圧Vgdと同
一値となるようにドレインと基板が同電位となるように
接続されている。 また、M1のドレインには入力電圧
Vinとして電源電圧Vddが供給されている。また、
M4のドレインからの昇圧電圧Voutが出力され、電
流負荷LOADに供給される。
プ回路の構成例及び動作例について、図4乃至図7を参
照しながら説明する。図4は、本発明の実施形態に係る
3段チャージポンプ回路を示す回路図である。4つの電
荷転送用MOSトランジスタM1〜M4は直列接続され
ている。前段のM1、M2はNチャネル型、後段のM
3、M4はPチャネル型である。M1〜M4のゲート・
基板間電圧Vgbはゲート・ドレイン間電圧Vgdと同
一値となるようにドレインと基板が同電位となるように
接続されている。 また、M1のドレインには入力電圧
Vinとして電源電圧Vddが供給されている。また、
M4のドレインからの昇圧電圧Voutが出力され、電
流負荷LOADに供給される。
【0033】C1、C2、C3は電荷転送用MOSトラ
ンジスタM1〜M4の接続点(ポンピングノードV1,
V2,V3)に一端が接続された外付けされた結合コン
デンサである。結合コンデンサC1〜C3の他端にはク
ロックパルスCLKとこれと逆相のクロックパルスCL
KBが交互に印加される。クロックパルスCLKは、図
1に示した構成のクロックドライバーCD1’から供給
される。また、クロックパルスCLKBは同様の構成の
クロックドライバーCD2から供給される。なお、図に
おいて寄生インダクタンスLS1,LS2及び寄生容量
CSは省略されている。
ンジスタM1〜M4の接続点(ポンピングノードV1,
V2,V3)に一端が接続された外付けされた結合コン
デンサである。結合コンデンサC1〜C3の他端にはク
ロックパルスCLKとこれと逆相のクロックパルスCL
KBが交互に印加される。クロックパルスCLKは、図
1に示した構成のクロックドライバーCD1’から供給
される。また、クロックパルスCLKBは同様の構成の
クロックドライバーCD2から供給される。なお、図に
おいて寄生インダクタンスLS1,LS2及び寄生容量
CSは省略されている。
【0034】電荷転送用MOSトランジスタM1とM2
の各ゲートには反転レベルシフト回路S1とS2の出力
が供給されている。また、電荷転送用MOSトランジス
タM3とM4の各ゲートには非反転レベルシフト回路S
3とS4の出力が供給されている。
の各ゲートには反転レベルシフト回路S1とS2の出力
が供給されている。また、電荷転送用MOSトランジス
タM3とM4の各ゲートには非反転レベルシフト回路S
3とS4の出力が供給されている。
【0035】反転レベルシフト回路S1、S2の回路構
成及び動作波形図を図5に示す。図2(A)に示すよう
に、この反転レベルシフト回路は入力インバータIN
V、差動入力MOSトランジスタM11とM12、クロ
ス接続されたMOSトランジスタM13とM14とを備
える。このレベルシフト回路は、これらに加えて出力イ
ンバータを構成するMOSトランジスタM15、M16
を備えている。そして、MOSトランジスタM15、1
6のゲートには電圧V11が印加されると共に、MOS
トランジスタM15のソースには電位Aが印加され、M
OSトランジスタM16のソースに電位Aが印加されて
いる。ここで、電位A>電位Bである。また、M11、
M12はNチャネル型、M13〜M16はPチャネル型
である。
成及び動作波形図を図5に示す。図2(A)に示すよう
に、この反転レベルシフト回路は入力インバータIN
V、差動入力MOSトランジスタM11とM12、クロ
ス接続されたMOSトランジスタM13とM14とを備
える。このレベルシフト回路は、これらに加えて出力イ
ンバータを構成するMOSトランジスタM15、M16
を備えている。そして、MOSトランジスタM15、1
6のゲートには電圧V11が印加されると共に、MOS
トランジスタM15のソースには電位Aが印加され、M
OSトランジスタM16のソースに電位Aが印加されて
いる。ここで、電位A>電位Bである。また、M11、
M12はNチャネル型、M13〜M16はPチャネル型
である。
【0036】このレベルシフト回路の動作波形を図2
(B)に示す。このレベルシフト回路は電位Aと中間電
位B(A>B>0V)を交互に出力する点が特徴であ
る。この回路を用いることにより、後述するように、電
荷転送用MOSトランジスタM1、M2のオン時のゲー
ト・ソース間電圧を一定電圧(2Vdd)に揃えること
が可能になる。
(B)に示す。このレベルシフト回路は電位Aと中間電
位B(A>B>0V)を交互に出力する点が特徴であ
る。この回路を用いることにより、後述するように、電
荷転送用MOSトランジスタM1、M2のオン時のゲー
ト・ソース間電圧を一定電圧(2Vdd)に揃えること
が可能になる。
【0037】非反転レベルシフト回路S3、S4の回路
構成及び動作波形図を図6に示す。反転レベルシフト回
路S1、S2と異なる点は、MOSトランジスタM1
5、16のゲートに電圧V12と逆相の電圧V12が印
加されている点である。
構成及び動作波形図を図6に示す。反転レベルシフト回
路S1、S2と異なる点は、MOSトランジスタM1
5、16のゲートに電圧V12と逆相の電圧V12が印
加されている点である。
【0038】このため、図6(B)の動作波形図に示す
ように、この非反転レベルシフト回路S3、S4は入力
電圧INに対して非反転のレベルシフト動作を行う。こ
のレベルシフト回路を用いることにより、後述するよう
に、電荷転送用MOSトランジスタM3、M4のオン時
のゲート・ソース間電圧を一定電圧(2Vdd)に揃え
ることが可能になる。
ように、この非反転レベルシフト回路S3、S4は入力
電圧INに対して非反転のレベルシフト動作を行う。こ
のレベルシフト回路を用いることにより、後述するよう
に、電荷転送用MOSトランジスタM3、M4のオン時
のゲート・ソース間電圧を一定電圧(2Vdd)に揃え
ることが可能になる。
【0039】反転レベルシフト回路S1、S2、非反転
レベルシフト回路S3、S4とチャージポンプ回路との
接続関係は以下の通りである。反転レベルシフト回路S
1にはクロックパルスCLK’、反転レベルシフト回路
S2にはクロックパルスCLKB’が入力される。クロ
ックパルスCLK’とCLKB’は夫々クロックパルス
CLKとCLKBを元に作成されるが、電荷転送用MO
SトランジスタM1〜M4に電流が逆流するのを防止す
るために、ロウ(Low)の期間が長くなっている。 す
なわち、電荷転送用MOSトランジスタM1〜M4が完
全にオフしてからクロックパルスCLKとCLKBの変
化により各ポンピングノードの昇圧を行うようにしてい
る。上記クロックパルスの位相関係は図7に示されてい
る。
レベルシフト回路S3、S4とチャージポンプ回路との
接続関係は以下の通りである。反転レベルシフト回路S
1にはクロックパルスCLK’、反転レベルシフト回路
S2にはクロックパルスCLKB’が入力される。クロ
ックパルスCLK’とCLKB’は夫々クロックパルス
CLKとCLKBを元に作成されるが、電荷転送用MO
SトランジスタM1〜M4に電流が逆流するのを防止す
るために、ロウ(Low)の期間が長くなっている。 す
なわち、電荷転送用MOSトランジスタM1〜M4が完
全にオフしてからクロックパルスCLKとCLKBの変
化により各ポンピングノードの昇圧を行うようにしてい
る。上記クロックパルスの位相関係は図7に示されてい
る。
【0040】また、図4に示されているように、反転レ
ベルシフト回路S1の高電位側の電源(電位A)として
は、昇圧された1段後のポンピングノードの電圧V2を
帰還して用いる。同様に反転レベルシフト回路S2の高
電位側の電源(電位A)として昇圧された1段後のポン
ピングノードの電圧V3を帰還して用いる。また、反転
レベルシフト回路S1、S2の低電位側の電源(電位
B)としては、各段の電圧であるVdd、V1が夫々印
加されている。
ベルシフト回路S1の高電位側の電源(電位A)として
は、昇圧された1段後のポンピングノードの電圧V2を
帰還して用いる。同様に反転レベルシフト回路S2の高
電位側の電源(電位A)として昇圧された1段後のポン
ピングノードの電圧V3を帰還して用いる。また、反転
レベルシフト回路S1、S2の低電位側の電源(電位
B)としては、各段の電圧であるVdd、V1が夫々印
加されている。
【0041】一方、非反転レベルシフト回路S3の低電
位側の電源(電位B)としては、1段前のポンピングノ
ードの電圧V1が用いられ、同様に非反転レベルシフト
回路S4の低電位側の電源(電位B)としては、1段前
のポンピングノードの電圧V2が用いられる。また、反
転レベルシフト回路S3、S4の高電位側の電源(電位
A)としては、各段の電圧であるV3、Voutが夫々
印加されている。
位側の電源(電位B)としては、1段前のポンピングノ
ードの電圧V1が用いられ、同様に非反転レベルシフト
回路S4の低電位側の電源(電位B)としては、1段前
のポンピングノードの電圧V2が用いられる。また、反
転レベルシフト回路S3、S4の高電位側の電源(電位
A)としては、各段の電圧であるV3、Voutが夫々
印加されている。
【0042】これらの構成により、電荷転送用トランジ
スタM1〜M4のゲート・ソース間電圧Vgs(トラン
ジスタがオン状態の時)は以下のとおり2Vddに揃え
ることが導かれる。まず、次式の関係が成り立つ。 ・Vgs(M1)=V2(High)−Vdd ・Vgs(M2)=V3(High)−V1(High) ・Vgs(M3)=V1(Low)−V3(Low) ・Vgs(M4)=V2(Low)−Vout 次に、定常状態のチャージポンプの昇圧動作から、さら
に以下の関係が成り立つ。 ・V1(High)=2Vdd、V1(Low)=Vdd ・V2(High)=3Vdd、V2(Low)=2Vdd ・V3(High)=4Vdd、V3(Low)=3Vdd、Vo
ut=4Vdd。
スタM1〜M4のゲート・ソース間電圧Vgs(トラン
ジスタがオン状態の時)は以下のとおり2Vddに揃え
ることが導かれる。まず、次式の関係が成り立つ。 ・Vgs(M1)=V2(High)−Vdd ・Vgs(M2)=V3(High)−V1(High) ・Vgs(M3)=V1(Low)−V3(Low) ・Vgs(M4)=V2(Low)−Vout 次に、定常状態のチャージポンプの昇圧動作から、さら
に以下の関係が成り立つ。 ・V1(High)=2Vdd、V1(Low)=Vdd ・V2(High)=3Vdd、V2(Low)=2Vdd ・V3(High)=4Vdd、V3(Low)=3Vdd、Vo
ut=4Vdd。
【0043】これらの関係式から、全ての電荷転送用M
OSトランジスタのオン時のVgsの絶対値は同一値2
Vddとなることが導かれる。したがって、高いVgs
により電荷転送用MOSトランジスタM1〜M4のオン
抵抗が下がり、高効率で大出力電流のチャージポンプ回
路が実現できる。また、電荷転送用MOSトランジスタ
M1〜M4のゲート酸化膜厚は一律に2Vddに耐える
厚みに設計すれば良いので、電荷転送用MOSトランジ
スタのVgsが不均一である場合に比べて、オン抵抗を
低く設計でき効率が良い。図7はチャージポンプ回路の
動作を説明するためのタイミング図である。電荷転送用
MOSトランジスタM1〜M4はクロックパルスに応じ
て交互にオン・オフを繰り返すことにより昇圧を行な
う。これにより、出力電圧Voutとして約4Vddが
得られる。
OSトランジスタのオン時のVgsの絶対値は同一値2
Vddとなることが導かれる。したがって、高いVgs
により電荷転送用MOSトランジスタM1〜M4のオン
抵抗が下がり、高効率で大出力電流のチャージポンプ回
路が実現できる。また、電荷転送用MOSトランジスタ
M1〜M4のゲート酸化膜厚は一律に2Vddに耐える
厚みに設計すれば良いので、電荷転送用MOSトランジ
スタのVgsが不均一である場合に比べて、オン抵抗を
低く設計でき効率が良い。図7はチャージポンプ回路の
動作を説明するためのタイミング図である。電荷転送用
MOSトランジスタM1〜M4はクロックパルスに応じ
て交互にオン・オフを繰り返すことにより昇圧を行な
う。これにより、出力電圧Voutとして約4Vddが
得られる。
【0044】本発明は、ディクソン型のチャージポンプ
回路において、結合コンデンサC1〜C3にクロックパ
ルスを供給するクロックドライバーCD1,CD2に特
徴を有するものである。すなわち、クロックドライバー
CD1,CD2の出力が共振しない程度にクロックパル
スCLK,CLKBの立上がり時間/立下り時間を長く
したものである。したがって、本発明は本実施形態で述
べたチャージポンプ回路に限定されることなく、電荷転
送用MOSトランジスタを有するチャージポンプ回路に
有効に適用されるものである。特に、電荷転送用MOS
トランジスタのドレインと基板を短絡させたチャージポ
ンプ回路ではバイポーラアクションが起き易いので、本
発明の効果は大である。
回路において、結合コンデンサC1〜C3にクロックパ
ルスを供給するクロックドライバーCD1,CD2に特
徴を有するものである。すなわち、クロックドライバー
CD1,CD2の出力が共振しない程度にクロックパル
スCLK,CLKBの立上がり時間/立下り時間を長く
したものである。したがって、本発明は本実施形態で述
べたチャージポンプ回路に限定されることなく、電荷転
送用MOSトランジスタを有するチャージポンプ回路に
有効に適用されるものである。特に、電荷転送用MOS
トランジスタのドレインと基板を短絡させたチャージポ
ンプ回路ではバイポーラアクションが起き易いので、本
発明の効果は大である。
【0045】
【発明の効果】本発明によれば、チャージポンプ回路の
結合コンデンサに昇圧用のクロックパルスを供給するク
ロックドライバーの立上がり時間及び立下り時間を共振
波形の発生する値より長く設定したので、寄生インダク
タンス等に起因する共振現象を防止することができる。
したがって、共振現象によって誘発されるバイポーラア
クションを確実に防止し、回路効率ηを向上することが
できる。
結合コンデンサに昇圧用のクロックパルスを供給するク
ロックドライバーの立上がり時間及び立下り時間を共振
波形の発生する値より長く設定したので、寄生インダク
タンス等に起因する共振現象を防止することができる。
したがって、共振現象によって誘発されるバイポーラア
クションを確実に防止し、回路効率ηを向上することが
できる。
【図1】本発明の実施形態に係るチャージポンプ回路の
部分回路図である。
部分回路図である。
【図2】本発明の実施形態に係るクロックドライバーの
動作波形を示す図である。
動作波形を示す図である。
【図3】チャージポンプ回路のシミュレーション結果を
示す波形図である。
示す波形図である。
【図4】本発明の実施形態に係るチャージポンプ回路を
示す図である。
示す図である。
【図5】反転レベルシフト回路を説明する図である。
【図6】非反転レベルシフト回路を説明する図である。
【図7】本発明の他の実施形態に係るチャージポンプ回
路の動作を説明するためのタイミング図である。
路の動作を説明するためのタイミング図である。
【図8】図4に示した電荷転送用MOSトランジスタの
断面構造を示す図である。
断面構造を示す図である。
【図9】従来例のチャージポンプ回路の初段を示す部分
回路図である。
回路図である。
【図10】共振現象を説明する模式図である。
【図11】共振現象を説明する模式図である。
51,52 外部リード端子
LS1,LS2 寄生インダクタンス
CS 寄生容量
M1’(P) 第1の出力トランジスタ
M1’(N) 第2の出力トランジスタ
INV1’ 第1のインバータ
INV2’ 第2のインバータ
CD1〜CD4 クロックドライバー
M1〜M4 電荷転送用MOSトランジスタ
C1〜C3 結合コンデンサ
Cout 出力コンデンサ
Load 電流負荷
S1、S2 反転レベルシフト回路
S3、S4 非反転レベルシフト回路
CLK、CLKB クロックパルス
Claims (5)
- 【請求項1】初段の電荷転送用MOSトランジスタに所
定の電圧が印加されると共に直列接続された複数の電荷
転送用MOSトランジスタと、前記電荷転送用MOSト
ランジスタの各接続点に一端が接続された結合コンデン
サと、前記結合コンデンサの他端に交互に逆相のクロッ
クパルスを供給するクロックドライバーとを備え、後段
の電荷転送用MOSトランジスタから昇圧電圧を出力す
るチャージポンプ回路において、 前記クロックドライバーが出力するクロックパルスの立
上がり時間及び立下り時間を前記クロックドライバーの
出力の共振が発生する値より長く設定したことを特徴と
するチャージポンプ回路。 - 【請求項2】請求項1に記載のチャージポンプ回路にお
いて、前記クロックドライバーが出力するクロックパル
スの立上がり時間及び立下り時間は前記クロックドライ
バーの出力の共振周期よりも長いことを特徴とするチャ
ージポンプ回路。 - 【請求項3】請求項1に記載のチャージポンプ回路にお
いて、前記クロックドライバーは、同一のクロック信号
が入力された第1及び第2のインバータと、前記第1の
インバータの出力によって駆動されハイレベルを出力す
る第1の出力トランジスタと、前記第2のインバータの
出力によって駆動されロウレベルを出力する第2の出力
トランジスタとを備え、前記第1及び第2のインバータ
は高オン抵抗状態で前記第1及び第2の出力トランジス
タを駆動することを特徴とするチャージポンプ回路。 - 【請求項4】請求項3に記載のチャージポンプ回路にお
いて、前記第1のインバータは第1のPチャネル型MO
Sトランジスタ及び第1のNチャネル型MOSトランジ
スタとを備え、かつ前記第2のインバータは第2のPチ
ャネル型MOSトランジスタ及び第2のNチャネル型M
OSトランジスタとを備え、前記第1のNチャネル型M
OSトランジスタは高オン抵抗状態となるサイズに設定
されていることを特徴とするチャージポンプ回路。 - 【請求項5】請求項3又は請求項4に記載のチャージポ
ンプ回路において、前記第1のインバータは第1のPチ
ャネル型MOSトランジスタ及び第1のNチャネル型M
OSトランジスタとを備え、かつ前記第2のインバータ
は第2のPチャネル型MOSトランジスタと及び第2の
Nチャネル型MOSトランジスタとを備え、前記第2の
Pチャネル型MOSトランジスタは高オン抵抗状態とな
るサイズに設定されていることを特徴とするチャージポ
ンプ回路。
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