JP3374830B2 - 昇圧回路 - Google Patents
昇圧回路Info
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Description
り、特に、携帯電子機器等に好適な昇圧回路に関する。
ムの1チップ化に伴い、電子機器内のディスプレイドラ
イバなどに見られる高圧電源を必要とするICは、電源
としての昇圧回路をIC内に取り込み、自ら必要な電圧
をマイコンなどで使われる低圧の電源電圧を使って生成
している。この昇圧回路は、チップ内における制御のし
やすさや、用いる部品の入手のしやすさ等により、コン
デンサ(容量)を使った昇圧回路(チャージポンプ)が
主に使われている。
び制御回路の電源電圧の低圧化(1.5V〜3V)が進
む一方、携帯電子機器内で使われる高圧電源は、例え
ば、液晶ディスプレイの場合、駆動パネルサイズの増
大、又は、カラー化に伴う画素(負荷)の増大、駆動波
形の高デューティ化などにより、負荷が増大する傾向に
ある。従って、低電圧電源での動作、特に、昇圧電源の
立上り、起動時間の改善、負荷電流の駆動能力の改善等
が強く求められている。
ICの基本ブロック図である。マイコン又は内部低圧ロ
ジック(VDD系)81で生成した制御クロックは、レ
ベルシフタ回路82を介して昇圧回路83に入力され
る。昇圧回路83は、この入力クロックを使って、入力
電圧(この場合、VDD)を昇圧して、VOUT端子8
3aに昇圧した電圧を出力する。この出力電圧VOUT
は、同時にレベルシフタ82の電源電圧にもなってい
る。
PチャンネルスイッチングトランジスタとNチャンネル
スイッチングトランジスタから構成されているので、こ
れらのスイッチングトランジスタを完全にON・OFF
制御すると共に、十分なゲート電圧を得てスイッチ抵抗
を低下させる為に、制御信号をレベルシフトしている。
来の3倍昇圧回路の例である。
1、C2に充電する為のスイッチMN1〜MN4は、N
chスイッチングトランジスタを使っている。これは、
このスイッチがONする時は、ドレイン・ソース電圧範
囲は0〜VDD(低圧)であり、一方、ゲート電圧の範
囲は0〜VOUT(理想値=3×VDD)であるので、
高段数を昇圧する場合は、通常動作時のMOSスイッチ
のON抵抗を下げる為、Nchトランジスタを使う。
繋げて昇圧する為のスイッチは、Pchスイッチングト
ランジスタMP1〜MP3である。
動作が問題である。十分昇圧された時(VOUT>>V
DD)は、問題ないが、昇圧回路の立上り時、VOUT
〜VDD近傍時において、コンデンサに充電されるに従
い、NchスイッチであるトランジスタMN1、MN3
の基板バイアス効果により閾値VTが上がり、ON抵抗
が高くなってしまう。その為、一回のスイッチングで充
電出来る電荷が減っていまう。1回のスイッチングで充
電された電荷が、負荷などにより次の充電までの間に消
費されると、電圧が上昇しなくなってしまい、昇圧出来
なくなる。
路である。同様な回路としては、例えば、図11に示し
た実開平7−42566号の回路がある。
C2に対して電荷をチャージするスイッチングトランジ
スタMN1〜MN4のうち、先に述べた基板バイアス効
果が生じるスイッチングトランジスタMN1、MN3に
並列にPchスイッチングトランジスタMP4、MP5
を設けたことである。このように構成すれば、昇圧回路
の起動時で出力電圧が低い時(VOUT〜VDD)に
は、PchスイッチングトランジスタMP4、MP5
が、NchスイッチMN1、MN3ほど基板バイアス効
果を受けずにチャージすることが出来るので、低圧入力
でも昇圧しやすくなる。
路の昇圧がある程度進んだ時点で(VOUT>VD
D)、PchスイッチングトランジスタMP4、MP5
のソース電位(VDD)とバックゲート電圧(VOU
T)の電圧差が大きくなるにつれてバックゲート特性に
より閾値VTが上がり、Pchスイッチングトランジス
タのON抵抗が上昇し、最終的にはON出来なくなる。
(MP4、MP5のバックゲートをVDDにすれば基板
バイアス効果はなくなるが、この場合、図10(B)よ
り明らかな様に、(ドレイン電圧)>(バックゲート電
圧+VT(閾値))で寄生ダイオードDP1がONして
しまうので、昇圧動作が出来ない。)従って、低電圧時
の動作は若干改善するが、Pchスイッチングトランジ
スタMP4、MP5の為の制御信号が必要となり、制御
が複雑になるという欠点があった。
した従来技術の欠点を改良し、特に、ダイオードを追加
するだけで、昇圧回路の低電圧動作の改善と電流能力の
改善を可能にした新規な昇圧回路を提供するものであ
る。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
は、複数の第1のコンデンサと、前記第1のコンデンサ
の一方の端子と電源との間に設けた電源側スイッチング
トランジスタと前記第1のコンデンサの他方の端子とグ
ランドとの間に設けたグランド側スイッチングトランジ
スタとからなる第1群の複数のスイッチングトランジス
タと、前記第1群のスイッチングトランジスタとON・
OFFが反対に制御される第2群の複数のスイッチング
トランジスタと、出力用の第2のコンデンサとからな
り、第1の期間に、前記第1群のスイッチングトランジ
スタをON状態にすることで、前記複数の第1のコンデ
ンサを前記電源に接続して充電し、第2の期間に、前記
第1群のスイッチングトランジスタをOFF状態にし、
同時に、前記第2群のスイッチングトランジスタをON
状態にすることで、前記充電した複数の第1のコンデン
サを直列に接続すると共に、前記第2のコンデンサに接
続することで、前記第2のコンデンサから、前記電源電
圧より高い昇圧した電圧を得るようにした昇圧回路であ
って、前記第1群の複数のスイッチングトランジスタと
第2群の複数のスイッチングトランジスタとが同一の半
導体基板上に形成された昇圧回路において、前記電源側
のスイッチングトランジスタに並列にダイオードを接続
したことを特徴とするものであり、叉、第2態様は、前
記ダイオードのアノードは、前記電源に接続され、前記
ダイオードのカソードは、前記第1のコンデンサの一方
の端子に接続されることを特徴とするものであり、叉、
第3態様は、前記第1群のスイッチングトランジスタ
は、P型半導体基板上に形成したNチャンネルトランジ
スタであり、前記ダイオードは、P型半導体基板上のN
ウエル内に形成したPチャンネルトランジスタのドレイ
ンと前記Nウエル間に形成された寄生ダイオードである
ことを特徴とするものであり、叉、第4態様は、前記N
ウエル内に形成した前記Pチャンネルトランジスタのゲ
ートとソースとバックゲートとは接続されて、前記第1
のコンデンサの一方の端子に接続され、前記Pチャンネ
ルトランジスタのドレインは、前記電源に接続されるこ
とを特徴とするものであり、叉、第5態様は、前記第2
の期間に、前記第1群のスイッチングトランジスタをO
FF状態にし、同時に、前記第2群のスイッチングトラ
ンジスタをON状態にすることで、前記充電した複数の
第1のコンデンサを直列に接続する際、直列に接続され
た前記第1のコンデンサの一端は、前記電源に接続され
ることを特徴とするものであり、叉、第6態様は、前記
第2の期間に、前記第1群のスイッチングトランジスタ
をOFF状態にし、同時に、前記第2群のスイッチング
トランジスタをON状態にすることで、前記充電した複
数の第1のコンデンサを直列に接続する際、直列に接続
された前記第1のコンデンサの一端は、前記グランドに
接続されることを特徴とするものである。
を入力電圧(低電圧)で充電し、次に、この充電された
1個以上のコンデンサと前記入力電圧と接続することに
より、前記入力電圧のN(≧1)倍以上の電圧を得る昇
圧回路(チャージポンプ回路)において、前記コンデン
サを充電するMOSスイッチのうち、基板バイアス効果
を受けるMOSスイッチに並列にウェル分離可能なMO
Sスイッチ(P型半導体基板では、PチャネルMOS、
N型半導体基板では、NチャンネルMOS)のゲート、
ソース、バックゲートを短絡し、この短絡した端子を充
電するコンデンサ側に、又、ドレイン側を充電すべき入
力電圧側に接続したことを特徴としている。
chMOSスイッチであるMN1〜MN4はONにし、
PchMOSスイッチであるMP1〜MP3はOFFに
することで、それぞれのコンデンサC1、C2に入力低
電圧(VDD)が充電される。
MN1〜MN4はOFFにして、PchMOSスイッチ
MP1〜MP3はONにすることにより、入力電圧(V
DD)、コンデンサC1、コンデンサC2がシリーズに
接続される為、出力端子(VOUT)につながっている
貯め用コンデンサCLが充電される。
力端子(VOUT)のコンデンサCLに電荷が蓄えられ
て、やがて、昇圧用コンデンサCLの正極である出力端
子(VOUT)は、最大3×VDDまで持上げられる。
が、昇圧回路の起動時(即ち、VOUT=VDD−VT
(閾値)〜VDDの時)チャージ側のNchスイッチM
N1、MN3の基板バイアス効果(バックゲート特性)
によりスイッチ抵抗は大きくなり、1回の充電で充電さ
れる電荷量は減ってしまい、その結果、電流駆動能力が
低下し、昇圧起動時間も長くなる。
ON出来なく、昇圧出来なくなるが、上記チャージ用ス
イッチMN1、MN3に並列にトランジスタMPA1、
MPA2を配置することにより、電源立上り時の電源電
圧が低くMOSスイッチの抵抗が高く、コンデンサに十
分充電出来ない場合においても、トランジスタMPA
1、MPA2の寄生ダイオード(図4のDP)が動作す
る為、この状況においても、昇圧用コンデンサにVDD
−VTH(PNジャンクション閾値)を充電可能とし、
低電圧でも十分電流駆動能力のある昇圧回路を簡単に実
現する事が出来るものである。
図面を参照しながら詳細に説明する。
昇圧回路の第1の具体例を示す回路図、図4は、Nウエ
ル内の寄生ダイオードが形成されたトランジスタを示す
断面図であって、これらの図には、複数の第1のコンデ
ンサC1(C2)と、前記第1のコンデンサC1(C
2)の一方の端子と電源VDDとの間に設けた電源側ス
イッチングトランジスタMN1(MN3)と前記第1の
コンデンサC1(C2)の他方の端子とグランドとの間
に設けたグランド側スイッチングトランジスタMN2
(MN4)とからなる第1群の複数のスイッチングトラ
ンジスタと、前記第1群のスイッチングトランジスタと
ON・OFFが反対に制御される第2群の複数のスイッ
チングトランジスタMP1〜MP3と、出力用の第2の
コンデンサCLとからなり、第1の期間に、前記第1群
のスイッチングトランジスタMN1〜MN4をON状態
にすることで、前記複数の第1のコンデンサC1(C
2)を前記電源VDDに接続して充電し、第2の期間
に、前記第1群のスイッチングトランジスタMN1〜M
N4をOFF状態にし、同時に、前記第2群のスイッチ
ングトランジスタMP1〜MP3をON状態にすること
で、前記充電した複数の第1のコンデンサC1(C2)
を直列に接続すると共に、前記第2のコンデンサCLに
接続することで、前記第2のコンデンサCLから、前記
電源電圧VDDより高い昇圧した電圧を得るようにした
昇圧回路において、前記電源側のスイッチングトランジ
スタMN1(MN3)に並列にダイオードDPを接続し
たことを特徴とする昇圧回路が示されている。
のスイッチングトランジスタをOFF状態にし、同時
に、前記第2群のスイッチングトランジスタをON状態
にすることで、前記充電した複数の第1のコンデンサC
1、C2を直列に接続する際、直列に接続された前記第
1のコンデンサの一端は、前記電源VDDに接続され
る。
イッチングトランジスタをOFF状態にし、同時に、前
記第2群のスイッチングトランジスタをON状態にする
ことで、前記充電した複数の第1のコンデンサC1、C
2を直列に接続する際、直列に接続された前記第1のコ
ンデンサの一端は、前記グランドに接続されるように構
成しても、本発明の目的を達成することができる。
る。
圧回路の例である。
り、この入力電圧をもとに昇圧する。CLK1、CLK
2は、昇圧回路内のスイッチのON、OFFを制御する
ための制御信号であり、既に説明したように、電圧範囲
は0から回路内の最大電圧(VOUT)までレベルシフ
トしている。
D)をチャージするコンデンサであり、これらコンデン
サと入力電圧をシリーズに繋げることにより得られた昇
圧電圧を、コンデンサCLにチャージして昇圧電圧を得
る。そして、この動作を繰返すことにより、最大で入力
電圧の3倍の昇圧電圧を得ることが出来る。
は、Nchスイッチであり、コンデンサに低電圧の電荷
を充電する為のものである。スイッチングトランジスタ
MP1〜MP3は、Pchスイッチであり、充電された
コンデンサと入力電圧とをシリーズに繋げることにより
高圧を得る為のものである。
hスイッチであり、バックゲート、ソース、ゲートを短
絡してあり、短絡した方をコンデンサC1又はC2端子
の充電側(正極)に接続し、ドレイン側を入力電圧側
(VDD)に接続している。
を表し、図4(B)は実際にバックゲート(BG)、ソ
ース(S)、ゲート(G)を短絡した場合を示している
(図4では、短絡端子をDC、ドレイン側をDAとして
いる)。
とバックゲートは寄生ダイオードDPを形成している
為、ドレインをアノード、バックゲート(ソース、ゲー
ト)をカソードとしたダイオードと等価である。
る。
する制御信号CLK1、CLK2の真理値表とタイミン
グ波形である。この表から解るように、制御信号CLK
1、CLK2は同じ値をとる。しかし、MN1、MP1
が共にONした場合、VDD−GND間に過大な電流が
流れてしまう可能性があるので、図2に示す様にONす
るタイミングをわずかにずらして、切換え時には全スイ
ッチが一瞬OFFとなる状態を作っている。
K2が共に「H」の時、MN1〜MN4の各Nchスイ
ッチがONして、コンデンサC1、C2に入力電圧を充
電する。次に、CLK1、CLK2が共に「L」になる
と、MN1〜MN4はOFFし、代わりにPchスイッ
チMP1〜MP3がONして、入力電圧(VDD)とコ
ンデンサC1とコンデンサC2とをシリーズにつなげ
て、出力端子(VOUT)に3×VDDまでの昇圧した
電圧を出力する。出力端子(VOUT)には、コンデン
サCLが接続されているので、コンデンサC1、C2の
シリーズ容量とコンデンサCLは並列接続になるので、
チャージシェアして、コンデンサCLに昇圧された電荷
を供給する。
に昇圧された電荷が充電され、コンデンサC1、C2と
入力電圧とをシリーズにした時に得られる最大電圧であ
る3×VDDまで昇圧が可能となる。前記コンデンサC
1、C2のチャージ用スイッチMN1〜MN4は、P型
基板プロセスを使った多段数の昇圧回路では、一般にN
ch型MOSを用いるが、これは、通常動作時には、先
に述べたようにスイッチの制御信号は、0〜VOUT
(=3×VDD)の振幅である為、コンデンサC1、C
2に0〜VDDをチャージする場合には、スイッチの入
力電圧が0〜VDD(<1/2×VDD)であるから、
Nchの方がより高いVGSの電圧を印加出来るので、
ON抵抗を小さく出来るからである。
T=VDD−VT〜VDD近傍の時)には、コンデンサ
チャージ用スイッチであるMN1、MN3のゲート電圧
は、VDD程度しかかからない。また、コンデンサC
1、C2に充電するにつれて、MN1、MN3のソース
電位が上がり、MOSトランジスタに印加されるVGS
(ゲート・ソース間電圧)が減り、又、ソース電位とバ
ックゲート(GND電位)との間にて基板バイアス効果
が生じてスイッチングトランジスタMN1、MN3の閾
値VTも上昇する為、ON抵抗が増大して、コンデンサ
C1、C2に十分な電荷を充電できない状態になるが、
このスイッチングトランジスタMN1、MN3に並列に
バックゲート、ゲート、ソースを短絡したトランジスタ
MPA1、MPA2を設けたため、図4(B)で示す様
に、寄生ダイオードDPのアノードを入力端子側(VD
D)、カソード端子をコンデンサC1、C2の正極側に
配置しているのと等価になり、このため、コンデンサC
1、C2に電荷がない場合などは、コンデンサ端子をV
DD−VTpまで充電する。MPA1、MPA2のソー
スバックゲートは短絡しているので、バックゲート効果
は起きないので、常に同じ状況(電圧レベルまで)コン
デンサに充電することが可能である。
時においても、これらのPchトランジスタMPA1、
MPA2は、コンデンサC1、C2が充電されていない
時や、出力(VOUT)のコンデンサCLに放電して電
荷が減って、VDD−VTp以下になった場合は、寄生
ダイオードがONすることによりVDD−Vtpまで充
電し、それ以外の時には、逆バイアスがかかる為、OF
Fになり他の動作に悪影響を与えない。
ている為、通常のMOSをスイッチとして使っている場
合より極めて小さいディメンジョンで、又、低電圧にお
いても十分な電流能力を持たせることが出来る。
立上り時(VOUT〜VDD)において、チャージ用コ
ンデンサに充電する為のスイッチを駆動する電圧が十分
得られない状態においても、チャージ用スイッチに並列
にダイオード接続されたMOSスイッチがある為、基板
バイアス効果を受けずにチャージ用コンデンサに対し
て、VDD−VTHまでは十分に充電することが可能で
ある為、昇圧能力は、簡単に概略計算してもいかなる状
況においても、即ち、VOUTがどのような時において
も、 最大電流能力の(VDD−VTp)/VDD×100%
= 約72% (VDD=2.5V、VTH=0.7V
の時) を維持することが可能になる。
チに切換えて各コンデンサ端子が昇圧されVDD−VT
p以上になると、逆バイアスがかかりOFFするので、
上記、MOS用の新たな制御信号が不要であるという利
点もある。
PA2のサイズは当然、Wのサイズを変更することによ
り、より電流能力を他の要素(VOUTの電圧範囲)を
考慮しなくても上げることが出来るので、各回路システ
ムにおいてレイアウトサイズを大幅変更無く取りこめる
のも利点である。即ち、電流の能力が低圧においてもあ
るということは、昇圧起動時間も短いことを意味してい
る。
を20KΩ、30KΩにした時の昇圧回路の立上りをデ
バイスシミュレーションした結果である。
メンジョンをWnと、MP1〜MP3のWディメンジョ
ンをWp、MPA1、MPA2のWのディメンジョンを
Waとすると、Wn:Wp;Wa=1/2:1:1/1
0にしてある。
来例と本具体例での立上り時におけるVOUTの比較結
果を示すグラフである。
源VDD=2.5V、コンデンサC1、C2=2000
pF、コンデンサCL=5000pFで、全て同一条件
である。
(C)には、寄生ダイオードがONすることにより、低
電圧時のチャージ能力を補強する事ができ、少なくとも
従来例の1.5倍の電流駆動能力があり、立上り時間も
2倍以上早く、従って、電流能力が極めて高かった。
昇圧回路の第2の具体例を示す図である。
ンサC1、C2に充電するトランジスタMN1、MN3
に並列にPchトランジスタMPA1、MPA2を配置
することにより、低電圧時における昇圧回路の立上りの
改善、及び、負荷電流が大きい時の電流能力の向上を可
能にしたが、この第2の具体例では、MOSスイッチを
使わずにダイオードを使ったものであり、この構成を図
3に示す。
な動作は、図1のMPA1、MPA2と同じであり、従
って、その効果も基本的には同じである。
一般的に(n+1)倍昇圧回路に適用した場合の例であ
る。
対して、チャージ用NchトランジスタMN1、MN
3、〜、MN2n−1のスイッチにそれぞれ並列にゲー
ト、ソース、バックゲートをショートしたPchトラン
ジスタMPA1、MPA2、〜、MPAnを配置してい
る。
用スイッチに対して並列にダイオード接続されたトラン
ジスタを配置しているが、動作上必要とする電圧、電流
が少なければ、必要最小限だけ配置すれば良い。
に構成したので、MOSトランジスタ又はダイオードを
追加するだけで、昇圧回路の低電圧動作を改善すること
ができ、同時に電流能力の改善を可能にした。
ウエル内のトランジスタを示す断面図である。
る。
グラフ、(b)は、図10のシュミレーション結果を示
すグラフ、(c)は、図1の昇圧回路のシュミレーショ
ン結果を示すグラフである。
は、Nウエル内に形成されたトランジスタMP4又はM
P5の構成を示す図である。
ある。
Claims (6)
- 【請求項1】 複数の第1のコンデンサと、前記第1の
コンデンサの一方の端子と電源との間に設けた電源側ス
イッチングトランジスタと前記第1のコンデンサの他方
の端子とグランドとの間に設けたグランド側スイッチン
グトランジスタとからなる第1群の複数のスイッチング
トランジスタと、前記第1群のスイッチングトランジス
タとON・OFFが反対に制御される第2群の複数のス
イッチングトランジスタと、出力用の第2のコンデンサ
とからなり、第1の期間に、前記第1群のスイッチング
トランジスタをON状態にすることで、前記複数の第1
のコンデンサを前記電源に接続して充電し、第2の期間
に、前記第1群のスイッチングトランジスタをOFF状
態にし、同時に、前記第2群のスイッチングトランジス
タをON状態にすることで、前記充電した複数の第1の
コンデンサを直列に接続すると共に、前記第2のコンデ
ンサに接続することで、前記第2のコンデンサから、前
記電源電圧より高い昇圧した電圧を得るようにした昇圧
回路であって、前記第1群の複数のスイッチングトラン
ジスタと第2群の複数のスイッチングトランジスタとが
同一の半導体基板上に形成された昇圧回路において、 前記電源側のスイッチングトランジスタに並列にダイオ
ードを接続したことを特徴とする昇圧回路。 - 【請求項2】 前記ダイオードのアノードは、前記電源
に接続され、前記ダイオードのカソードは、前記第1の
コンデンサの一方の端子に接続されることを特徴とする
請求項1記載の昇圧回路。 - 【請求項3】 前記第1群のスイッチングトランジスタ
は、P型半導体基板上に形成したNチャンネルトランジ
スタであり、前記ダイオードは、P型半導体基板上のN
ウエル内に形成したPチャンネルトランジスタのドレイ
ンと前記Nウエル間に形成された寄生ダイオードである
ことを特徴とする請求項1又は2記載の昇圧回路。 - 【請求項4】 前記Nウエル内に形成した前記Pチャン
ネルトランジスタのゲートとソースとバックゲートとは
接続されて、前記第1のコンデンサの一方の端子に接続
され、前記Pチャンネルトランジスタのドレインは、前
記電源に接続されることを特徴とする請求項3記載の昇
圧回路。 - 【請求項5】 前記第2の期間に、前記第1群のスイッ
チングトランジスタをOFF状態にし、同時に、前記第
2群のスイッチングトランジスタをON状態にすること
で、前記充電した複数の第1のコンデンサを直列に接続
する際、直列に接続された前記第1のコンデンサの一端
は、前記電源に接続されることを特徴とする請求項1乃
至4のいずれかに記載の昇圧回路。 - 【請求項6】 前記第2の期間に、前記第1群のスイッ
チングトランジスタをOFF状態にし、同時に、前記第
2群のスイッチングトランジスタをON状態にすること
で、前記充電した複数の第1のコンデンサを直列に接続
する際、直列に接続された前記第1のコンデンサの一端
は、前記グランドに接続されることを特徴とする請求項
1乃至4のいずれかに記載の昇圧回路。
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