JP3467880B2 - クロック信号発生装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Description
【0001】
【産業上の利用分野】本発明は、基本クロック信号に基
づいて必要な複数の周波数のクロック信号を生成して出
力するクロック信号発生装置に関するものである。
づいて必要な複数の周波数のクロック信号を生成して出
力するクロック信号発生装置に関するものである。
【0002】
【従来の技術】近年のLSIにあっては、もともと同じ
あるいは異なる機能を備えた複数のチップにより構成さ
れていたシステムを1チップ化し、小面積化、さらなる
高付加価値化が図られている。この場合、半導体プロセ
スがめざましく進歩しているとはいえ、その動作の違い
から、同一のシステムクロック信号で新たに1チップ化
したLSIを動作させることはかなり難しいことであ
る。また、チップ内の機能ブロックにおいて、未使用時
におけるクロック信号の切り替えを行うことで低消費電
力化が図られているが、低周波のクロック信号の供給が
僅かな種類では適切であるとはいえず、システムあるい
はチップ内の各ブロックの動作に応じて供給を行う必要
がある。
あるいは異なる機能を備えた複数のチップにより構成さ
れていたシステムを1チップ化し、小面積化、さらなる
高付加価値化が図られている。この場合、半導体プロセ
スがめざましく進歩しているとはいえ、その動作の違い
から、同一のシステムクロック信号で新たに1チップ化
したLSIを動作させることはかなり難しいことであ
る。また、チップ内の機能ブロックにおいて、未使用時
におけるクロック信号の切り替えを行うことで低消費電
力化が図られているが、低周波のクロック信号の供給が
僅かな種類では適切であるとはいえず、システムあるい
はチップ内の各ブロックの動作に応じて供給を行う必要
がある。
【0003】
【発明が解決しようとする課題】ところで、実際、従来
の複数のクロック信号を生成し、システムに供給する装
置は、もともと入力クロック信号が複数であったり、供
給できるクロック信号の種類が極く僅かであったりし
て、チップ内のブロック分けは少数にとどまっており、
おおまかな低消費電力化を行っているに過ぎず、この程
度の低消費電力化であっては、これらかのシステムある
いはチップの低消費電力化にも、自ずと限界が生じる。
の複数のクロック信号を生成し、システムに供給する装
置は、もともと入力クロック信号が複数であったり、供
給できるクロック信号の種類が極く僅かであったりし
て、チップ内のブロック分けは少数にとどまっており、
おおまかな低消費電力化を行っているに過ぎず、この程
度の低消費電力化であっては、これらかのシステムある
いはチップの低消費電力化にも、自ずと限界が生じる。
【0004】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止でき、かつ、
使われていない周波数を作り出す逓倍器および分周器を
その都度停止させることができ、不要な電流消費を防止
でき、ひいてはシステムあるいはチップ全体の低消費電
力化を図れるクロック信号発生装置を提供することにあ
る。
のであり、その目的は、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止でき、かつ、
使われていない周波数を作り出す逓倍器および分周器を
その都度停止させることができ、不要な電流消費を防止
でき、ひいてはシステムあるいはチップ全体の低消費電
力化を図れるクロック信号発生装置を提供することにあ
る。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、システムを構成する少なくとも1つの機
能ブロックに対して任意の周波数のクロック信号を生成
して供給するクロック信号発生装置であって、入力され
る単数の基本クロック信号に基づき、指定された倍率を
もって逓倍する倍率可変な少なくとも1つの逓倍器およ
び指定された分率をもって分周する分率可変な少なくと
も1つの分周器を備えたクロック生成回路と、上記クロ
ック生成回路において生成された複数の周波数のクロッ
ク信号から、各機能ブロックの動作情報に基づき必要な
周波数のクロック信号を選択して当該機能ブロックに供
給するクロック選択回路と、を有し、上記逓倍器は、上
記基本クロック信号から所定パルス幅の第1のパルス信
号を生成する第1のパルス信号生成回路と、外部からの
倍率を指定する自然数に基づいてディレイ値を決定する
回路と、入力されたパルス信号を上記ディレイ値に基づ
いて遅延させるディレイ回路と、上記第1のパルス信号
または第2のパルス信号の入力毎に出力レベルを第1の
レベルと第2のレベルに切り替えて出力する出力回路
と、上記ディレイ回路から出力されたディレイパルス信
号を受けて、外部からの倍率を指定する自然数を用い
て、互いに相補の関係にある第2および第3のパルス信
号を生成し、上記第2のパルス信号を、上記ディレイ回
路及び上記出力回路に入力させる第2のパルス信号生成
回路と、上記第1のパルス信号生成回路により生成され
た第1のパルス信号と上記第3のパルス信号との位相比
較を行い、その結果を上記ディレイ回路に帰還させて位
相調整を行う回路と、を有する。
め、本発明は、システムを構成する少なくとも1つの機
能ブロックに対して任意の周波数のクロック信号を生成
して供給するクロック信号発生装置であって、入力され
る単数の基本クロック信号に基づき、指定された倍率を
もって逓倍する倍率可変な少なくとも1つの逓倍器およ
び指定された分率をもって分周する分率可変な少なくと
も1つの分周器を備えたクロック生成回路と、上記クロ
ック生成回路において生成された複数の周波数のクロッ
ク信号から、各機能ブロックの動作情報に基づき必要な
周波数のクロック信号を選択して当該機能ブロックに供
給するクロック選択回路と、を有し、上記逓倍器は、上
記基本クロック信号から所定パルス幅の第1のパルス信
号を生成する第1のパルス信号生成回路と、外部からの
倍率を指定する自然数に基づいてディレイ値を決定する
回路と、入力されたパルス信号を上記ディレイ値に基づ
いて遅延させるディレイ回路と、上記第1のパルス信号
または第2のパルス信号の入力毎に出力レベルを第1の
レベルと第2のレベルに切り替えて出力する出力回路
と、上記ディレイ回路から出力されたディレイパルス信
号を受けて、外部からの倍率を指定する自然数を用い
て、互いに相補の関係にある第2および第3のパルス信
号を生成し、上記第2のパルス信号を、上記ディレイ回
路及び上記出力回路に入力させる第2のパルス信号生成
回路と、上記第1のパルス信号生成回路により生成され
た第1のパルス信号と上記第3のパルス信号との位相比
較を行い、その結果を上記ディレイ回路に帰還させて位
相調整を行う回路と、を有する。
【0006】
【0007】また、本発明のクロック信号発生装置にお
ける上記分周器は、基本となるクロック信号から所定パ
ルス幅のパルス信号を生成するパルス信号生成回路と、
このパルス信号生成回路により生成されたパルス信号を
受けて、外部からの分率を指定する自然数分だけ遅延さ
せる回路と、上記遅延させる回路の遅延分に相当するパ
ルス幅のクロック信号を出力する出力回路とを有する。
ける上記分周器は、基本となるクロック信号から所定パ
ルス幅のパルス信号を生成するパルス信号生成回路と、
このパルス信号生成回路により生成されたパルス信号を
受けて、外部からの分率を指定する自然数分だけ遅延さ
せる回路と、上記遅延させる回路の遅延分に相当するパ
ルス幅のクロック信号を出力する出力回路とを有する。
【0008】また、本発明のクロック信号発生装置にお
けるクロック選択回路は、クロック信号の切り替えによ
り、未使用となった周波数を生成する逓倍器または分周
器を停止させる回路を有する。
けるクロック選択回路は、クロック信号の切り替えによ
り、未使用となった周波数を生成する逓倍器または分周
器を停止させる回路を有する。
【0009】また、クロック選択回路は、複数の機能ブ
ロックから出力された複数のステイタス信号をそれぞれ
ラッチする複数のラッチ群と、上記各ラッチ群にラッチ
されている機能ブロックのステイタス情報に基づいて、
上記クロック生成回路の各逓倍器および分周器により生
成され出力された任意の周波数に設定されている複数の
クロック信号から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタと、上記ラッ
チ群におけるステイタス信号の入出力情報から各セレク
タのクロック信号の選択のタイミング調整、およびクロ
ック生成回路の各逓倍器および分周器のうちの、所定の
機能ブロックで必要な使用周波数のクロック信号を生成
するものだけ作動状態に保持し、未使用な周波数のクロ
ック信号を生成するものは非作動状態に保持するための
作動制御信号を生成して上記クロック生成回路に出力す
るクロック生成選択回路とを有する。
ロックから出力された複数のステイタス信号をそれぞれ
ラッチする複数のラッチ群と、上記各ラッチ群にラッチ
されている機能ブロックのステイタス情報に基づいて、
上記クロック生成回路の各逓倍器および分周器により生
成され出力された任意の周波数に設定されている複数の
クロック信号から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタと、上記ラッ
チ群におけるステイタス信号の入出力情報から各セレク
タのクロック信号の選択のタイミング調整、およびクロ
ック生成回路の各逓倍器および分周器のうちの、所定の
機能ブロックで必要な使用周波数のクロック信号を生成
するものだけ作動状態に保持し、未使用な周波数のクロ
ック信号を生成するものは非作動状態に保持するための
作動制御信号を生成して上記クロック生成回路に出力す
るクロック生成選択回路とを有する。
【0010】さらに、上記クロック選択回路は、所定の
機能ブロックで未使用となった周波数のクロック信号で
あって、他の機能ブロックで使用されている周波数のク
ロック信号があるときに、セレクタからのクロック信号
の出力停止を抑止する抑止回路を有する。
機能ブロックで未使用となった周波数のクロック信号で
あって、他の機能ブロックで使用されている周波数のク
ロック信号があるときに、セレクタからのクロック信号
の出力停止を抑止する抑止回路を有する。
【0011】
【作用】本発明のクロック信号発生装置によれば、たと
えば外部からの基本クロック信号がクロック生成回路の
逓倍器および分周器に入力される。そして、逓倍器にお
いては外部からハードウェアあるいはソフトウェアによ
り指定された自然数により倍率が設定され、この設定さ
れた倍率に基づき逓倍した任意の周波数のクロック信号
が生成される。同様に、分周器では、外部からハードウ
ェアあるいはソフトウェアにより指定された自然数によ
り分率が設定され、この設定された分率に基づき分周し
た任意の周波数のクロック信号が生成される。そして、
これら逓倍器および分周器で生成された複数の周波数の
クロック信号はクロック選択回路に出力される。クロッ
ク選択回路では、クロック生成回路において生成された
複数の周波数のクロック信号から、各機能ブロックの動
作情報を示すステイタス信号に基づいて必要な周波数の
クロック信号が選択されて当該機能ブロックに供給され
る。また、クロック信号の切り替えにより、未使用とな
った周波数を生成する逓倍器または分周器は、たとえば
作動制御信号を受けてその作動が停止される。
えば外部からの基本クロック信号がクロック生成回路の
逓倍器および分周器に入力される。そして、逓倍器にお
いては外部からハードウェアあるいはソフトウェアによ
り指定された自然数により倍率が設定され、この設定さ
れた倍率に基づき逓倍した任意の周波数のクロック信号
が生成される。同様に、分周器では、外部からハードウ
ェアあるいはソフトウェアにより指定された自然数によ
り分率が設定され、この設定された分率に基づき分周し
た任意の周波数のクロック信号が生成される。そして、
これら逓倍器および分周器で生成された複数の周波数の
クロック信号はクロック選択回路に出力される。クロッ
ク選択回路では、クロック生成回路において生成された
複数の周波数のクロック信号から、各機能ブロックの動
作情報を示すステイタス信号に基づいて必要な周波数の
クロック信号が選択されて当該機能ブロックに供給され
る。また、クロック信号の切り替えにより、未使用とな
った周波数を生成する逓倍器または分周器は、たとえば
作動制御信号を受けてその作動が停止される。
【0012】
【実施例】図1は、本発明に係るクロック信号発生装置
の一実施例を示すシステム構成図である。このクロック
信号発生装置は、図1に示すように、クロック生成回路
1およびクロック選択回路2により構成されている。
の一実施例を示すシステム構成図である。このクロック
信号発生装置は、図1に示すように、クロック生成回路
1およびクロック選択回路2により構成されている。
【0013】クロック生成回路1は、入力される単数の
外部基本クロック信号(以下、外部クロック信号とい
う)CKを、それぞれ逓倍率(×1)〜(×n)をもっ
て逓倍する倍率可変のn個の逓倍器11−1〜11−n
と、2逓倍する逓倍器11−2により生成された外部ク
ロック信号CKに同期したクロック信号をそれぞれ分率
(×1/1)〜(×1/m)をもって分周する分率可変
なm個の分周器12−1〜12−mと、各逓倍器11−
1〜11−nおよび分周器12−1〜12−mにより生
成された周波数が異なるk(n+m)個のクロック信号
を、入力される外部ロック信号CKに同期させて出力す
る同期回路13により構成されている。さらに、各逓倍
器11−1〜11−nおよび分周器12−1〜12−m
は、システムリセット信号SRSTによりリセットさ
れ、また、クロック選択回路2から出力される作動制御
信号OFにより作動および停止状態が制御される。な
お、各分周器12−1〜12−mは、逓倍器と同様に、
入力される単数の外部クロック信号CKを直接受けて分
周するように構成しても勿論良い。
外部基本クロック信号(以下、外部クロック信号とい
う)CKを、それぞれ逓倍率(×1)〜(×n)をもっ
て逓倍する倍率可変のn個の逓倍器11−1〜11−n
と、2逓倍する逓倍器11−2により生成された外部ク
ロック信号CKに同期したクロック信号をそれぞれ分率
(×1/1)〜(×1/m)をもって分周する分率可変
なm個の分周器12−1〜12−mと、各逓倍器11−
1〜11−nおよび分周器12−1〜12−mにより生
成された周波数が異なるk(n+m)個のクロック信号
を、入力される外部ロック信号CKに同期させて出力す
る同期回路13により構成されている。さらに、各逓倍
器11−1〜11−nおよび分周器12−1〜12−m
は、システムリセット信号SRSTによりリセットさ
れ、また、クロック選択回路2から出力される作動制御
信号OFにより作動および停止状態が制御される。な
お、各分周器12−1〜12−mは、逓倍器と同様に、
入力される単数の外部クロック信号CKを直接受けて分
周するように構成しても勿論良い。
【0014】クロック選択回路2は、クロック生成回路
1で生成された複数のクロック信号を受けて、図示しな
いシステムの各機能ブロックから送出されたステイタス
信号STSに基づき、各機能ブロックの動作状況に応じ
て周波数を切り替えて異なるクロック信号を供給する。
また、クロック選択回路2は、クロック信号の切り替え
により、使われなくなった周波数を生成するクロック生
成回路1における逓倍器11−1〜11−nまたは分周
器12−1〜12−mをその都度停止させるための作動
制御信号OFを生成し、クロック生成回路1に出力す
る。
1で生成された複数のクロック信号を受けて、図示しな
いシステムの各機能ブロックから送出されたステイタス
信号STSに基づき、各機能ブロックの動作状況に応じ
て周波数を切り替えて異なるクロック信号を供給する。
また、クロック選択回路2は、クロック信号の切り替え
により、使われなくなった周波数を生成するクロック生
成回路1における逓倍器11−1〜11−nまたは分周
器12−1〜12−mをその都度停止させるための作動
制御信号OFを生成し、クロック生成回路1に出力す
る。
【0015】以下に、クロック生成回路1の逓倍器1
1、分周器12、並びにクロック選択回路2の具体的な
構成例およびその動作について、図2〜図11を参照し
つつ順を追って説明する。
1、分周器12、並びにクロック選択回路2の具体的な
構成例およびその動作について、図2〜図11を参照し
つつ順を追って説明する。
【0016】図2は逓倍器11の構成例を示すブロック
図で、図3は図2において3逓倍器を構成した場合の各
部の入出力波形を示すタイミングチャートである。この
逓倍器11は、図2に示すように、外部クロック信号C
Kを微分する微分回路を構成する2入力アンドゲート1
01およびインバータ102、一方の入力端に2入力ア
ンドゲート101の出力微分信号S101(第1のパル
ス信号)が入力される2入力オアゲート103、2入力
オアゲート103の出力パルス信号S103を受けて入
力された外部クロック信号CKをn逓倍したクロック信
号S104を出力するt型フリップフロップ104、2
入力オアゲート103の出力パルス信号S103を受け
て位相比較信号S107およびディレイ値N1に基づく
遅延量をもって遅延させ信号S105として出力するデ
ィレイコントローラ105、微分信号S101、ディレ
イコントローラ105によるディレイパルス信号S10
5およびハードウェアあるいはソフトウェアにより外部
から指定される2進数n(=1,2,…,n)を受け
て、ディレイパルス信号S105に同期した連続する
(2×n−1)個の第2のパルス信号S106aを2入
力オアゲート103の他方の入力端に出力し、2×nに
達した時点で1パルスの第3のパルス信号S106bを
出力するパルスセレクタ106、微分信号S101とパ
ルスセレクタ106の出力パルス信号S106bとの位
相比較を行い位相比較信号S107をディレイコントロ
ーラ105に出力する位相比較器107、微分信号S1
01に基づき周波数をカウントしカウント値N0を出力
する周波数カウンタ108、並びに周波数カウンタ10
8によるカウント値N0および外部から指定される2進
数n(=1,2,…,n)を受けて(N0÷2÷n)な
る式に基づきディレイ値N1を得、ディレイコントロー
ラ105に出力する除算器109により構成されてい
る。
図で、図3は図2において3逓倍器を構成した場合の各
部の入出力波形を示すタイミングチャートである。この
逓倍器11は、図2に示すように、外部クロック信号C
Kを微分する微分回路を構成する2入力アンドゲート1
01およびインバータ102、一方の入力端に2入力ア
ンドゲート101の出力微分信号S101(第1のパル
ス信号)が入力される2入力オアゲート103、2入力
オアゲート103の出力パルス信号S103を受けて入
力された外部クロック信号CKをn逓倍したクロック信
号S104を出力するt型フリップフロップ104、2
入力オアゲート103の出力パルス信号S103を受け
て位相比較信号S107およびディレイ値N1に基づく
遅延量をもって遅延させ信号S105として出力するデ
ィレイコントローラ105、微分信号S101、ディレ
イコントローラ105によるディレイパルス信号S10
5およびハードウェアあるいはソフトウェアにより外部
から指定される2進数n(=1,2,…,n)を受け
て、ディレイパルス信号S105に同期した連続する
(2×n−1)個の第2のパルス信号S106aを2入
力オアゲート103の他方の入力端に出力し、2×nに
達した時点で1パルスの第3のパルス信号S106bを
出力するパルスセレクタ106、微分信号S101とパ
ルスセレクタ106の出力パルス信号S106bとの位
相比較を行い位相比較信号S107をディレイコントロ
ーラ105に出力する位相比較器107、微分信号S1
01に基づき周波数をカウントしカウント値N0を出力
する周波数カウンタ108、並びに周波数カウンタ10
8によるカウント値N0および外部から指定される2進
数n(=1,2,…,n)を受けて(N0÷2÷n)な
る式に基づきディレイ値N1を得、ディレイコントロー
ラ105に出力する除算器109により構成されてい
る。
【0017】また、図4は図2におけるパルスセレクタ
106の具体的な構成例を示す回路図である。図4に示
すように、このパルスセレクタ106は、外部から指定
される2進数nを受けて(2×n−1)なる式に基づき
パラメータN2を得る演算器110、演算器110の出
力および微分信号S101に基づいてディレイパルス信
号S105のパルス数をカウントするパルスカウンタ1
11、セット入力Sにリセット信号RSTが入力し、リ
セット入力Rにディレイパルス信号S105が入力する
フリップフロップ112、パルスカウンタ111の出力
信号S111およびフリップフロップ112のQ出力信
号S112との論理和をとる2入力オアゲート113、
オアゲート113の出力信号S113のレベルを反転さ
せるインバータ114、ディレイパルス信号S105お
よびインバータ114の出力の論理積をとり第2のパル
ス信号106aとして図2に示す2入力オアゲート10
3に出力する2入力オアゲート115、並びにディレイ
パルス信号S105およびオアゲート113の出力信号
S113の論理積をとり第3のパルス信号106bとし
て図2の位相比較器107に出力する2入力アンドゲー
ト116により構成されている。
106の具体的な構成例を示す回路図である。図4に示
すように、このパルスセレクタ106は、外部から指定
される2進数nを受けて(2×n−1)なる式に基づき
パラメータN2を得る演算器110、演算器110の出
力および微分信号S101に基づいてディレイパルス信
号S105のパルス数をカウントするパルスカウンタ1
11、セット入力Sにリセット信号RSTが入力し、リ
セット入力Rにディレイパルス信号S105が入力する
フリップフロップ112、パルスカウンタ111の出力
信号S111およびフリップフロップ112のQ出力信
号S112との論理和をとる2入力オアゲート113、
オアゲート113の出力信号S113のレベルを反転さ
せるインバータ114、ディレイパルス信号S105お
よびインバータ114の出力の論理積をとり第2のパル
ス信号106aとして図2に示す2入力オアゲート10
3に出力する2入力オアゲート115、並びにディレイ
パルス信号S105およびオアゲート113の出力信号
S113の論理積をとり第3のパルス信号106bとし
て図2の位相比較器107に出力する2入力アンドゲー
ト116により構成されている。
【0018】なお、パルスセレクタ111は、ハイレベ
ルでアクティブなリセット信号RSTの入力によりリセ
ットされる。このリセット信号RSTは、図5に示すよ
うに、システムリセット信号SRSTおよびクロック選
択回路2からの作動制御信号OFを2入力オアゲートG
1により論理和をとることにより生成される。
ルでアクティブなリセット信号RSTの入力によりリセ
ットされる。このリセット信号RSTは、図5に示すよ
うに、システムリセット信号SRSTおよびクロック選
択回路2からの作動制御信号OFを2入力オアゲートG
1により論理和をとることにより生成される。
【0019】さらに、図6は、図5におけるパルスカウ
ンタ111の具体的な構成例を示す回路図であり、図7
は図4および図6における要部の入出力波形を示すタイ
ミングチャートである。
ンタ111の具体的な構成例を示す回路図であり、図7
は図4および図6における要部の入出力波形を示すタイ
ミングチャートである。
【0020】図6に示すように、パルスカウンタ111
は、カスケード接続されたカウンタ116〜121、カ
ウンタ116の出力と演算器110の出力in0との排
他的論理和をとる排他的論理和ゲート122、カウンタ
117の出力と演算器110の出力in1との排他的論
理和をとる排他的論理和ゲート123、カウンタ118
の出力と演算器110の出力in2との排他的論理和を
とる排他的論理和ゲート124、カウンタ119の出力
と演算器110の出力in3との排他的論理和をとる排
他的論理和ゲート125、カウンタ120の出力と演算
器110の出力in4との排他的論理和をとる排他的論
理和ゲート126、カウンタ121の出力と演算器11
0の出力in5との排他的論理和をとる排他的論理和ゲ
ート127、6個の排他的論理和ゲート122〜127
の否定的論理和をとる6入力ノアゲート128、ノアゲ
ート128の出力およびリセット信号RSTの論理和を
とりカウンタ116〜121のセット端子(set)に
入力させる2入力オアゲート129、セット入力端子S
に6入力ノアゲート128の出力信号が入力するフリッ
プフロップ130、ディレイパルス信号S105および
フリップフロップ130のQ出力からの信号S111と
の論理積をとる2入力アンドゲート131、アンドゲー
ト131の出力信号を入力端ckに受けてパルス信号S
132を出力するカウンタ132、バッファ133を介
したカウンタ132の出力信号S132およびリセット
信号RSTの論理和をとりカウンタ132のセット端子
(set)に入力させる2入力オアゲート134、フリ
ップフロップ130のQ出力(信号S111)のレベル
を反転させるインバータ135、微分信号S101がセ
ット入力端子Sに入力するフリップフロップ136、イ
ンバータ135の出力信号およびフリップフロップ13
0のQ出力(信号S107)の論理積をとりフリップフ
ロップ136のリセット入力端子Rに入力させる2入力
アンドゲート137、並びにフリップフロップ136の
Q出力信号とインバータ135の出力信号とディレイパ
ルス信号S105との論理積をとり信号S138として
カウンタ116の入力端ckに入力させる3入力アンド
ゲート138により構成されている。
は、カスケード接続されたカウンタ116〜121、カ
ウンタ116の出力と演算器110の出力in0との排
他的論理和をとる排他的論理和ゲート122、カウンタ
117の出力と演算器110の出力in1との排他的論
理和をとる排他的論理和ゲート123、カウンタ118
の出力と演算器110の出力in2との排他的論理和を
とる排他的論理和ゲート124、カウンタ119の出力
と演算器110の出力in3との排他的論理和をとる排
他的論理和ゲート125、カウンタ120の出力と演算
器110の出力in4との排他的論理和をとる排他的論
理和ゲート126、カウンタ121の出力と演算器11
0の出力in5との排他的論理和をとる排他的論理和ゲ
ート127、6個の排他的論理和ゲート122〜127
の否定的論理和をとる6入力ノアゲート128、ノアゲ
ート128の出力およびリセット信号RSTの論理和を
とりカウンタ116〜121のセット端子(set)に
入力させる2入力オアゲート129、セット入力端子S
に6入力ノアゲート128の出力信号が入力するフリッ
プフロップ130、ディレイパルス信号S105および
フリップフロップ130のQ出力からの信号S111と
の論理積をとる2入力アンドゲート131、アンドゲー
ト131の出力信号を入力端ckに受けてパルス信号S
132を出力するカウンタ132、バッファ133を介
したカウンタ132の出力信号S132およびリセット
信号RSTの論理和をとりカウンタ132のセット端子
(set)に入力させる2入力オアゲート134、フリ
ップフロップ130のQ出力(信号S111)のレベル
を反転させるインバータ135、微分信号S101がセ
ット入力端子Sに入力するフリップフロップ136、イ
ンバータ135の出力信号およびフリップフロップ13
0のQ出力(信号S107)の論理積をとりフリップフ
ロップ136のリセット入力端子Rに入力させる2入力
アンドゲート137、並びにフリップフロップ136の
Q出力信号とインバータ135の出力信号とディレイパ
ルス信号S105との論理積をとり信号S138として
カウンタ116の入力端ckに入力させる3入力アンド
ゲート138により構成されている。
【0021】なお、図6に示すカウンタ116および1
32は、図8の(A)に示すように、2入力ノアゲート
139,2入力オアゲート140およびラッチ141に
より構成されている。ノアゲート139の一方の入力端
はセット端子setに接続され、他方の入力端がラッチ
141の出力qに接続され、出力がオアゲート140の
一方の入力端およびラッチ141の入力dに接続されて
いる。そして、ck入力端がラッチ141の入力ckに
接続され、入力setがセット端子setに接続されて
いる。このような構成において、ラッチ141は、セッ
ト端子setにハイレベルの信号が入力されるとハイレ
ベル「H」にセットされ、出力端outはローレベルに
セットされる。
32は、図8の(A)に示すように、2入力ノアゲート
139,2入力オアゲート140およびラッチ141に
より構成されている。ノアゲート139の一方の入力端
はセット端子setに接続され、他方の入力端がラッチ
141の出力qに接続され、出力がオアゲート140の
一方の入力端およびラッチ141の入力dに接続されて
いる。そして、ck入力端がラッチ141の入力ckに
接続され、入力setがセット端子setに接続されて
いる。このような構成において、ラッチ141は、セッ
ト端子setにハイレベルの信号が入力されるとハイレ
ベル「H」にセットされ、出力端outはローレベルに
セットされる。
【0022】また、図6に示すカウンタ117〜121
は、図8の(B)に示すように、同図(A)に示す構成
に加えて、ck入力端とラッチ141の入力ckとの間
に、セット入力Sにck入力端が接続され、リセット入
力Rにセット端子setが接続されたフリップフロップ
142、入力がck入力端に接続されたインバータ14
3、並びにフリップフロップ142のQ出力およびイン
バータ143の出力の論理積をとりラッチの入力ckに
入力させる2入力アンドゲート144により構成されて
いる。この場合も、ラッチ141は、セット端子set
にハイレベルの信号が入力されるとハイレベル「H」に
セットされ、出力端outはローレベルにセットされ
る。
は、図8の(B)に示すように、同図(A)に示す構成
に加えて、ck入力端とラッチ141の入力ckとの間
に、セット入力Sにck入力端が接続され、リセット入
力Rにセット端子setが接続されたフリップフロップ
142、入力がck入力端に接続されたインバータ14
3、並びにフリップフロップ142のQ出力およびイン
バータ143の出力の論理積をとりラッチの入力ckに
入力させる2入力アンドゲート144により構成されて
いる。この場合も、ラッチ141は、セット端子set
にハイレベルの信号が入力されるとハイレベル「H」に
セットされ、出力端outはローレベルにセットされ
る。
【0023】次に、上記構成を有する逓倍器11の動作
を、図面を参照しつつ説明する。外部から供給された外
部クロック信号CKがクロック生成回路1に供給され、
各逓倍器11−1〜11−nに供給される。また、各逓
倍器11−1〜11−nには、その倍率をあらかじめ決
定するために、それを指定するための2進数が、ハード
ウェアあるいはソフトウェアによりパルスセレクタ10
6および除算器109に供給されている。
を、図面を参照しつつ説明する。外部から供給された外
部クロック信号CKがクロック生成回路1に供給され、
各逓倍器11−1〜11−nに供給される。また、各逓
倍器11−1〜11−nには、その倍率をあらかじめ決
定するために、それを指定するための2進数が、ハード
ウェアあるいはソフトウェアによりパルスセレクタ10
6および除算器109に供給されている。
【0024】逓倍器11−1〜11−nに入力された外
部クロック信号CKは、アンドゲート101およびイン
バータ102からなる微分回路により微分され、この第
1のパルス信号としての微分信号S101がオアゲート
103を介してフリップフロップ104、ディレイコン
トローラ105、位相比較器107および周波数カウン
タ108に入力される。 フリップフロップ104から
はパルス信号S103を受けてハイレベルの信号S10
4が出力される。また、周波数カウンタ108では周波
数がカウントされカウント値N0が除算器109が出力
される。除算器109では、所定の式の基づいてディレ
イ値N1が求められ、このディレイ値N1はディレイコ
ントローラ105に出力される。
部クロック信号CKは、アンドゲート101およびイン
バータ102からなる微分回路により微分され、この第
1のパルス信号としての微分信号S101がオアゲート
103を介してフリップフロップ104、ディレイコン
トローラ105、位相比較器107および周波数カウン
タ108に入力される。 フリップフロップ104から
はパルス信号S103を受けてハイレベルの信号S10
4が出力される。また、周波数カウンタ108では周波
数がカウントされカウント値N0が除算器109が出力
される。除算器109では、所定の式の基づいてディレ
イ値N1が求められ、このディレイ値N1はディレイコ
ントローラ105に出力される。
【0025】ディレイコントローラ105では、ディレ
イ値N1に基づいてオアゲート103から出力されるパ
ルス信号S103が遅延されてディレイパルス信号S1
05としてパルスセレクタ106に出力される。パルス
セレクタ106では、図4に示すように、与えられた2
進数nに基づいてパラメータN2が演算器110で求め
られ、パルスカウンタ111に供給される。パルスカウ
ンタ111においては、微分信号S101によりカウン
ト動作が開始され、たとえば図3および図7に示すよう
に、5つの(2n−1)をカウントし終わるまでは信号
S111がローレベルで出力される。その結果、図4に
示すアンドゲート115からディレイパルス信号S10
5に同期した第2のパルス信号S106aが順次生成さ
れオアゲート103に出力される。その結果、図2に示
すフリップフロップ104から、図3に示すような、n
逓倍(図3では3逓倍)されたクロック信号が生成され
同期回路13を介してクロック選択回路2に出力され
る。これと同時に、ディレイコントローラ105では、
ディレイ値N1に基づいてオアゲート103から順次出
力されるパルス信号S103を遅延させたディレイパル
ス信号S105がパルスセレクタ106に出力される。
イ値N1に基づいてオアゲート103から出力されるパ
ルス信号S103が遅延されてディレイパルス信号S1
05としてパルスセレクタ106に出力される。パルス
セレクタ106では、図4に示すように、与えられた2
進数nに基づいてパラメータN2が演算器110で求め
られ、パルスカウンタ111に供給される。パルスカウ
ンタ111においては、微分信号S101によりカウン
ト動作が開始され、たとえば図3および図7に示すよう
に、5つの(2n−1)をカウントし終わるまでは信号
S111がローレベルで出力される。その結果、図4に
示すアンドゲート115からディレイパルス信号S10
5に同期した第2のパルス信号S106aが順次生成さ
れオアゲート103に出力される。その結果、図2に示
すフリップフロップ104から、図3に示すような、n
逓倍(図3では3逓倍)されたクロック信号が生成され
同期回路13を介してクロック選択回路2に出力され
る。これと同時に、ディレイコントローラ105では、
ディレイ値N1に基づいてオアゲート103から順次出
力されるパルス信号S103を遅延させたディレイパル
ス信号S105がパルスセレクタ106に出力される。
【0026】そして、パルスカウンタ111において、
ディレイコントローラ105の出力パルス信号S105
を5つ入力したならば、信号S111がハイレベルに切
り替えられて出力される。その結果、図4において、ア
ンドゲート115からの第2のパルス信号S106aの
出力が停止され、アンドゲート116から1つの第3の
パルス信号S106bが生成されて位相比較器107に
出力される。そして、位相比較器107では、パルス信
号S106bと次に入力される微分信号S101との位
相比較が行われ、その結果が信号S107としてディレ
イコントローラ105に出力される。その結果、2つの
目の外部クロック信号CKが入力された時に微分信号S
101とパルスセレクタ106によるパルス信号S10
6bとの位相調整が行われることとなり、位相調整され
たクロック信号S104が生成されることとなる。
ディレイコントローラ105の出力パルス信号S105
を5つ入力したならば、信号S111がハイレベルに切
り替えられて出力される。その結果、図4において、ア
ンドゲート115からの第2のパルス信号S106aの
出力が停止され、アンドゲート116から1つの第3の
パルス信号S106bが生成されて位相比較器107に
出力される。そして、位相比較器107では、パルス信
号S106bと次に入力される微分信号S101との位
相比較が行われ、その結果が信号S107としてディレ
イコントローラ105に出力される。その結果、2つの
目の外部クロック信号CKが入力された時に微分信号S
101とパルスセレクタ106によるパルス信号S10
6bとの位相調整が行われることとなり、位相調整され
たクロック信号S104が生成されることとなる。
【0027】なお、パルスカウンタ111では、信号S
111をハイレベルで出力したとき、初期状態に戻り、
次の微分信号S101を受けて上述した同様のカウント
動作が行われる。図6の構成においては、すべての排他
的論理和ゲート122〜127の2つの入力が同一レベ
ルとなって、その出力がすべてローレベルとなったとき
に6入力オアゲート128の出力がハイレベルとなりフ
リップフロップ130がセット状態となり信号S111
がハイレベルに切り替わる。そして、所定時間後にフリ
ップフロップ130がリセットされる。
111をハイレベルで出力したとき、初期状態に戻り、
次の微分信号S101を受けて上述した同様のカウント
動作が行われる。図6の構成においては、すべての排他
的論理和ゲート122〜127の2つの入力が同一レベ
ルとなって、その出力がすべてローレベルとなったとき
に6入力オアゲート128の出力がハイレベルとなりフ
リップフロップ130がセット状態となり信号S111
がハイレベルに切り替わる。そして、所定時間後にフリ
ップフロップ130がリセットされる。
【0028】以上のように、各逓倍器11−1〜11−
nは外部から与えられる2進数に応じて任意に倍率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその倍率を変更できる。なお、以上と同様
の動作が各逓倍器11−1〜11−nで行われて、所望
の周波数の複数のクロック信号が同期回路13を介して
クロック選択回路2に出力される。また、2逓倍器11
−2にて生成された×2のクロック信号は分周器12−
1〜12−mに対して基本クロック信号として与えられ
る。
nは外部から与えられる2進数に応じて任意に倍率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその倍率を変更できる。なお、以上と同様
の動作が各逓倍器11−1〜11−nで行われて、所望
の周波数の複数のクロック信号が同期回路13を介して
クロック選択回路2に出力される。また、2逓倍器11
−2にて生成された×2のクロック信号は分周器12−
1〜12−mに対して基本クロック信号として与えられ
る。
【0029】次に、クロック生成回路1における分周器
12の構成例およびその動作について、図9および図1
0を参照しつつ説明する。分周器12は、図9に示すよ
うに、入力される外部クロック信号CKを逓倍器11−
2で2逓倍し、外部クロック信号CKに同期したクロッ
ク信号2CKを微分する微分回路を構成する2入力アン
ドゲート145およびインバータ146、アンドゲート
145から出力された微分信号S145をハードウェア
あるいはソフトウェアにより外部から指定された2進数
m(=1,2,…,m)分カウントした後、信号S14
7を出力するクロックカウンタ147と、クロックカウ
ンタ147の出力信号S147を受けてm分周したクロ
ック信号CK(1/m)を出力するt型フリップフロッ
プ148により構成されている。
12の構成例およびその動作について、図9および図1
0を参照しつつ説明する。分周器12は、図9に示すよ
うに、入力される外部クロック信号CKを逓倍器11−
2で2逓倍し、外部クロック信号CKに同期したクロッ
ク信号2CKを微分する微分回路を構成する2入力アン
ドゲート145およびインバータ146、アンドゲート
145から出力された微分信号S145をハードウェア
あるいはソフトウェアにより外部から指定された2進数
m(=1,2,…,m)分カウントした後、信号S14
7を出力するクロックカウンタ147と、クロックカウ
ンタ147の出力信号S147を受けてm分周したクロ
ック信号CK(1/m)を出力するt型フリップフロッ
プ148により構成されている。
【0030】また、図10は図9におけるクロックカウ
ンタ147の構成例を示す回路図である。図10に示す
ように、クロックカウンタ147は、カスケード接続さ
れたカウンタ149〜154、カウンタ149の出力と
2進数入力in0との排他的論理和をとる排他的論理和
ゲート155、カウンタ150の出力と2進数入力in
1との排他的論理和をとる排他的論理和ゲート156、
カウンタ151の出力と2進数入力in2との排他的論
理和をとる排他的論理和ゲート157、カウンタ152
の出力と2進数入力in3との排他的論理和をとる排他
的論理和ゲート158、カウンタ153の出力と2進数
入力in4との排他的論理和をとる排他的論理和ゲート
159、カウンタ154の出力と2進数入力in5との
排他的論理和をとる排他的論理和ゲート160、6個の
排他的論理和ゲート155〜160の否定的論理和をと
る6入力ノアゲート161、ノアゲート161の出力お
よびリセット信号RSTの論理和をとりカウンタ149
〜154のセット端子(set)に入力させる2入力オ
アゲート162、6入力オアゲート161の出力信号が
一方の入力端に入力される2入力オアゲート163、セ
ット入力端子Sに2入力ノアゲート163の出力信号が
入力し、Q出力から信号S147を出力し、かつQ出力
がバッファ165を介してリセット入力端子Rに接続さ
れたフリップフロップ164、セット入力端子Sに微分
信号S145が入力しリセット入力端子Rにリセット信
号RSTが入力するフリップフロップ166、フリップ
フロップ166のQ出力信号のレベルを反転するインバ
ータ167、フリップフロップ166のQ出力信号およ
びインバータ167の出力信号の論理積をとり2入力オ
アゲート163の他方の入力端に出力する2入力オアゲ
ート168、バッファ169,170を介したフリップ
フロップ166のQ出力信号および微分信号S145の
論理積をとり、信号S171としてカウンタ149の入
力端ckに入力させる2入力アンドゲート171により
構成されている。
ンタ147の構成例を示す回路図である。図10に示す
ように、クロックカウンタ147は、カスケード接続さ
れたカウンタ149〜154、カウンタ149の出力と
2進数入力in0との排他的論理和をとる排他的論理和
ゲート155、カウンタ150の出力と2進数入力in
1との排他的論理和をとる排他的論理和ゲート156、
カウンタ151の出力と2進数入力in2との排他的論
理和をとる排他的論理和ゲート157、カウンタ152
の出力と2進数入力in3との排他的論理和をとる排他
的論理和ゲート158、カウンタ153の出力と2進数
入力in4との排他的論理和をとる排他的論理和ゲート
159、カウンタ154の出力と2進数入力in5との
排他的論理和をとる排他的論理和ゲート160、6個の
排他的論理和ゲート155〜160の否定的論理和をと
る6入力ノアゲート161、ノアゲート161の出力お
よびリセット信号RSTの論理和をとりカウンタ149
〜154のセット端子(set)に入力させる2入力オ
アゲート162、6入力オアゲート161の出力信号が
一方の入力端に入力される2入力オアゲート163、セ
ット入力端子Sに2入力ノアゲート163の出力信号が
入力し、Q出力から信号S147を出力し、かつQ出力
がバッファ165を介してリセット入力端子Rに接続さ
れたフリップフロップ164、セット入力端子Sに微分
信号S145が入力しリセット入力端子Rにリセット信
号RSTが入力するフリップフロップ166、フリップ
フロップ166のQ出力信号のレベルを反転するインバ
ータ167、フリップフロップ166のQ出力信号およ
びインバータ167の出力信号の論理積をとり2入力オ
アゲート163の他方の入力端に出力する2入力オアゲ
ート168、バッファ169,170を介したフリップ
フロップ166のQ出力信号および微分信号S145の
論理積をとり、信号S171としてカウンタ149の入
力端ckに入力させる2入力アンドゲート171により
構成されている。
【0031】なお、図10に示すカウンタ149は、図
8の(A)に示す構成と同様の構成を有し、カウンタ1
50〜154は図8の(B)に示す構成と同様の構成を
有している。
8の(A)に示す構成と同様の構成を有し、カウンタ1
50〜154は図8の(B)に示す構成と同様の構成を
有している。
【0032】次に、上記構成を有する分周器12の動作
について説明する。入力される外部クロック信号CKを
逓倍器11−2で2逓倍し、外部クロック信号CKに同
期したクロック信号×2CKが供給され、この2逓倍さ
れたクロック信号が2入力アンドゲート145およびイ
ンバータ146からなる微分回路により微分され、この
微分信号S145はクロックカウンタ147に入力され
る。クロックカウンタ147では、微分信号S145の
入力がされた時点でパルス信号S147がフリップフロ
ップ148に出力された後、ハードウェアあるいはソフ
トウェアにより外部から指定された2進数m(=1,
2,…,m)分カウントした後、信号S147が出力さ
れる。これにより、フリップフロップ148からm分周
したクロック信号CK(1/m)が出力される。図10
の構成においては、すべての排他的論理和ゲート155
〜160の2つの入力が同一レベルとなって、その出力
がすべてローレベルとなったときに6入力オアゲート1
61の出力がハイレベルにとなりフリップフロップ16
4がセット状態となり信号S147がハイレベルに切り
替わる。そして、バッファ165によるディレイ時間後
にフリップフロップ164がリセットされる。
について説明する。入力される外部クロック信号CKを
逓倍器11−2で2逓倍し、外部クロック信号CKに同
期したクロック信号×2CKが供給され、この2逓倍さ
れたクロック信号が2入力アンドゲート145およびイ
ンバータ146からなる微分回路により微分され、この
微分信号S145はクロックカウンタ147に入力され
る。クロックカウンタ147では、微分信号S145の
入力がされた時点でパルス信号S147がフリップフロ
ップ148に出力された後、ハードウェアあるいはソフ
トウェアにより外部から指定された2進数m(=1,
2,…,m)分カウントした後、信号S147が出力さ
れる。これにより、フリップフロップ148からm分周
したクロック信号CK(1/m)が出力される。図10
の構成においては、すべての排他的論理和ゲート155
〜160の2つの入力が同一レベルとなって、その出力
がすべてローレベルとなったときに6入力オアゲート1
61の出力がハイレベルにとなりフリップフロップ16
4がセット状態となり信号S147がハイレベルに切り
替わる。そして、バッファ165によるディレイ時間後
にフリップフロップ164がリセットされる。
【0033】以上のように、各分周器12−1〜12−
mは外部から与えられる2進数に応じて任意に分率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその分率を変更できる。なお、以上と同様
の動作が各分周器12−1〜12−mで行われて、所望
の周波数の複数のクロック信号が同期回路13を介して
クロック選択回路2に出力される。
mは外部から与えられる2進数に応じて任意に分率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその分率を変更できる。なお、以上と同様
の動作が各分周器12−1〜12−mで行われて、所望
の周波数の複数のクロック信号が同期回路13を介して
クロック選択回路2に出力される。
【0034】次に、クロック選択回路2の構成例および
その動作について、図11を参照しつつ説明する。
その動作について、図11を参照しつつ説明する。
【0035】クロック選択回路2は、図11に示すよう
に、システムの図示しないj個の機能ブロックから出力
されたkビットのステイタス信号STS−1,・・・,
STS−g,STS−jをそれぞれラッチするj個のラ
ッチ群21−1〜21−j、並びにラッチ群21−1〜
21−jにラッチされているブロックのステイタス情報
に基づいて、クロック生成回路1の各逓倍器11−1〜
11−nおよび分周器12−1〜12−mにより生成さ
れ出力された任意の周波数に設定されているk本のクロ
ック信号S1から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタ22−1〜2
2−jを有している。
に、システムの図示しないj個の機能ブロックから出力
されたkビットのステイタス信号STS−1,・・・,
STS−g,STS−jをそれぞれラッチするj個のラ
ッチ群21−1〜21−j、並びにラッチ群21−1〜
21−jにラッチされているブロックのステイタス情報
に基づいて、クロック生成回路1の各逓倍器11−1〜
11−nおよび分周器12−1〜12−mにより生成さ
れ出力された任意の周波数に設定されているk本のクロ
ック信号S1から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタ22−1〜2
2−jを有している。
【0036】そして、クロック選択回路2は、さらに各
ラッチ群21−1〜21−jにおけるステイタス信号S
TS−1,・・・,STS−g,STS−jの入出力情
報から各セレクタ22−1〜22−jのクロック信号S
1の選択のタイミング調整、およびクロック生成回路1
の各逓倍器11−1〜11−nおよび分周器12−1〜
12−mのうちの、所定の機能ブロックで必要な使用周
波数のクロック信号を生成するものだけ作動状態(オン
状態)に保持し、未使用な周波数のクロック信号を生成
するものは非作動状態(オフ状態)に保持するための作
動制御信号OFの生成を行うクロック生成選択回路23
を有している。なお、図11においては、図面の簡単化
のためラッチ群21−gのk個のラッチうちのi(i<
k)番目のラッチに接続されたステイタス信号の供給線
に対応して設けられているクロック生成選択回路23の
みを示している。
ラッチ群21−1〜21−jにおけるステイタス信号S
TS−1,・・・,STS−g,STS−jの入出力情
報から各セレクタ22−1〜22−jのクロック信号S
1の選択のタイミング調整、およびクロック生成回路1
の各逓倍器11−1〜11−nおよび分周器12−1〜
12−mのうちの、所定の機能ブロックで必要な使用周
波数のクロック信号を生成するものだけ作動状態(オン
状態)に保持し、未使用な周波数のクロック信号を生成
するものは非作動状態(オフ状態)に保持するための作
動制御信号OFの生成を行うクロック生成選択回路23
を有している。なお、図11においては、図面の簡単化
のためラッチ群21−gのk個のラッチうちのi(i<
k)番目のラッチに接続されたステイタス信号の供給線
に対応して設けられているクロック生成選択回路23の
みを示している。
【0037】クロック生成選択回路23は、図11に示
すように、各ラッチ群22−1〜21−jのi番目のラ
ッチの入力側のステイタス信号供給線、すなわち現ステ
イタス情報の供給線がそれぞれ接続されたj入力オアゲ
ート201、各ラッチ群22−1〜21−jのi番目の
ラッチの出力側のステイタス信号供給線、すなわち前ス
テイタス情報の供給線がそれぞれ接続されたj入力オア
ゲート202、オアゲート201の出力信号レベルを反
転させるインバータ203、オアゲート202の出力信
号レベルを反転させるインバータ204、オアゲート2
01の出力信号およびインバータ204の出力信号の論
理積をとり逓倍器および分周器のオン・オフ状態および
セレクタ22−1〜22−jからの使用周波数のクロッ
ク信号の出力を制御するための信号S205を生成する
2入力アンドゲート205、オアゲート202の出力信
号およびインバータ203の出力信号の論理積をとりセ
レクタ22−1〜22−jからの未使用のクロック信号
の出力停止を制御するための信号S206を生成する2
入力アンドゲート206、アンドゲート205の出力信
号S205およびオアゲート202の出力信号の否定的
論理和をとり作動制御信号OFを生成しクロック生成回
路1に出力する2入力ノアゲート207、アンドゲート
205の出力信号S205を所定時間、具体的には未使
用状態にあった逓倍器または分周器が作動状態になって
から周波数が安定したクロック信号を出力するまでに要
する時間だけ遅延させるディレイ回路208、ディレイ
回路208の論理和をとるk入力オアゲート209、ア
ンドゲート205の出力信号S205の論理和をとるk
入力オアゲート210、アンドゲート206の出力信号
S206の論理和をとるk入力オアゲート211、オア
ゲート210および211の出力信号の否定的論理積を
とる2入力ナンドゲート212、オアゲート211の出
力信号およびナンドゲート212の出力信号の論理積を
とる2入力アンドゲート213、オアゲート209の出
力信号およびアンドゲート213の出力信号の論理和を
とる2入力オアゲート214、並びにオアゲート214
の出力信号をラッチして所定のタイミングで各ラッチ群
21−1〜21−jのステイタス信号のラッチおよび出
力タイミングを制御するための信号S215を出力する
ラッチ215により構成されている。
すように、各ラッチ群22−1〜21−jのi番目のラ
ッチの入力側のステイタス信号供給線、すなわち現ステ
イタス情報の供給線がそれぞれ接続されたj入力オアゲ
ート201、各ラッチ群22−1〜21−jのi番目の
ラッチの出力側のステイタス信号供給線、すなわち前ス
テイタス情報の供給線がそれぞれ接続されたj入力オア
ゲート202、オアゲート201の出力信号レベルを反
転させるインバータ203、オアゲート202の出力信
号レベルを反転させるインバータ204、オアゲート2
01の出力信号およびインバータ204の出力信号の論
理積をとり逓倍器および分周器のオン・オフ状態および
セレクタ22−1〜22−jからの使用周波数のクロッ
ク信号の出力を制御するための信号S205を生成する
2入力アンドゲート205、オアゲート202の出力信
号およびインバータ203の出力信号の論理積をとりセ
レクタ22−1〜22−jからの未使用のクロック信号
の出力停止を制御するための信号S206を生成する2
入力アンドゲート206、アンドゲート205の出力信
号S205およびオアゲート202の出力信号の否定的
論理和をとり作動制御信号OFを生成しクロック生成回
路1に出力する2入力ノアゲート207、アンドゲート
205の出力信号S205を所定時間、具体的には未使
用状態にあった逓倍器または分周器が作動状態になって
から周波数が安定したクロック信号を出力するまでに要
する時間だけ遅延させるディレイ回路208、ディレイ
回路208の論理和をとるk入力オアゲート209、ア
ンドゲート205の出力信号S205の論理和をとるk
入力オアゲート210、アンドゲート206の出力信号
S206の論理和をとるk入力オアゲート211、オア
ゲート210および211の出力信号の否定的論理積を
とる2入力ナンドゲート212、オアゲート211の出
力信号およびナンドゲート212の出力信号の論理積を
とる2入力アンドゲート213、オアゲート209の出
力信号およびアンドゲート213の出力信号の論理和を
とる2入力オアゲート214、並びにオアゲート214
の出力信号をラッチして所定のタイミングで各ラッチ群
21−1〜21−jのステイタス信号のラッチおよび出
力タイミングを制御するための信号S215を出力する
ラッチ215により構成されている。
【0038】なお、クロック生成選択回路23におい
て、オアゲート210,211、ナンドゲート212お
よびアンドゲート213により、アンドゲート205に
より生成される逓倍器および分周器のオン・オフ状態お
よびセレクタ22−1〜22−jからの使用周波数のク
ロック信号の出力を制御するための信号S205、並び
にアンドゲート206により生成されるオアゲート20
2の出力信号およびインバータ203の出力信号の論理
積をとりセレクタ22−1〜22−jからの未使用のク
ロック信号の出力停止を制御するための信号S206が
同時にアクティブのハイレベルになり、たとえば他の機
能ブロックでその周波数のクロック信号を使用している
ときに、セレクタ22−1〜22−jからのクロック信
号の出力停止を抑止する抑止回路が構成され、安定な動
作を図っている。
て、オアゲート210,211、ナンドゲート212お
よびアンドゲート213により、アンドゲート205に
より生成される逓倍器および分周器のオン・オフ状態お
よびセレクタ22−1〜22−jからの使用周波数のク
ロック信号の出力を制御するための信号S205、並び
にアンドゲート206により生成されるオアゲート20
2の出力信号およびインバータ203の出力信号の論理
積をとりセレクタ22−1〜22−jからの未使用のク
ロック信号の出力停止を制御するための信号S206が
同時にアクティブのハイレベルになり、たとえば他の機
能ブロックでその周波数のクロック信号を使用している
ときに、セレクタ22−1〜22−jからのクロック信
号の出力停止を抑止する抑止回路が構成され、安定な動
作を図っている。
【0039】次に、上記構成を有するクロック選択回路
2の動作を説明する。たとえば、g番目の機能ブロック
が非作動状態(オフ状態)から作動状態(オン状態)に
切り替えられ、クロック生成回路1の逓倍器11または
分周器12により入力された外部クロック信号CKをn
逓倍またはm分周されたi番目の生成クロック信号S1
iを必要とする旨の現ステイタス信号STS−gがハイ
レベルでラッチ群21−gの入力側に供給され、かつク
ロック生成選択回路23のオアゲート201に入力され
る。このとき、ラッチ21−giにラッチされている前
ステイタス情報はg番目の機能ブロックが非作動状態
(オフ状態)で未使用であることからその出力はローレ
ベルに保持されており、この出力信号はオアゲート20
2に入力されている。したがって、オアゲート201の
出力信号はハイレベルとなり、オアゲート202の出力
信号はローレベルに保持される。その結果、アンドゲー
ト205の出力信号S205はハイレベルに切り替わ
り、アンドゲート206の出力信号S206はローレベ
ルに保持される。
2の動作を説明する。たとえば、g番目の機能ブロック
が非作動状態(オフ状態)から作動状態(オン状態)に
切り替えられ、クロック生成回路1の逓倍器11または
分周器12により入力された外部クロック信号CKをn
逓倍またはm分周されたi番目の生成クロック信号S1
iを必要とする旨の現ステイタス信号STS−gがハイ
レベルでラッチ群21−gの入力側に供給され、かつク
ロック生成選択回路23のオアゲート201に入力され
る。このとき、ラッチ21−giにラッチされている前
ステイタス情報はg番目の機能ブロックが非作動状態
(オフ状態)で未使用であることからその出力はローレ
ベルに保持されており、この出力信号はオアゲート20
2に入力されている。したがって、オアゲート201の
出力信号はハイレベルとなり、オアゲート202の出力
信号はローレベルに保持される。その結果、アンドゲー
ト205の出力信号S205はハイレベルに切り替わ
り、アンドゲート206の出力信号S206はローレベ
ルに保持される。
【0040】アンドゲート205の出力信号S205が
ハイレベルに切り替わったことから、オアゲート207
の出力である作動制御信号OFはハイレベルからローレ
ベルに切り替わり、クロック生成回路1の所定の逓倍器
11または分周器12に出力される。このローレベルの
作動制御信号OFを受けた逓倍器11または分周器12
は作動状態となり、ここで外部クロック信号CKに基づ
き所望の周波数のクロック信号が生成され、同期回路1
3を介してセレクタ22−1〜22−jに入力される。
これと並行して、アンドゲート205の出力信号S20
5がディレイ回路208で、安定な周波数のクロック信
号が生成されるまでの時間だけの遅延作用を受けてオア
ゲート209に出力される。したがって、オアゲート2
14の出力がハイレベルとなりラッチ215に出力さ
れ、ラッチ215から所定のタイミングで信号S215
がラッチ群21−1〜21−jに出力される。その結
果、ラッチ群21−gのラッチ21−giにハイレベル
の現情報がラッチされ、すでに安定した周波数のi番目
のクロック信号が選択され、機能ブロックに安定に供給
される。そして、このとき、ラッチ21−giの出力が
ハイレベルに切り替わることに伴い、オアゲート202
の出力信号がハイレベルとなり、アンドゲート205の
出力信号S205はローレベルに切り替わる。しかし、
オアゲート202の出力信号がハイレベルであることか
ら、作動制御信号OFはローレベルに保持され、逓倍器
11または分周器12は作動状態に安定に保持される。
以降、ラッチ21−giのステイタス情報がローレベル
に切り替わるまで、g番目の機能ブロックに対するi番
目のクロック信号の出力状態が継続される。
ハイレベルに切り替わったことから、オアゲート207
の出力である作動制御信号OFはハイレベルからローレ
ベルに切り替わり、クロック生成回路1の所定の逓倍器
11または分周器12に出力される。このローレベルの
作動制御信号OFを受けた逓倍器11または分周器12
は作動状態となり、ここで外部クロック信号CKに基づ
き所望の周波数のクロック信号が生成され、同期回路1
3を介してセレクタ22−1〜22−jに入力される。
これと並行して、アンドゲート205の出力信号S20
5がディレイ回路208で、安定な周波数のクロック信
号が生成されるまでの時間だけの遅延作用を受けてオア
ゲート209に出力される。したがって、オアゲート2
14の出力がハイレベルとなりラッチ215に出力さ
れ、ラッチ215から所定のタイミングで信号S215
がラッチ群21−1〜21−jに出力される。その結
果、ラッチ群21−gのラッチ21−giにハイレベル
の現情報がラッチされ、すでに安定した周波数のi番目
のクロック信号が選択され、機能ブロックに安定に供給
される。そして、このとき、ラッチ21−giの出力が
ハイレベルに切り替わることに伴い、オアゲート202
の出力信号がハイレベルとなり、アンドゲート205の
出力信号S205はローレベルに切り替わる。しかし、
オアゲート202の出力信号がハイレベルであることか
ら、作動制御信号OFはローレベルに保持され、逓倍器
11または分周器12は作動状態に安定に保持される。
以降、ラッチ21−giのステイタス情報がローレベル
に切り替わるまで、g番目の機能ブロックに対するi番
目のクロック信号の出力状態が継続される。
【0041】次に、作動状態にあるg番目の機能ブロッ
クに対するi番目のクロック信号の供給を停止する場合
には、外部クロック信号CKをn逓倍またはm分周され
たi番目の生成クロック信号S1iが不必要となった旨
の現ステイタス信号STS−gがローレベルでラッチ群
21−gの入力側に供給され、かつクロック生成選択回
路23のオアゲート201に入力される。このとき、ラ
ッチ21−giにラッチされている前ステイタス情報は
g番目の機能ブロックが作動状態(オン状態)で使用中
であることからその出力はハイレベルに保持されてお
り、この出力信号はオアゲート202に入力されてい
る。したがって、オアゲート201の出力信号はローレ
ベルとなり、オアゲート202の出力信号はハイレベル
となる。その結果、アンドゲート205の出力信号S2
05はローレベルに保持され、アンドゲート206の出
力信号S206はローレベルからハイレベルに切り替わ
る。
クに対するi番目のクロック信号の供給を停止する場合
には、外部クロック信号CKをn逓倍またはm分周され
たi番目の生成クロック信号S1iが不必要となった旨
の現ステイタス信号STS−gがローレベルでラッチ群
21−gの入力側に供給され、かつクロック生成選択回
路23のオアゲート201に入力される。このとき、ラ
ッチ21−giにラッチされている前ステイタス情報は
g番目の機能ブロックが作動状態(オン状態)で使用中
であることからその出力はハイレベルに保持されてお
り、この出力信号はオアゲート202に入力されてい
る。したがって、オアゲート201の出力信号はローレ
ベルとなり、オアゲート202の出力信号はハイレベル
となる。その結果、アンドゲート205の出力信号S2
05はローレベルに保持され、アンドゲート206の出
力信号S206はローレベルからハイレベルに切り替わ
る。
【0042】アンドゲート206の出力信号206がハ
イレベルに切り替わったことから、オアゲート211の
出力はハイレベルで、オアゲート210の出力はローレ
ベルであることから、ナンドゲート212の出力信号が
ハイレベルとなり、その結果アンドゲート213の出力
信号がハイレベルとなる。したがって、オアゲート21
4の出力がハイレベルとなりラッチ215に出力され、
ラッチ215から所定のタイミングで信号S215がラ
ッチ群21−1〜21−jに出力される。その結果、ラ
ッチ群21−gのラッチ21−giにローレベルの現情
報がラッチされ、すでに安定した周波数のi番目のクロ
ック信号の選択が停止され、機能ブロックへの供給が停
止される。そして、ラッチ群21−gのラッチ21−g
iの出力信号がローレベルになったことから、作動制御
信号OFはローレベルからハイレベルに切り替わり、ク
ロック生成回路1の所定の逓倍器11または分周器12
に出力される。このハイレベルの作動制御信号OFを受
けた逓倍器11または分周器12は非作動状態となり、
外部クロック信号CKに基づく所望の周波数のクロック
信号の生成が停止される。このように、作動状態から非
作動状態への切り替え時は、クロック信号の出力停止が
遅延時間を持たせることなく行われ、かつ逓倍器11ま
たは分周器12のは非作動状態への切り替えは機能ブロ
ックへのクロック信号の供給を停止した後に行われる。
イレベルに切り替わったことから、オアゲート211の
出力はハイレベルで、オアゲート210の出力はローレ
ベルであることから、ナンドゲート212の出力信号が
ハイレベルとなり、その結果アンドゲート213の出力
信号がハイレベルとなる。したがって、オアゲート21
4の出力がハイレベルとなりラッチ215に出力され、
ラッチ215から所定のタイミングで信号S215がラ
ッチ群21−1〜21−jに出力される。その結果、ラ
ッチ群21−gのラッチ21−giにローレベルの現情
報がラッチされ、すでに安定した周波数のi番目のクロ
ック信号の選択が停止され、機能ブロックへの供給が停
止される。そして、ラッチ群21−gのラッチ21−g
iの出力信号がローレベルになったことから、作動制御
信号OFはローレベルからハイレベルに切り替わり、ク
ロック生成回路1の所定の逓倍器11または分周器12
に出力される。このハイレベルの作動制御信号OFを受
けた逓倍器11または分周器12は非作動状態となり、
外部クロック信号CKに基づく所望の周波数のクロック
信号の生成が停止される。このように、作動状態から非
作動状態への切り替え時は、クロック信号の出力停止が
遅延時間を持たせることなく行われ、かつ逓倍器11ま
たは分周器12のは非作動状態への切り替えは機能ブロ
ックへのクロック信号の供給を停止した後に行われる。
【0043】また、この作動状態にあるg番目の機能ブ
ロックに対するi番目のクロック信号の供給を停止する
場合に、他の機能ブロックでi番目のクロック信号の供
給を使用している場合には、他のディレイ回路208系
の信号ラインがアクティブ状態に保持され、かつ、オア
ゲート210,211、ナンドゲート212およびアン
ドゲート213により構成される抑止回路が機能し、セ
レクタ22−1〜22−jからのクロック信号の出力停
止が抑止される。
ロックに対するi番目のクロック信号の供給を停止する
場合に、他の機能ブロックでi番目のクロック信号の供
給を使用している場合には、他のディレイ回路208系
の信号ラインがアクティブ状態に保持され、かつ、オア
ゲート210,211、ナンドゲート212およびアン
ドゲート213により構成される抑止回路が機能し、セ
レクタ22−1〜22−jからのクロック信号の出力停
止が抑止される。
【0044】以上と同様の動作は、同時に複数の機能ブ
ロックの切り替えが生じた場合も同様に行われる。
ロックの切り替えが生じた場合も同様に行われる。
【0045】以上説明したように、本実施例によれば、
入力される単数の外部基本クロック信号CKを、それぞ
れ異なる倍率(×1)〜(×n)をもって逓倍する倍率
可変なn個の逓倍器11−1〜11−nと、2逓倍する
逓倍器11−2により生成された外部クロック信号CK
の同期したクロック信号を異なる分率(×1/1)〜
(×1/m)をもって分周する分率可変なm個の分周器
12−1〜12−mと、各逓倍器11−1〜11−nお
よび分周器12−1〜12−mにより生成された周波数
が異なるk(n+m)個のクロック信号を入力される基
本クロック信号CKに同期させて出力する同期回路13
により構成されたロック生成回路1、およびクロック生
成回路1で生成された複数のクロック信号を受けて、図
示しないシステムの各機能ブロックに対し、必要な複数
の周波数のクロック信号を各機能ブロックから送出され
たステイタス信号STSに基づき、選択的に各機能ブロ
ックの動作状況に応じて周波数を切り替えて供給し、ク
ロック信号の切り替えにより、使われなくなった周波数
を生成するクロック生成回路1における逓倍器11−1
〜11−nまたは分周器12−1〜12−mをその都度
停止させるための作動制御信号OFを生成し、クロック
生成回路1に出力するクロック選択回路2を設けたの
で、必要な複数の周波数のクロック信号を供給でき、シ
ステム内の各ブロックの動作状況に応じて、そのブロッ
クに供給される周波数を切り替えることで各ブロックの
不要な電流消費を防止できる。また、使われていない周
波数を作り出す逓倍器および分周器をその都度停止させ
ることができ、不要な電流消費を防止でき、ひいてはシ
ステムあるいはチップ全体の低消費電力化を図れる利点
がある。
入力される単数の外部基本クロック信号CKを、それぞ
れ異なる倍率(×1)〜(×n)をもって逓倍する倍率
可変なn個の逓倍器11−1〜11−nと、2逓倍する
逓倍器11−2により生成された外部クロック信号CK
の同期したクロック信号を異なる分率(×1/1)〜
(×1/m)をもって分周する分率可変なm個の分周器
12−1〜12−mと、各逓倍器11−1〜11−nお
よび分周器12−1〜12−mにより生成された周波数
が異なるk(n+m)個のクロック信号を入力される基
本クロック信号CKに同期させて出力する同期回路13
により構成されたロック生成回路1、およびクロック生
成回路1で生成された複数のクロック信号を受けて、図
示しないシステムの各機能ブロックに対し、必要な複数
の周波数のクロック信号を各機能ブロックから送出され
たステイタス信号STSに基づき、選択的に各機能ブロ
ックの動作状況に応じて周波数を切り替えて供給し、ク
ロック信号の切り替えにより、使われなくなった周波数
を生成するクロック生成回路1における逓倍器11−1
〜11−nまたは分周器12−1〜12−mをその都度
停止させるための作動制御信号OFを生成し、クロック
生成回路1に出力するクロック選択回路2を設けたの
で、必要な複数の周波数のクロック信号を供給でき、シ
ステム内の各ブロックの動作状況に応じて、そのブロッ
クに供給される周波数を切り替えることで各ブロックの
不要な電流消費を防止できる。また、使われていない周
波数を作り出す逓倍器および分周器をその都度停止させ
ることができ、不要な電流消費を防止でき、ひいてはシ
ステムあるいはチップ全体の低消費電力化を図れる利点
がある。
【0046】
【発明の効果】以上説明したように、本発明のクロック
信号発生装置によれば、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止できる。ま
た、未使用の周波数を作り出す逓倍器および分周器をそ
の都度停止させることができ、不要な電流消費を防止で
き、ひいてはチップ全体の低消費電力化を図れる利点が
ある。
信号発生装置によれば、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止できる。ま
た、未使用の周波数を作り出す逓倍器および分周器をそ
の都度停止させることができ、不要な電流消費を防止で
き、ひいてはチップ全体の低消費電力化を図れる利点が
ある。
【図1】本発明に係るクロック信号発生装置の一実施例
を示すシステム構成図である。
を示すシステム構成図である。
【図2】本発明に係る逓倍器の構成例を示すブロック図
である。
である。
【図3】図2において3逓倍器を構成した場合の各部の
入出力波形を示すタイミングチャートである。
入出力波形を示すタイミングチャートである。
【図4】図2におけるパルスセレクタ106の構成例を
示す回路図である。
示す回路図である。
【図5】本発明に係るリセット信号生成回路例を示す図
である。
である。
【図6】図5におけるパルスカウンタ111の具体的な
構成例を示す回路図である。
構成例を示す回路図である。
【図7】図4および図6における要部の入出力波形を示
すタイミングチャートである。
すタイミングチャートである。
【図8】図6におけるカウンタの具体的な構成例を示す
回路図である。
回路図である。
【図9】本発明に係る分周器の構成例を示すブロック図
である。
である。
【図10】図9におけるクロックカウンタの構成例を示
す回路図である。
す回路図である。
【図11】本発明に係るクロック選択回路の構成例を示
す回路図である。
す回路図である。
1…クロック生成回路
11−1〜11−n…逓倍器
12−1〜12−m…分周器
13…同期回路
2…クロック選択回路
21−1〜21ーj…ラッチ群
22−1〜22−j…セレクタ
23…クロック生成選択回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G06F 1/04 301
Claims (5)
- 【請求項1】 システムを構成する少なくとも1つの機
能ブロックに対して任意の周波数のクロック信号を生成
して供給するクロック信号発生装置であって、 入力される単数の基本クロック信号に基づき、指定され
た倍率をもって逓倍する倍率可変な少なくとも1つの逓
倍器および指定された分率をもって分周する分率可変な
少なくとも1つの分周器を備えたクロック生成回路と、 上記クロック生成回路において生成された複数の周波数
のクロック信号から、各機能ブロックの動作情報に基づ
き必要な周波数のクロック信号を選択して当該機能ブロ
ックに供給するクロック選択回路と、を有し、 上記逓倍器は、 上記基本クロック信号から所定パルス幅の第1のパルス
信号を生成する第1のパルス信号生成回路と、 外部からの倍率を指定する自然数に基づいてディレイ値
を決定する回路と、 入力されたパルス信号を上記ディレイ値に基づいて遅延
させるディレイ回路と、 上記第1のパルス信号または第2のパルス信号の入力毎
に出力レベルを第1のレベルと第2のレベルに切り替え
て出力する出力回路と、 上記ディレイ回路から出力されたディレイパルス信号を
受けて、外部からの倍率を指定する自然数を用いて、互
いに相補の関係にある第2および第3のパルス信号を生
成し、上記第2のパルス信号を、上記ディレイ回路及び
上記出力回路に入力させる第2のパルス信号生成回路
と、 上記第1のパルス信号生成回路により生成された第1の
パルス信号と上記第3のパルス信号との位相比較を行
い、その結果を上記ディレイ回路に帰還させて位相調整
を行う回路と、を有する クロック信号発生装置。 - 【請求項2】 上記分周器は、基本となるクロック信号
から所定パルス幅のパルス信号を生成するパルス信号生
成回路と、 上記パルス信号生成回路により生成されたパルス信号を
受けて、外部からの分率を指定する自然数分だけ遅延さ
せる回路と、 上記遅延させる回路の遅延分に相当するパルス幅のクロ
ック信号を出力する出力回路とを有する請求項1のクロ
ック信号発生装置。 - 【請求項3】 クロック信号の切り替えにより、未使用
となった周波数を生成する逓倍器または分周器を停止さ
せる回路を有する請求項1または2記載のクロック信号
発生装置。 - 【請求項4】 上記クロック選択回路は、複数の機能ブ
ロックから出力された複数のステイタス信号をそれぞれ
ラッチする複数のラッチ群と、 上記各ラッチ群にラッチされている機能ブロックのステ
イタス情報に基づいて、上記クロック生成回路の各逓倍
器および分周器により生成され出力された任意の周波数
に設定されている複数のクロック信号から必要な周波数
のクロック信号を選択して所望の機能ブロックに出力す
るセレクタと、 上記ラッチ群におけるステイタス信号の入出力情報から
各セレクタのクロック信号の選択のタイミング調整、お
よびクロック生成回路の各逓倍器および分周器のうち
の、所定の機能ブロックで必要な使用周波数のクロック
信号を生成するものだけ作動状態に保持し、未使用な周
波数のクロック信号を生成するものは非作動状態に保持
するための作動制御信号を生成して上記クロック生成回
路に出力するクロック生成選択回路とを有する請求項
1、2または3記載のクロック信号発生装置。 - 【請求項5】 所定の機能ブロックで未使用となった周
波数のクロック信号であって、他の機能ブロックで使用
されている周波数のクロック信号があるときに、セレク
タからのクロック信号の出力停止を抑止する抑止回路を
有する請求項4記載のクロック信号発生装置。
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