JP3464163B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくはＭＯＳトランジスタ等の半導
体素子を含むメモリー及びロジックデバイス等の多層配
線形成技術に関するものである。
方法に関し、更に詳しくはＭＯＳトランジスタ等の半導
体素子を含むメモリー及びロジックデバイス等の多層配
線形成技術に関するものである。
【０００２】
【従来の技術】従来の多層配線半導体素子に使用される
メタル配線層の製造方法を以下に説明する。
メタル配線層の製造方法を以下に説明する。
【０００３】まず、半導体素子が形成された基板の上に
酸化シリコン膜を成膜し、次にＴＥＯＳ（テトラエトキ
シシラン）とＯ2を原料ガスとしプラズマを発生させた
３００〜４００℃の温度の雰囲気中でのＣＶＤ法によっ
てＴＥＯＳ酸化膜を成膜しこの膜を第１の層間絶縁膜と
する。
酸化シリコン膜を成膜し、次にＴＥＯＳ（テトラエトキ
シシラン）とＯ2を原料ガスとしプラズマを発生させた
３００〜４００℃の温度の雰囲気中でのＣＶＤ法によっ
てＴＥＯＳ酸化膜を成膜しこの膜を第１の層間絶縁膜と
する。
【０００４】次に、第１の層間絶縁膜をＣＭＰ（化学機
械研磨）法により研磨を実施し下層に存在する半導体素
子により形成される段差を取り去って平坦な第１の層間
絶縁膜を得ることができる。次にこの上にスパッタ法に
よりバリアメタル（Ｔｉ、ＴｉＮ等）膜とＡｌ合金（Ａ
ｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等）膜を積層し、この上に
所定のパターンのフォトレジスト層を形成し、この後に
反応性イオンエッチング法を用いてＡｌ合金膜とバリア
メタル膜とを異方性エッチングに付すことによって、所
定のパターンのバリアメタル膜とＡｌ合金膜とからなる
１層目配線を形成している。
械研磨）法により研磨を実施し下層に存在する半導体素
子により形成される段差を取り去って平坦な第１の層間
絶縁膜を得ることができる。次にこの上にスパッタ法に
よりバリアメタル（Ｔｉ、ＴｉＮ等）膜とＡｌ合金（Ａ
ｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等）膜を積層し、この上に
所定のパターンのフォトレジスト層を形成し、この後に
反応性イオンエッチング法を用いてＡｌ合金膜とバリア
メタル膜とを異方性エッチングに付すことによって、所
定のパターンのバリアメタル膜とＡｌ合金膜とからなる
１層目配線を形成している。
【０００５】この１層目配線が形成された後は通常、第
２の層間絶縁膜を第１の層間絶縁膜と同じＣＶＤ法によ
り形成し、次にこの第２の層間絶縁膜をＣＭＰ法により
研磨を行い下層の配線層の段差を取り去り平坦化を達成
した第２の層間絶縁膜を得ている。次に第２の層間絶縁
膜にフォトリソグラフィ技術及びドライエッチング法に
よりスルーホールを開口しその開口部にメタルを被覆
し、１層目配線と電気的な導通を確保している。
２の層間絶縁膜を第１の層間絶縁膜と同じＣＶＤ法によ
り形成し、次にこの第２の層間絶縁膜をＣＭＰ法により
研磨を行い下層の配線層の段差を取り去り平坦化を達成
した第２の層間絶縁膜を得ている。次に第２の層間絶縁
膜にフォトリソグラフィ技術及びドライエッチング法に
よりスルーホールを開口しその開口部にメタルを被覆
し、１層目配線と電気的な導通を確保している。
【０００６】しかしながら上述の従来技術においては、
スルーホール径は任意の寸法で決まっている為、スルー
ホールと１層目配線のアライメントマージン（マスク合
わせ誤差余裕度）は１層目配線の線幅で決まる要素が大
きいが半導体素子の微細化や高集積化により１層目配線
の線幅を大きくとることはできない。
スルーホール径は任意の寸法で決まっている為、スルー
ホールと１層目配線のアライメントマージン（マスク合
わせ誤差余裕度）は１層目配線の線幅で決まる要素が大
きいが半導体素子の微細化や高集積化により１層目配線
の線幅を大きくとることはできない。
【０００７】また、集積率を変えずにに配線の線幅を大
きくすることは配線と配線のピッチを変えずに配線幅を
大きくすることとなり配線と配線のスペースが小さく成
ってしまい配線間容量が増加することとなり動作特性等
に影響を及ぼす恐れが有る。
きくすることは配線と配線のピッチを変えずに配線幅を
大きくすることとなり配線と配線のスペースが小さく成
ってしまい配線間容量が増加することとなり動作特性等
に影響を及ぼす恐れが有る。
【０００８】この欠点を克服する一つの方法が、特開平
６−２９３９９号公報に開示されている。図８を用い
て、特開平６−２９３９９号公報に記載の製造工程を説
明する。
６−２９３９９号公報に開示されている。図８を用い
て、特開平６−２９３９９号公報に記載の製造工程を説
明する。
【０００９】まず、シリコン半導体基板１１上に第１の
絶縁膜１２を形成し、この上に金属層を成膜し、次にフ
ォトリソグラフィ技術により所定のパターンのフォトレ
ジスト層を形成した後にＲＩＥ（反応性イオンエッチン
グ）法を用いて金属層を異方性エッチングに付すことに
よって、所定のパターンの第１の金属配線層１３を形成
する。
絶縁膜１２を形成し、この上に金属層を成膜し、次にフ
ォトリソグラフィ技術により所定のパターンのフォトレ
ジスト層を形成した後にＲＩＥ（反応性イオンエッチン
グ）法を用いて金属層を異方性エッチングに付すことに
よって、所定のパターンの第１の金属配線層１３を形成
する。
【００１０】この後、第２の層間絶縁膜１４を形成し第
１の金属配線層１３の上表面と上部側面の一部分が露出
するように第２の層間絶縁膜１４の除去を行い露出した
第１の金属配線層１３の上表面と上部側面の一部分にＷ
Ｆ6（六弗化タングステン）ガスとＳｉＨ4（シラン）ガ
スとの還元反応を利用した減圧ＣＶＤ法によって、高融
点金属のタングステン（Ｗ）の金属膜でなる第１の金属
層１５を選択成長させる。成長させた第１の金属層１５
の膜厚は第１の金属配線層１３で露出させた領域である
上表面で上方向に成長し上部側面の一部分では横方向に
成長し、これら両者の成長膜厚は同じとなる。
１の金属配線層１３の上表面と上部側面の一部分が露出
するように第２の層間絶縁膜１４の除去を行い露出した
第１の金属配線層１３の上表面と上部側面の一部分にＷ
Ｆ6（六弗化タングステン）ガスとＳｉＨ4（シラン）ガ
スとの還元反応を利用した減圧ＣＶＤ法によって、高融
点金属のタングステン（Ｗ）の金属膜でなる第１の金属
層１５を選択成長させる。成長させた第１の金属層１５
の膜厚は第１の金属配線層１３で露出させた領域である
上表面で上方向に成長し上部側面の一部分では横方向に
成長し、これら両者の成長膜厚は同じとなる。
【００１１】次に第１の金属層１５及び第２の層間絶縁
膜１４の上に第３の層間絶縁膜１６を形成する。さらに
フォトリソグラフィ技術及びＲＩＥにより金属層１５の
上表面上にスルーホールを形成する。スルーホール形成
時に於いては第１の金属配線層１３の上部側面に横方向
に成長・形成された第１の金属層１５の膜厚寸法がアラ
イメントマージンと成るように設けられている。
膜１４の上に第３の層間絶縁膜１６を形成する。さらに
フォトリソグラフィ技術及びＲＩＥにより金属層１５の
上表面上にスルーホールを形成する。スルーホール形成
時に於いては第１の金属配線層１３の上部側面に横方向
に成長・形成された第１の金属層１５の膜厚寸法がアラ
イメントマージンと成るように設けられている。
【００１２】次にスルーホールを埋め込むように第２の
金属層１７を設けて第２の金属配線層１８を設ける構成
としている。そして、これによりスルーホールの形成に
際してのアライメントマージンが確保でき、第１の金属
配線層１３の配設ピッチを小さくすることができるとし
ている。
金属層１７を設けて第２の金属配線層１８を設ける構成
としている。そして、これによりスルーホールの形成に
際してのアライメントマージンが確保でき、第１の金属
配線層１３の配設ピッチを小さくすることができるとし
ている。
【００１３】
【発明が解決しようとする課題】しかし、上述の特開平
６−２９３９９号公報に開示されている従来技術におい
ては、アライメントマージンを増加させるための手段は
第１の金属配線層の上表面と上部側面の一部分が露出す
るように第２の層間絶縁膜の除去を行い、露出した第１
の金属配線層の上表面と上部側面の一部分に高融点金属
のタングステン（Ｗ）の金属膜からなる第１の金属層を
選択成長させてやり、上部側面の一部分で横方向に成長
した膜厚寸法がアライメントマージンとなるものである
が、アライメントマージンの寸法精度が金属層の選択成
長の制御性に頼っている為フォトリソグラフィ技術とＲ
ＩＥにより加工される従来の加工技術と比較するとその
精度は劣ってしまう。
６−２９３９９号公報に開示されている従来技術におい
ては、アライメントマージンを増加させるための手段は
第１の金属配線層の上表面と上部側面の一部分が露出す
るように第２の層間絶縁膜の除去を行い、露出した第１
の金属配線層の上表面と上部側面の一部分に高融点金属
のタングステン（Ｗ）の金属膜からなる第１の金属層を
選択成長させてやり、上部側面の一部分で横方向に成長
した膜厚寸法がアライメントマージンとなるものである
が、アライメントマージンの寸法精度が金属層の選択成
長の制御性に頼っている為フォトリソグラフィ技術とＲ
ＩＥにより加工される従来の加工技術と比較するとその
精度は劣ってしまう。
【００１４】また、アライメントマージンは横方向への
金属の選択成長膜厚寸法で決まり、これを設定するのは
選択成長させる金属の膜厚であることから、アライメン
トマージンを大きく設定しようとするとこの金属の選択
成長膜厚を厚くしなければならない。
金属の選択成長膜厚寸法で決まり、これを設定するのは
選択成長させる金属の膜厚であることから、アライメン
トマージンを大きく設定しようとするとこの金属の選択
成長膜厚を厚くしなければならない。
【００１５】しかし金属の選択成長膜厚を厚くすること
は横方向のみならず上方向の膜厚も厚くなることとなり
配線段差の増加につながってしまい後の工程である層間
絶縁膜の平坦度が劣ることとなる。言い換えれば横方向
の金属の選択成長膜厚と上方向の金属の選択成長膜厚を
それぞれ任意に設定することができない製造方法である
と言える。
は横方向のみならず上方向の膜厚も厚くなることとなり
配線段差の増加につながってしまい後の工程である層間
絶縁膜の平坦度が劣ることとなる。言い換えれば横方向
の金属の選択成長膜厚と上方向の金属の選択成長膜厚を
それぞれ任意に設定することができない製造方法である
と言える。
【００１６】更に、この従来方法では配線間の寄生容量
を低減させる為に配線間のピッチを変更せずに配線幅を
小さくした場合は配線幅の縮小した分とそれに加えてア
ライメントマージン分の横方向への金属の選択成長膜厚
が必要となり、これは先に示した通り配線段差増加につ
ながるし、この方法では配線全体に金属の選択成長が成
される為、選択成長された金属による配線間の寄生容量
が発生し動作特性等に影響を及ぼす可能性が有る。
を低減させる為に配線間のピッチを変更せずに配線幅を
小さくした場合は配線幅の縮小した分とそれに加えてア
ライメントマージン分の横方向への金属の選択成長膜厚
が必要となり、これは先に示した通り配線段差増加につ
ながるし、この方法では配線全体に金属の選択成長が成
される為、選択成長された金属による配線間の寄生容量
が発生し動作特性等に影響を及ぼす可能性が有る。
【００１７】つまり配線間の寄生容量を低減させる為に
配線間のピッチを変更せずに配線幅を小さくししても配
線の上表面と上部側面の一部に選択成長する金属により
この効果が得られない可能性がある。
配線間のピッチを変更せずに配線幅を小さくししても配
線の上表面と上部側面の一部に選択成長する金属により
この効果が得られない可能性がある。
【００１８】また、配線上部側面の一部分を露出させる
為、第２の層間絶縁膜が配線側面を露出させた量だけ薄
く成ってしまい、この工程においても配線段差が増加す
ることとなる。
為、第２の層間絶縁膜が配線側面を露出させた量だけ薄
く成ってしまい、この工程においても配線段差が増加す
ることとなる。
【００１９】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、半導体素子が形成された半
導体基板上に第１の層間絶縁膜を形成する工程と、該第
１の層間絶縁膜上に絶縁膜を形成し、第１の配線と第２
の配線とが接続されるスルーホール形成領域を覆うよう
にパターニングし、島状絶縁膜を形成する工程と、全面
に第１の導電膜を形成し、該導電膜をパターニングする
ことにより、上記第１の配線を形成する工程と、全面に
第２の層間絶縁膜を形成した後、上記島状絶縁膜上に形
成された第１の配線の表面が露出するまで、化学機械研
磨法により上記第２の層間絶縁膜表面を研磨する工程
と、全面に第２の導電膜を形成し、該第２の導電膜が上
記表面が露出した第１の配線と電気的に接続するように
上記第２の導電膜をパターニングし、島状の第２の導電
膜を形成する工程と、全面に第３の層間絶縁膜を形成
し、上記島状の第２の導電膜形成領域にスルーホールを
形成する工程と、該スルーホールに第３の導電膜を埋設
することにより、上記島状の第２の導電膜と電気的に接
続されたコンタクトプラグを形成する工程と、全面に第
４の導電膜を形成し、上記コンタクトプラグと電気的に
接続するように上記第４の導電膜をパターニングして第
２の配線を形成する工程とを有し、第２の導電膜が上記
露出した上記第１の配線表面を全て覆い、且つ、該表面
が露出した上記第１の配線の露出面積よりも大きくなる
ように、パターニングし、島状の第２の導電膜を形成す
ることを特徴とするものである。
の半導体装置の製造方法は、半導体素子が形成された半
導体基板上に第１の層間絶縁膜を形成する工程と、該第
１の層間絶縁膜上に絶縁膜を形成し、第１の配線と第２
の配線とが接続されるスルーホール形成領域を覆うよう
にパターニングし、島状絶縁膜を形成する工程と、全面
に第１の導電膜を形成し、該導電膜をパターニングする
ことにより、上記第１の配線を形成する工程と、全面に
第２の層間絶縁膜を形成した後、上記島状絶縁膜上に形
成された第１の配線の表面が露出するまで、化学機械研
磨法により上記第２の層間絶縁膜表面を研磨する工程
と、全面に第２の導電膜を形成し、該第２の導電膜が上
記表面が露出した第１の配線と電気的に接続するように
上記第２の導電膜をパターニングし、島状の第２の導電
膜を形成する工程と、全面に第３の層間絶縁膜を形成
し、上記島状の第２の導電膜形成領域にスルーホールを
形成する工程と、該スルーホールに第３の導電膜を埋設
することにより、上記島状の第２の導電膜と電気的に接
続されたコンタクトプラグを形成する工程と、全面に第
４の導電膜を形成し、上記コンタクトプラグと電気的に
接続するように上記第４の導電膜をパターニングして第
２の配線を形成する工程とを有し、第２の導電膜が上記
露出した上記第１の配線表面を全て覆い、且つ、該表面
が露出した上記第１の配線の露出面積よりも大きくなる
ように、パターニングし、島状の第２の導電膜を形成す
ることを特徴とするものである。
【００２０】また、請求項２に記載の本発明の半導体装
置の製造方法は、上記第３の層間絶縁膜表面を化学機械
研磨法を用いて研磨することにより平坦化する工程を有
することを特徴とする請求項１に記載の半導体装置の製
造方法である。
置の製造方法は、上記第３の層間絶縁膜表面を化学機械
研磨法を用いて研磨することにより平坦化する工程を有
することを特徴とする請求項１に記載の半導体装置の製
造方法である。
【００２１】
【００２２】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明の半導体装置の製造方法を詳細に説明する。な
お、これによってこの発明は限定を受けるものではな
い。
本発明の半導体装置の製造方法を詳細に説明する。な
お、これによってこの発明は限定を受けるものではな
い。
【００２３】図１乃至図７は本発明の一実施の形態の半
導体装置の製造工程の一部断面図である。図１乃至図７
において、１はシリコン基板、２は第１の層間絶縁膜、
３は第１の層間絶縁膜上に形成された突出部、４は下層
配線となる第１の金属配線層、５は第２の層間絶縁膜、
６は島状の金属膜、７は第３の層間絶縁膜、８はスルー
ホール、９はスルーホール内のタングステン、１０は上
層配線となる第２の金属配線層である。なお、配線は金
属配線に限定されるものではない。
導体装置の製造工程の一部断面図である。図１乃至図７
において、１はシリコン基板、２は第１の層間絶縁膜、
３は第１の層間絶縁膜上に形成された突出部、４は下層
配線となる第１の金属配線層、５は第２の層間絶縁膜、
６は島状の金属膜、７は第３の層間絶縁膜、８はスルー
ホール、９はスルーホール内のタングステン、１０は上
層配線となる第２の金属配線層である。なお、配線は金
属配線に限定されるものではない。
【００２４】先ず、ＭＯＳトランジスタ等の半導体メモ
リ素子（図示せず）が形成されたシリコン基板上１に、
素子の電極に通ずる開口（図示せず）を有する第１の層
間絶縁膜２を形成する。第１の層間絶縁膜２としてはＴ
ＥＯＳ（テトラエトキシシラン）とＯ2を原料ガスとし
３００〜４００℃の温度の雰囲気中でプラズマを発生さ
せたＣＶＤ法によって成膜したＴＥＯＳ酸化膜を使用す
る。このＴＥＯＳ酸化膜はＣＭＰ研磨により平坦化され
ている。そしてこの後に形成される下層金属配線と上層
金属配線の電気的導通を確保するスルーホールが形成さ
れる領域の第１の層間絶縁膜２を突出させるための加工
をフォトリソグラフィ技術及びＲＩＥ（反応性イオンエ
ッチング）にて実施し、島状の絶縁膜からなる突出部３
を形成する（図１）。
リ素子（図示せず）が形成されたシリコン基板上１に、
素子の電極に通ずる開口（図示せず）を有する第１の層
間絶縁膜２を形成する。第１の層間絶縁膜２としてはＴ
ＥＯＳ（テトラエトキシシラン）とＯ2を原料ガスとし
３００〜４００℃の温度の雰囲気中でプラズマを発生さ
せたＣＶＤ法によって成膜したＴＥＯＳ酸化膜を使用す
る。このＴＥＯＳ酸化膜はＣＭＰ研磨により平坦化され
ている。そしてこの後に形成される下層金属配線と上層
金属配線の電気的導通を確保するスルーホールが形成さ
れる領域の第１の層間絶縁膜２を突出させるための加工
をフォトリソグラフィ技術及びＲＩＥ（反応性イオンエ
ッチング）にて実施し、島状の絶縁膜からなる突出部３
を形成する（図１）。
【００２５】この際、突出部３の大きさは下層金属配線
の線幅より０．１〜０．３μｍ程度大きくなる矩形が好
ましい。線幅が０．１μｍより狭ければ、下層金属配線
と突出部３とのアライメントマージンが小さくなり、下
層金属配線の一部が線幅方向で、突出部３上に載らない
可能性があるという問題点が生じ、０．３μｍを越えれ
ば、スルーホールの開口しない隣り合う下層金属配線の
下部まで突出部３が形成されてしまう可能性が発生する
という問題点が生じる。
の線幅より０．１〜０．３μｍ程度大きくなる矩形が好
ましい。線幅が０．１μｍより狭ければ、下層金属配線
と突出部３とのアライメントマージンが小さくなり、下
層金属配線の一部が線幅方向で、突出部３上に載らない
可能性があるという問題点が生じ、０．３μｍを越えれ
ば、スルーホールの開口しない隣り合う下層金属配線の
下部まで突出部３が形成されてしまう可能性が発生する
という問題点が生じる。
【００２６】続いて、下層配線となる金属膜を公知のス
パッタ法によって、例えばアルミニウム合金（Ａｌ−Ｓ
ｉ―Ｃｕ、Ａｌ−Ｃｕ等）を４００ｎｍ〜８００ｎｍの
厚さに成膜する。アルミニウム合金の下にバリアメタル
としてＴｉＮやＴｉをスパッタ法によって成膜しておい
ても良い。そしてフォトリソグラフィ技術及びＲＩＥに
より、成膜した金属層を所定の配線形状に加工し、第１
の金属配線層４を形成する（図１）。
パッタ法によって、例えばアルミニウム合金（Ａｌ−Ｓ
ｉ―Ｃｕ、Ａｌ−Ｃｕ等）を４００ｎｍ〜８００ｎｍの
厚さに成膜する。アルミニウム合金の下にバリアメタル
としてＴｉＮやＴｉをスパッタ法によって成膜しておい
ても良い。そしてフォトリソグラフィ技術及びＲＩＥに
より、成膜した金属層を所定の配線形状に加工し、第１
の金属配線層４を形成する（図１）。
【００２７】次に、第１の層間絶縁膜２の上と第１の金
属配線層４の上に第２のＴＥＯＳ酸化膜を先に示した方
法で５００ｎｍ〜９００ｎｍの膜厚で成膜を行い、第２
の層間絶縁膜５を形成する（図２）。
属配線層４の上に第２のＴＥＯＳ酸化膜を先に示した方
法で５００ｎｍ〜９００ｎｍの膜厚で成膜を行い、第２
の層間絶縁膜５を形成する（図２）。
【００２８】続いてＣＭＰ法により第２の層間絶縁膜５
の研磨を実施し、突出部３の上に載る第１の金属配線層
４の上表面を露出させる。尚、これと同時に第２の層間
絶縁膜５の平坦化も実施される（図３）。仮に突出部３
を設けずに、他の第１の金属配線層４の上表面も露出さ
せると、後の島状の金属膜６形成のための、ＲＩＥによ
るエッチングで、島状の金属膜６が形成されない第１の
金属配線層４はオーバーエッチングされ、平坦性が損な
われる。
の研磨を実施し、突出部３の上に載る第１の金属配線層
４の上表面を露出させる。尚、これと同時に第２の層間
絶縁膜５の平坦化も実施される（図３）。仮に突出部３
を設けずに、他の第１の金属配線層４の上表面も露出さ
せると、後の島状の金属膜６形成のための、ＲＩＥによ
るエッチングで、島状の金属膜６が形成されない第１の
金属配線層４はオーバーエッチングされ、平坦性が損な
われる。
【００２９】次に、上表面が露出した第１の金属配線層
４の上と第２の層間絶縁膜５の上に金属膜をスパッタ法
により成膜する。このときの金属膜は例えばＴｉＮ／Ｔ
ｉの積層膜で成膜を行い膜厚は５０ｎｍ〜１００ｎｍと
する。そして露出した金属配線層４の上表面を覆う形で
フォトリソグラフィ技術及びＲＩＥを用いて島状の金属
膜６に加工する。島状の金属膜６の大きさは露出した金
属配線層４の線幅よりも０．１〜０．３μｍ程度大きい
矩形となるのが好ましい（図４）。
４の上と第２の層間絶縁膜５の上に金属膜をスパッタ法
により成膜する。このときの金属膜は例えばＴｉＮ／Ｔ
ｉの積層膜で成膜を行い膜厚は５０ｎｍ〜１００ｎｍと
する。そして露出した金属配線層４の上表面を覆う形で
フォトリソグラフィ技術及びＲＩＥを用いて島状の金属
膜６に加工する。島状の金属膜６の大きさは露出した金
属配線層４の線幅よりも０．１〜０．３μｍ程度大きい
矩形となるのが好ましい（図４）。
【００３０】続いて、金属膜６の上と第２の層間絶縁膜
５の上に第３のＴＥＯＳ酸化膜を先に示した方法で５０
０ｎｍ〜８００ｎｍの膜厚で成膜を行い、第３の層間絶
縁膜７を形成する（図５）。
５の上に第３のＴＥＯＳ酸化膜を先に示した方法で５０
０ｎｍ〜８００ｎｍの膜厚で成膜を行い、第３の層間絶
縁膜７を形成する（図５）。
【００３１】次に、フォトリソグラフィ技術及びＲＩＥ
により、第３の層間絶縁膜７を島状の金属膜６が露出す
るまで加工し、島状の金属膜６の上表面上にスルーホー
ル８を形成するスルーホールは第１の金属配線層４の線
幅より小さくなる寸法で形成されているが第１の金属配
線層４の線幅と島状の金属膜６との差の寸法がアライメ
ントマージン（図６の符号Ａ）として増加する（図
６）。
により、第３の層間絶縁膜７を島状の金属膜６が露出す
るまで加工し、島状の金属膜６の上表面上にスルーホー
ル８を形成するスルーホールは第１の金属配線層４の線
幅より小さくなる寸法で形成されているが第１の金属配
線層４の線幅と島状の金属膜６との差の寸法がアライメ
ントマージン（図６の符号Ａ）として増加する（図
６）。
【００３２】次に、スルーホール内と第３の層間絶縁膜
７の上にスパッタ法によりＴｉＮ／Ｔｉの積層膜を１０
０ｎｍから１５０ｎｍ程度成膜し続いてＷＦ6ガスとＳ
ｉＨ4ガス及びＨ2ガスの還元反応を利用した減圧ＣＶＤ
法によってタングステン（Ｗ）の成膜を行う。続いて、
ＲＩＥによるエッチバックを実施しスルーホール内以外
のタングステンを取り去りスルーホール内のみにタング
ステン９を形成する。次に、第３の層間絶縁膜７の上と
コンタクトプラグとなるタングステン９の上にスパッタ
法により、例えばアルミニウム合金（Ａｌ−Ｓｉ―Ｃ
ｕ、Ａｌ−Ｃｕ等）を４００ｎｍ〜８００ｎｍの厚さに
成膜する。アルミニウム合金の下にバリアメタルとして
ＴｉＮやＴｉをスパッタ法によって成膜しておいても良
い。そしてフォトリソグラフィ技術及びＲＩＥにより、
成膜した金属層を所定の配線形状に加工し、第２の金属
配線層１０を形成する（図７）。
７の上にスパッタ法によりＴｉＮ／Ｔｉの積層膜を１０
０ｎｍから１５０ｎｍ程度成膜し続いてＷＦ6ガスとＳ
ｉＨ4ガス及びＨ2ガスの還元反応を利用した減圧ＣＶＤ
法によってタングステン（Ｗ）の成膜を行う。続いて、
ＲＩＥによるエッチバックを実施しスルーホール内以外
のタングステンを取り去りスルーホール内のみにタング
ステン９を形成する。次に、第３の層間絶縁膜７の上と
コンタクトプラグとなるタングステン９の上にスパッタ
法により、例えばアルミニウム合金（Ａｌ−Ｓｉ―Ｃ
ｕ、Ａｌ−Ｃｕ等）を４００ｎｍ〜８００ｎｍの厚さに
成膜する。アルミニウム合金の下にバリアメタルとして
ＴｉＮやＴｉをスパッタ法によって成膜しておいても良
い。そしてフォトリソグラフィ技術及びＲＩＥにより、
成膜した金属層を所定の配線形状に加工し、第２の金属
配線層１０を形成する（図７）。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、配線間ピッチを小さくしてもアライ
メントマージンを縮小させずにすみ、また、新たな配線
段差を形成することもない。更に、配線間のピッチを変
更せずに配線の線幅を小さくしてもアライメントマージ
ンを低減させずにすることが可能なので結果的に配線間
の寄生容量を低減させる効果も得られる。
用いることにより、配線間ピッチを小さくしてもアライ
メントマージンを縮小させずにすみ、また、新たな配線
段差を形成することもない。更に、配線間のピッチを変
更せずに配線の線幅を小さくしてもアライメントマージ
ンを低減させずにすることが可能なので結果的に配線間
の寄生容量を低減させる効果も得られる。
【００３４】スルーホールと下層の第１の金属配線層と
のアライメントマージンが増加する。また、配線幅の縮
小により配線間ピッチを小さくしてもアライメントマー
ジンを縮小させることはなく半導体装置の高集積化が実
現できる。また、第１の金属配線層上の島状の金属膜の
膜形成はスパッタ等による成膜であることと金属膜の大
きさはフォトリソグラフィにより決定できる為、金属膜
の膜厚と第１の金属配線層を覆う横方向の金属膜の大き
さがそれぞれ任意に設定することが可能となり、例えば
横方向の大きさを大きく取ったとしても上方向の膜厚は
成膜膜厚で決定できるため薄くすることが可能であり結
果として配線段差の増加を抑制できる。また、金属膜の
大きさはフォトリソグラフィにより決定できる為加工の
寸法精度も向上する。
のアライメントマージンが増加する。また、配線幅の縮
小により配線間ピッチを小さくしてもアライメントマー
ジンを縮小させることはなく半導体装置の高集積化が実
現できる。また、第１の金属配線層上の島状の金属膜の
膜形成はスパッタ等による成膜であることと金属膜の大
きさはフォトリソグラフィにより決定できる為、金属膜
の膜厚と第１の金属配線層を覆う横方向の金属膜の大き
さがそれぞれ任意に設定することが可能となり、例えば
横方向の大きさを大きく取ったとしても上方向の膜厚は
成膜膜厚で決定できるため薄くすることが可能であり結
果として配線段差の増加を抑制できる。また、金属膜の
大きさはフォトリソグラフィにより決定できる為加工の
寸法精度も向上する。
【００３５】また、本発明では第１の金属配線層の上部
側面は露出させないのでこのことも配線段差の増加を抑
制できる要因となる。また、配線間の寄生容量を低減さ
せる為に配線間のピッチを変更せずに配線幅を小さくし
た場合も金属膜の膜厚と第１の金属配線層を覆う横方向
の金属膜の大きさがそれぞれ任意に設定できることと金
属膜はスルーホール開口領域にしか形成しない為金属膜
の影響により配線間の寄生容量の低減効果が得られなく
なることはない。
側面は露出させないのでこのことも配線段差の増加を抑
制できる要因となる。また、配線間の寄生容量を低減さ
せる為に配線間のピッチを変更せずに配線幅を小さくし
た場合も金属膜の膜厚と第１の金属配線層を覆う横方向
の金属膜の大きさがそれぞれ任意に設定できることと金
属膜はスルーホール開口領域にしか形成しない為金属膜
の影響により配線間の寄生容量の低減効果が得られなく
なることはない。
【００３６】また、請求項２に記載の本発明を用いるこ
とにより、半導体装置の表面をより平坦化することがで
きる。
とにより、半導体装置の表面をより平坦化することがで
きる。
【００３７】
【図１】本発明の一実施例の製造工程の第１ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図２】本発明の一実施例の製造工程の第２ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図３】本発明の一実施例の製造工程の第３ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図４】本発明の一実施例の製造工程の第４ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図５】本発明の一実施例の製造工程の第５ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図６】本発明の一実施例の製造工程の第６ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図７】本発明の一実施例の製造工程の第７ステップを
示す製造工程説明図である。
示す製造工程説明図である。
【図８】図７に対応する従来例の製造工程説明図であ
る。
る。
１ シリコン基板
２ 第１の層間絶縁膜
３ 第１の層間絶縁膜上に形成された突出部
４ 第１の金属配線層
５ 第２の層間絶縁膜
６ 島状の金属膜
７ 第３の層間絶縁膜
８ スルーホール
９ スルーホール内のタングステン
１０ 第２の金属配線層
Claims (2)
- 【請求項１】 半導体素子が形成された半導体基板上に
第１の層間絶縁膜を形成する工程と、 該第１の層間絶縁膜上に絶縁膜を形成し、第１の配線と
第２の配線とが接続されるスルーホール形成領域を覆う
ようにパターニングし、島状絶縁膜を形成する工程と、 全面に第１の導電膜を形成し、該導電膜をパターニング
することにより、上記第１の配線を形成する工程と、 全面に第２の層間絶縁膜を形成した後、上記島状絶縁膜
上に形成された第１の配線の表面が露出するまで、化学
機械研磨法により上記第２の層間絶縁膜表面を研磨する
工程と、 全面に第２の導電膜を形成し、該第２の導電膜が上記表
面が露出した第１の配線と電気的に接続するように上記
第２の導電膜をパターニングし、島状の第２の導電膜を
形成する工程と、 全面に第３の層間絶縁膜を形成し、上記島状の第２の導
電膜形成領域にスルーホールを形成する工程と、 該スルーホールに第３の導電膜を埋設することにより、
上記島状の第２の導電膜と電気的に接続されたコンタク
トプラグを形成する工程と、 全面に第４の導電膜を形成し、上記コンタクトプラグと
電気的に接続するように上記第４の導電膜をパターニン
グして第２の配線を形成する工程とを有し、 第２の導電膜が上記露出した上記第１の配線表面を全て
覆い、且つ、該表面が露出した上記第１の配線の露出面
積よりも大きくなるように、パターニングし、島状の第
２の導電膜を形成することを特徴とする 、半導体装置の
製造方法。 - 【請求項２】 上記第３の層間絶縁膜表面を化学機械研
磨法を用いて研磨することにより平坦化する工程を有す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04618499A JP3464163B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04618499A JP3464163B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243828A JP2000243828A (ja) | 2000-09-08 |
| JP3464163B2 true JP3464163B2 (ja) | 2003-11-05 |
Family
ID=12739965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04618499A Expired - Fee Related JP3464163B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3464163B2 (ja) |
-
1999
- 1999-02-24 JP JP04618499A patent/JP3464163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000243828A (ja) | 2000-09-08 |
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