JP2000199781A - 半導体デバイス試験装置及びそのキャリブレ―ション方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体デバイスへ試験信号を与えることので
きる第１端子を有するソケットと、試験信号を第１端子
へ出力するドライバとを有する半導体試験装置における
試験信号の出力タイミングをキャリブレーションするこ
と。 【解決手段】 半導体デバイス２０の端子配列と同様の
端子配列を有する試験用ボード１０をソケット５０に装
着するステップと、ドライバ７６により試験信号を生成
する生成ステップと、試験用ボード１０に到達した試験
信号を検出する検出ステップと、検出ステップにより検
出した試験信号に基づいて試験信号の出力タイミングを
設定する設定ステップとを備えた。試験用ボード１０に
おける、第１端子１２に接触する接触端子が、半導体デ
バイス２０における、第１端子１２に接触する接触端子
と同一の入力インピーダンスを有することが好ましい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体デバイス
（「DUT」ともいう。例えば半導体集積回等。）をテス
トするための半導体デバイス試験装置に関し、特に、同
装置のキャリブレーション用治具、および、そのキャリ
ブレーション方法に関する。

【０００２】

【発明が解決しようとする課題】図１は、従来の半導体
試験装置の断面図である。テストヘッド７０は、半導体
デバイス２０を試験するための試験信号を出力し、また
半導体デバイス２０から出力された出力信号を受け取
る。テストヘッド７０の上には、テストヘッド７０と同
軸ケーブル６２、６４との間で信号を伝達するパフォー
マンスボード６６が取り付けられている。同軸ケーブル
６２が上記試験信号をパフォーマンスボード６６からソ
ケットボード６０に伝達し、また上記出力信号をソケッ
トボード６０からパフォーマンスボード６６へ伝達す
る。ソケットボード６０の上にはソケット５０が設けら
れており、ソケット５０が有するピン５２及び第１端子
１２を経て試験信号が半導体デバイス２０に与えられ、
また第２端子１４及びピン５４を経て上記出力信号が半
導体デバイス２０から受け取られる。

【０００３】テストヘッド７０は、試験信号を生成する
ドライバ７６（７６Ａ、７６Ｂ）と、ドライバ７６が生
成する試験信号に遅延を与えるドライバ遅延回路７８
（７８Ａ、７８Ｂ）と、出力信号を受け取るコンパレー
タ８０（８０Ａ、８０Ｂ）と、コンパレータ８０が出力
信号を受け取ってから、前記出力信号を出力するまでの
時間に遅延を与えるコンパレータ遅延回路８２（８２
Ａ、８２Ｂ）とを有する。オシロスコープ等の測定機器
のプローブで各ドライバ７６から出力された試験信号を
測定し、各ドライバから出力される試験信号のタイミン
グが同一となるように、ドライバ遅延回路７８が与える
遅延時間を調整する。これにより、複数のドライバ７６
間のスキューを相殺することができる。また、コンパレ
ータ遅延回路８２が与える遅延時間を調整することによ
り、複数のコンパレータ８０間のスキューを相殺するこ
とができる。

【０００４】図２Ａ及び２Ｂはそれぞれ、半導体デバイ
ス２０の上面図および正面図である。ここではＴＳＯＰ
タイプの半導体デバイスを示しているが、半導体デバイ
スはＱＦＰ、ＢＧＡ等のタイプであっても良い。各種形
状の半導体デバイスに対応するソケット５０をそれぞれ
用意することにより、いずれの半導体デバイスをも同様
にテストすることができる。半導体デバイス２０は、信
号を入力する半導体デバイス入力ピン２２および信号を
出力する半導体デバイス出力ピン２４を有しており、こ
れらのピンが、ソケット５０の第１端子１２及び第２端
子１４に接触する。

【０００５】図３は、ソケット５０及びソケット５０を
装着するソケットボード６０を示す断面図である。ソケ
ットボード６０が有するソケットガイド５８に沿ってソ
ケット５０が装着されると、ソケットボード６０が有す
るスルーホール５６にソケット５０のピン５２及び５４
が挿入される。またソケットボード６０のスルーホール
５９の下側から、同軸ケーブル６２，６４の心線が挿入
されて半田付けされる。近年、半導体デバイス２０のピ
ン数が増えたために、ソケット５０の第１端子１２に、
オシロスコープ等のプローブを正確に当てることが困難
となっている。そこで、半導体デバイス２０をソケット
５０から取り外し、プローブを直接ソケットボードに当
接させる方法が提案されている。

【０００６】図４は、ソケットボード６０の上面図であ
る。ソケットボード６０には、ソケット５０のピン５
２、５４を差し込むためのスルーホール５６、及び同軸
ケーブルを挿入して半田付けするためのスルーホール５
９が設けられている。またソケットボード６０の上面に
は、アースパターン（ＧＮＤ）及び電源パターン（ＶＤ
Ｄ）が設けられている。このソケットボード６０に、オ
シロスコープのプローブを当てることにより、半導体試
験装置をキャリブレーションすることができる。

【０００７】図５は、ソケットボード６０にプローブ４
４を当てている様子を示す。プローブ４４は、信号端子
４０とアース端子４２とを有する。試験装置に設けられ
たソケットボード６０からソケット５０を取り外し、プ
ローブ４４の信号端子４０をソケット用のスルーホール
５６に当接させ、アース端子４２をソケットボード６０
上のアースパターンに当接させることにより、スルーホ
ール５６に与えられる信号を測定することができる。し
かしながら、アースパターンが測定しようとするスルー
ホールの近傍にない場合には、アース端子４２に接続さ
れた、プローブ４４のアース線を長くしなくてはならな
く、測定時の線路インピーダンスが大きくなる。近年、
半導体デバイス２０の高速化に伴い、半導体デバイス２
０を高い精度で試験する必要が生じている。従って半導
体試験装置のキャリブレーションも、高い精度で行う必
要があるが、試験信号を測定する際における信号の線路
インピーダンスが大きいと、半導体試験装置を正確にキ
ャリブレーションすることができない。

【０００８】パフォーマンスボード６６上には、信号配
線パターン及びアースパターンが隣接して設けられてい
るので、ソケット５０、ソケットボード６０、及び同軸
ケーブル６２、６４を取り外し、直接パフォーマンスボ
ードにプローブを当接させると、信号の線路インピーダ
ンスを下げることができる。しかしながらこの場合は、
同軸ケーブル６２、６４、ソケットボード６０、並びに
ソケット５０のインダクタンス及び浮遊容量等による影
響が試験信号に現れないので、実際の試験状態における
正確なキャリブレーションを行うことができない。

【０００９】図６は、半導体試験装置をキャリブレーシ
ョンするための従来の他の方法を示す。この形態におい
ては、ドライバ７６と並列にコンパレータ８０とプログ
ラマブルロード１８０が設けられている。プログラマブ
ルロード１８０を適切に設定することにより、ドライバ
７６に所望の負荷を与えることができる。ソケット５０
から半導体デバイス２０を取り外し、ドライバ７６から
試験信号を出力すると、試験信号はソケット５０の上端
で反射されてコンパレータ８０に入力される。この間の
時間（試験信号が往復する時間）ｔ１を２で割ることに
より、ドライバ７６からソケット５０までの信号伝達時
間を測定することができる。

【００１０】図７は、従来の半導体試験装置の更に他の
形態を示す。ソケット５０の各ピンに対して、図に示す
ように２つの同軸ケーブルを接続させる形態が提案され
ている。この場合は、半導体デバイス２０を取り外して
試験信号を生成しても、試験信号はソケット５０で反射
されずに、コンパレータ９０に伝送される。このため、
ドライバ７６からソケット５０までの試験信号送信時間
を計測することができない。

【００１１】図８は、従来のキャリブレーション方法の
フローチャートを示す。最初に、測定ポイントであるソ
ケットボード６０のスルーホール５６及びアースパター
ンＧＮＤにプローブ４４を接触する（Ｓ３０２）。次
に、タイミング測定とキャリブレーションを実行する
（Ｓ３１０）。すなわち、１チャネルのドライバが出力
する試験信号の波形の立ち上がり又は立下りのタイミン
グを測定し、キャリブレーションデータを取得する。ド
ライバ遅延回路７８の設定値を初期状態に設定して、試
験信号を所定の振幅条件で発生する（Ｓ３１２）。次
に、試験信号の立ち上がり波形のタイミングを測定して
立ち上がり波形においてドライバ７６をキャリブレーシ
ョンする（Ｓ３１４）。次に、試験信号の立下り波形の
タイミングを測定して立下り波形においてドライバ７６
をキャリブレーションする（Ｓ３１６）。

【００１２】図９（Ａ）は、タイミング測定ステップ
（Ｓ３１０）において測定された試験信号の波形を示
す。波形Ｓ_０は、基準タイミング位置ｔ_０において５０
％のレベルとなっている。波形Ｓ_１及びＳ_２は、それぞ
れタイミングｔ_１及びｔ_２において５０％のレベルとな
っている。スルーレートは、波形の立ち上がり又は立下
りの傾斜を表す。テストヘッド７０が有する複数のドラ
イバ７６は、５００ピコ秒／Ｖ±１０％未満のスルーレ
ートで信号を出力するように調整されている。立ち上が
り波形測定ステップ（Ｓ３１４）において、図９（Ｂ）
に示すように、複数のドライバ７６のそれぞれに対応す
るドライバ遅延回路７８の遅延量を調整して基準タイミ
ング位置ｔ_０へタイミングｔ_１及びｔ_２を移動させるこ
とで複数のドライバ７６をキャリブレーションする。こ
の移動の結果、ドライバ遅延回路７８の遅延量を増減さ
せた設定データを校正データとして得る。塵などの為に
プローブ４４の信号端子４０とソケットボード６０のス
ルーホール５６とが高抵抗状態となっている場合には、
試験信号のレベルが小さくなり、５０％のレベルが検出
されなくなるため、接触不良が発生していることが容易
に判る。

【００１３】図９（Ｃ）は、プローブ４４のアース端子
４２とソケットボード６０のアースパターンＧＮＤとが
接触不良である場合の試験信号の波形を示す。波形Ｓ_４
は、アース端子４２とアースパターンＧＮＤとがオープ
ンの状態であるときの波形例である。波形Ｓ_６は、アー
ス端子４２とアースパターンＧＮＤとの間に高い接触抵
抗があるときの波形例である。波形Ｓ_４及びＳ_６は、波
形の歪や、なまりを生じている。しかし、波形Ｓ_４及び
Ｓ_６においても、正常な波形Ｓ_０と同じく５０％のレベ
ルが測定されるので、接触不良が見過ごされてタイミン
グの校正が実施されてしまう。そのため、適正なタイミ
ング位置においてキャリブレーションできないので誤っ
た校正が実施される可能性がある。例えば、波形Ｓ_６に
おいて、本来の正常な波形Ｓ_０に対してタイミングのず
れｅ_２が生じている。また、波形Ｓ_４においてもタイミ
ングのずれｅ_１が生じている。そのため誤ったタイミン
グでドライバ７６が校正されてしまう。タイミングずれ
が生じている状態で校正が実施されると、キャリブレー
ションの精度が悪化する要因、あるいは、校正作業上に
おける信頼性が低下する要因となる。

【００１４】なお、接触不良を点検する方法として、プ
ローブ４４とソケットボード６０との接触点における直
流抵抗を測定する方法がある。この方法は、プローブ４
４の信号端子４０とソケットボード６０のスルーホール
５６との接触不良に対しては、適用可能である。しか
し、プローブ４４のアース端子４２と接地側線路である
ソケットボード６０のアースパターンＧＮＤとの接触不
良に対しては、アースパターンＧＮＤが回路アースであ
り、共通接続されているため、検出することが困難であ
る。

【００１５】そこで本発明は、上記課題の少なくとも１
つを解決することのできる半導体試験装置を提供するこ
とを目的とする。この目的は特許請求の範囲における独
立項に記載の特徴の組み合わせにより達成される。また
従属項は本発明の更なる有利な具体例を規定する。

【００１６】

【課題を解決するための手段】本発明の第１の形態によ
れば、半導体デバイスを装着することにより半導体デバ
イスへ試験信号を与えることのできる第１端子を有する
ソケットと、試験信号を第１端子へ出力するドライバと
を有する半導体試験装置における試験信号の出力タイミ
ングをキャリブレーションすべく、半導体デバイスの端
子配列と同様の端子配列を有する試験用ボードをソケッ
トに装着するステップと、ドライバにより試験信号を生
成する生成ステップと、試験用ボードに到達した試験信
号を検出する検出ステップと、検出ステップにより検出
した試験信号に基づいて試験信号の出力タイミングを設
定する設定ステップとを備えた。ここで、試験用ボード
における、第１端子に接触する接触端子が、半導体デバ
イスにおける、第１端子に接触する接触端子と同一の入
力インピーダンスを有することが好ましい。

【００１７】本発明の第２の形態によれば、試験用ボー
ドが、第１端子に接触しかつアースに接続されたアース
ショートパターンを有し、検出ステップは、ドライバか
ら出力され試験用ボードで反射された試験信号を測定す
る。

【００１８】本発明の第３の形態によれば、半導体試験
装置は試験信号に遅延を与える遅延回路を更に有し、生
成ステップが、ドライバにより試験信号を出力すると共
に所定の基準信号を生成し、設定ステップは、検出ステ
ップにより検出した試験信号の、基準信号を基準とする
位相差に基づいて遅延回路が加える遅延の大きさを設定
する遅延設定ステップを有する。

【００１９】本発明の第４の形態によれば、試験用ボー
ドが、第１端子に接触する信号配線パターン、及び信号
配線パターンに隣接して配置されたアースパターンを有
し、検出ステップは、信号配線パターン及びアースパタ
ーンに取り付けられた電気的特性試験用プローブにより
試験信号を検出する。

【００２０】本発明の第５の形態によれば、半導体試験
装置は複数のドライバを有し、ソケットは複数のドライ
バの各々に対応付けられた複数の第１端子を有し、試験
用ボードは複数の第１端子の各々に対応付けられた複数
の信号配線パターンを有し、検出ステップを複数の信号
配線パターンのそれぞれにおいて実行し、遅延設定ステ
ップは、複数の信号配線パターンのそれぞれにおいて測
定された位相差の大きさが同一になるように複数の遅延
回路における各遅延の大きさを設定する。

【００２１】本発明の第６の形態によれば、ソケット
は、半導体デバイスに接触して半導体デバイスから電気
的信号を受け取る第２端子を更に有し、半導体試験装置
は、第２端子から入力された信号を受け取るコンパレー
タを更に備え、試験用ボードは、第１端子と第２端子と
を電気的に接続するショートパターンを有するショート
ボードである。

【００２２】本発明の第７の形態によれば、ドライバか
ら出力されショートボードを経由した試験信号をコンパ
レータで検出する。次に、出力ステップに対して所定の
時間差を有する基準タイミングと、コンパレータ検出ス
テップで試験信号を検出した時間との時間差に基づいて
得られた値を、半導体デバイスを試験するための基準時
間として設定する。半導体試験装置に複数のドライバ及
び複数のコンパレータを設け、ソケットに複数のドライ
バの各々に対応付けられた複数の第１端子、及び複数の
コンパレータの各々に対応付けられた複数の第２端子を
設け、ショートボードに複数の第１端子と複数の第２端
子とをそれぞれ接続する複数のショートパターンを設
け、検出ステップを複数の信号配線パターンのそれぞれ
において実行し、基準時間を複数のコンパレータのそれ
ぞれに対して基準時間をそれぞれ独立に設定してもよ
い。

【００２３】本発明の第８の形態によれば、複数のソケ
ットと、複数のソケットの各々に対応する複数のショー
トボード等の試験用ボードと、複数の試験用ボードを一
体に保持するフレームとを更に備え、フレームは、フレ
ームを半導体試験装置における所定の位置に装着したと
きに試験用ボードを所望の位置に移動させる呼び込み機
構を試験用ボードごとに有する。

【００２４】本発明の第９の形態によれば、半導体デバ
イスを試験するために用いる試験信号を出力するドライ
バと、半導体デバイスから電気的信号を受け取るコンパ
レータと、半導体デバイスを装着して試験信号を半導体
デバイスに与えることのできるソケットとを有する半導
体試験装置の処理タイミングをキャリブレ−ションする
キャリブレーション方法において、試験信号の波形を測
定する測定器に、試験信号又は電気的信号を提供すべく
必要な接続を行う接続ステップと、ライバが出力した試
験信号を測定器において測定する波形測定ステップと、
測定器により測定された試験信号の波形が所望の範囲内
かを判定する波形判定ステップと、測定器により測定さ
れた波形が所望の範囲を外れている場合に測定器に行っ
た接続が不良であると通知する通知ステップとを備える
ことが好ましい。波形測定ステップは、試験信号の立ち
上がり及び立下りの少なくとも一方の波形を測定するこ
とが好ましい。更に通知ステップは、波形が所望の範囲
を外れている場合に、接続ステップ、波形測定ステッ
プ、及び波形判定ステップを繰り返す再接続ステップ
と、接続ステップ、波形測定ステップ、及び波形判定ス
テップを所定の回数繰り返しても波形が所望の範囲を外
れている場合に、測定器に行った接続が不良であると通
知する不良通知ステップとを含むことが好ましい。

【００２５】本発明の第１０の形態によれば、上記キャ
リブレーション方法において、測定器が半導体試験装置
の外部の測定器であり、測定器が試験信号を入力する電
気的特性試験用プローブを有し、接続ステップは、電気
的特性試験用プローブに試験信号を提供すべく必要な接
続を行うステップを有することが好ましい。

【００２６】本発明の第１１の形態によれば、上記キャ
リブレーション方法において、測定器が半導体試験装置
の内部の測定器であり、波形測定ステップがドライバか
ら出力されソケットで反射された試験信号をコンパレー
タから入力して測定器において測定するステップを有す
ることが好ましい。

【００２７】本発明の第１２の形態によれば、上記キャ
リブレーション方法において、測定器が半導体試験装置
の内部の測定器であり、波形測定ステップがコンパレー
タから入力された所定の基準信号を測定器において測定
するステップを有することが好ましい。

【００２８】本発明の第１３の形態によれば、上記キャ
リブレーション方法において、接続ステップは、キャリ
ブレーションのために試験信号を入力して測定器に与え
る試験用ボードを測定器に接続するステップを有するこ
とが好ましい。

【００２９】本発明の第１４の形態によれば、上記キャ
リブレーション方法において、測定器が半導体試験装置
の内部の測定器であり、波形測定ステップが、ドライバ
から出力され試験用ボードで反射された試験信号をコン
パレータから入力して測定器において測定するステップ
を有することが好ましい。

【００３０】本発明の第１５の形態によれば、上記キャ
リブレーション方法において、波形判定ステップが、試
験信号の立ち上がり又は立下りの期間内における試験信
号のレベルが所望の範囲内かを判定することが好まし
い。

【００３１】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００３２】図１０は、本実施形態における半導体試験
装置全体の断面を示す。図１と同一の構成には図１と同
一の符号を付してあるので説明を省略する。ソケットボ
ード６０の上には、同軸ケーブル６２、６４でパフォー
マンスボードに接続された複数のソケット５０が設けら
れている。また、フレーム１００には複数の保持ユニッ
ト１１０が保持（mount）されており、各保持ユニット
の上部には開口部１２０が設けられている。各保持ユニ
ット１１０は、１つの半導体デバイス２０を保持する。
テストヘッド７０内には、２つの同軸ケーブル６２、６
４に対する回路のみを示しているが、実際には、半導体
デバイス２０が有する各ピンに対して同軸ケーブルが設
けられており、各同軸ケーブルに対して、ドライバ７
６、遅延回路７８、コンパレータ８０、及びコンパレー
タ用遅延回路８２が設けられている。また、図では１つ
の半導体デバイス２０に対応する回路のみを示している
が、実際には、各半導体デバイスに対して同様の回路が
設けられている。

【００３３】本半導体試験装置は、複数の半導体デバイ
スを同時にテストすることができるので、与えられた時
間により多くの半導体デバイスを試験することができ
る。半導体試験装置をキャリブレーションする場合に
は、予め半導体デバイス２０に代えて試験用ボード１０
を各保持ユニット１１０に装着する。フレーム１００を
半導体試験装置に取り付けると、試験用ボード１０がソ
ケット５０に装着される。次に、開口部１２０の上部か
ら試験用ボード１０にプローブを当て、ドライバ７６に
より試験信号を生成する。試験用ボード１０に到達した
試験信号をオシロスコープで検出し、検出した試験信号
に基づいて遅延回路７８Ａの設定を変更することによ
り、試験信号の出力タイミングを設定する。

【００３４】ドライバ７６は、半導体デバイス２０に与
える複数の信号の各々に対して設けられている。またテ
ストヘッド７０は更に、基準信号を生成する１つのドラ
イバ１７６と、基準信号に対して所定の遅延を与える１
つの遅延回路１７８とを有する。基準信号が生成される
時と、ドライバ７６が試験信号を生成する時との間の時
間差は常に一定となっている。そこで、この基準信号を
オシロスコープに対してトリガとして入力する。各ドラ
イバ７６から出力される試験信号の位相と基準信号の位
相との位相差を同一にすることにより、間接的に、複数
のドライバ７６間の位相を揃え、ドライバ間のスキュー
を小さくすることができる。但し他の形態としては、試
験用ボード１０に到達する一つの試験信号を基準信号と
して選択してオシロスコープのトリガとして入力し、選
択した試験信号の位相に他の試験信号の位相を合わせて
も良い。

【００３５】図１１Ａ及び１１Ｂは、保持ユニット１１
０に装着する試験用ボード１０の一例としてのプローブ
ボード１０Ａの上面図及び下面図である。試験用ボード
１０の下面には、半導体デバイス２０の端子と同様の配
置に接触端子３０が設けられている。フレーム１００を
半導体試験装置に取り付けると、接触端子３０がソケッ
ト５０の第１端子１２及び第２端子１４に接触する。上
面に設けられたアースパターン３６及び複数の信号配線
パターン３２は、下面に設けられた接触端子３０と接続
されている。アースパターン３６は上面の中央に伸びて
いる。アースパターン３６は各信号配線パターン３２に
隣接しており、最短距離は約２ｍｍ以下である。このた
め、各信号配線パターン３２及びアースパターン３６
に、プローブ４４の信号端子４０及びアース端子４２を
容易に接触させることができる。また各信号配線パター
ン３２とアースパターン３６との最短距離は実質的に等
しいので、各信号の線路インピーダンスのばらつきが小
さく、各信号を正確に測定することができる。

【００３６】キャリブレーション時におけるドライバ７
６からの出力タイミングと、実際の半導体デバイス２０
を半導体試験装置に装着したときにおけるドライバ７６
からの出力タイミングとの間に誤差が生じることを防ぐ
ためには、接触端子３０における各信号の入力インピー
ダンスを、実際の半導体デバイス２０における信号の入
力インピーダンスと実質的に同一にすることが好まし
い。入力インピーダンスを半導体デバイス２０と同一に
するためには、周知のように、信号配線パターン３２と
アースパターン３６との間に適当なコンデンサ（キャパ
シタンス）、抵抗等を設ければよい。

【００３７】図１２は、プローブボード１０Ａの他の実
施形態を示す。プローブボード１０Ａは、半導体デバイ
ス２０とほぼ同じ外形寸法の絶縁ブロック２７０の外周
の側面に、半導体デバイス２０の各端子とほぼ同じ配置
に複数の接触端子３０が設けられている。接触端子３０
は、ソケット５０の第１端子１２及び第２端子１４と絶
縁ブロック２７０の側面部又は下面部において接触でき
る。

【００３８】複数の接触端子３０よりそれぞれ絶縁ブロ
ック２７０の上面の周辺部に延長された場所に複数の信
号配線パターン３２が形成される。信号配線パターン３
２は、プローブ４４の信号端子４０を接触させるのに使
用される。そのため、信号配線パターン３２は、信号端
子４０が接触しやすいように膨らんだ形状をしている。
複数の信号配線パターン３２の内側に、グランド用の端
子３７より延長されてアースパターン３６が形成され
る。アースパターン３６は、プローブ４４のアース端子
４２を接触させるために使用される。なお、プローブ４
４は、保持金具２６２により保持される。

【００３９】アースパターン３６は、各信号配線パター
ン３２に隣接しているので、信号配線パターン３２及び
アースパターン３６とプローブ４４の信号端子４０及び
アース端子４２とは容易に接触させることができる。ア
ース端子４２とアースパターン３６とを短距離で接触さ
せることができるので、アース端子４２を低いインピー
ダンスで接地することができる。このため、従来接地イ
ンピーダンスを介して試験信号に重畳された外部雑音が
軽減され、雑音の影響による試験信号の歪が抑圧され、
キャリブレーションの精度が改善される。また、信号配
線パターン３２と信号端子４０とが安定した接触を保て
るので、信号配線パターン３２と信号端子４０との接触
箇所から発生する雑音や、その雑音による試験信号の歪
が抑圧され、キャリブレーションの精度が改善される。

【００４０】図１３Ａ及び１３Ｂは、試験用ボード１０
の他の一例としてのショートボード１０Ｂを示す。ショ
ートボード１０Ｂの下面には、ソケット５０の第１端子
１２及び第２端子１４に接触する接触端子３０が設けら
れている。ショートボード１０Ｂの上面には、第１端子
に接触した接触端子３０と第２端子１４に接触した接触
端子３０とをショートする複数のショートパターン４６
が設けられている。図１１に示すプローブボード１０Ａ
を半導体試験装置に装着して、複数のドライバ７６間の
スキューをキャリブレーションした後に、プローブボー
ド１０Ａを半導体試験装置から取り外し、代わりに図１
３に示すショートボード１０Ｂを半導体試験装置に取り
付ける。

【００４１】この状態で、複数のコンパレータ８０間の
スキューをキャリブレーションする。まず、複数のドラ
イバ７６Ａから同時に試験信号を生成する。ドライバ７
６Ａにより生成された試験信号は、ショートボード１０
Ｂを介してコンパレータ８０Ｂに到達する。ドライバ７
６が試験信号を生成してからコンパレータ８０が試験信
号を検出するまでのおよその遅延時間は予め分かってい
る。そこで例えば、基準信号をトリガとしてオシロスコ
ープ１５０に取り込んだ時に、既知の遅延時間をオシロ
スコープ１５０によって加えて得られた時を基準タイミ
ングとして選択する。但し本発明の他の実施形態として
は、基準信号を検出した時を上記基準タイミングとして
選択しても良い。これは、上記の遅延時間としてゼロ"
０"を選択したときに相当する。

【００４２】次に、基準タイミングから、各コンパレー
タ８０が試験信号を検出した時までの時間差をコンパレ
ータ８０毎に測定し、この時間差に基づいた値を半導体
デバイス２０を試験するための基準時間として、コンパ
レータ８０毎に設定する。例えば、時間差が＋ａであっ
た場合には、そのコンパレータ８０に対応するコンパレ
ータ用遅延回路８２の遅延時間をａ減じ、時間差が−ａ
であった場合には、コンパレータ用遅延回路８２による
遅延時間をａ増加させる。これにより、複数のコンパレ
ータ８０間のスキューをキャリブレーションすることが
できる。

【００４３】但し他の実施形態としては、コンパレータ
用遅延回路８２に代えて遅延時間を格納するメモリをコ
ンパレータ８０毎に設け、上記時間差を単にメモリに格
納しておいても良い。この場合は、実際に半導体デバイ
ス２０を試験した場合においてコンパレータ８０が検出
した時から、上記メモリに格納した時間差を減じること
により、コンパレータ８０間のスキューの影響を相殺し
た値を得ることができる。このようなメモリとしては、
半導体デジタルメモリの他、アナログメモリ、遅延時間
を設定可能な遅延回路等を用いることができる。また時
間差を減じる手段としては、数値演算による減算の他、
アナログ演算による減算、遅延回路による減算等を用い
ることができる。

【００４４】図１４は、半導体試験装置の他の形態を示
す。図１０に示した構成と同一の構成には同一の符号を
付してあるので、それらの説明は省略する。本形態にお
いては、半導体デバイス２０の出力端子に対応する同軸
ケーブル６４には、コンパレータ８０Ｂ及びコンパレー
タ用遅延回路８２Ｂのみが設けられており、図１０に示
すドライバ７６Ｂ及びドライバ用遅延回路７８Ｂは省略
されている。また、ドライバ７６Ａ及びコンパレータ８
０Ａと並列に、ドライバ７６Ａに対して所望の負荷を与
えるプログラマブルロード１８０が設けられている。

【００４５】まず半導体デバイス２０及び試験用ボード
１０をソケット５０から取り外し、ドライバ用遅延回路
７８Ａ及びコンパレータ用遅延回路８２Ａによる遅延時
間をゼロ"0"とする。次にドライバ７６Ａの出力電圧を
変化させてからコンパレータ８０Ａが反射された電流を
検出するまでの時間、即ちドライバ７６Ａとソケット５
０との間を試験信号が往復する時間ｔ１を測定する。こ
の時間ｔ１を２で割ることにより、ドライバ７６Ａが試
験信号を生成してからソケット５０へ試験信号が伝送さ
れるまでの時間即ち、片道の時間（ｔ１）／２を得るこ
とができる。各ドライバ７６Ａについて、試験信号の伝
送時間（ｔ１）／２を計測することにより、複数のドラ
イバ７６からソケット５０までの経路における各試験信
号の時間差Δｄｒが得られる。

【００４６】図１５は、更にソケット５０からコンパレ
ータ８０Ｂまでの信号伝送時間を簡易に求める方法を示
す。ソケット５０にショートボード１０Ｂを取り付け、
ドライバ７６Ａで試験信号を生成する。試験信号は、同
軸ケーブル６２、ショートボード１０Ｂ、及び同軸ケー
ブル６４を経てコンパレータ８０Ｂにより受け取られ
る。ドライバ７６が試験信号を生成してからコンパレー
タ８０Ｂが試験信号を受け取るまでの時間、即ちドライ
バ７６とコンパレータ８０Ｂとの間の信号伝送時間ｔ２
を計測し、ドライバ７６とソケット５０との間の伝送時
間（ｔ１）／２をｔ２から減じることにより、ソケット
５０からコンパレータ８０Ｂまでの信号伝送時間ｔ３を
求めることができる。ソケット５０から各コンパレータ
８０Ｂまでの伝送時間ｔ３を計測することにより、ソケ
ット５０から各コンパレータ８０Ｂまでの経路における
試験信号の時間差Δｃｐが得られる。ドライバ７６Ａ側
の経路における時間差Δｄｒに基づいてドライバ用遅延
回路７８に設定する遅延時間を変更することにより、ド
ライバ７６Ａ間のスキューを相殺することができる。ま
た時間差Δｃｐに基づいてコンパレータ８０Ｂ用の遅延
回路８２Ｂに設定する遅延時間を変更することにより、
複数のコンパレータ８０Ｂ間のスキューを相殺すること
ができる。

【００４７】図１６は、半導体試験装置の更に他の形態
を示す。本形態においては、２つの同軸ケーブルがソケ
ット５０の１つの端子に接続されている。この場合、半
導体デバイス２０及び試験用ボード１０を取り外しても
ソケット５０においてインピーダンス不整合が生じない
ので、ドライバ７６からソケット５０までの信号伝送時
間、及びソケット５０からコンパレータ９０までの信号
伝送時間を求めることができない。そこでまず、ソケッ
ト５０に試験用ボード１０の一例としてのアースショー
トボード１０Ｃを取り付ける。アースショートボード１
０Ｃにおいては、各試験信号がアースにショートされて
いる。これによりアースショートボード１０Ｃにおいて
インピーダンス不整合が生じるので、ドライバ７６が生
成した信号がコンパレータ８０に反射される。

【００４８】次に図１６におけるアースショートボード
１０Ｃをソケット５０から取り外し、コンパレータ９０
用の遅延回路９２における遅延時間をゼロ"0"に設定す
る。さらにドライバ７６により試験信号を生成すると、
図１５の場合と同様に、試験信号が同軸ケーブル６２、
６４を経てコンパレータ９０により受け取られる。ドラ
イバ７６が試験信号を生成してからコンパレータ９０が
試験信号を受け取るまでの時間、即ちドライバ７６とコ
ンパレータ９０との間の信号伝送時間ｔ２を計測し、ド
ライバ７６とソケット５０との間の伝送時間（ｔ１）／
２をｔ２から減じることにより、ソケット５０からコン
パレータ９０までの信号伝送時間ｔ３を求めることがで
きる。ソケット５０から各コンパレータ９０までの伝送
時間ｔ３を計測することにより、ソケット５０から各コ
ンパレータ９０Ｂまでの経路における試験信号の時間差
Δｃｐが得られる。ドライバ７６側の経路における時間
差Δｄｒに基づいてドライバ用遅延回路７８に設定する
遅延時間を変更することにより、ドライバ７６間のスキ
ューを相殺することができる。また時間差Δｃｐに基づ
いてコンパレータ９０用の遅延回路９２に設定する遅延
時間を変更することにより、複数のコンパレータ９０間
のスキューを相殺することができる。

【００４９】図１７Ａ及び１７Ｂは、アースショートボ
ード１０Ｃの構成を示す。アースショートボード１０Ｃ
の下面には、ソケット５０の第１端子１２及び第２端子
１４に接触する接触端子３０が設けられている。またア
ースショートボード１０Ｃの上面では、ソケット５０の
第１端子に接触する各信号配線パターン３２がアースパ
ターン３６にショートされている。このため、試験信号
の線路インピーダンスは、アースショートボード１０Ｃ
でアースにショートされた後に急激に小さくなる。この
インピーダンスの不整合により、ドライバ７６Ａで生成
された信号はアースショートボード１０Ｃで反射され
て、コンパレータ８０Ａによって検出される。

【００５０】図１８は、半導体試験装置の更に他の構成
を示す。本実施形態では、ソケット５０における１つの
端子に２つの同軸ケーブル６２，６４が接続されてお
り、各同軸ケーブルにそれぞれ、ドライバ、ドライバ用
遅延回路、コンパレータ、プログラマブルロード、及び
コンパレータ用遅延回路が接続されている。この場合に
は、アースショートボード１０Ｃをソケット５０に取り
付け、ドライバ７６，７７から順次に試験信号を生成
し、ソケット５０で反射された試験信号をそれぞれコン
パレータ８０及び９０で検出する。これにより、ドライ
バ７６からソケット５０までの線路、およびドライバ７
７からソケット５０までの線路における伝送遅延時間の
時間差Δｄｒを求めることができる。この時間差Δｄｒ
に基づいて、複数のドライバ７６間のスキュー、複数の
ドライバ７７間のスキュー、複数のコンパレータ８０間
のスキュー、及び複数のコンパレータ９０間のスキュー
を、それぞれ遅延回路７８、７９、８２及び８３により
キャリブレーションすることができる。

【００５１】図１９は、図１８に示した半導体試験装置
をキャリブレーションする方法の変更例を示す。理解し
やすくするために、本図では図１８に示した遅延回路７
８、７９、８２、８３の記載を省略している。また、図
１８に示した構成と同一の構成には図１８と同一の符号
を付してあるので、それらの説明は省略する。本形態で
は、１つの波形成型器１６０から２つのドライバ７６、
７７に試験信号を供給することができる。また波形成型
器１６０とドライバ７７との間には、試験信号を通過さ
せるか否かを制御するゲート１６２が設けられている。
本形態によれば、試験信号を生成するためのパターン発
生器や波形フォーマッタ等を各ドライバ７６、７７毎に
設ける必要がないので、試験装置を安価に構成すること
ができる。

【００５２】図２０は、フレーム１００の開口部１２
０、保持ユニット１１０、及び試験用ボード１０の拡大
図である。フレーム１００が有する円柱部材１０４を保
持ユニット１１０に貫通させ、留め具１０６によって保
持ユニット１１０の抜けを防止する。保持ユニット１１
０は、試験用ボード１０又は半導体デバイス２０を保持
することができる。保持ユニット１１０と円柱部材１０
４との間には大きなクリアランスが設けられているの
で、各保時ユニット１１０はクリアランスの範囲内でフ
レーム１００に対して自在に変位することができる。バ
ネ１０２は、保持ユニット１１０をソケット５０へ押圧
する。ソケット５０には、先端が円錐形の位置決め棒１
０８が設けられいる。位置決め棒１０８は、各保持ユニ
ット１１０及び試験用ボード１０を、それぞれの適切な
位置に呼び込む呼び込み機構として機能する。即ち、保
持ユニット１１０に設けられた位置決め穴に位置決め棒
１０８を挿入することにより保持ユニットが適切な位置
に変位する。このため、試験用ボード１０又は半導体デ
バイス２０の接触端子３０に、ソケット５０の第１端子
１２及び第２端子１４が正確に接触することができる。

【００５３】図２１は、フレーム１００の上面図であ
る。フレーム１００の両端には、フレーム１００を人間
の手、又はロボットにより掴むためのハンドル１４０が
設けられている。各保持ユニット１１０は、フレーム１
００内において他の保持ユニット１１０から独立して自
由に変位することができる。従来は、保持ユニット１１
０のそれぞれを確実にソケット５０に接触させるため
に、まず各保持ユニットをソケットに装着し、その後上
部から保持ユニットを固定していた。本実施形態によれ
ば、フレーム１００を半導体試験装置に装着すると、各
保持ユニット１１０がそれぞれ適切な位置に変位するの
で、多数の試験用ボード１０または半導体デバイス２０
を容易に装着し、または取り外すことができる。

【００５４】特に、必要な種類の試験用ボード１０を予
め取り付けた複数のフレーム１００と、半導体デバイス
２０を取り付けたフレーム１００とをそれぞれ用意する
ことにより、フレーム１００を交換するのみで、複数の
試験用ボード１０の種類を変更し、又は半導体デバイス
２０に変更することができる。

【００５５】以上の実施形態においては、半導体デバイ
ス２０に代えてソケット５０に試験用ボード１０を装着
して半導体試験装置をキャリブレーションした。上記実
施例によれば、実際に半導体デバイスを試験するときに
おける信号線路と、半導体試験装置をキャリブレーショ
ンするときの信号線路とがほぼ同じなので、それぞれの
場合における線路インピーダンスがほぼ等しくなる。従
って、実使用に近い状態で半導体試験装置をキャリブレ
ーションすることができる。しかしながら他の実施形態
としては、例えば半導体デバイス２０及びソケット５０
を半導体試験装置から取り外し、ソケットボード６０に
直接試験用ボード１０を取り付けても良い。この場合に
は、実使用状態における線路インピーダンスとキャリブ
レーション時の線路インピーダンスとが多少異なる。し
かしながら、ソケットボード６０はソケット５０の上側
と比較して面積が広いので、プローブ４４を信号線路に
容易に当接させることができる。

【００５６】図２２は、プローブボード１０Ｄを取り付
けたソケットボード６０の上面図である。プローブボー
ド１０Ｄの上面には、信号配線パターン１３２が、相互
に所定の間隔を持って配置されている。このため、プロ
ーブ４４の信号端子４０を当接させたときに、信号端子
４０が他の信号配線パターンにショートすることを防ぐ
ことができる。また、プローブボード１０Ｄの上面には
アースパターン１３６が設けられている。アースパター
ン１３６は各信号配線パターン１３２に隣接しており、
最短距離は約２ｍｍ以下である。このため、各信号配線
パターン１３２及びアースパターン１３６に、プローブ
４４の信号端子４０及びアース端子４２を容易に接触さ
せることができる。また各信号配線パターン１３２とア
ースパターン１３６との最短距離が実質的に等しいので
各信号の線路インピーダンスのばらつきが小さく、各信
号を正確に測定することができる。

【００５７】このような、半導体デバイス２０及びソケ
ット５０に代えて取り付けられる試験用ボード１０を多
数用意し、それぞれを図２０に示す保持ユニット１１０
に保持させても良い。実際の半導体試験においては、半
導体デバイス２０に加えて半導体デバイス２０用のソケ
ット５０を保持ユニット１１０に装着し、更にフレーム
１００に取り付ける。必要な種類の試験用ボードを取り
付けたフレーム１００をそれぞれ用意することにより、
フレーム１００を交換するのみで容易に多数の試験用ボ
ード１０の種類を交換し、または試験用ボード１０を半
導体デバイス２０に交換することができる。尚、上記の
キャリブレーションでは、種々の端子を接触させる必要
があるが、これを人手ではなく、ロボットを用いて行っ
てもよい。これにより、均一な圧力を与えることができ
るだけでなく、生産性も向上しうる。更に、本実施形態
ではオシロスコープによって試験信号を検出したが、例
えば、スタンダードドライバおよびスタンダードコンパ
レータ等を用いて試験信号を検出しても良い。

【００５８】以上のように本実施形態によれば、半導体
試験装置のキャリブレーションの精度を高めることがで
きる。また複数の半導体デバイスを容易に試験装置に装
着することができるので、半導体試験の生産性を向上す
ることができる。

【００５９】図２３は、試験用ボード１０の他の実施形
態を示す。図２３において図１０と同じ符号が付けられ
た構成は、図１０と同様の構成を有するので説明を省略
する。試験用ボード１０は、テストヘッド７０上に設け
られたポゴピン２０４と接触するようにテストヘッド７
０上に設置される。試験用ボード１０の下面に形成され
た接触端子３０は、テストヘッド７０のポゴピン２０４
の配置に合わせて形成されている。また、試験用ボード
１０の上面に形成された信号配線パターン３２及びアー
スパターン３６は、プローブ４４の信号端子４０及びア
ース端子４２の配置に合わせて形成されている。試験用
ボード１０の信号配線パターン３２及びアースパターン
３６は、接触端子３０と電気的に接続されている。この
ように試験用ボード１０の接触端子３０の配置をソケッ
トボード６０、パフォーマンスボード６６、又はテスト
ヘッド７０の端子の配置に合わせることにより、試験用
ボード１０をソケット５０に装着するばかりでなく、ソ
ケットボード６０、パフォーマンスボード６６、あるい
はテストヘッド７０に装着することができる。

【００６０】テストヘッド７０は、試験装置本体２０８
からの指示を受けて、所定のレベルの試験信号を生成
し、ポゴピン２０４を介して試験用ボード１０に試験信
号を与える。テストヘッド７０は、ピンエレクトロニク
ス２０６を内部に備える。ピンエレクトロニクス２０６
は、図示されない複数のドライバ７６、ドライバ用遅延
回路７８、コンパレータ８０、及びコンパレータ用遅延
回路８２を有する。オシロスコープ２００は、あらかじ
め校正された測定器である。オシロスコープ２００と試
験装置本体２０８とは双方向に制御可能なＧＰＩＢ等の
通信手段で接続されている。したがって所望の条件で測
定が実施でき、測定結果のタイミングデータは、試験装
置本体２０８において校正用データ又は判定処理に使用
される。試験装置本体２０８は、本体遅延回路２１０を
有し、ピンエレクトロニクス２０６が有するドライバ用
遅延回路７８及びコンパレータ用遅延回路８２の遅延時
間の設定値を調整できる。

【００６１】テストヘッド７０に備えられている基準信
号端２２１から基準パルス信号２２０がオシロスコープ
２００のトリガ入力端に入力される。基準パルス信号２
２０によりドライバ７６が試験信号を出力するタイミン
グを調整する。オシロスコープ２００に接続されたプロ
ーブ４４の信号端子４０及びアース端子４２は、試験用
ボード１０の信号配線パターン３２及びアースパターン
３６に接触され電気的に接続される。

【００６２】図２４は、図２３に示した半導体試験装置
の接続図を示す。試験用ボード１０は、ピンエレクトロ
ニクス２０６の出力端Ｐ１に設けられたポゴピン２０４
と接触端子３０において接触されて電気的に接続されて
いる。試験用ボード１０の信号配線パターン３２におい
て複数のドライバ７６が試験信号を出力するタイミング
が全ドライバで同一になるようにキャリブレーションす
る。

【００６３】図２５は、図２３又は図２４に記載の半導
体試験装置をキャリブレーションする方法を示したフロ
ーチャートである。但し、本フローチャートに示すキャ
リブレーション方法は、図２３又は図２４に記載の半導
体試験装置に限られず、プローブ４４を測定対象に接触
することによって測定対象から得られた信号を試験装置
の外部の測定器で測定する試験装置に適用できる。従来
のキャリブレーション方法においては、プローブ４４と
測定対象との接触不良を検出できない可能性があった。
そこで、本実施形態では、ドライバ７６のキャリブレー
ションに先立って、プローブ４４と測定対象との接触を
チェックする。

【００６４】最初に、プローブ４４の信号端子４０及び
アース端子４２を試験用ボード１０の信号配線パターン
３２及びアースパターン３６に接触する（Ｓ３０２）。
次に、プローブ４４が試験用ボード１０に接触している
状態で、ドライバ７６から出力された試験信号の波形の
立上がり又は立下りに要する時間であるスルーレート値
をプローブ４４に接続されたオシロスコープ２００で測
定する（Ｓ３０４）。なお、プローブ４４と試験用ボー
ド１０との接触チェックの良否判定は、波形の立上がり
又は立下りのいずれか一方を行えばよい。次に、測定さ
れたスルーレート値が所望のスルーレート値の範囲内で
あるかを判定して分岐する（Ｓ３０６）。

【００６５】スルーレート判定ステップ（Ｓ３０６）に
おいてスルーレート値が所望の範囲から外れていると判
定された場合に、プロービングステップ（Ｓ３０２）、
スルーレート測定ステップ（Ｓ３０４）、及びスルーレ
ート判定ステップ（Ｓ３０６）を所定の回数繰り返す。
更に、プロービングステップ（Ｓ３０２）、スルーレー
ト測定ステップ（Ｓ３０４）、及びスルーレート判定ス
テップ（Ｓ３０６）を所定の回数繰り返したか判定する
（Ｓ３２２）。プロービングステップ（Ｓ３０２）、ス
ルーレート測定ステップ（Ｓ３０４）、及びスルーレー
ト判定ステップ（Ｓ３０６）を所定の回数繰り返しても
スルーレート値が所望の範囲から外れていると判定され
た場合には、プローブ４４と試験用ボード１０との接触
不良を半導体試験装置の外部へ通知する（Ｓ３２６）。
試験の作業者は、ドライバ７６と試験用ボード１０間の
伝送線路の接続不良部位を点検し、塵埃を除去する。

【００６６】図２６は、スルーレート測定ステップ（Ｓ
３０４）において測定された波形の立ち上がりの場合に
おける３種類のプロービング接触状態の波形を示す。第
１の波形Ｓ_０は、良好な接触状態の場合であり、第２の
波形Ｓ_４は、プローブ４４のアース端子４２と試験用ボ
ード１０のアースパターン３６とがオープンの場合の例
であり、第３の波形Ｓ_６は、アース端子４２とアースパ
ターン３６との間に数百Ωの高い接触抵抗がある場合の
例である。スルーレート値は、１００％のレベルに対し
て２０％及び８０％のレベルを閾値として、波形のレベ
ルがそれぞれの閾値に達したときの時間の差を算出して
求める。

【００６７】第１の波形Ｓ_０におけるスルーレート値Ｔ
ｒ１は、正常なスルーレート値にほぼ一致している場合
であり、良好な接触状態であることが容易に判定でき
る。次に第２の波形Ｓ_４におけるスルーレート値Ｔｒ３
は、正常なスルーレート値Ｔｒ１の数倍ものスルーレー
ト値を示す。したがって、アース端子４２とアースパタ
ーン３６とが接触不良であることが判定できる。また、
第３の波形Ｓ_６におけるスルーレート値Ｔｒ２において
も正常なスルーレート値Ｔｒ１の数倍ものスルーレート
値を示す。したがってこの場合も、アース端子４２とア
ースパターン３６とが接触不良であることが判定でき
る。

【００６８】更に他の実施形態として、スルーレート値
を測定する代わりに、試験信号の立ち上がり又は立下り
の期間内のある特定時刻における正常な信号のレベルに
基づいて所望の閾値の範囲を設定して、測定された信号
のレベルが所望の閾値の範囲内に収まっているか否かを
基準として接触不良を判定してもよい。例えば波形レベ
ルを測定するタイミングをＴｓとし、閾値の範囲を正常
な信号の１００％のレベルから２０％以内のレベル、す
なわち正常な信号の８０％以上のレベルとした場合に、
波形Ｓ_０のレベルは閾値の範囲内に収まっているが、波
形Ｓ_６及び波形Ｓ_４は閾値の範囲から外れている。した
がって、波形Ｓ_０においては接触状態が良好であり、波
形Ｓ_６及びＳ_４においては、接触状態が不良であると判
定できる。

【００６９】図２７は、キャリブレーション方法の更に
他の実施形態を示すための半導体試験装置の概要図及び
接続図を示す。図２７（Ａ）及び（Ｂ）において、図２
３及び図２４と同じ符号が付けられた構成は、図２３及
び図２４と同様の構成を有するので説明を省略する。パ
フォーマンスボード６６は、ポゴピン２０４と接触する
ように設置され、ポゴピン２０４と電気的に接続され
る。半導体デバイス２０又は試験用ボード１０が装着さ
れるソケット５０は、パフォーマンスボード６６と同軸
ケーブル６４によって接続される。ソケット５０は、ピ
ンエレクトロニクス２０６内のドライバ７６が生成した
試験信号を、ポゴピン２０４、パフォーマンスボード６
６、及び同軸ケーブル６４を通して入力して半導体デバ
イス２０又は試験用ボード１０に与える。図２７に示す
半導体試験装置において、ポゴピン２０４とパフォーマ
ンスボード６６との接触箇所２７２に接触不良が生じる
可能性がある。

【００７０】図２８は、図２７に示した半導体試験装置
のキャリブレーションの実施形態を示したフローチャー
トを示す。最初に、ドライバ７６に接続されているコン
パレータ８０を用いてドライバ７６から出力されてソケ
ット５０から反射されてくる反射波形を入力し、試験装
置本体２０８においてコンパレータ８０から入力された
反射波形を測定する（Ｓ４０４）。次に、測定された反
射波形が所望の範囲内であるか試験装置本体２０８にお
いて判定し、不良と判定した場合はループ回数判定ステ
ップ（Ｓ３２２）へ分岐する（Ｓ４０６）。

【００７１】反射波形が所望の範囲から外れていると判
定された場合に、パフォーマンスボード６６とポゴピン
２０４とを再接触し（Ｓ４２４）、反射波形測定ステッ
プ（Ｓ４０４）、及び反射波形判定ステップ（Ｓ４０
６）を繰り返す。次に、再接触ステップ（Ｓ４２４）、
反射波形測定ステップ（Ｓ４０４）、及び反射波形判定
ステップ（Ｓ４０６）を所定の回数繰り返したか判定す
る（Ｓ３２２）。再接触ステップ（Ｓ４２４）、反射波
形測定ステップ（Ｓ４０４）、及び反射波形判定ステッ
プ（Ｓ４０６）を所定の回数繰り返しても測定した波形
が所望の範囲から外れていると判定された場合には、パ
フォーマンスボード６６とポゴピン２０４との接触不良
を半導体試験装置の外部へ通知する（Ｓ３２６）。

【００７２】図２９は、反射波形測定ステップ（Ｓ４０
４）において測定された反射波形の例を示す。反射波形
測定ステップ（Ｓ４０４）において図２９（Ｂ）に示す
推移波形Ｓ_１０が測定される。推移波形Ｓ_１０は、正常
な場合の推移波形である。ドライバ７６の出力と伝送線
路の長さにより反射波形の推移は決まっている。すなわ
ち、図２９（Ａ）に示すように正常な場合の推移波形Ｓ
_１０は、最初はレベルＶ４の半分のレベルＶ２で推移
し、伝送線路をパルスが往復する往復時間Ｔ１の経過後
にレベルＶ４に到達する。推移波形Ｓ_１０は測定された
推移波形Ｓ_１２と比較されるための基準として使用され
る。反射波形判定ステップ（Ｓ４０６）において、推移
波形Ｓ_１２のデータと、基準となる推移波形Ｓ_１０との
差分が算出され、その差分量である分布状態Ｄ_１０から
波形の良否が判定される。

【００７３】図２８及び図２９に示したキャリブレーシ
ョン方法は図１７、１８、及び１９に示したアースショ
ートボード１０Ｃを用いて反射信号を生成するキャリブ
レーション方法においても適用可能である。また、図２
３に示した試験用ボード１０をソケット５０以外の場所
に装着した場合においても、試験用ボード１０としてア
ースショートボード１０Ｃを使用することにより反射信
号が生成できるので適用可能である。

【００７４】図３０は、コンパレータ８０に対するキャ
リブレーション方法の他の実施形態を示す。プローブ４
４が基準信号端２２１に接続され、基準信号端２２１か
ら入力された基準パルス信号２２０を、プローブ４４を
介して試験用ボード１０に与えること以外は、図２３に
示す半導体試験装置と同様の構成である。コンパレータ
８０のキャリブレーション方法として、基準パルス信号
２２０を基準タイミングとして試験用ボード１０に与え
ることにより複数のコンパレータ８０に基準タイミング
を入力してキャリブレーションする方法がある。このコ
ンパレータ８０のキャリブレーション方法においても、
図２５及び２６において説明した接触不良の検出方法が
適用できる。例えば、プローブ４４と試験用ボード１０
との間に接触不良があった場合、コンパレータ８０に
は、図２６に示す波形Ｓ_４又はＳ_６に類似した波形の基
準パルス信号２２０が入力される。この場合において
も、図２６における説明と同様に、例えば波形Ｓ_０の１
００％のレベルに対して２０％及び８０％のレベルを閾
値としてそれぞれの波形が閾値のレベルに達する時間を
測定すればよい。測定された時間の差を求めることによ
り、スルーレート値を算出し、正常な状態におけるスル
ーレート値Ｔｒ１との差異を得ることができる。したが
って、ドライバ７６の出力タイミングのキャリブレーシ
ョンにおけるのと同様に、コンパレータ８０においても
プローブ４４と試験用ボード１０との接触不良の検出が
できる。

【００７５】更に他の実施形態として、図２６において
述べたのと同様に、スルーレート値を測定する代わり
に、試験信号の立ち上がり又は立下りの期間内における
正常な信号のレベルから所望の閾値の範囲を設定して、
測定された信号のレベルが所望の閾値の範囲内に収まっ
ているか否かを基準として接触不良を判定してもよい。

【００７６】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施形態に、多様な変更又は
改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれることが、添付のクレームの記載から明
らかである。

【図面の簡単な説明】

【図１】従来の半導体試験装置の断面図である。

【図２】半導体デバイス２０の上面図および正面図であ
る。

【図３】ソケット５０及びソケット５０を装着するソケ
ットボード６０を示す断面図である。

【図４】ソケットボード６０の上面図である。

【図５】ソケットボード６０にプローブ４４を当ててい
る様子を示す。

【図６】半導体試験装置をキャリブレーションするため
の従来の他の方法を示す。

【図７】従来の半導体試験装置の更に他の形態を示す。

【図８】従来のキャリブレーション方法のフローチャー
トを示す。

【図９】タイミング測定ステップ（Ｓ３１０）において
測定された試験信号の波形を示す。

【図１０】本実施形態における半導体試験装置全体の断
面を示す。

【図１１】保持ユニット１１０に装着する試験用ボード
１０の一例としてのプローブボード１０Ａの上面図及び
下面図である。

【図１２】試験用ボード１０の他の例としてのショート
ボードである。

【図１３】半導体試験装置の他の形態を示す。

【図１４】更にソケット５０からコンパレータ８０Ｂま
での信号伝送時間を簡易に求める方法を示す。

【図１５】半導体試験装置の更に他の形態を示す。

【図１６】アースショートボード１０Ｃの構成を示す。

【図１７】半導体試験装置の更に他の構成を示す。

【図１８】図１５に示した半導体試験装置をキャリブレ
ーションする方法の変更例を示す。

【図１９】フレーム１００の開口部１２０、保持ユニッ
ト１１０、及び試験用ボード１０の拡大図である。

【図２０】フレーム１００の上面図である。

【図２１】プローブボード１０Ｄを取り付けたソケット
ボード６０の上面図である。

【図２２】半導体試験装置の更に他の形態を示す。

【図２３】試験用ボード１０の他の実施形態を示す。

【図２４】図２３に示した半導体試験装置の接続図を示
す。

【図２５】図２３又は図２４に記載の半導体試験装置を
キャリブレーションする方法を示したフローチャートで
ある。

【図２６】スルーレート測定ステップ（Ｓ３０４）にお
いて測定された波形を示す。

【図２７】キャリブレーション方法の更に他の実施形態
を示すための半導体試験装置の概要図及び接続図を示
す。

【図２８】図２７に示した半導体試験装置のキャリブレ
ーション方法の実施形態を示したフローチャートを示
す。

【図２９】反射波測定ステップ（Ｓ４０４）において測
定された反射波形の例を示す。

【図３０】コンパレータ８０に対するキャリブレーショ
ン方法の他の実施形態を示す。

【符号の説明】

１０ 試験用ボード １０Ａ プローブボード １０Ｂ ショートボード １０Ｃ アースショートボード １０Ｄ プローブボード １２ 第１端子 １４ 第２端子 ２０ 半導体デバイス ３０ 接触端子 ３２ 信号配線パターン ３６ アースパターン ４０ 信号端子 ４２ アース端子 ４４ プローブ ４６ ショートパターン ５０ ソケット ５２ ピン ５４ ピン ５６ スルーホール ５８ ソケットガイド ５９ スルーホール ６０ ソケットボード ６２ 同軸ケーブル ６４ 同軸ケーブル ６６ パフォーマンスボード ７０ テストヘッド ７６ ドライバ ７７ ドライバ ７８ 遅延回路 ７９ 遅延回路 ８０ コンパレータ ９０ コンパレータ ８２ 遅延回路 ８３ 遅延回路 １００ フレーム １０２ バネ １０４ 円柱部材 １０６ 留め具 １０８ 位置決め棒 １１０ 保持ユニット １２０ 開口部 １３２ 信号配線パターン １３６ アースパターン １４０ ハンドル １５０ オシロスコープ １６０ 波形成型器 １６２ ゲート １８０ プログラマブルロード ２００ オシロスコープ ２０４ ポゴピン ２０６ ピンエレクトロニクス ２０８ 試験装置本体 ２１０ 本体遅延回路 ２２０ 基準パルス信号 ２２１ 基準信号端 ２２２ 基準ドライバ Ｓ３０２ プロービングステップ Ｓ３０４ スルーレート測定ステップ Ｓ３０６ スルーレート判定ステップ Ｓ３１０ タイミング測定ステップ Ｓ３１２ 試験信号発生ステップ Ｓ３１４ 立ち上がり波形測定ステップ Ｓ３１６ 立下り波形測定ステップ Ｓ３２２ ループ回数判定ステップ Ｓ４２４ 再接触ステップ Ｓ３２６ 不良通知ステップ Ｓ４０４ 反射波形測定ステップ Ｓ４０６ 反射波形判定ステップ Ｓ_０、Ｓ_１、Ｓ_２、Ｓ_４、Ｓ_６ 波形 Ｓ_１０、Ｓ_１２ 推移波形 ｔ_０ 基準タイミング位置 ｔ_１、ｔ_２ タイミング ｅ_１、ｅ_２ タイミングずれ Ｄ_１０ 分布状態 Ｖ２ 半分のレベル Ｖ４ レベル Ｔ１ 往復の時間

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｐ Ｒ (72)発明者 永井 弘幸 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 塩塚 弘幸 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 濱 博之 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 関根 英一 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 鈴木 利一 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 小▲塚▼ 紀義 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 (72)発明者 石垣 幸男 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内

Claims (36)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを装着し、前記半導体デ
   バイスを試験するために用いる試験信号を前記半導体デ
   バイスに与えることのできる第１端子を有するソケット
   と、前記試験信号を前記第１端子へ出力するドライバと
   を有する半導体試験装置における前記試験信号の出力タ
   イミングをキャリブレーションするキャリブレーション
   方法であって、前記半導体デバイスのピン配列と同様の
   ピン配列を有する試験用ボードを前記ソケットに装着す
   る装着ステップと、前記ドライバにより前記試験信号を
   生成する生成ステップと、前記試験用ボードに到達した
   前記試験信号を検出する検出ステップと、前記検出ステ
   ップにより検出した前記試験信号に基づいて前記試験信
   号の出力タイミングを設定する設定ステップとを備えた
   ことを特徴とするキャリブレーション方法。
2. 【請求項２】 前記試験用ボードにおける、前記第１端
   子に接触するピンが、前記半導体デバイスにおける、前
   記第１端子に接触するピンと同一の入力インピーダンス
   を有することを特徴とする請求項１に記載のキャリブレ
   ーション方法。
3. 【請求項３】 前記試験用ボードにおいて、前記第１端
   子に接触する接触端子がアースパターンに接続されてお
   り、 前記検出ステップは、前記ドライバから出力され前記試
   験用ボードで反射された前記試験信号を測定するステッ
   プを有することを特徴とする請求項１に記載のキャリブ
   レーション方法。
4. 【請求項４】 前記装着ステップは、前記ソケットと前
   記試験用ボードとの直流抵抗を測定して接触不良を調べ
   るステップを有することを特徴とする請求項１に記載の
   キャリブレーション方法。
5. 【請求項５】 前記半導体試験装置は前記試験用ボード
   から前記試験信号を受け取るコンパレータを更に有し、 前記装着ステップが、前記ドライバから出力され前記試
   験用ボードで反射された前記試験信号を前記コンパレー
   タによって測定する反射波測定ステップと、 前記コンパレータにより測定された前記試験信号の波形
   が所望の範囲内であるかを判定する反射波形判定ステッ
   プと、 前記コンパレータにより測定された前記波形が前記所望
   の範囲を外れている場合に前記ドライバの出力端から前
   記試験用ボードに至るまでの伝送線路の接続不良を通知
   する通知ステップとを有することを特徴とする請求項１
   に記載のキャリブレーション方法。
6. 【請求項６】 前記半導体試験装置は前記試験信号に遅
   延を与える遅延回路を更に有し、前記生成ステップが、
   前記ドライバにより前記試験信号を出力すると共に所定
   の基準信号を生成するステップを有し、前記設定ステッ
   プは、前記検出ステップにより検出した前記試験信号
   の、前記基準信号を基準とする位相差に基づいて前記遅
   延回路が加える前記遅延の大きさを設定する遅延設定ス
   テップを有することを特徴とする請求項１に記載のキャ
   リブレーション方法。
7. 【請求項７】 前記試験用ボードが、前記第１端子に接
   触する信号配線パターン、及び前記信号配線パターンに
   隣接して配置されたアースパターンを有し、前記検出ス
   テップは、前記信号配線パターン及び前記アースパター
   ンに取り付けられた電気的特性試験用プローブにより前
   記試験信号を検出するステップを有することを特徴とす
   る請求項６に記載のキャリブレーション方法。
8. 【請求項８】 前記装着ステップは、前記電気的特性試
   験用プローブと前記試験用ボードとの直流抵抗を測定し
   て接触不良を調べるステップを有することを特徴とする
   請求項７に記載のキャリブレーション方法。
9. 【請求項９】 前記装着ステップは、前記電気的特性試
   験用プローブと前記試験用ボードとの接触不良をチェッ
   クする点検ステップを有し、 前記点検ステップは、 前記電気的特性試験用プローブを前記試験用ボードに接
   触させるプロ−ビングステップと、 前記電気的特性試験用プローブにより検出された前記試
   験信号を外部の測定器において測定する波形測定ステッ
   プと、 前記外部の測定器により測定された前記試験信号の波形
   が所望の範囲内であるかを判定する波形判定ステップ
   と、 前記外部の測定器により測定された前記波形が前記所望
   の範囲を外れている場合に、前記電気的特性試験用プロ
   ーブと前記試験用ボードとの接触不良を通知する通知ス
   テップとを有することを特徴とするキャリブレーション
   方法。
10. 【請求項１０】 前記ソケットは、前記半導体デバイス
    に接触して前記半導体デバイスから電気的信号を受け取
    る第２端子を更に有し、 前記半導体試験装置は、前記第２端子から入力された信
    号を受け取るコンパレータを更に備え、 前記試験用ボードは、前記第１端子と前記第２端子とを
    電気的に接続するショートパターンを有するショートボ
    ードであることを特徴とする請求項１に記載のキャリブ
    レーション方法。
11. 【請求項１１】 前記検出ステップは、前記ドライバか
    ら出力され前記ショートボードを経由した前記試験信号
    を前記コンパレータで検出し、 前記生成ステップに対して所定の時間差を有する基準タ
    イミングと、前記コンパレータ検出ステップで前記試験
    信号を検出した時間との時間差に基づいて得られた値
    を、前記半導体デバイスを試験するための基準時間とし
    て前記コンパレータに対して設定する基準時間設定ステ
    ップを更に備えたことを特徴とする請求項１０に記載の
    キャリブレーション方法。
12. 【請求項１２】 半導体デバイスを装着することにより
    前記半導体デバイスへ試験信号を与えることのできる第
    １端子及び前記半導体デバイスから電気的信号を受け取
    る第２端子を有するソケットと、試験信号を前記第１端
    子へ出力するドライバと、前記第２端子から入力された
    信号を受け取るコンパレータとを有する半導体試験装置
    の処理タイミングをキャリブレーションするキャリブレ
    ーション方法であって、前記第１端子と前記第２端子と
    を電気的に接続するショートパターンを有するショート
    ボードを前記ソケットに装着するステップと、前記ドラ
    イバから前記試験信号を出力する出力ステップと、前記
    ドライバから出力され前記ショートボードを経由した前
    記試験信号を前記コンパレータで検出する測定ステップ
    と、前記出力ステップに対して所定の時間差を有する基
    準タイミングと、前記測定ステップで前記試験信号を測
    定した時間との時間差に基づいて得られた値を、前記半
    導体デバイスを試験するための基準時間として前記コン
    パレータに対して設定するステップと、を備えたことを
    特徴とするキャリブレーション方法。
13. 【請求項１３】 前記半導体試験装置は複数の前記ドラ
    イバ及び複数の前記コンパレータを有し、前記ソケット
    は複数の前記ドライバの各々に対応付けられた複数の前
    記第１端子、及び複数の前記コンパレータの各々に対応
    付けられた複数の前記第２端子を有し、前記ショートボ
    ードは複数の前記第１端子と複数の前記第２端子とをそ
    れぞれ接続する複数の前記ショートパターンを有し、 前記基準時間設定ステップは、複数の前記コンパレータ
    のそれぞれに対して前記基準時間をそれぞれ独立に設定
    することを特徴とする請求項１２に記載のキャリブレー
    ション方法。
14. 【請求項１４】 半導体デバイスを試験するために用い
    る試験信号を出力するドライバと、前記半導体デバイス
    から電気的信号を受け取るコンパレータと、前記半導体
    デバイスを装着して前記試験信号を前記半導体デバイス
    に与えることのできるソケットとを有する半導体試験装
    置の処理タイミングをキャリブレ−ションするキャリブ
    レーション方法であって、 前記試験信号の波形を測定する測定器に、前記試験信号
    又は前記電気的信号を提供すべく必要な接続を行う接続
    ステップと、 前記ドライバが出力した前記試験信号を前記測定器にお
    いて測定する波形測定ステップと、 前記測定器により測定された前記試験信号の波形が所望
    の範囲内かを判定する波形判定ステップと、 前記測定器により測定された前記波形が前記所望の範囲
    を外れている場合に前記測定器に行った接続が不良であ
    ると通知する通知ステップとを備えたことを特徴とする
    キャリブレーション方法。
15. 【請求項１５】 前記波形測定ステップが、前記試験
    信号の立ち上がり及び立下りの少なくとも一方の波形を
    測定することを特徴とする請求項１４に記載のキャリブ
    レーション方法。
16. 【請求項１６】 前記通知ステップが、 前記波形が前記所望の範囲を外れている場合に、前記接
    続ステップ、前記波形測定ステップ、及び前記波形判定
    ステップを繰り返す再接続ステップと、 前記接続ステップ、前記波形測定ステップ、及び前記波
    形判定ステップを所定の回数繰り返しても前記波形が前
    記所望の範囲を外れている場合に、前記測定器に行った
    接続が不良であると通知する不良通知ステップとを含む
    ことを特徴とする請求項１４に記載のキャリブレーショ
    ン方法。
17. 【請求項１７】 前記測定器が前記半導体試験装置の外
    部の測定器であり、 前記測定器が前記試験信号を入力する電気的特性試験用
    プローブを有し、 前記接続ステップは、前記電気的特性試験用プローブに
    前記試験信号を提供すべく必要な接続を行うステップを
    有することを特徴とする請求項１４に記載のキャリブレ
    ーション方法。
18. 【請求項１８】 前記測定器が前記半導体試験装置の内
    部の測定器であり、 前記波形測定ステップが前記ドライバから出力され前記
    ソケットで反射された前記試験信号を前記コンパレータ
    から入力して前記測定器において測定するステップを有
    することを特徴とする請求項１４に記載のキャリブレー
    ション方法。
19. 【請求項１９】 前記測定器が前記半導体試験装置の内
    部の測定器であり、 前記波形測定ステップが前記コンパレータから入力され
    た所定の基準信号を前記測定器において測定するステッ
    プを有することを特徴とする請求項１４に記載のキャリ
    ブレーション方法。
20. 【請求項２０】 前記接続ステップは、 前記キャリブレーションのために前記試験信号を入力し
    て前記測定器に与える試験用ボードを前記測定器に接続
    するステップを有することを特徴とする請求項１４から
    １９のいずれかに記載のキャリブレーション方法。
21. 【請求項２１】 前記測定器が前記半導体試験装置の内
    部の測定器であり、 前記波形測定ステップが、 前記ドライバから出力され前記試験用ボードで反射され
    た前記試験信号を前記コンパレータから入力して前記測
    定器において測定するステップを有することを特徴とす
    る請求項２０に記載のキャリブレーション方法。
22. 【請求項２２】 前記波形判定ステップが、前記試験
    信号の立ち上がり又は立下りの期間内における前記試験
    信号のレベルが所望の範囲内かを判定することを特徴と
    する請求項１４から２１のいずれかに記載のキャリブレ
    ーション方法。
23. 【請求項２３】 半導体デバイスの電気的特性を試験す
    る半導体試験装置であって、 前記半導体デバイスの電気的端子に接触して前記半導体
    デバイスに信号を与える第１端子を有するソケットと、
    前記半導体デバイスのピン配列と同様のピン配列を有
    し、前記ソケットへ装着することのできる試験用ボード
    と、 試験信号を前記第１端子へ出力するドライバと、前記ド
    ライバから出力され前記試験用ボードへ到達した前記試
    験信号を用いて前記ドライバが前記試験信号を出力する
    出力タイミングを設定する設定手段とを備えたことを特
    徴とする半導体試験装置。
24. 【請求項２４】 前記試験用ボードは、前記第１端子に
    接触する信号配線パターン、及び前記信号配線パターン
    に隣接して配置されたアースパターンを有することを特
    徴とする請求項２３に記載の半導体試験装置。
25. 【請求項２５】 前記試験用ボードは、前記第１端子に
    接触しアースへ接続する信号配線パターンを有し、前記
    設定手段は、前記出力手段から出力され前記試験用ボー
    ドで反射された前記試験信号を用いて前記出力タイミン
    グを設定することを特徴とする請求項２３に記載の半導
    体試験装置。
26. 【請求項２６】 前記試験用ボードは、前記半導体デバ
    イスのピンと同一の入力インピーダンスを有し前記第１
    端子に接触する試験用ピンを有することを特徴とする請
    求項２３に記載の半導体試験装置。
27. 【請求項２７】 前記試験信号に所望の遅延を与える遅
    延回路を更に備え、 前記設定手段は、前記試験信号を出力すると共に所定の
    基準信号を生成する生成手段を有し、前記遅延回路によ
    る遅延の大きさを設定することにより前記出力タイミン
    グを設定することを特徴とする請求項２３に記載の半導
    体試験装置。
28. 【請求項２８】 複数の前記ドライバと、複数の前記ド
    ライバに対応付けられた複数の遅延回路を更に備え、 前記ソケットは複数の前記ドライバの各々に対応付けら
    れた複数の前記第１端子を有し、 前記試験用ボードは複数の前記第１端子の各々に対応付
    けられた複数の前記信号配線パターンを有することを特
    徴とする請求項２４に記載の半導体試験装置。
29. 【請求項２９】 複数の前記信号配線パターンの各々と
    前記アースパターンとの最短距離が実質的に同一である
    ことを特徴とする請求項２８に記載の半導体試験装置。
30. 【請求項３０】 前記ソケットは、前記半導体デバイス
    に接触して前記半導体デバイスから電気的信号を受け取
    る第２端子を更に有し、前記第１端子と前記第２端子と
    を電気的に接続するショートパターンを有するショート
    ボードと、前記ドライバから出力され前記ショートボー
    ドを経由した前記試験信号を検出するコンパレータとを
    更に備えたことを特徴とする請求項２３に記載の半導体
    試験装置。
31. 【請求項３１】 前記試験信号の出力に対して所定の時
    間差を有する基準タイミングから、前記コンパレータが
    前記試験信号を検出するまでの時間に基づいて得られた
    値を、前記半導体デバイスを試験するための基準時間と
    して前記コンパレータに対して設定する基準時間設定手
    段と、 を更に備えたことを特徴とする請求項３０に記載の半導
    体試験装置。
32. 【請求項３２】 複数の前記ドライバと、複数の前記コ
    ンパレータとを更に備え、 前記ソケットは複数の前記ドライバの各々に対応付けら
    れた複数の前記第１端子及び複数の前記コンパレータの
    各々に対応付けられた複数の前記第２端子を有し、 前記ショートボードは複数の前記第１端子と複数の前記
    第２端子とをそれぞれ接続する複数の前記ショートパタ
    ーンを有し、 前記基準時間設定手段は、複数の前記コンパレータのそ
    れぞれに対して前記基準時間をそれぞれ独立に設定する
    ことを特徴とする請求項３１に記載の半導体試験装置。
33. 【請求項３３】 複数の前記ソケットと、 複数の前記ソケットの各々に対応する複数の前記試験用
    ボードと、 複数の前記試験用ボードを一体に保持するフレームとを
    更に備え、 前記フレームは、当該フレームを前記半導体試験装置に
    おける所定の位置に装着したときに前記試験用ボードを
    所望の位置に移動させる呼び込み機構を、前記試験用ボ
    ードごとに有することを特徴とする請求項２３に記載の
    半導体試験装置。
34. 【請求項３４】 半導体デバイスの電気的特性を試験す
    る半導体試験装置であって、 前記半導体デバイスに接触して前記半導体デバイスに電
    気的信号を与える第１端子及び前記半導体デバイスに接
    触して前記半導体デバイスから電気的信号を受け取る第
    ２端子を有するソケットと、 試験信号を前記第１端子へ出力するドライバと、前記第
    １端子と前記第２端子とを電気的に接続するショートボ
    ードと、 前記第２端子から入力された信号を受け取るコンパレー
    タと、前記ドライバから出力され前記ショートボードを
    経由した前記試験信号を前記コンパレータで検出する手
    段と、前記ドライバによる前記試験信号の出力に対して
    所定の時間差を有する基準タイミングと、前記コンパレ
    ータが前記試験信号を検出した時間との時間差に基づい
    て得られた値を、前記半導体デバイスを試験するための
    基準時間として前記コンパレータに対して設定する手段
    とを備えたことを特徴とする半導体試験装置。
35. 【請求項３５】 複数の前記ドライバと複数の前記コン
    パレータを備え、 前記ソケットは複数の前記ドライバの各々に対応付けら
    れた複数の前記第１端子及び複数の前記コンパレータに
    対応付けられた複数の前記第２端子を有し、 前記ショートボードは複数の前記第１端子と複数の前記
    第２端子とをそれぞれ接続する複数の前記信号配線パタ
    ーンを有し、 前記基準時間設定手段は、複数の前記コンパレータのそ
    れぞれに対して前記基準時間をそれぞれ独立に設定する
    ことを特徴とする請求項３４に記載の半導体試験装置。
36. 【請求項３６】 複数の前記ソケットと、 複数の前記ソケットの各々に対応する複数の前記ショー
    トボードと、 複数の前記ショートボードを一体に保持するフレームと
    を更に備え、前記フレームは、当該フレームを所定の位
    置に装着したときに前記ショートボードを所望の位置に
    移動させる呼び込み機構を、前記ショートボードごとに
    有することを特徴とする請求項３４に記載の半導体試験
    装置。