JP3450612B2 - 位相同期クロック信号発生器及び位相同期クロック信号発生方法 - Google Patents
位相同期クロック信号発生器及び位相同期クロック信号発生方法Info
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Description
同期したクロック信号を発生する位相同期クロック信号
発生器、及び位相同期クロック信号発生方法に関する。
いては、レーザービームを感光体に一定速度で走査しな
がら照射し、その照射された箇所だけ印荷してトナーを
付着させる。このとき、レーザー照射の同期をとるため
に、感光ドラムと機械的に一定な位置にビームディテク
ト(BD)ミラーを配置して、これにレーザービームを
照射させ反射光を光電変換して電気パルス信号に変換
し、これを水平同期(NHD)信号としている。
は図11(a)に示すような同期信号発生器(第1の従
来例)を使用している。
期クロック信号の周波数(fo)のN倍周波数のクロッ
ク信号CK0を出力してしている。このクロック信号C
K0はNカウンタ102に入力され、そのクリア端子に
NHD信号=“H”が入力されたときは、出力端子は周
波数foの同期クロック信号SCKを出力する。クリア
端子にNHD信号=“L”が入力されると、Nカウンタ
102はカウントクリアされ、出力端子は“L”にな
る。
でNカウンタ102はカウントを開始するので、このエ
ッジに同期した同期クロック信号SCKを発生させるこ
とができる。図11(b)は、上記第1の従来例の動作
を示すタイミングチャートである。同期クロックSCK
の同期ジッタ量Tiは、クロック信号CK0の1周期
(1/Nfo)に等しい。
2の従来例)の構成例を示すブロック図である。
必要な同期クロックSCKの周波数foと等しく、三角
波発生部202に入力する。三角波発生部202は、C
K0信号に同期した三角波信号TRIと、この三角波信
号TRIの立ち上がりスロープ期間=“L”及び立ち下
がりスロープ期間“H”のクロック信号Qを出力する。
発生部203及び比較器204の正入力端子に接続され
ている。DC発生部203は、三角波の上頂点から10
%レベルのDC1と、90%レベルのDC5と、DC1
〜DC5間を4等分すなわち30%、50%、70%レ
ベルのDC2、DC3、DC4とを発生する。
の負入力端子に接続され、正入力端子に入力されている
TRIとの比較結果P1〜P5を発生させる。この比較
結果P1〜P5はDC1〜DC5とTRIとの関係か
ら、それぞれ周期が1/foでデューティが10%、3
0%、50%、70%、90%のパルス信号となる。
は、位相検出及びSP,RPコントロール部205に接
続される。位相検出及びSP,RPコントロール部20
5は、もう1つの入力信号である同期トリガ信号NHD
の立ち上がりエッジが、P1〜P5の各エッジが作り出
すゾーン(Z0〜Z9)のどこに入力されたかを検出及
び記憶し、それに応じたセットパルスSP、リセットパ
ルスRPを出力する。SP、RPが入力されるRS−フ
リップフロップ(RS−FF)206の出力は、同期ト
リガ信号NHDに同期した同期クロック信号となる。
するタイミングチャートである。NHD位相の検出及び
記憶は、比較結果P1〜P5及びクロック信号Qを同期
トリガ信号NHDの立ち上がりエッジでラッチしたラッ
チ結果を位相データとし、次の同期トリガ信号NHDの
入力エッジまでそのデータを保存する。
力された場合のSP、RPの組み合わせを図14に示
す。同期クロック信号SCKは、SP、RPによって周
波数がfoでデューティ50%のMHDエッジに同期し
たクロック信号となる。同期ジッタ量Tjは、各ゾーン
Z0〜Z9の間隔である。
3の従来例)の構成例を示すブロック図である。
同期クロック周波数foと等しく、遅延量がTo/Nで
N個直列に接続されている遅延回路群302に接続され
ている。遅延回路群302の出力DCK0〜DCK(N
-1)は、位相検出を目的とするラッチ部303に入力さ
れ、同期トリガ信号NHDのエッジでラッチされる。
群302の出力DCK0〜DCK(N-1)は選択部30
4に入力され、ラッチデータQ0〜Q(N-1)に応じて
NHDエッジに同期した同期クロック信号SCKを出力
する。
タイミングチャートである。
対する同期ジッタ量Tjは、遅延回路1個の遅延量であ
る。遅延回路にはCMOSゲートの入出力遅延を用いる
ものが簡単であるが、同期クロック信号の周波数を広い
範囲でカバーしようとすると図17に示すようなバイポ
ーラプロセスで可変遅延回路を構成した方がよい。
作を示すタイミングチャートである。バイアスVBで与
えられる定電流源電流値I1を一定とし、バイアスVd
で与えられる定電流源電流値(遅延量制御電流値)Io
を大きくすると遅延量が小さくなり、Ioを小さくする
と遅延量が大きくなる。Td(遅延量)は、約(2V・
Co/Io)として表される(但し、V=R1・I
1)。
化や、さらなる高速高精細が求められるLBPでは、同
期クロック周波数は高周波化され、望まれる同期ジッタ
量Tjも小さくなってくる。しかしながら上記第1、第
2及び第3従来例では、以下のような問題点がある。
波数foのN倍の周波数のクロック信号CK0が必要な
ため、例えばfo=50Mhz、同期ジッタ量Tj=T
o/32を実現するには、1.6Ghzのクロック信号
を発生させる必要がある。これは、水晶振動子とCMO
S等の安価な組み合わせでは実現不可能で、しかも、こ
のような高周波を扱う際のノイズ対策の面でもコストが
増大するという問題がある。
な同期クロック周波数でよいが、同様にfo=50Mh
z、同期ジッタ量Tj=To/32を実現するには、図
16における各ゾーン幅を0.625nsecにしなけ
ればならず、三角波信号TRIと一番上のDCレベルD
C1の比較結果を0.625nsecのような細いパル
スを出力伝送することは困難である。安価で比較的高速
なバイポーラプロセスを使う場合は、IC内部で扱うパ
ルス幅はせいぜい2nsec程度が妥当である。
な同期クロック周波数でよいが、同様にfo=50Mh
z、同期ジッタ量Tj=To/32を実現するには、上
記第2の従来例と同様に1個の可変遅延回路の遅延量を
0.625nsecにしなければならない。計算の上で
も図17における容量Coを例えば3pF、R1・I1
=0.5vとすると、遅延量制御電流Ioは4.8mA
も必要になってしまい、実際には、図19に示す回路の
入出力遅延で0.5から1nsec程度の遅延があるの
で、可変遅延回路出力としては4nsec程度の最小遅
延量が妥当で、0.625nsecを得るのは不可能に
近い。
バイポーラプロセスにより、高速高同期精度でしかも比
較的周波数範囲の広い同期クロック信号発生器及び同期
クロック信号発生方法を提供することを目的とする。
に、第1の発明である位相同期クロック信号発生器は、
入力されるクロック信号に基づき、同期ジッタ量がTo
/N(Toは周期,Nは整数)で同期トリガ信号に同期
した同期クロック信号を発生させる位相同期クロック信
号発生器において、入力される前記クロック信号のデュ
ーティを50%に再生するデューティ再生部と、前記デ
ューティ再生部の出力を入力とし遅延量がTo・M/N
(Mは整数)の複数の可変遅延手段を直列接続した可変
遅延手段群と、前記可変遅延手段群の各可変遅延手段の
出力を前記同期トリガ信号のエッジでラッチするラッチ
部と、前記ラッチ部の出力に応じて前記可変遅延手段群
の出力の中から第1及び第2の信号を選択出力する選択
部と、前記選択部の第1の出力を遅延させる第1の遅延
手段と、前記同期トリガ信号を遅延させる第2の遅延手
段と、前記第1の遅延手段の出力を前記第2の遅延手段
の出力エッジでラッチするラッチ手段と、前記第1の遅
延手段の出力と前記選択部の第2の出力とを前記ラッチ
手段の出力に応じて切り替え、前記同期クロック信号と
して出力する切り替え手段とを備えたものである。
生器では、上記第1の発明において、前記デューティ再
生部は、入力する前記クロック信号を所定の遅延量で遅
延する第1の可変遅延回路と、前記クロック信号と前記
第1の可変遅延回路の出力との排他的論理和をとって、
その結果を前記可変遅延手段群へ出力する第1の排他的
論理和回路と、この第1の排他的論理和回路の出力を入
力とする第1のチャージポンプ回路とを備え、前記第1
のチャージポンプ回路の出力に基づいて前記第1の可変
遅延回路の遅延量を制御する構成にしたものである。
生器では、上記第2の発明において、前記クロック信号
の立ち下がりエッジに同期して前記第1の可変遅延回路
の出力を取り込む第1のフリップフロップと、この第1
のフリップフロップの反転出力と前記第1の排他的論理
和回路の出力との論理和をとる第1の論理和回路とを前
記デューティ再生部に設け、前記第1の論理和回路の出
力を前記第1のチャージポンプ回路の入力としたもので
ある。
生器では、上記第1乃至第3の発明において、前記可変
遅延手段群中の前記各可変遅延手段の遅延量を制御する
遅延量制御手段を設けたものである。
生器では、上記第4の発明において、前記遅延量制御手
段は、前記可変遅延手段群中の所定段から出力される信
号と前記デューティ再生部の出力との排他的論理和をと
る第2の排他的論理和回路と、この第2の排他的論理和
回路の出力を入力とする第2のチャージポンプ回路とを
備え、前記第2のチャージポンプ回路の出力に基づいて
前記可変遅延手段群中の各可変遅延手段の遅延量を制御
する構成としたものである。
生器では、上記第5の発明において、前記デューティ再
生部の出力の立ち下がりエッジに同期して前記可変遅延
手段群中の初段の出力を取り込む第2のフリップフロッ
プと、前記第2の排他的論理和回路の出力と前記第2の
フリップフロップの反転出力との論理和をとる第2の論
理和回路とを前記遅延量制御手段に設け、前記第2の論
理和回路の出力を前記第2のチャージポンプ回路の入力
としたものである。
生器では、上記第6の発明において、前記デューティ再
生部の出力の立ち下がりエッジに同期して前記可変遅延
手段群中の前記所定段の前段の出力を取り込む第3のフ
リップフロップと、前記第2の論理和回路の出力と前記
第3のフリップフロップの反転出力との論理積をとる論
理積回路とを前記遅延量制御手段に設け、前記論理積回
路の出力を前記第2のチャージポンプ回路の入力とした
ものである。
生方法は、クロック信号を入力し、このクロック信号に
基づいて同期ジッタ量がTo/N(Toは周期,Nは整
数)で同期トリガ信号に同期した同期クロック信号を発
生させる位相同期クロック信号発生方法において、遅延
量がTo・M/N(Mは整数)の複数の可変遅延手段を
直列接続した可変遅延手段群と、前記可変遅延手段群の
各可変遅延手段の出力を前記同期トリガ信号のエッジで
ラッチするラッチ部と、前記ラッチ部の出力に応じて前
記可変遅延手段群の出力の中から第1及び第2の信号を
選択出力する選択部と、前記選択部の第1の出力を遅延
させる第1の遅延手段と、前記同期トリガ信号を遅延さ
せる第2の遅延手段と、前記第1の遅延手段の出力を前
記第2の遅延手段の出力エッジでラッチするラッチ手段
とを用意し、入力したクロック信号のデューティを50
%に再生するデューティ再生処理を行い、前記可変遅延
手段群に前記デューティ再生処理の再生処理結果を入力
し、前記第1の遅延手段の出力と前記選択部の第2の出
力を前記ラッチ手段の出力に応じて切り替え、前記同期
クロック信号として出力するようにしたものである。
生方法では、第8の発明において、前記デューティ再生
処理は、入力するクロック信号を所定の遅延量で遅延す
る第1の可変遅延回路と、前記クロック信号と前記第1
の可変遅延回路の出力との排他的論理和をとる第1の排
他的論理和回路と、この第1の排他的論理和回路の出力
を入力とする第1のチャージポンプ回路とを用意し、前
記第1の排他的論理和回路により、前記第1の可変遅延
回路の出力と前記クロック信号との排他的論理和をとっ
て、その結果を再生処理結果として前記可変遅延手段群
へ出力するとともに、この再生処理結果を入力とする前
記第1のチャージポンプ回路の出力に基づいて前記第1
の可変遅延回路の遅延量を制御するようにしたものであ
る。
発生方法では、第9の発明において、前記デューティ再
生処理は、前記クロック信号の立ち下がりエッジに同期
して前記第1の可変遅延回路の出力を取り込む第1のフ
リップフロップと、この第1のフリップフロップの反転
出力と前記排他的論理和結果との論理和をとる第1の論
理和回路とを用意し、前記第1の論理和回路の出力を前
記第1のチャージポンプ回路に入力し、この第1のチャ
ージポンプ回路の出力に基づいて前記第1の可変遅延回
路の遅延量を制御するようにしたものである。
発生方法では、第8乃至第10の発明において、前記可
変遅延手段群中の前記各可変遅延手段の遅延量を制御す
る遅延量制御処理を行うようにしたものである。
発生方法では、第11の発明において、前記遅延量制御
処理は、前記可変遅延手段群中の所定段から出力される
信号と前記デューティ再生部の出力との排他的論理和を
とる第2の排他的論理和回路と、この第2の排他的論理
和回路の出力を入力とする第2のチャージポンプ回路と
を用意し、前記第2のチャージポンプ回路の出力に基づ
いて前記可変遅延手段群中の各可変遅延手段の遅延量を
制御するようにしたものである。
発生方法では、第12の発明において、前記遅延量制御
処理は、前記デューティ再生部の出力の立ち下がりエッ
ジに同期して前記可変遅延手段群中の初段の出力を取り
込む第2のフリップフロップと、前記第2の排他的論理
和回路の出力と前記第2のフリップフロップの反転出力
との論理和をとる第2の論理和回路とを用意し、前記第
2の論理和回路の出力を前記第2のチャージポンプ回路
に入力し、前記第2のチャージポンプ回路の出力に基づ
いて前記可変遅延手段群中の各可変遅延手段の遅延量を
制御するようにしたものである。
発生方法では、第13の発明において、前記遅延量制御
処理は、前記デューティ再生部の出力の立ち下がりエッ
ジに同期して前記可変遅延手段群中の前記所定段の前段
の出力を取り込む第3のフリップフロップと、前記第2
の論理和回路の出力と前記第3のフリップフロップの反
転出力との論理積をとる論理積回路とを用意し、前記論
理積回路の出力を前記第2のチャージポンプ回路に入力
し、前記第2のチャージポンプ回路の出力に基づいて前
記可変遅延手段群中の各可変遅延手段の遅延量を制御す
るようにしたものである。
施の形態を説明する。
クロック信号発生器の基本構成を示すブロック図であ
り、図2及び図3は、本発明の実施形態に係る同期クロ
ック信号発生器の具体的な構成図である。
るクロック信号CK0のデューティを50%に再生する
クロックデューティ再生部11と、このクロックデュー
ティ再生部11の出力を入力とし遅延量がTo・M/N
(Mは整数)の複数の可変遅延手段を直列接続した可変
遅延手段群12と、この可変遅延手段群12の各可変遅
延手段の出力を同期トリガ信号NHDのエッジでラッチ
するラッチ部13と、このラッチ部13の出力に応じて
可変遅延手段群12の出力の中から第1及び第2の信号
を選択出力する選択部14と、この選択部14の第1の
出力を遅延させる第1の遅延手段15と、同期トリガ信
号NHDを遅延させる第2の遅延手段16と、第1の遅
延手段15の出力を第2の遅延手段16の出力エッジで
ラッチするラッチ手段17と、前記第1の遅延手段15
の出力と前記選択部14の第2の出力とを前記ラッチ手
段17の出力に応じて切り替え、同期クロック信号SC
Kとして出力する切り替え手段18とを備えたものであ
る。
係る同期クロック信号発生器(同期ジッタ量To/3
2)の具体的な構成を説明する。なお、図2と図3は、
それぞれ接続子K1〜K19で接続されている。
ック信号発生器は、水晶発振器21は、必要な同期クロ
ック信号周波数foと同周波数のクロック信号CK0を
出力する。クロック信号CK0は2分周器22に入力さ
れ周波数fo/2、デューティ50%のクロック信号C
K2となる。
a、及びEXORゲート11bの入力回路に接続されて
いる。EXORゲート11bのもう一方の入力端子には
可変遅延回路11aの出力が接続されていて、EXOR
ゲート11bの出力P0は可変遅延回路群12の入力端
子及びORゲート11cの入力端子に接続されている。
ORゲート11cのもう一方の入力端子にはDFF11
fの負出力が接続されている。
延回路11aの出力が接続されており、負極性入力端子
であるクロック入力端子(立ち下がりエッジが有効)に
は2分周器22の出力であるCK2が接続されている。
DFF11fの負出力は、可変遅延回路11aの遅延量
がCK2の“H”期間、すなわちTo以下であれば
“H”を出力し、Toを越えていれば“L”を出力す
る。
プ(CP)11dに接続され、CP11dの出力はロー
・パス・フィルタ(LPF)11eに接続され、LPF
11eの出力が可変遅延回路11a、可変遅延回路16
A、31(図3)の遅延量制御端子に接続されている。
可変遅延回路12a〜12hが直列に接続され、各々の
可変遅延回路出力をPI〜P7とする。DFF23は、
そのデータ入力端子には可変遅延回路群12の初段の可
変遅延回路12aの出力P1が接続されており、負極性
入力端子であるクロック入力端子(立ち下がりエッジが
有効)には可変遅延回路群12の入力信号P0が接続さ
れている。
の初段の可変遅延回路12aの遅延量がTo/2以下で
あれば“L”を出力し、To/2を越えていれば“H”
を出力する。EXORゲート25の入力端子にはP0と
可変遅延回路群12の第4段目の可変遅延回路12dの
負出力NP4が接続されている。EXORゲート25の
出力はORゲート26の入力端子に接続されており、O
Rゲート26のもう一方の入力端子にはDFF23の負
出力が接続されている。
の入力端子に接続されている。ANDゲート26のもう
一方の入力端子にはDFF24の負出力が接続されてい
る。DFF24のデータ入力端子には、可変遅延回路群
12の第3段目の可変遅延回路12cの出力が接続され
ており、負極性入力端子であるクロック入力端子(立ち
下がりエッジが有効)には可変遅延回路群12の入力信
号P0が接続されている。
LPF29を経て、可変遅延回路群12の全ての可変遅
延回路12a〜12g及び可変遅延回路15の各遅延量
制御端子に共通接続されている。可変遅延回路群12の
入出力P9〜P7は、ラッチ部13のDFF13a〜2
3hの各データ入力端子にそれぞれ接続されている。ラ
ッチ部13のクロック入力端子には同期トリガ信号NH
Dが入力されている。ラッチ部13出力のラッチデータ
Q0〜Q7は選択部14に接続されている。選択部14
には、さらにP0〜P7も入力されている。
てPD、PXの2つのクロック信号をP0〜P7の中か
ら選択する。その構成は、図3に示すように、ANDゲ
ートとNANDゲートとからなるスイッチ(SW)14
a〜14pを備えるほか、スイッチ14a〜14dの出
力を入力とする4入力ORゲートWOR(4)14q
と、スイッチ14d〜14hの出力を入力とするWOR
(4)14rと、WOR(4)14qとWOR(4)1
4rの出力を入力とするORゲート14sと、スイッチ
14i〜14lの出力を入力とするWOR(4)14t
と、スイッチ14m〜14pの出力を入力とするWOR
(4)14uと、WOR(4)14tとWOR(4)1
4uの出力を入力とするORゲート14Vとを備えてい
る。
は、入力Q0が“H”のときにANDゲートを、また
“L”のときにNANDゲートを選択して動作し、OR
ゲート14sからは出力PDが、またORゲート14v
からは出力PXをそれぞれ出力されるようになってい
る。
の入力端子に接続されている。可変遅延回路15の出力
は、DFF17のデータ入力端子に接続され、DFF1
7のクロック入力端子には可変遅延回路16A及び遅延
回路16B通過後の同期トリガ信号NHD1が接続され
ている。
回路11aの遅延量がTo/2のときToとなるように
相対設計されている。遅延回路16Bは、選択部14の
入出力遅延を同じとするため、選択部14の入出力遅延
を発生させる回路と同構成をとる。DFF17出力は、
切り替えスイッチ18の制御端子に接続されている。
は、可変遅延回路15の出力が接続されており、第2の
入力端子には選択部14の出力PXが接続されている。
可変遅延回路15の遅延量は、可変遅延回路群12の各
可変遅延回路12a〜12gの遅延量が(To・14/
32)のとき(To・7/32)となるように相対設計
されている。
のときは第2の入力端子側(PX)、“H’のときは第
1の入力端子側(可変遅延回路15の出力)を選択す
る。切り替えスイッチ18の出力はANDゲート32に
接続されている。ANDゲート32のもう一方の入力端
子には、NHD1の可変遅延回路31を通過後のNHD
2が接続されている。可変遅延回路31の遅延量は可変
遅延回路11aの遅延量がTo/2のとき0.75To
となるように相対設計されている。
7、図18に示す構成とする。CP11dは図4に示す
ような構成をしている。
作を説明する。
に示すように動作する。すなわち、入力されるパルスI
N(クロック信号CK2)のデューティに応じて、入力
パルスINの“L”期間が大きくなると、CP11dの
出力OUTが上昇し、入力パルスINの“L”期間が小
さくなるとCP11dの出力OUTが下降する、という
ように出力レベルが変化する。
号INのデューティが50%でコンデンサC1(図4)
の充電期間と放電期間の比率が等しくなったときであ
る。EXORゲート11bの出力P0は、CK2が2逓
倍され、デューティは可変遅延回路11aの遅延量が大
きくなると“L”期間が大きくなり、遅延量が小さくな
ると“L”期間が小さくなる。
が“L”期間>“H”期間(遅延量>To/2)となる
とCP11dの出力レベルは上昇し、そのLPF11e
の出力である可変遅延回路11aの制御端子電圧が上昇
し、可変遅延回路11aのIo(図17、図18)が増
加し遅延量を小さくする。逆にEXORゲート11bの
出力のデューティが“L”期間<“H”期間(遅延量<
To/2)となるとCP11dの出力レベルは下降し、
そのLPF11eの出力である可変遅延回路11aの制
御端子電圧が下降し、可変遅延回路11aのIoが増加
し遅延量を大きくする。 したがって、EXORゲート
11bの出力P0は、周波数foでデューティが50%
のクロック信号であり、水晶発振器21の発振パルスC
K0のデューティが50%に再生されたことになる。
6に示すような可変遅延回路11aの遅延量が立ち上が
りエッジが“H”期間を越えるような場合の異常動作防
止回路として機能する。すなわち、遅延制御電流が小さ
いと遅延量が図6に示すような(t2−t1)を越える
値から上述のデューティ再生部11が動作すると、図6
のように可変遅延回路11aが入力の3倍の周期パルス
信号を出力し、EXORゲート11bがCP11dの安
定条件である“H”/“L”比率が1になる信号P0を
出力してしまうモードが存在する。
1fが可変遅延回路11aの出力の立ち上がりエッジが
入力立ち下がりエッジより前にある場合は“L”(正
常)、可変遅延回路11aの出力の立ち上がりエッジが
入力立ち下がりエッジより後ろにある場合“H”(異
常)と判断し、異常時はORゲート11cにより強制的
に“H”レベルがCP11dに入力されて遅延量が“大
きい”と判断し、CP11dの出力を上げ、遅延量制御
電流を大きくし遅延量を小さくする。
ついて、図7のタイミングチャートを参照しつつ説明す
る。なお、可変遅延回路群12の入出力信号の正極性を
P0〜P7、負極性をNP0〜NP7と示すことにす
る。
1個の可変遅延回路の遅延量をTo・7/16になるよ
うにしている。この条件でP0と可変遅延回路の4個分
を積算した遅延後のNP4を入力にもつEXORゲート
25の出力は、周期To/2でデューティ50%にな
る。これは、上述したCP11dの安定条件を満たし安
定することができる。この遅延量制御によって、図7に
示したように可変遅延回路群13の入出力の立ち上がり
エッジ及び立ち下がりエッジは必要な同期クロック1周
期(To)内にTo/16間隔で必ず存在していること
になる。
ティ再生部11で説明した可変遅延回路11aの異常動
作モードを解除するためのものである。DFF24とA
NDゲート27は,可変遅延回路群12のもう1つ安定
条件を回避するためのものである。P0とNP4の位相
がπ/4になる条件として、図9(a)に示すように可
変遅延回路遅延量がTo・3/16がある。
DFF24の出力にかかわらずP0とNP4のEXOR
をとった場合の出力を示す。しかし、DFF24が、こ
の安定条件で“L”を出力し、ANDゲート27がそれ
を受けEXORゲート25の出力にかかわらず“L”を
出力することで、CP28は、出力電位を下げ遅延量制
御電流を減少させ、図9(b)の遅延量To/3でDF
F24が“H”を出力し、EXORゲート25はP0と
NP4の位相差信号(図9(b)のEQ)を出力する。
図9(b)では、EXORゲート25の出力は“L”期
間>“H”期間なので、CP28は出力電位を降下さ
せ、遅延量制御電流を小さくしてさらに遅延量を小さく
する。図9(c)になると、遅延量がTo・7/16に
なり、ここで安定する。
a〜12gの入出力P0〜P7を同期トリガ信号NHD
でラッチすることにより、同期トリガ信号入力位相デー
タ(Q0〜Q7)を得る。選択部14は、同期トリガ信
号入力位相データ(Q0〜Q7)により、図10に示す
論理表の通りにPD、PXを出力する。PXは、同期ト
リガ信号NHDが入力された図7に示したゾーン(Z0
〜Z15)の前エッジをなす可変遅延回路群12の出力
パルスである。PDは、可変遅延回路15によりTo・
7/32遅延された後、同期トリガ信号NHDが入力さ
れたゾーン(Z0〜Z15)の中央に立ち上がりエッジ
がくる可変遅延回路群12の出力パルスである。
力をTo・7/32遅延させる。可変遅延回路15の遅
延量制御は、可変遅延回路群12の制御信号により行わ
れる。可変遅延回路群12の可変遅延回路12a〜12
gに対して、可変遅延回路15のコンデンサCo(図1
7参照)を1/2倍、または制御電流Ioを2倍とし、
可変遅延回路群12の遅延量に対し相対的に1/2の遅
延量にできる。To・7/32という遅延量は、50M
hzの同期クロック周波数では4.375nsecであ
り、これは安価なバイポーラプロセスでも十分構成可能
である。
1・・・7)は、可変遅延回路16A及び遅延回路16
Bによって遅延された同期トリガ信号NHD1で(To
+α)、DFF17において同期トリガ信号入力位相が
選択される。その同期トリガ信号入力位相が、遅延され
た可変遅延回路15の出力Pndの立ち上がりエッジよ
り前か後かを判定する。同期トリガ信号入力位相が前な
らばDFF17は“L”を出力し、後ならば“H”を出
力する。遅延回路の遅延量αは、可変遅延回路群12の
出力が選択部14でPDとして選択されるまでの遅延量
である。切り替えスイッチ18は、DFF17の出力が
“L”のときに選択部14の出力PXを、また“H”の
ときに可変遅延回路15の出力Pndを選択する。
は、同期トリガ信号NHDに対し、PXとPndの位相
差すなわちTo/32の同期ジッタ量で同期したことに
なる。同期トリガ信号入力から同期クロック位相決定ま
で最大で(1+1/32)・Toかかるので、不確定な
パルスを出さないようにDFF17に入力されるNHD
2信号をさらに0.75To遅延させたNHD3信号で
ANDゲート32によりマスクして同期クロック信号S
CKとして出力する。同期トリガ信号NHD入力から同
期クロック信号SCKが出力されるまでの時間は2To
である。
路の最小遅延量を、必要な同期ジッタ量(例えばT/3
2)よりも大きく(例えばTo・7/32)設定するこ
とにより、安価なバイポーラプロセスでも50Mhz以
上で高精度の同期クロック信号を発生させることができ
る。
位相同期クロック信号発生器によれば、安価なバイポー
ラプロセスでも、例えば50Mhz以上で高精度の同期
クロック信号を発生させることができる。
生器によれば、上記第1の発明において、デューティ再
生部を簡単かつ的確に構成することができる。
生器によれば、上記第2の発明において、第1の可変遅
延回路の遅延量が立ち上がりエッジが“H”期間を越え
るような異常動作を防止することができる。
生器によれば、上記第1乃至第3の発明において、可変
遅延手段群中の各可変遅延手段の遅延量を制御すること
ができる。
生器によれば、上記第4の発明において、遅延量制御手
段を簡単かつ的確に構成することができる。
生器によれば、上記第5の発明において、可変遅延手段
の遅延量が立ち上がりエッジが“H”期間を越えるよう
な異常動作を防止することができる。
生器によれば、上記第6の発明において、可変遅延回路
群を安定して動作させることができる。
生方法によれば、安価なバイポーラプロセスでも、例え
ば50Mhz以上で高精度の同期クロック信号を発生さ
せることができる。
生方法によれば、上記第8の発明において、デューティ
再生処理を簡単かつ的確に実行することができる。
発生方法によれば、上記第9の発明において、第1の可
変遅延回路の遅延量が立ち上がりエッジが“H”期間を
越えるような異常動作を防止することができる。
発生方法によれば、上記第8乃至第10の発明におい
て、可変遅延手段群中の各可変遅延手段の遅延量を制御
することができる。
発生方法によれば、上記第11の発明において、遅延量
制御処理を簡単かつ的確に実行することができる。
発生方法によれば、上記第12の発明において、可変遅
延手段の遅延量が立ち上がりエッジが“H”期間を越え
るような異常動作を防止することができる。
発生方法によれば、上記第13の発明において、可変遅
延回路群を安定して動作させることができる。
発生器の基本構成を示すブロック図である。
器の具体的な構成図である。
ある。
ミングチャートである。
すタイミングチャートである。
すタイミングチャートである。
るタイミングチャートである。
る。
る。
る。
る。
る。
る。
る。
る。
Claims (14)
- 【請求項1】 入力されるクロック信号に基づき、同期
ジッタ量がTo/N(Toは周期,Nは整数)で同期ト
リガ信号に同期した同期クロック信号を発生させる位相
同期クロック信号発生器において、 入力される前記クロック信号のデューティを50%に再
生するデューティ再生部と、 前記デューティ再生部の出力を入力とし遅延量がTo・
M/N(Mは整数)の複数の可変遅延手段を直列接続し
た可変遅延手段群と、 前記可変遅延手段群の各可変遅延手段の出力を前記同期
トリガ信号のエッジでラッチするラッチ部と、 前記ラッチ部の出力に応じて前記可変遅延手段群の出力
の中から第1及び第2の信号を選択出力する選択部と、 前記選択部の第1の出力を遅延させる第1の遅延手段
と、 前記同期トリガ信号を遅延させる第2の遅延手段と、 前記第1の遅延手段の出力を前記第2の遅延手段の出力
エッジでラッチするラッチ手段と、 前記第1の遅延手段の出力と前記選択部の第2の出力と
を前記ラッチ手段の出力に応じて切り替え、前記同期ク
ロック信号として出力する切り替え手段とを備えたこと
を特徴とする位相同期クロック信号発生器。 - 【請求項2】 前記デューティ再生部は、 入力する前記クロック信号を所定の遅延量で遅延する第
1の可変遅延回路と、前記クロック信号と前記第1の可
変遅延回路の出力との排他的論理和をとって、その結果
を前記可変遅延手段群へ出力する第1の排他的論理和回
路と、この第1の排他的論理和回路の出力を入力とする
第1のチャージポンプ回路とを備え、前記第1のチャー
ジポンプ回路の出力に基づいて前記第1の可変遅延回路
の遅延量を制御する構成にしたことを特徴とする請求項
1記載の位相同期クロック信号発生器。 - 【請求項3】 前記クロック信号の立ち下がりエッジに
同期して前記第1の可変遅延回路の出力を取り込む第1
のフリップフロップと、この第1のフリップフロップの
反転出力と前記第1の排他的論理和回路の出力との論理
和をとる第1の論理和回路とを前記デューティ再生部に
設け、前記第1の論理和回路の出力を前記第1のチャー
ジポンプ回路の入力としたことを特徴とする請求項2記
載の位相同期クロック信号発生器。 - 【請求項4】 前記可変遅延手段群中の前記各可変遅延
手段の遅延量を制御する遅延量制御手段を設けたことを
特徴とする請求項1乃至請求項3記載の位相同期クロッ
ク信号発生器。 - 【請求項5】 前記遅延量制御手段は、 前記可変遅延手段群中の所定段から出力される信号と前
記デューティ再生部の出力との排他的論理和をとる第2
の排他的論理和回路と、この第2の排他的論理和回路の
出力を入力とする第2のチャージポンプ回路とを備え、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御する構
成としたことを特徴とする請求項4記載の位相同期クロ
ック信号発生器。 - 【請求項6】 前記デューティ再生部の出力の立ち下が
りエッジに同期して前記可変遅延手段群中の初段の出力
を取り込む第2のフリップフロップと、前記第2の排他
的論理和回路の出力と前記第2のフリップフロップの反
転出力との論理和をとる第2の論理和回路とを前記遅延
量制御手段に設け、前記第2の論理和回路の出力を前記
第2のチャージポンプ回路の入力としたことを特徴とす
る請求項5記載の位相同期クロック信号発生器。 - 【請求項7】 前記デューティ再生部の出力の立ち下が
りエッジに同期して前記可変遅延手段群中の前記所定段
の前段の出力を取り込む第3のフリップフロップと、前
記第2の論理和回路の出力と前記第3のフリップフロッ
プの反転出力との論理積をとる論理積回路とを前記遅延
量制御手段に設け、前記論理積回路の出力を前記第2の
チャージポンプ回路の入力としたことを特徴とする請求
項6記載の位相同期クロック信号発生器。 - 【請求項8】 クロック信号を入力し、このクロック信
号に基づいて同期ジッタ量がTo/N(Toは周期,N
は整数)で同期トリガ信号に同期した同期クロック信号
を発生させる位相同期クロック信号発生方法において、 遅延量がTo・M/N(Mは整数)の複数の可変遅延手
段を直列接続した可変遅延手段群と、前記可変遅延手段
群の各可変遅延手段の出力を前記同期トリガ信号のエッ
ジでラッチするラッチ部と、前記ラッチ部の出力に応じ
て前記可変遅延手段群の出力の中から第1及び第2の信
号を選択出力する選択部と、前記選択部の第1の出力を
遅延させる第1の遅延手段と、前記同期トリガ信号を遅
延させる第2の遅延手段と、前記第1の遅延手段の出力
を前記第2の遅延手段の出力エッジでラッチするラッチ
手段とを用意し、 入力したクロック信号のデューティを50%に再生する
デューティ再生処理を行い、 前記可変遅延手段群に前記デューティ再生処理の再生処
理結果を入力し、 前記第1の遅延手段の出力と前記選択部の第2の出力を
前記ラッチ手段の出力に応じて切り替え、前記同期クロ
ック信号として出力することを特徴とする位相同期クロ
ック信号発生方法。 - 【請求項9】 前記デューティ再生処理は、 入力するクロック信号を所定の遅延量で遅延する第1の
可変遅延回路と、前記クロック信号と前記第1の可変遅
延回路の出力との排他的論理和をとる第1の排他的論理
和回路と、この第1の排他的論理和回路の出力を入力と
する第1のチャージポンプ回路とを用意し、 前記第1の排他的論理和回路により、前記第1の可変遅
延回路の出力と前記クロック信号との排他的論理和をと
って、その結果を再生処理結果として前記可変遅延手段
群へ出力するとともに、 この再生処理結果を入力とする前記第1のチャージポン
プ回路の出力に基づいて前記第1の可変遅延回路の遅延
量を制御することを特徴とする請求項8記載の位相同期
クロック信号発生方法。 - 【請求項10】 前記デューティ再生処理は、 前記クロック信号の立ち下がりエッジに同期して前記第
1の可変遅延回路の出力を取り込む第1のフリップフロ
ップと、この第1のフリップフロップの反転出力と前記
排他的論理和結果との論理和をとる第1の論理和回路と
を用意し、 前記第1の論理和回路の出力を前記第1のチャージポン
プ回路に入力し、 この第1のチャージポンプ回路の出力に基づいて前記第
1の可変遅延回路の遅延量を制御することを特徴とする
請求項9記載の位相同期クロック信号発生方法。 - 【請求項11】 前記可変遅延手段群中の前記各可変遅
延手段の遅延量を制御する遅延量制御処理を行うことを
特徴とする請求項8乃至請求項10記載の位相同期クロ
ック信号発生方法。 - 【請求項12】 前記遅延量制御処理は、 前記可変遅延手段群中の所定段から出力される信号と前
記デューティ再生部の出力との排他的論理和をとる第2
の排他的論理和回路と、この第2の排他的論理和回路の
出力を入力とする第2のチャージポンプ回路とを用意
し、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御するこ
とを特徴とする請求項11記載の位相同期クロック信号
発生方法。 - 【請求項13】 前記遅延量制御処理は、 前記デューティ再生部の出力の立ち下がりエッジに同期
して前記可変遅延手段群中の初段の出力を取り込む第2
のフリップフロップと、前記第2の排他的論理和回路の
出力と前記第2のフリップフロップの反転出力との論理
和をとる第2の論理和回路とを用意し、 前記第2の論理和回路の出力を前記第2のチャージポン
プ回路に入力し、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御するこ
とを特徴とする請求項12記載の位相同期クロック信号
発生方法。 - 【請求項14】 前記遅延量制御処理は、 前記デューティ再生部の出力の立ち下がりエッジに同期
して前記可変遅延手段群中の前記所定段の前段の出力を
取り込む第3のフリップフロップと、前記第2の論理和
回路の出力と前記第3のフリップフロップの反転出力と
の論理積をとる論理積回路とを用意し、 前記論理積回路の出力を前記第2のチャージポンプ回路
に入力し、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御するこ
とを特徴とする請求項13記載の位相同期クロック信号
発生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24852196A JP3450612B2 (ja) | 1996-09-02 | 1996-09-02 | 位相同期クロック信号発生器及び位相同期クロック信号発生方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24852196A JP3450612B2 (ja) | 1996-09-02 | 1996-09-02 | 位相同期クロック信号発生器及び位相同期クロック信号発生方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1079664A JPH1079664A (ja) | 1998-03-24 |
JP3450612B2 true JP3450612B2 (ja) | 2003-09-29 |
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JP24852196A Expired - Fee Related JP3450612B2 (ja) | 1996-09-02 | 1996-09-02 | 位相同期クロック信号発生器及び位相同期クロック信号発生方法 |
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KR102546302B1 (ko) * | 2016-07-08 | 2023-06-21 | 삼성전자주식회사 | 클락 지터 측정 회로 및 이를 포함하는 반도체 장치 |
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