JP3450612B2 - Phase synchronous clock signal generator and phase synchronous clock signal generation method - Google Patents
Phase synchronous clock signal generator and phase synchronous clock signal generation methodInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、同期トリガ信号に
同期したクロック信号を発生する位相同期クロック信号
発生器、及び位相同期クロック信号発生方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase-locked clock signal generator and a phase-locked clock signal generation method for generating a clock signal synchronized with a sync trigger signal.
【0002】[0002]
【従来の技術】レーザービームプリンタ(LBP)にお
いては、レーザービームを感光体に一定速度で走査しな
がら照射し、その照射された箇所だけ印荷してトナーを
付着させる。このとき、レーザー照射の同期をとるため
に、感光ドラムと機械的に一定な位置にビームディテク
ト(BD)ミラーを配置して、これにレーザービームを
照射させ反射光を光電変換して電気パルス信号に変換
し、これを水平同期(NHD)信号としている。2. Description of the Related Art In a laser beam printer (LBP), a photosensitive member is irradiated with a laser beam while scanning the photosensitive member at a constant speed, and only the irradiated portion is printed to attach toner. At this time, in order to synchronize the laser irradiation, a beam detect (BD) mirror is arranged at a mechanically constant position with respect to the photosensitive drum, and a laser beam is irradiated to this to photoelectrically convert the reflected light to generate an electric pulse signal. To a horizontal synchronization (NHD) signal.
【0003】このようなLBPシステムにおいて、従来
は図11(a)に示すような同期信号発生器(第1の従
来例)を使用している。In such an LBP system, conventionally, a synchronizing signal generator (first conventional example) as shown in FIG. 11 (a) is used.
【0004】図中の水晶発振器101は必要とされる同
期クロック信号の周波数(fo)のN倍周波数のクロッ
ク信号CK0を出力してしている。このクロック信号C
K0はNカウンタ102に入力され、そのクリア端子に
NHD信号=“H”が入力されたときは、出力端子は周
波数foの同期クロック信号SCKを出力する。クリア
端子にNHD信号=“L”が入力されると、Nカウンタ
102はカウントクリアされ、出力端子は“L”にな
る。A crystal oscillator 101 in the figure outputs a clock signal CK0 having a frequency N times the frequency (fo) of a required synchronous clock signal. This clock signal C
K0 is input to the N counter 102, and when the NHD signal = "H" is input to its clear terminal, the output terminal outputs the synchronous clock signal SCK having the frequency fo. When the NHD signal = "L" is input to the clear terminal, the N counter 102 is cleared and the output terminal becomes "L".
【0005】すなわち、NHD信号の立ち上がりエッジ
でNカウンタ102はカウントを開始するので、このエ
ッジに同期した同期クロック信号SCKを発生させるこ
とができる。図11(b)は、上記第1の従来例の動作
を示すタイミングチャートである。同期クロックSCK
の同期ジッタ量Tiは、クロック信号CK0の1周期
(1/Nfo)に等しい。That is, since the N counter 102 starts counting at the rising edge of the NHD signal, it is possible to generate the synchronous clock signal SCK synchronized with this edge. FIG. 11B is a timing chart showing the operation of the first conventional example. Synchronous clock SCK
The synchronization jitter amount Ti is equal to one cycle (1 / Nfo) of the clock signal CK0.
【0006】図12は、従来の他の同期信号発生器(第
2の従来例)の構成例を示すブロック図である。FIG. 12 is a block diagram showing a configuration example of another conventional synchronization signal generator (second conventional example).
【0007】図中の水晶発振器201の出力CK0は、
必要な同期クロックSCKの周波数foと等しく、三角
波発生部202に入力する。三角波発生部202は、C
K0信号に同期した三角波信号TRIと、この三角波信
号TRIの立ち上がりスロープ期間=“L”及び立ち下
がりスロープ期間“H”のクロック信号Qを出力する。The output CK0 of the crystal oscillator 201 in the figure is
It is equal to the required frequency fo of the synchronization clock SCK and is input to the triangular wave generator 202. The triangular wave generator 202 has a C
The triangular wave signal TRI synchronized with the K0 signal and the clock signal Q having the rising slope period = “L” and the falling slope period “H” of the triangular wave signal TRI are output.
【0008】この三角波発生部202の出力側は、DC
発生部203及び比較器204の正入力端子に接続され
ている。DC発生部203は、三角波の上頂点から10
%レベルのDC1と、90%レベルのDC5と、DC1
〜DC5間を4等分すなわち30%、50%、70%レ
ベルのDC2、DC3、DC4とを発生する。The output side of the triangular wave generator 202 is DC
It is connected to the positive input terminals of the generator 203 and the comparator 204. The DC generation unit 203 detects the upper 10 points of the triangular wave.
% Level DC1, 90% level DC5, DC1
DC5, DC3, DC4 of 30%, 50% and 70% levels are generated in four equal parts.
【0009】DC1〜DC5は、それぞれ比較器204
の負入力端子に接続され、正入力端子に入力されている
TRIとの比較結果P1〜P5を発生させる。この比較
結果P1〜P5はDC1〜DC5とTRIとの関係か
ら、それぞれ周期が1/foでデューティが10%、3
0%、50%、70%、90%のパルス信号となる。DC1 to DC5 are comparators 204, respectively.
Connected to the negative input terminal of and the comparison results P1 to P5 with the TRI input to the positive input terminal are generated. From the relationship between DC1 to DC5 and TRI, the comparison results P1 to P5 have a cycle of 1 / fo and a duty of 10% and 3 respectively.
The pulse signals are 0%, 50%, 70% and 90%.
【0010】比較結果PI〜P5及びクロック信号Q
は、位相検出及びSP,RPコントロール部205に接
続される。位相検出及びSP,RPコントロール部20
5は、もう1つの入力信号である同期トリガ信号NHD
の立ち上がりエッジが、P1〜P5の各エッジが作り出
すゾーン(Z0〜Z9)のどこに入力されたかを検出及
び記憶し、それに応じたセットパルスSP、リセットパ
ルスRPを出力する。SP、RPが入力されるRS−フ
リップフロップ(RS−FF)206の出力は、同期ト
リガ信号NHDに同期した同期クロック信号となる。Comparison results PI to P5 and clock signal Q
Is connected to the phase detection and SP / RP control unit 205. Phase detection and SP, RP control unit 20
5 is another input signal, a synchronization trigger signal NHD
It detects and stores where in the zone (Z0 to Z9) each rising edge of P1 to P5 produces, and outputs a set pulse SP and a reset pulse RP corresponding thereto. The output of the RS-flip-flop (RS-FF) 206 to which SP and RP are input becomes a synchronous clock signal synchronized with the synchronous trigger signal NHD.
【0011】図13は、上記第2の従来例の動作を説明
するタイミングチャートである。NHD位相の検出及び
記憶は、比較結果P1〜P5及びクロック信号Qを同期
トリガ信号NHDの立ち上がりエッジでラッチしたラッ
チ結果を位相データとし、次の同期トリガ信号NHDの
入力エッジまでそのデータを保存する。FIG. 13 is a timing chart for explaining the operation of the second conventional example. In the detection and storage of the NHD phase, the latch result obtained by latching the comparison results P1 to P5 and the clock signal Q at the rising edge of the synchronization trigger signal NHD is used as phase data, and the data is stored until the next input edge of the synchronization trigger signal NHD. .
【0012】Z0〜Z9の各ゾーンにNHDエッジが入
力された場合のSP、RPの組み合わせを図14に示
す。同期クロック信号SCKは、SP、RPによって周
波数がfoでデューティ50%のMHDエッジに同期し
たクロック信号となる。同期ジッタ量Tjは、各ゾーン
Z0〜Z9の間隔である。FIG. 14 shows a combination of SP and RP when an NHD edge is input to each zone of Z0 to Z9. The synchronous clock signal SCK becomes a clock signal synchronized with an MHD edge having a frequency fo and a duty of 50% by SP and RP. The synchronization jitter amount Tj is the interval between the zones Z0 to Z9.
【0013】図15は、従来の他の同期信号発生器(第
3の従来例)の構成例を示すブロック図である。FIG. 15 is a block diagram showing an example of the configuration of another conventional synchronizing signal generator (third conventional example).
【0014】水晶発振器301の出力CK0は、必要な
同期クロック周波数foと等しく、遅延量がTo/Nで
N個直列に接続されている遅延回路群302に接続され
ている。遅延回路群302の出力DCK0〜DCK(N
-1)は、位相検出を目的とするラッチ部303に入力さ
れ、同期トリガ信号NHDのエッジでラッチされる。The output CK0 of the crystal oscillator 301 is connected to a delay circuit group 302 which is equal to the required synchronous clock frequency fo and has N delays of To / N and which are connected in series. Outputs DCK0 to DCK (N of delay circuit group 302
-1) is input to the latch unit 303 for the purpose of phase detection, and is latched at the edge of the synchronization trigger signal NHD.
【0015】ラッチ出力Q0〜Q(N-1)及び遅延回路
群302の出力DCK0〜DCK(N-1)は選択部30
4に入力され、ラッチデータQ0〜Q(N-1)に応じて
NHDエッジに同期した同期クロック信号SCKを出力
する。The latch outputs Q0 to Q (N-1) and the outputs DCK0 to DCK (N-1) of the delay circuit group 302 are selected by the selector 30.
4 and outputs the synchronous clock signal SCK synchronized with the NHD edge according to the latch data Q0 to Q (N-1).
【0016】図16は、上記第3の従来例の動作を示す
タイミングチャートである。FIG. 16 is a timing chart showing the operation of the third conventional example.
【0017】同期クロック信号SCKのNHDエッジに
対する同期ジッタ量Tjは、遅延回路1個の遅延量であ
る。遅延回路にはCMOSゲートの入出力遅延を用いる
ものが簡単であるが、同期クロック信号の周波数を広い
範囲でカバーしようとすると図17に示すようなバイポ
ーラプロセスで可変遅延回路を構成した方がよい。The synchronization jitter amount Tj with respect to the NHD edge of the synchronization clock signal SCK is the delay amount of one delay circuit. Although it is easy to use a CMOS gate input / output delay as the delay circuit, in order to cover the frequency of the synchronous clock signal in a wide range, it is better to configure the variable delay circuit by a bipolar process as shown in FIG. .
【0018】図18は、図17に示す可変遅延回路の動
作を示すタイミングチャートである。バイアスVBで与
えられる定電流源電流値I1を一定とし、バイアスVd
で与えられる定電流源電流値(遅延量制御電流値)Io
を大きくすると遅延量が小さくなり、Ioを小さくする
と遅延量が大きくなる。Td(遅延量)は、約(2V・
Co/Io)として表される(但し、V=R1・I
1)。FIG. 18 is a timing chart showing the operation of the variable delay circuit shown in FIG. The constant current source current value I1 given by the bias VB is kept constant, and the bias Vd
Constant current source current value (delay amount control current value) Io given by
Is larger, the delay amount is smaller, and when Io is smaller, the delay amount is larger. Td (delay amount) is about (2V
Co / Io) (where V = R1 · I
1).
【0019】[0019]
【発明が解決しようとする課題】しかしながら、カラー
化や、さらなる高速高精細が求められるLBPでは、同
期クロック周波数は高周波化され、望まれる同期ジッタ
量Tjも小さくなってくる。しかしながら上記第1、第
2及び第3従来例では、以下のような問題点がある。However, in the LBP which requires colorization and further high speed and high definition, the synchronization clock frequency is increased and the desired synchronization jitter amount Tj is also reduced. However, the first, second and third conventional examples have the following problems.
【0020】上記第1の従来例では、必要なクロック周
波数foのN倍の周波数のクロック信号CK0が必要な
ため、例えばfo=50Mhz、同期ジッタ量Tj=T
o/32を実現するには、1.6Ghzのクロック信号
を発生させる必要がある。これは、水晶振動子とCMO
S等の安価な組み合わせでは実現不可能で、しかも、こ
のような高周波を扱う際のノイズ対策の面でもコストが
増大するという問題がある。In the first conventional example, since the clock signal CK0 having a frequency N times the required clock frequency fo is required, for example, fo = 50 Mhz and the synchronization jitter amount Tj = T.
To realize o / 32, it is necessary to generate a clock signal of 1.6 Ghz. This is a crystal unit and CMO
There is a problem that it cannot be realized with an inexpensive combination of S and the like, and the cost also increases in terms of noise countermeasures when handling such high frequencies.
【0021】上記第2の従来例では、水晶振動子は必要
な同期クロック周波数でよいが、同様にfo=50Mh
z、同期ジッタ量Tj=To/32を実現するには、図
16における各ゾーン幅を0.625nsecにしなけ
ればならず、三角波信号TRIと一番上のDCレベルD
C1の比較結果を0.625nsecのような細いパル
スを出力伝送することは困難である。安価で比較的高速
なバイポーラプロセスを使う場合は、IC内部で扱うパ
ルス幅はせいぜい2nsec程度が妥当である。In the second conventional example described above, the crystal oscillator may have a required synchronous clock frequency, but similarly fo = 50 Mh.
In order to realize z and the amount of synchronization jitter Tj = To / 32, each zone width in FIG. 16 must be set to 0.625 nsec, and the triangular wave signal TRI and the highest DC level D
It is difficult to output and transmit a thin pulse such as 0.625 nsec as the comparison result of C1. When an inexpensive and relatively high-speed bipolar process is used, a pulse width handled inside the IC is about 2 nsec at most.
【0022】上記第3の従来例では、水晶振動子は必要
な同期クロック周波数でよいが、同様にfo=50Mh
z、同期ジッタ量Tj=To/32を実現するには、上
記第2の従来例と同様に1個の可変遅延回路の遅延量を
0.625nsecにしなければならない。計算の上で
も図17における容量Coを例えば3pF、R1・I1
=0.5vとすると、遅延量制御電流Ioは4.8mA
も必要になってしまい、実際には、図19に示す回路の
入出力遅延で0.5から1nsec程度の遅延があるの
で、可変遅延回路出力としては4nsec程度の最小遅
延量が妥当で、0.625nsecを得るのは不可能に
近い。In the third conventional example described above, the crystal oscillator may have a required synchronous clock frequency, but similarly fo = 50 Mh.
In order to realize z and the synchronization jitter amount Tj = To / 32, the delay amount of one variable delay circuit must be set to 0.625 nsec as in the second conventional example. Even in the calculation, the capacitance Co in FIG.
= 0.5v, the delay amount control current Io is 4.8mA.
Since the input / output delay of the circuit shown in FIG. 19 has a delay of about 0.5 to 1 nsec in practice, the minimum delay amount of about 4 nsec is appropriate for the variable delay circuit output, and It is almost impossible to get .625nsec.
【0023】本発明は上記従来の問題点に鑑み、安価な
バイポーラプロセスにより、高速高同期精度でしかも比
較的周波数範囲の広い同期クロック信号発生器及び同期
クロック信号発生方法を提供することを目的とする。In view of the above problems of the prior art, it is an object of the present invention to provide a synchronous clock signal generator and a synchronous clock signal generating method which are high speed and high in synchronization accuracy and have a relatively wide frequency range by an inexpensive bipolar process. To do.
【0024】[0024]
【課題を解決するための手段】上記目的を達成するため
に、第1の発明である位相同期クロック信号発生器は、
入力されるクロック信号に基づき、同期ジッタ量がTo
/N(Toは周期,Nは整数)で同期トリガ信号に同期
した同期クロック信号を発生させる位相同期クロック信
号発生器において、入力される前記クロック信号のデュ
ーティを50%に再生するデューティ再生部と、前記デ
ューティ再生部の出力を入力とし遅延量がTo・M/N
(Mは整数)の複数の可変遅延手段を直列接続した可変
遅延手段群と、前記可変遅延手段群の各可変遅延手段の
出力を前記同期トリガ信号のエッジでラッチするラッチ
部と、前記ラッチ部の出力に応じて前記可変遅延手段群
の出力の中から第1及び第2の信号を選択出力する選択
部と、前記選択部の第1の出力を遅延させる第1の遅延
手段と、前記同期トリガ信号を遅延させる第2の遅延手
段と、前記第1の遅延手段の出力を前記第2の遅延手段
の出力エッジでラッチするラッチ手段と、前記第1の遅
延手段の出力と前記選択部の第2の出力とを前記ラッチ
手段の出力に応じて切り替え、前記同期クロック信号と
して出力する切り替え手段とを備えたものである。In order to achieve the above object, a phase locked clock signal generator of the first invention is
Based on the input clock signal, the synchronization jitter amount is To
In a phase synchronous clock signal generator for generating a synchronous clock signal synchronized with a synchronous trigger signal at / N (To is a cycle, N is an integer), a duty reproducing section for reproducing the duty of the inputted clock signal to 50%. , The output of the duty reproducing section is input, and the delay amount is To · M / N
A variable delay means group in which a plurality of variable delay means (M is an integer) are connected in series, a latch section for latching the output of each variable delay means of the variable delay means group at the edge of the synchronization trigger signal, and the latch section. A selector for selectively outputting the first and second signals from the outputs of the variable delay means group according to the output of the selector, first delay means for delaying the first output of the selector, and the synchronization. Second delay means for delaying the trigger signal, latch means for latching the output of the first delay means at the output edge of the second delay means, output of the first delay means and the selection section Switching means for switching the second output according to the output of the latch means and outputting as the synchronous clock signal.
【0025】第2の発明である位相同期クロック信号発
生器では、上記第1の発明において、前記デューティ再
生部は、入力する前記クロック信号を所定の遅延量で遅
延する第1の可変遅延回路と、前記クロック信号と前記
第1の可変遅延回路の出力との排他的論理和をとって、
その結果を前記可変遅延手段群へ出力する第1の排他的
論理和回路と、この第1の排他的論理和回路の出力を入
力とする第1のチャージポンプ回路とを備え、前記第1
のチャージポンプ回路の出力に基づいて前記第1の可変
遅延回路の遅延量を制御する構成にしたものである。In the phase-locked clock signal generator of the second invention, in the first invention, the duty recovery section includes a first variable delay circuit for delaying the input clock signal by a predetermined delay amount. , Taking an exclusive OR of the clock signal and the output of the first variable delay circuit,
A first exclusive OR circuit for outputting the result to the variable delay means group; and a first charge pump circuit for receiving the output of the first exclusive OR circuit as input,
The delay amount of the first variable delay circuit is controlled based on the output of the charge pump circuit.
【0026】第3の発明である位相同期クロック信号発
生器では、上記第2の発明において、前記クロック信号
の立ち下がりエッジに同期して前記第1の可変遅延回路
の出力を取り込む第1のフリップフロップと、この第1
のフリップフロップの反転出力と前記第1の排他的論理
和回路の出力との論理和をとる第1の論理和回路とを前
記デューティ再生部に設け、前記第1の論理和回路の出
力を前記第1のチャージポンプ回路の入力としたもので
ある。According to a third aspect of the present invention, in the phase-locked clock signal generator according to the second aspect of the present invention, the first flip-flop which takes in the output of the first variable delay circuit in synchronization with the falling edge of the clock signal is provided. And this first
A first logical sum circuit for taking the logical sum of the inverted output of the flip-flop and the output of the first exclusive logical sum circuit, and the output of the first logical sum circuit is It is used as an input to the first charge pump circuit.
【0027】第4の発明である位相同期クロック信号発
生器では、上記第1乃至第3の発明において、前記可変
遅延手段群中の前記各可変遅延手段の遅延量を制御する
遅延量制御手段を設けたものである。In the phase-locked clock signal generator of the fourth invention, in the first to third inventions, a delay amount control means for controlling the delay amount of each variable delay means in the variable delay means group is provided. It is provided.
【0028】第5の発明である位相同期クロック信号発
生器では、上記第4の発明において、前記遅延量制御手
段は、前記可変遅延手段群中の所定段から出力される信
号と前記デューティ再生部の出力との排他的論理和をと
る第2の排他的論理和回路と、この第2の排他的論理和
回路の出力を入力とする第2のチャージポンプ回路とを
備え、前記第2のチャージポンプ回路の出力に基づいて
前記可変遅延手段群中の各可変遅延手段の遅延量を制御
する構成としたものである。According to a fifth aspect of the present invention, in the phase locked clock signal generator according to the fourth aspect of the invention, the delay amount control means includes a signal output from a predetermined stage in the variable delay means group and the duty recovery section. A second exclusive-OR circuit that takes an exclusive-OR with the output of the second charge-pump circuit and a second charge pump circuit that receives the output of the second exclusive-OR circuit as an input. The delay amount of each variable delay means in the variable delay means group is controlled based on the output of the pump circuit.
【0029】第6の発明である位相同期クロック信号発
生器では、上記第5の発明において、前記デューティ再
生部の出力の立ち下がりエッジに同期して前記可変遅延
手段群中の初段の出力を取り込む第2のフリップフロッ
プと、前記第2の排他的論理和回路の出力と前記第2の
フリップフロップの反転出力との論理和をとる第2の論
理和回路とを前記遅延量制御手段に設け、前記第2の論
理和回路の出力を前記第2のチャージポンプ回路の入力
としたものである。In the phase locked clock signal generator of the sixth invention, in the fifth invention, the output of the first stage in the variable delay means group is taken in in synchronization with the falling edge of the output of the duty recovery section. The delay amount control means is provided with a second flip-flop, and a second logical sum circuit for taking a logical sum of the output of the second exclusive logical sum circuit and the inverted output of the second flip-flop. The output of the second OR circuit is used as the input of the second charge pump circuit.
【0030】第7の発明である位相同期クロック信号発
生器では、上記第6の発明において、前記デューティ再
生部の出力の立ち下がりエッジに同期して前記可変遅延
手段群中の前記所定段の前段の出力を取り込む第3のフ
リップフロップと、前記第2の論理和回路の出力と前記
第3のフリップフロップの反転出力との論理積をとる論
理積回路とを前記遅延量制御手段に設け、前記論理積回
路の出力を前記第2のチャージポンプ回路の入力とした
ものである。According to a seventh aspect of the present invention, in the phase-locked clock signal generator according to the sixth aspect, the preceding stage of the predetermined stage in the variable delay means group is synchronized with the falling edge of the output of the duty reproducing section. The delay amount control means is provided with a third flip-flop for taking in the output of the second flip-flop, and a logical product circuit for taking the logical product of the output of the second logical sum circuit and the inverted output of the third flip-flop. The output of the AND circuit is used as the input of the second charge pump circuit.
【0031】第8の発明である位相同期クロック信号発
生方法は、クロック信号を入力し、このクロック信号に
基づいて同期ジッタ量がTo/N(Toは周期,Nは整
数)で同期トリガ信号に同期した同期クロック信号を発
生させる位相同期クロック信号発生方法において、遅延
量がTo・M/N(Mは整数)の複数の可変遅延手段を
直列接続した可変遅延手段群と、前記可変遅延手段群の
各可変遅延手段の出力を前記同期トリガ信号のエッジで
ラッチするラッチ部と、前記ラッチ部の出力に応じて前
記可変遅延手段群の出力の中から第1及び第2の信号を
選択出力する選択部と、前記選択部の第1の出力を遅延
させる第1の遅延手段と、前記同期トリガ信号を遅延さ
せる第2の遅延手段と、前記第1の遅延手段の出力を前
記第2の遅延手段の出力エッジでラッチするラッチ手段
とを用意し、入力したクロック信号のデューティを50
%に再生するデューティ再生処理を行い、前記可変遅延
手段群に前記デューティ再生処理の再生処理結果を入力
し、前記第1の遅延手段の出力と前記選択部の第2の出
力を前記ラッチ手段の出力に応じて切り替え、前記同期
クロック信号として出力するようにしたものである。According to the eighth aspect of the present invention, the phase-locked clock signal generating method inputs a clock signal, and based on this clock signal, the synchronization jitter amount is To / N (To is a cycle, N is an integer) and becomes a synchronization trigger signal. In a phase-locked clock signal generation method for generating a synchronized synchronous clock signal, a variable delay means group in which a plurality of variable delay means having a delay amount To · M / N (M is an integer) are connected in series, and the variable delay means group. A latch unit that latches the output of each variable delay unit at the edge of the synchronous trigger signal, and selectively outputs the first and second signals from the outputs of the variable delay unit group according to the output of the latch unit. A selector, first delay means for delaying the first output of the selector, second delay means for delaying the synchronization trigger signal, and output of the first delay means for the second delay means Prepared and latch means for latching the output edge, 50 the duty of the input clock signal
%, The reproduction processing result of the duty reproduction processing is input to the variable delay means group, and the output of the first delay means and the second output of the selection section are input to the latch means. The output is switched according to the output and output as the synchronous clock signal.
【0032】第9の発明である位相同期クロック信号発
生方法では、第8の発明において、前記デューティ再生
処理は、入力するクロック信号を所定の遅延量で遅延す
る第1の可変遅延回路と、前記クロック信号と前記第1
の可変遅延回路の出力との排他的論理和をとる第1の排
他的論理和回路と、この第1の排他的論理和回路の出力
を入力とする第1のチャージポンプ回路とを用意し、前
記第1の排他的論理和回路により、前記第1の可変遅延
回路の出力と前記クロック信号との排他的論理和をとっ
て、その結果を再生処理結果として前記可変遅延手段群
へ出力するとともに、この再生処理結果を入力とする前
記第1のチャージポンプ回路の出力に基づいて前記第1
の可変遅延回路の遅延量を制御するようにしたものであ
る。A ninth aspect of the present invention is the phase-locked clock signal generation method according to the eighth aspect, wherein the duty recovery processing delays the input clock signal by a predetermined delay amount, and the first variable delay circuit. Clock signal and the first
A first exclusive-OR circuit that takes an exclusive-OR with the output of the variable delay circuit and a first charge pump circuit that receives the output of the first exclusive-OR circuit as an input, The first exclusive OR circuit calculates the exclusive OR of the output of the first variable delay circuit and the clock signal and outputs the result as a reproduction processing result to the variable delay means group. , Based on the output of the first charge pump circuit, which receives the result of this regeneration processing,
The delay amount of the variable delay circuit is controlled.
【0033】第10の発明である位相同期クロック信号
発生方法では、第9の発明において、前記デューティ再
生処理は、前記クロック信号の立ち下がりエッジに同期
して前記第1の可変遅延回路の出力を取り込む第1のフ
リップフロップと、この第1のフリップフロップの反転
出力と前記排他的論理和結果との論理和をとる第1の論
理和回路とを用意し、前記第1の論理和回路の出力を前
記第1のチャージポンプ回路に入力し、この第1のチャ
ージポンプ回路の出力に基づいて前記第1の可変遅延回
路の遅延量を制御するようにしたものである。In the phase-locked clock signal generating method of the tenth invention, in the ninth invention, the duty recovery processing synchronizes the output of the first variable delay circuit in synchronization with the falling edge of the clock signal. A first flip-flop to be taken in and a first logical sum circuit for taking the logical sum of the inverted output of the first flip-flop and the exclusive OR result are prepared, and the output of the first logical sum circuit is provided. Is input to the first charge pump circuit, and the delay amount of the first variable delay circuit is controlled based on the output of the first charge pump circuit.
【0034】第11の発明である位相同期クロック信号
発生方法では、第8乃至第10の発明において、前記可
変遅延手段群中の前記各可変遅延手段の遅延量を制御す
る遅延量制御処理を行うようにしたものである。In the phase-locked clock signal generating method of the eleventh invention, in the eighth to tenth inventions, a delay amount control process for controlling the delay amount of each variable delay means in the variable delay means group is performed. It was done like this.
【0035】第12の発明である位相同期クロック信号
発生方法では、第11の発明において、前記遅延量制御
処理は、前記可変遅延手段群中の所定段から出力される
信号と前記デューティ再生部の出力との排他的論理和を
とる第2の排他的論理和回路と、この第2の排他的論理
和回路の出力を入力とする第2のチャージポンプ回路と
を用意し、前記第2のチャージポンプ回路の出力に基づ
いて前記可変遅延手段群中の各可変遅延手段の遅延量を
制御するようにしたものである。According to a twelfth aspect of the present invention, in the phase-locked clock signal generating method according to the eleventh aspect, the delay amount control processing includes a signal output from a predetermined stage in the variable delay means group and the duty recovery section. A second exclusive-OR circuit that takes an exclusive-OR with the output and a second charge pump circuit that receives the output of the second exclusive-OR circuit are provided, and the second charge is provided. The delay amount of each variable delay means in the variable delay means group is controlled based on the output of the pump circuit.
【0036】第13の発明である位相同期クロック信号
発生方法では、第12の発明において、前記遅延量制御
処理は、前記デューティ再生部の出力の立ち下がりエッ
ジに同期して前記可変遅延手段群中の初段の出力を取り
込む第2のフリップフロップと、前記第2の排他的論理
和回路の出力と前記第2のフリップフロップの反転出力
との論理和をとる第2の論理和回路とを用意し、前記第
2の論理和回路の出力を前記第2のチャージポンプ回路
に入力し、前記第2のチャージポンプ回路の出力に基づ
いて前記可変遅延手段群中の各可変遅延手段の遅延量を
制御するようにしたものである。In the phase locked clock signal generating method of the thirteenth invention, in the twelfth invention, the delay amount control processing is performed in the variable delay means group in synchronization with the falling edge of the output of the duty reproducing section. A second flip-flop for taking in the output of the first stage of the above, and a second OR circuit for taking the logical sum of the output of the second exclusive OR circuit and the inverted output of the second flip-flop are prepared. , The output of the second OR circuit is input to the second charge pump circuit, and the delay amount of each variable delay means in the variable delay means group is controlled based on the output of the second charge pump circuit. It is something that is done.
【0037】第14の発明である位相同期クロック信号
発生方法では、第13の発明において、前記遅延量制御
処理は、前記デューティ再生部の出力の立ち下がりエッ
ジに同期して前記可変遅延手段群中の前記所定段の前段
の出力を取り込む第3のフリップフロップと、前記第2
の論理和回路の出力と前記第3のフリップフロップの反
転出力との論理積をとる論理積回路とを用意し、前記論
理積回路の出力を前記第2のチャージポンプ回路に入力
し、前記第2のチャージポンプ回路の出力に基づいて前
記可変遅延手段群中の各可変遅延手段の遅延量を制御す
るようにしたものである。According to a fourteenth aspect of the present invention, in the phase locked clock signal generating method according to the thirteenth aspect of the present invention, the delay amount control processing is performed in the variable delay means group in synchronization with a falling edge of the output of the duty reproducing section. A third flip-flop for fetching the output of the preceding stage of the predetermined stage;
A logical product circuit that takes the logical product of the output of the logical sum circuit of FIG. 3 and the inverted output of the third flip-flop, and the output of the logical product circuit is input to the second charge pump circuit. The delay amount of each variable delay means in the variable delay means group is controlled based on the output of the second charge pump circuit.
【0038】[0038]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【0039】図1は、本発明の実施の一形態に係る同期
クロック信号発生器の基本構成を示すブロック図であ
り、図2及び図3は、本発明の実施形態に係る同期クロ
ック信号発生器の具体的な構成図である。FIG. 1 is a block diagram showing a basic configuration of a synchronous clock signal generator according to an embodiment of the present invention, and FIGS. 2 and 3 are synchronous clock signal generators according to an embodiment of the present invention. It is a specific configuration diagram of.
【0040】この同期クロック信号発生器は、入力され
るクロック信号CK0のデューティを50%に再生する
クロックデューティ再生部11と、このクロックデュー
ティ再生部11の出力を入力とし遅延量がTo・M/N
(Mは整数)の複数の可変遅延手段を直列接続した可変
遅延手段群12と、この可変遅延手段群12の各可変遅
延手段の出力を同期トリガ信号NHDのエッジでラッチ
するラッチ部13と、このラッチ部13の出力に応じて
可変遅延手段群12の出力の中から第1及び第2の信号
を選択出力する選択部14と、この選択部14の第1の
出力を遅延させる第1の遅延手段15と、同期トリガ信
号NHDを遅延させる第2の遅延手段16と、第1の遅
延手段15の出力を第2の遅延手段16の出力エッジで
ラッチするラッチ手段17と、前記第1の遅延手段15
の出力と前記選択部14の第2の出力とを前記ラッチ手
段17の出力に応じて切り替え、同期クロック信号SC
Kとして出力する切り替え手段18とを備えたものであ
る。This synchronous clock signal generator receives a clock duty reproducing unit 11 for reproducing the duty of an input clock signal CK0 to 50%, and an output of the clock duty reproducing unit 11 as an input, and a delay amount is To · M / N
A variable delay means group 12 in which a plurality of variable delay means (M is an integer) are connected in series; and a latch section 13 for latching the output of each variable delay means of the variable delay means group 12 at the edge of the synchronization trigger signal NHD, A selection unit 14 that selectively outputs the first and second signals from the outputs of the variable delay unit group 12 according to the output of the latch unit 13 and a first unit that delays the first output of the selection unit 14 The delay means 15, the second delay means 16 for delaying the synchronization trigger signal NHD, the latch means 17 for latching the output of the first delay means 15 at the output edge of the second delay means 16, and the first delay means 16. Delay means 15
Of the synchronous clock signal SC and the second output of the selector 14 are switched according to the output of the latch means 17.
And a switching means 18 for outputting as K.
【0041】次に図2及び図3を用いて、本実施形態に
係る同期クロック信号発生器(同期ジッタ量To/3
2)の具体的な構成を説明する。なお、図2と図3は、
それぞれ接続子K1〜K19で接続されている。2 and 3, the synchronous clock signal generator (synchronous jitter amount To / 3 according to the present embodiment will be described.
A specific configuration of 2) will be described. 2 and 3 are as follows.
They are connected by connectors K1 to K19, respectively.
【0042】図2及び図3に示す本実施形態の同期クロ
ック信号発生器は、水晶発振器21は、必要な同期クロ
ック信号周波数foと同周波数のクロック信号CK0を
出力する。クロック信号CK0は2分周器22に入力さ
れ周波数fo/2、デューティ50%のクロック信号C
K2となる。In the synchronous clock signal generator of this embodiment shown in FIGS. 2 and 3, the crystal oscillator 21 outputs the clock signal CK0 having the same frequency as the required synchronous clock signal frequency fo. The clock signal CK0 is input to the frequency divider 22 and has a frequency fo / 2 and a duty ratio of 50%.
It becomes K2.
【0043】クロック信号CK2は、可変遅延回路11
a、及びEXORゲート11bの入力回路に接続されて
いる。EXORゲート11bのもう一方の入力端子には
可変遅延回路11aの出力が接続されていて、EXOR
ゲート11bの出力P0は可変遅延回路群12の入力端
子及びORゲート11cの入力端子に接続されている。
ORゲート11cのもう一方の入力端子にはDFF11
fの負出力が接続されている。The clock signal CK2 is supplied to the variable delay circuit 11
a and the input circuit of the EXOR gate 11b. The output of the variable delay circuit 11a is connected to the other input terminal of the EXOR gate 11b.
The output P0 of the gate 11b is connected to the input terminal of the variable delay circuit group 12 and the input terminal of the OR gate 11c.
The DFF 11 is connected to the other input terminal of the OR gate 11c.
The negative output of f is connected.
【0044】DFF11fのデータ入力端子には可変遅
延回路11aの出力が接続されており、負極性入力端子
であるクロック入力端子(立ち下がりエッジが有効)に
は2分周器22の出力であるCK2が接続されている。
DFF11fの負出力は、可変遅延回路11aの遅延量
がCK2の“H”期間、すなわちTo以下であれば
“H”を出力し、Toを越えていれば“L”を出力す
る。The output of the variable delay circuit 11a is connected to the data input terminal of the DFF 11f, and the clock input terminal (falling edge is effective), which is the negative input terminal, is the output of the divide-by-2 frequency divider 22, CK2. Are connected.
The negative output of the DFF 11f outputs "H" when the delay amount of the variable delay circuit 11a is the "H" period of CK2, that is, To or less, and outputs "L" when it exceeds To.
【0045】ORゲート11cの出力は、チャージポン
プ(CP)11dに接続され、CP11dの出力はロー
・パス・フィルタ(LPF)11eに接続され、LPF
11eの出力が可変遅延回路11a、可変遅延回路16
A、31(図3)の遅延量制御端子に接続されている。The output of the OR gate 11c is connected to the charge pump (CP) 11d, and the output of the CP 11d is connected to the low pass filter (LPF) 11e.
The output of 11e is the variable delay circuit 11a and the variable delay circuit 16
It is connected to the delay amount control terminals A and 31 (FIG. 3).
【0046】可変遅延回路群12は、同遅延量の7個の
可変遅延回路12a〜12hが直列に接続され、各々の
可変遅延回路出力をPI〜P7とする。DFF23は、
そのデータ入力端子には可変遅延回路群12の初段の可
変遅延回路12aの出力P1が接続されており、負極性
入力端子であるクロック入力端子(立ち下がりエッジが
有効)には可変遅延回路群12の入力信号P0が接続さ
れている。In the variable delay circuit group 12, seven variable delay circuits 12a to 12h having the same delay amount are connected in series, and respective variable delay circuit outputs are set to PI to P7. The DFF 23 is
The output P1 of the first-stage variable delay circuit 12a of the variable delay circuit group 12 is connected to the data input terminal, and the variable delay circuit group 12 is connected to the clock input terminal (falling edge is effective) which is a negative input terminal. Input signal P0 is connected.
【0047】DFF23の出力は、可変遅延回路群12
の初段の可変遅延回路12aの遅延量がTo/2以下で
あれば“L”を出力し、To/2を越えていれば“H”
を出力する。EXORゲート25の入力端子にはP0と
可変遅延回路群12の第4段目の可変遅延回路12dの
負出力NP4が接続されている。EXORゲート25の
出力はORゲート26の入力端子に接続されており、O
Rゲート26のもう一方の入力端子にはDFF23の負
出力が接続されている。The output of the DFF 23 is the variable delay circuit group 12
If the delay amount of the variable delay circuit 12a at the first stage is less than To / 2, "L" is output, and if it exceeds To / 2, "H".
Is output. To the input terminal of the EXOR gate 25, P0 and the negative output NP4 of the variable delay circuit 12d at the fourth stage of the variable delay circuit group 12 are connected. The output of the EXOR gate 25 is connected to the input terminal of the OR gate 26,
The negative output of the DFF 23 is connected to the other input terminal of the R gate 26.
【0048】ORゲート26の出力はANDゲート27
の入力端子に接続されている。ANDゲート26のもう
一方の入力端子にはDFF24の負出力が接続されてい
る。DFF24のデータ入力端子には、可変遅延回路群
12の第3段目の可変遅延回路12cの出力が接続され
ており、負極性入力端子であるクロック入力端子(立ち
下がりエッジが有効)には可変遅延回路群12の入力信
号P0が接続されている。The output of the OR gate 26 is the AND gate 27.
Is connected to the input terminal of. The negative output of the DFF 24 is connected to the other input terminal of the AND gate 26. The output of the third stage variable delay circuit 12c of the variable delay circuit group 12 is connected to the data input terminal of the DFF 24, and the clock input terminal that is the negative polarity input terminal (falling edge is effective) is variable. The input signal P0 of the delay circuit group 12 is connected.
【0049】ANDゲート27の出力は、CP28及び
LPF29を経て、可変遅延回路群12の全ての可変遅
延回路12a〜12g及び可変遅延回路15の各遅延量
制御端子に共通接続されている。可変遅延回路群12の
入出力P9〜P7は、ラッチ部13のDFF13a〜2
3hの各データ入力端子にそれぞれ接続されている。ラ
ッチ部13のクロック入力端子には同期トリガ信号NH
Dが入力されている。ラッチ部13出力のラッチデータ
Q0〜Q7は選択部14に接続されている。選択部14
には、さらにP0〜P7も入力されている。The output of the AND gate 27 is commonly connected to the delay amount control terminals of all the variable delay circuits 12a to 12g of the variable delay circuit group 12 and the variable delay circuit 15 via the CP 28 and the LPF 29. The input / output P9 to P7 of the variable delay circuit group 12 are the DFFs 13a to 2 of the latch unit 13.
3h is connected to each data input terminal. A synchronization trigger signal NH is input to the clock input terminal of the latch unit 13.
D has been entered. Latch data Q0 to Q7 output from the latch unit 13 are connected to the selection unit 14. Selector 14
Further, P0 to P7 are also input to.
【0050】選択部14では、Q0〜Q7の状態に応じ
てPD、PXの2つのクロック信号をP0〜P7の中か
ら選択する。その構成は、図3に示すように、ANDゲ
ートとNANDゲートとからなるスイッチ(SW)14
a〜14pを備えるほか、スイッチ14a〜14dの出
力を入力とする4入力ORゲートWOR(4)14q
と、スイッチ14d〜14hの出力を入力とするWOR
(4)14rと、WOR(4)14qとWOR(4)1
4rの出力を入力とするORゲート14sと、スイッチ
14i〜14lの出力を入力とするWOR(4)14t
と、スイッチ14m〜14pの出力を入力とするWOR
(4)14uと、WOR(4)14tとWOR(4)1
4uの出力を入力とするORゲート14Vとを備えてい
る。The selector 14 selects two clock signals PD and PX from P0 to P7 according to the states of Q0 to Q7. As shown in FIG. 3, its configuration is a switch (SW) 14 including an AND gate and a NAND gate.
a four-input OR gate WOR (4) 14q having the outputs of the switches 14a-14d as input
And the WOR whose inputs are the outputs of the switches 14d to 14h
(4) 14r, WOR (4) 14q and WOR (4) 1
An OR gate 14s that receives the output of 4r and a WOR (4) 14t that receives the outputs of the switches 14i to 14l
And the WOR whose inputs are the outputs of the switches 14m to 14p
(4) 14u, WOR (4) 14t and WOR (4) 1
An OR gate 14V which receives the output of 4u is provided.
【0051】そして、スイッチ(SW)14a〜14p
は、入力Q0が“H”のときにANDゲートを、また
“L”のときにNANDゲートを選択して動作し、OR
ゲート14sからは出力PDが、またORゲート14v
からは出力PXをそれぞれ出力されるようになってい
る。Then, the switches (SW) 14a to 14p
Operates by selecting an AND gate when the input Q0 is "H" and a NAND gate when the input Q0 is "L".
The output PD from the gate 14s and the OR gate 14v
The output PX is output from each.
【0052】選択部14の出力PDは可変遅延回路15
の入力端子に接続されている。可変遅延回路15の出力
は、DFF17のデータ入力端子に接続され、DFF1
7のクロック入力端子には可変遅延回路16A及び遅延
回路16B通過後の同期トリガ信号NHD1が接続され
ている。The output PD of the selector 14 is the variable delay circuit 15
Is connected to the input terminal of. The output of the variable delay circuit 15 is connected to the data input terminal of the DFF 17,
The clock input terminal 7 is connected to the synchronous trigger signal NHD1 after passing through the variable delay circuit 16A and the delay circuit 16B.
【0053】可変遅延回路16Aの遅延量は、可変遅延
回路11aの遅延量がTo/2のときToとなるように
相対設計されている。遅延回路16Bは、選択部14の
入出力遅延を同じとするため、選択部14の入出力遅延
を発生させる回路と同構成をとる。DFF17出力は、
切り替えスイッチ18の制御端子に接続されている。The delay amount of the variable delay circuit 16A is relatively designed to be To when the delay amount of the variable delay circuit 11a is To / 2. The delay circuit 16B has the same configuration as the circuit for generating the input / output delay of the selection unit 14 because the input / output delay of the selection unit 14 is the same. The DFF17 output is
It is connected to the control terminal of the changeover switch 18.
【0054】切り替えスイッチ18の第1の入力端子に
は、可変遅延回路15の出力が接続されており、第2の
入力端子には選択部14の出力PXが接続されている。
可変遅延回路15の遅延量は、可変遅延回路群12の各
可変遅延回路12a〜12gの遅延量が(To・14/
32)のとき(To・7/32)となるように相対設計
されている。The output of the variable delay circuit 15 is connected to the first input terminal of the changeover switch 18, and the output PX of the selector 14 is connected to the second input terminal.
The delay amount of the variable delay circuit 15 is the delay amount of each of the variable delay circuits 12 a to 12 g of the variable delay circuit group 12 (To · 14 /
In the case of 32), it is relatively designed to be (To 7/32).
【0055】切り替えスイッチ18の制御信号が“L”
のときは第2の入力端子側(PX)、“H’のときは第
1の入力端子側(可変遅延回路15の出力)を選択す
る。切り替えスイッチ18の出力はANDゲート32に
接続されている。ANDゲート32のもう一方の入力端
子には、NHD1の可変遅延回路31を通過後のNHD
2が接続されている。可変遅延回路31の遅延量は可変
遅延回路11aの遅延量がTo/2のとき0.75To
となるように相対設計されている。The control signal of the changeover switch 18 is "L".
When it is, the second input terminal side (PX) is selected, and when it is "H ', the first input terminal side (output of the variable delay circuit 15) is selected. The output of the changeover switch 18 is connected to the AND gate 32. The other input terminal of the AND gate 32 has the NHD 1 after passing through the variable delay circuit 31 of the NHD 1.
2 is connected. The delay amount of the variable delay circuit 31 is 0.75To when the delay amount of the variable delay circuit 11a is To / 2.
Relatively designed to be.
【0056】また、可変遅延回路11aは前述した図1
7、図18に示す構成とする。CP11dは図4に示す
ような構成をしている。The variable delay circuit 11a is the same as that shown in FIG.
7, the configuration shown in FIG. The CP 11d has a structure as shown in FIG.
【0057】次に、クロックデューティ再生部11の動
作を説明する。Next, the operation of the clock duty reproducing section 11 will be described.
【0058】CP11dは、図5のタイミングチャート
に示すように動作する。すなわち、入力されるパルスI
N(クロック信号CK2)のデューティに応じて、入力
パルスINの“L”期間が大きくなると、CP11dの
出力OUTが上昇し、入力パルスINの“L”期間が小
さくなるとCP11dの出力OUTが下降する、という
ように出力レベルが変化する。The CP 11d operates as shown in the timing chart of FIG. That is, the input pulse I
According to the duty of N (clock signal CK2), when the "L" period of the input pulse IN increases, the output OUT of the CP 11d rises, and when the "L" period of the input pulse IN decreases, the output OUT of the CP 11d falls. , The output level changes.
【0059】このCP11dの安定条件は入力パルス信
号INのデューティが50%でコンデンサC1(図4)
の充電期間と放電期間の比率が等しくなったときであ
る。EXORゲート11bの出力P0は、CK2が2逓
倍され、デューティは可変遅延回路11aの遅延量が大
きくなると“L”期間が大きくなり、遅延量が小さくな
ると“L”期間が小さくなる。The stable condition of this CP11d is that the duty of the input pulse signal IN is 50% and the capacitor C1 (FIG. 4).
This is when the ratio of the charging period and the discharging period of is equal. In the output P0 of the EXOR gate 11b, CK2 is doubled, and the duty becomes "L" period when the delay amount of the variable delay circuit 11a becomes large, and becomes small when the delay amount becomes small.
【0060】EXORゲート11bの出力のデューティ
が“L”期間>“H”期間(遅延量>To/2)となる
とCP11dの出力レベルは上昇し、そのLPF11e
の出力である可変遅延回路11aの制御端子電圧が上昇
し、可変遅延回路11aのIo(図17、図18)が増
加し遅延量を小さくする。逆にEXORゲート11bの
出力のデューティが“L”期間<“H”期間(遅延量<
To/2)となるとCP11dの出力レベルは下降し、
そのLPF11eの出力である可変遅延回路11aの制
御端子電圧が下降し、可変遅延回路11aのIoが増加
し遅延量を大きくする。 したがって、EXORゲート
11bの出力P0は、周波数foでデューティが50%
のクロック信号であり、水晶発振器21の発振パルスC
K0のデューティが50%に再生されたことになる。When the duty of the output of the EXOR gate 11b becomes "L"period>"H" period (delay amount> To / 2), the output level of CP11d rises, and its LPF11e.
Of the variable delay circuit 11a, which is the output of the variable delay circuit 11a, increases the Io (FIGS. 17 and 18) of the variable delay circuit 11a and reduces the delay amount. Conversely, the duty of the output of the EXOR gate 11b is "L" period <"H" period (delay amount <
To / 2), the output level of CP11d drops,
The control terminal voltage of the variable delay circuit 11a, which is the output of the LPF 11e, decreases, the Io of the variable delay circuit 11a increases, and the delay amount increases. Therefore, the output P0 of the EXOR gate 11b has a duty of 50% at the frequency fo.
Clock signal of the crystal oscillator 21, and the oscillation pulse C of the crystal oscillator 21.
This means that the duty of K0 is reproduced to 50%.
【0061】DFF11f及びORゲート11cは、図
6に示すような可変遅延回路11aの遅延量が立ち上が
りエッジが“H”期間を越えるような場合の異常動作防
止回路として機能する。すなわち、遅延制御電流が小さ
いと遅延量が図6に示すような(t2−t1)を越える
値から上述のデューティ再生部11が動作すると、図6
のように可変遅延回路11aが入力の3倍の周期パルス
信号を出力し、EXORゲート11bがCP11dの安
定条件である“H”/“L”比率が1になる信号P0を
出力してしまうモードが存在する。The DFF 11f and the OR gate 11c function as an abnormal operation prevention circuit when the delay amount of the variable delay circuit 11a as shown in FIG. 6 exceeds the "H" period of the rising edge. That is, when the delay control current is small, when the duty reproducing unit 11 operates from a value where the delay amount exceeds (t2-t1) as shown in FIG.
The mode in which the variable delay circuit 11a outputs a periodic pulse signal three times as large as the input, and the EXOR gate 11b outputs the signal P0 at which the "H" / "L" ratio which is the stable condition of CP11d is 1 Exists.
【0062】この異常動作を解除するために、DFF1
1fが可変遅延回路11aの出力の立ち上がりエッジが
入力立ち下がりエッジより前にある場合は“L”(正
常)、可変遅延回路11aの出力の立ち上がりエッジが
入力立ち下がりエッジより後ろにある場合“H”(異
常)と判断し、異常時はORゲート11cにより強制的
に“H”レベルがCP11dに入力されて遅延量が“大
きい”と判断し、CP11dの出力を上げ、遅延量制御
電流を大きくし遅延量を小さくする。In order to cancel this abnormal operation, DFF1
1f is "L" (normal) when the rising edge of the output of the variable delay circuit 11a is before the input falling edge, and "H" when the rising edge of the output of the variable delay circuit 11a is after the input falling edge. When it is abnormal, the OR gate 11c forcibly inputs the “H” level to the CP 11d and determines that the delay amount is “large”, and the output of the CP 11d is increased to increase the delay amount control current. And reduce the delay amount.
【0063】次に、可変遅延回路群12の遅延量制御に
ついて、図7のタイミングチャートを参照しつつ説明す
る。なお、可変遅延回路群12の入出力信号の正極性を
P0〜P7、負極性をNP0〜NP7と示すことにす
る。Next, the delay amount control of the variable delay circuit group 12 will be described with reference to the timing chart of FIG. The positive and negative polarities of the input / output signals of the variable delay circuit group 12 are shown as P0 to P7, and the negative polarities are shown as NP0 to NP7.
【0064】本実施形態では、可変遅延回路群12中の
1個の可変遅延回路の遅延量をTo・7/16になるよ
うにしている。この条件でP0と可変遅延回路の4個分
を積算した遅延後のNP4を入力にもつEXORゲート
25の出力は、周期To/2でデューティ50%にな
る。これは、上述したCP11dの安定条件を満たし安
定することができる。この遅延量制御によって、図7に
示したように可変遅延回路群13の入出力の立ち上がり
エッジ及び立ち下がりエッジは必要な同期クロック1周
期(To)内にTo/16間隔で必ず存在していること
になる。In this embodiment, the delay amount of one variable delay circuit in the variable delay circuit group 12 is set to To · 7/16. Under this condition, the output of the EXOR gate 25 having the delayed NP4 as an input, which is obtained by integrating P0 and four variable delay circuits, has a duty of 50% at a cycle To / 2. This satisfies the stability condition of CP11d described above and can be stabilized. By this delay amount control, as shown in FIG. 7, the rising and falling edges of the input / output of the variable delay circuit group 13 are always present in the required synchronous clock period (To) at To / 16 intervals. It will be.
【0065】DFF23及びORゲート26は、デュー
ティ再生部11で説明した可変遅延回路11aの異常動
作モードを解除するためのものである。DFF24とA
NDゲート27は,可変遅延回路群12のもう1つ安定
条件を回避するためのものである。P0とNP4の位相
がπ/4になる条件として、図9(a)に示すように可
変遅延回路遅延量がTo・3/16がある。The DFF 23 and the OR gate 26 are for canceling the abnormal operation mode of the variable delay circuit 11a described in the duty reproducing section 11. DFF24 and A
The ND gate 27 is for avoiding another stable condition of the variable delay circuit group 12. As a condition for the phase of P0 and NP4 to become π / 4, there is a variable delay circuit delay amount To · 3/16 as shown in FIG. 9A.
【0066】図9(a),(b),(c)中のEQは、
DFF24の出力にかかわらずP0とNP4のEXOR
をとった場合の出力を示す。しかし、DFF24が、こ
の安定条件で“L”を出力し、ANDゲート27がそれ
を受けEXORゲート25の出力にかかわらず“L”を
出力することで、CP28は、出力電位を下げ遅延量制
御電流を減少させ、図9(b)の遅延量To/3でDF
F24が“H”を出力し、EXORゲート25はP0と
NP4の位相差信号(図9(b)のEQ)を出力する。
図9(b)では、EXORゲート25の出力は“L”期
間>“H”期間なので、CP28は出力電位を降下さ
せ、遅延量制御電流を小さくしてさらに遅延量を小さく
する。図9(c)になると、遅延量がTo・7/16に
なり、ここで安定する。The EQ in FIGS. 9 (a), 9 (b) and 9 (c) is
EXOR of P0 and NP4 regardless of the output of DFF24
Shows the output when is taken. However, the DFF 24 outputs "L" under this stable condition, and the AND gate 27 receives it and outputs "L" regardless of the output of the EXOR gate 25, whereby the CP 28 lowers the output potential and controls the delay amount. The current is reduced and the delay amount To / 3 in FIG.
The F24 outputs "H", and the EXOR gate 25 outputs the phase difference signal between P0 and NP4 (EQ in FIG. 9B).
In FIG. 9B, since the output of the EXOR gate 25 is in the “L” period> “H” period, the CP 28 lowers the output potential and reduces the delay amount control current to further reduce the delay amount. In the case of FIG. 9C, the delay amount becomes To · 7/16, which is stable here.
【0067】ラッチ部13は、上述の可変遅延回路12
a〜12gの入出力P0〜P7を同期トリガ信号NHD
でラッチすることにより、同期トリガ信号入力位相デー
タ(Q0〜Q7)を得る。選択部14は、同期トリガ信
号入力位相データ(Q0〜Q7)により、図10に示す
論理表の通りにPD、PXを出力する。PXは、同期ト
リガ信号NHDが入力された図7に示したゾーン(Z0
〜Z15)の前エッジをなす可変遅延回路群12の出力
パルスである。PDは、可変遅延回路15によりTo・
7/32遅延された後、同期トリガ信号NHDが入力さ
れたゾーン(Z0〜Z15)の中央に立ち上がりエッジ
がくる可変遅延回路群12の出力パルスである。The latch section 13 includes the variable delay circuit 12 described above.
Input / output P0 to P7 of a to 12g are synchronized with trigger signal NHD
By latching with, the synchronous trigger signal input phase data (Q0 to Q7) is obtained. The selection unit 14 outputs PD and PX according to the synchronization trigger signal input phase data (Q0 to Q7) according to the logic table shown in FIG. PX is the zone (Z0 shown in FIG. 7 where the synchronous trigger signal NHD is input.
.About.Z15) is the output pulse of the variable delay circuit group 12 that forms the leading edge. The PD uses a variable delay circuit 15 to
It is an output pulse of the variable delay circuit group 12 having a rising edge in the center of the zone (Z0 to Z15) to which the synchronization trigger signal NHD is input after being delayed by 7/32.
【0068】可変遅延回路15は、選択部14のPD出
力をTo・7/32遅延させる。可変遅延回路15の遅
延量制御は、可変遅延回路群12の制御信号により行わ
れる。可変遅延回路群12の可変遅延回路12a〜12
gに対して、可変遅延回路15のコンデンサCo(図1
7参照)を1/2倍、または制御電流Ioを2倍とし、
可変遅延回路群12の遅延量に対し相対的に1/2の遅
延量にできる。To・7/32という遅延量は、50M
hzの同期クロック周波数では4.375nsecであ
り、これは安価なバイポーラプロセスでも十分構成可能
である。The variable delay circuit 15 delays the PD output of the selection section 14 by To · 7/32. The delay amount control of the variable delay circuit 15 is performed by the control signal of the variable delay circuit group 12. Variable delay circuits 12a to 12 of the variable delay circuit group 12
g, the capacitor Co of the variable delay circuit 15 (see FIG.
7), or control current Io is doubled,
The delay amount of the variable delay circuit group 12 can be relatively halved. Delay amount of To 7/32 is 50M
The synchronous clock frequency of hz is 4.375 nsec, which can be sufficiently configured by an inexpensive bipolar process.
【0069】可変遅延回路15の出力Pnd(n=0、
1・・・7)は、可変遅延回路16A及び遅延回路16
Bによって遅延された同期トリガ信号NHD1で(To
+α)、DFF17において同期トリガ信号入力位相が
選択される。その同期トリガ信号入力位相が、遅延され
た可変遅延回路15の出力Pndの立ち上がりエッジよ
り前か後かを判定する。同期トリガ信号入力位相が前な
らばDFF17は“L”を出力し、後ならば“H”を出
力する。遅延回路の遅延量αは、可変遅延回路群12の
出力が選択部14でPDとして選択されるまでの遅延量
である。切り替えスイッチ18は、DFF17の出力が
“L”のときに選択部14の出力PXを、また“H”の
ときに可変遅延回路15の出力Pndを選択する。The output Pnd of the variable delay circuit 15 (n = 0,
1 ... 7) are variable delay circuits 16A and delay circuits 16
With the synchronous trigger signal NHD1 delayed by B (To
+ Α), the synchronization trigger signal input phase is selected in the DFF 17. It is determined whether the synchronization trigger signal input phase is before or after the rising edge of the delayed output Pnd of the variable delay circuit 15. The DFF 17 outputs "L" if the synchronization trigger signal input phase is before, and outputs "H" after. The delay amount α of the delay circuit is the delay amount until the output of the variable delay circuit group 12 is selected as the PD by the selection unit 14. The changeover switch 18 selects the output PX of the selection unit 14 when the output of the DFF 17 is “L” and the output Pnd of the variable delay circuit 15 when the output is “H”.
【0070】これにより、切り替えスイッチ18の出力
は、同期トリガ信号NHDに対し、PXとPndの位相
差すなわちTo/32の同期ジッタ量で同期したことに
なる。同期トリガ信号入力から同期クロック位相決定ま
で最大で(1+1/32)・Toかかるので、不確定な
パルスを出さないようにDFF17に入力されるNHD
2信号をさらに0.75To遅延させたNHD3信号で
ANDゲート32によりマスクして同期クロック信号S
CKとして出力する。同期トリガ信号NHD入力から同
期クロック信号SCKが出力されるまでの時間は2To
である。As a result, the output of the changeover switch 18 is synchronized with the synchronization trigger signal NHD by the phase difference between PX and Pnd, that is, the synchronization jitter amount of To / 32. Since it takes (1 + 1/32) · To at maximum from the input of the synchronization trigger signal to the determination of the synchronization clock phase, the NHD input to the DFF 17 should not generate an uncertain pulse.
The NHD3 signal obtained by further delaying the two signals by 0.75To is masked by the AND gate 32 and the synchronous clock signal S
Output as CK. The time from the input of the synchronous trigger signal NHD to the output of the synchronous clock signal SCK is 2To.
Is.
【0071】このように、本実施形態では、可変遅延回
路の最小遅延量を、必要な同期ジッタ量(例えばT/3
2)よりも大きく(例えばTo・7/32)設定するこ
とにより、安価なバイポーラプロセスでも50Mhz以
上で高精度の同期クロック信号を発生させることができ
る。As described above, in this embodiment, the minimum delay amount of the variable delay circuit is set to the required synchronization jitter amount (for example, T / 3).
By setting it larger than 2) (for example, To 7/32), it is possible to generate a highly accurate synchronous clock signal at 50 Mhz or more even in an inexpensive bipolar process.
【0072】[0072]
【発明の効果】以上詳述したように、第1の発明である
位相同期クロック信号発生器によれば、安価なバイポー
ラプロセスでも、例えば50Mhz以上で高精度の同期
クロック信号を発生させることができる。As described in detail above, according to the phase-locked clock signal generator of the first invention, it is possible to generate a highly-accurate synchronized clock signal at, for example, 50 Mhz or more even in an inexpensive bipolar process. .
【0073】第2の発明である位相同期クロック信号発
生器によれば、上記第1の発明において、デューティ再
生部を簡単かつ的確に構成することができる。According to the phase-locked clock signal generator of the second aspect of the invention, in the first aspect of the invention, the duty recovery section can be simply and accurately constructed.
【0074】第3の発明である位相同期クロック信号発
生器によれば、上記第2の発明において、第1の可変遅
延回路の遅延量が立ち上がりエッジが“H”期間を越え
るような異常動作を防止することができる。According to the phase-locked clock signal generator of the third aspect of the invention, in the second aspect of the invention, an abnormal operation in which the delay amount of the first variable delay circuit exceeds the "H" period in the rising edge is performed. Can be prevented.
【0075】第4の発明である位相同期クロック信号発
生器によれば、上記第1乃至第3の発明において、可変
遅延手段群中の各可変遅延手段の遅延量を制御すること
ができる。According to the phase-locked clock signal generator of the fourth invention, the delay amount of each variable delay means in the variable delay means group can be controlled in the first to third inventions.
【0076】第5の発明である位相同期クロック信号発
生器によれば、上記第4の発明において、遅延量制御手
段を簡単かつ的確に構成することができる。According to the phase-locked clock signal generator of the fifth aspect of the invention, the delay amount control means in the fourth aspect of the invention can be simply and accurately constructed.
【0077】第6の発明である位相同期クロック信号発
生器によれば、上記第5の発明において、可変遅延手段
の遅延量が立ち上がりエッジが“H”期間を越えるよう
な異常動作を防止することができる。According to the phase-locked clock signal generator of the sixth invention, in the fifth invention, it is possible to prevent an abnormal operation in which the delay amount of the variable delay means exceeds the "H" period for the rising edge. You can
【0078】第7の発明である位相同期クロック信号発
生器によれば、上記第6の発明において、可変遅延回路
群を安定して動作させることができる。According to the phase-locked clock signal generator of the seventh invention, in the sixth invention, the variable delay circuit group can be stably operated.
【0079】第8の発明である位相同期クロック信号発
生方法によれば、安価なバイポーラプロセスでも、例え
ば50Mhz以上で高精度の同期クロック信号を発生さ
せることができる。According to the phase-locked clock signal generating method of the eighth invention, it is possible to generate a highly accurate synchronous clock signal at, for example, 50 Mhz or more even in an inexpensive bipolar process.
【0080】第9の発明である位相同期クロック信号発
生方法によれば、上記第8の発明において、デューティ
再生処理を簡単かつ的確に実行することができる。According to the phase-locked clock signal generating method of the ninth invention, in the eighth invention, the duty recovery processing can be simply and accurately executed.
【0081】第10の発明である位相同期クロック信号
発生方法によれば、上記第9の発明において、第1の可
変遅延回路の遅延量が立ち上がりエッジが“H”期間を
越えるような異常動作を防止することができる。According to the phase-locked clock signal generating method of the tenth invention, in the ninth invention, an abnormal operation in which the delay amount of the first variable delay circuit exceeds the "H" period in the rising edge is performed. Can be prevented.
【0082】第11の発明である位相同期クロック信号
発生方法によれば、上記第8乃至第10の発明におい
て、可変遅延手段群中の各可変遅延手段の遅延量を制御
することができる。According to the phase locked clock signal generating method of the eleventh invention, in the eighth to tenth inventions, the delay amount of each variable delay means in the variable delay means group can be controlled.
【0083】第12の発明である位相同期クロック信号
発生方法によれば、上記第11の発明において、遅延量
制御処理を簡単かつ的確に実行することができる。According to the phase-locked clock signal generating method of the twelfth invention, in the eleventh invention, the delay amount control process can be executed easily and accurately.
【0084】第13の発明である位相同期クロック信号
発生方法によれば、上記第12の発明において、可変遅
延手段の遅延量が立ち上がりエッジが“H”期間を越え
るような異常動作を防止することができる。According to the phase locked clock signal generating method of the thirteenth invention, in the twelfth invention, it is possible to prevent an abnormal operation in which the delay amount of the variable delay means exceeds the "H" period in the rising edge. You can
【0085】第14の発明である位相同期クロック信号
発生方法によれば、上記第13の発明において、可変遅
延回路群を安定して動作させることができる。According to the phase-locked clock signal generation method of the fourteenth invention, in the thirteenth invention, the variable delay circuit group can be stably operated.
【図1】本発明の実施の一形態に係る同期クロック信号
発生器の基本構成を示すブロック図である。FIG. 1 is a block diagram showing a basic configuration of a synchronous clock signal generator according to an embodiment of the present invention.
【図2】本発明の実施形態に係る同期クロック信号発生
器の具体的な構成図である。FIG. 2 is a specific configuration diagram of a synchronous clock signal generator according to an exemplary embodiment of the present invention.
【図3】図2の続きの図である。FIG. 3 is a continuation of FIG. 2.
【図4】図2中のCP11dの構成を示す図てある。FIG. 4 is a diagram showing a configuration of a CP 11d in FIG.
【図5】CP11dの動作を示すタイミングチャートで
ある。FIG. 5 is a timing chart showing the operation of CP 11d.
【図6】可変遅延回路の異常動作モードを説明するタイ
ミングチャートである。FIG. 6 is a timing chart illustrating an abnormal operation mode of the variable delay circuit.
【図7】図2に示す同期クロック信号発生器の動作を示
すタイミングチャートである。7 is a timing chart showing an operation of the synchronous clock signal generator shown in FIG.
【図8】図3に示す同期クロック信号発生器の動作を示
すタイミングチャートである。8 is a timing chart showing an operation of the synchronous clock signal generator shown in FIG.
【図9】可変遅延回路群の異常安定モード回避を説明す
るタイミングチャートである。FIG. 9 is a timing chart for explaining how to avoid the abnormal stable mode of the variable delay circuit group.
【図10】選択部の論理表を示す図である。FIG. 10 is a diagram showing a logical table of a selection unit.
【図11】第1の従来例の構成及び動作を示す図であ
る。FIG. 11 is a diagram showing a configuration and an operation of a first conventional example.
【図12】第2の従来例の構成及び動作を示す図であ
る。FIG. 12 is a diagram showing the configuration and operation of a second conventional example.
【図13】第2の従来例の構成及び動作を示す図であ
る。FIG. 13 is a diagram showing a configuration and an operation of a second conventional example.
【図14】第2の従来例の構成及び動作を示す図であ
る。FIG. 14 is a diagram showing a configuration and an operation of a second conventional example.
【図15】第3の従来例の構成及び動作を示す図であ
る。FIG. 15 is a diagram showing a configuration and an operation of a third conventional example.
【図16】第3の従来例の構成及び動作を示す図であ
る。FIG. 16 is a diagram showing the configuration and operation of a third conventional example.
【図17】可変遅延回路の構成及び動作を示す図であ
る。FIG. 17 is a diagram showing a configuration and an operation of a variable delay circuit.
【図18】可変遅延回路の構成及び動作を示す図であ
る。FIG. 18 is a diagram showing a configuration and an operation of a variable delay circuit.
【図19】簡単なバイポーラ回路を示す回路図である。FIG. 19 is a circuit diagram showing a simple bipolar circuit.
11 クロックデューティ再生部 12 可変遅延手段群 13 ラッチ部 14 選択部 15 第1の遅延手段 16 第2の遅延手段 17 ラッチ手段 18 切り替え手段 NHD 同期トリガ信号 CK0 クロック信号 SCK 同期クロック信号 11 Clock duty reproduction section 12 Variable delay means group 13 Latch part 14 Selector 15 First delay means 16 Second delay means 17 Latch means 18 Switching means NHD synchronization trigger signal CK0 clock signal SCK Synchronous clock signal
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03L 7/06 G06F 1/06 H03K 5/13 Front page continuation (58) Fields surveyed (Int.Cl. 7 , DB name) H03L 7/06 G06F 1/06 H03K 5/13
Claims (14)
ジッタ量がTo/N(Toは周期,Nは整数)で同期ト
リガ信号に同期した同期クロック信号を発生させる位相
同期クロック信号発生器において、 入力される前記クロック信号のデューティを50%に再
生するデューティ再生部と、 前記デューティ再生部の出力を入力とし遅延量がTo・
M/N(Mは整数)の複数の可変遅延手段を直列接続し
た可変遅延手段群と、 前記可変遅延手段群の各可変遅延手段の出力を前記同期
トリガ信号のエッジでラッチするラッチ部と、 前記ラッチ部の出力に応じて前記可変遅延手段群の出力
の中から第1及び第2の信号を選択出力する選択部と、 前記選択部の第1の出力を遅延させる第1の遅延手段
と、 前記同期トリガ信号を遅延させる第2の遅延手段と、 前記第1の遅延手段の出力を前記第2の遅延手段の出力
エッジでラッチするラッチ手段と、 前記第1の遅延手段の出力と前記選択部の第2の出力と
を前記ラッチ手段の出力に応じて切り替え、前記同期ク
ロック信号として出力する切り替え手段とを備えたこと
を特徴とする位相同期クロック信号発生器。1. A phase synchronous clock signal generator for generating a synchronous clock signal synchronized with a synchronous trigger signal with a synchronous jitter amount To / N (To is a cycle, N is an integer) based on an input clock signal, A duty reproducing unit for reproducing the duty of the input clock signal to 50%, and an output of the duty reproducing unit as an input, and a delay amount of To.
A variable delay means group in which a plurality of M / N (M is an integer) variable delay means are connected in series; and a latch unit that latches the output of each variable delay means of the variable delay means group at the edge of the synchronization trigger signal, A selection unit that selectively outputs first and second signals from the outputs of the variable delay unit group according to the output of the latch unit; and a first delay unit that delays the first output of the selection unit. Second delay means for delaying the synchronization trigger signal, latch means for latching an output of the first delay means at an output edge of the second delay means, output of the first delay means and the A phase-locked clock signal generator, comprising: switching means for switching the second output of the selection section according to the output of the latch means and outputting the synchronized clock signal.
1の可変遅延回路と、前記クロック信号と前記第1の可
変遅延回路の出力との排他的論理和をとって、その結果
を前記可変遅延手段群へ出力する第1の排他的論理和回
路と、この第1の排他的論理和回路の出力を入力とする
第1のチャージポンプ回路とを備え、前記第1のチャー
ジポンプ回路の出力に基づいて前記第1の可変遅延回路
の遅延量を制御する構成にしたことを特徴とする請求項
1記載の位相同期クロック信号発生器。2. The duty recovery section includes a first variable delay circuit that delays the input clock signal by a predetermined delay amount, and an exclusive logic of the clock signal and an output of the first variable delay circuit. A first exclusive-OR circuit for taking the sum and outputting the result to the variable delay means group; and a first charge pump circuit for receiving the output of the first exclusive-OR circuit as an input 2. The phase-locked clock signal generator according to claim 1, wherein the delay amount of the first variable delay circuit is controlled based on the output of the first charge pump circuit.
同期して前記第1の可変遅延回路の出力を取り込む第1
のフリップフロップと、この第1のフリップフロップの
反転出力と前記第1の排他的論理和回路の出力との論理
和をとる第1の論理和回路とを前記デューティ再生部に
設け、前記第1の論理和回路の出力を前記第1のチャー
ジポンプ回路の入力としたことを特徴とする請求項2記
載の位相同期クロック信号発生器。3. A first variable delay circuit that captures an output of the first variable delay circuit in synchronization with a falling edge of the clock signal.
And a first logical sum circuit for taking the logical sum of the inverted output of the first flip flop and the output of the first exclusive logical sum circuit, in the duty recovery section. 3. The phase-locked clock signal generator according to claim 2, wherein the output of the OR circuit is used as the input of the first charge pump circuit.
手段の遅延量を制御する遅延量制御手段を設けたことを
特徴とする請求項1乃至請求項3記載の位相同期クロッ
ク信号発生器。4. The phase-locked clock signal generator according to claim 1, further comprising delay amount control means for controlling a delay amount of each variable delay means in the variable delay means group. .
記デューティ再生部の出力との排他的論理和をとる第2
の排他的論理和回路と、この第2の排他的論理和回路の
出力を入力とする第2のチャージポンプ回路とを備え、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御する構
成としたことを特徴とする請求項4記載の位相同期クロ
ック信号発生器。5. The second delay amount control means obtains an exclusive OR of a signal output from a predetermined stage in the variable delay means group and an output of the duty reproducing section.
And a second charge pump circuit that receives the output of the second exclusive OR circuit as an input, and the variable delay means group is based on the output of the second charge pump circuit. 5. The phase-locked clock signal generator according to claim 4, wherein the delay amount of each variable delay means is controlled.
りエッジに同期して前記可変遅延手段群中の初段の出力
を取り込む第2のフリップフロップと、前記第2の排他
的論理和回路の出力と前記第2のフリップフロップの反
転出力との論理和をとる第2の論理和回路とを前記遅延
量制御手段に設け、前記第2の論理和回路の出力を前記
第2のチャージポンプ回路の入力としたことを特徴とす
る請求項5記載の位相同期クロック信号発生器。6. A second flip-flop that takes in the output of the first stage in the variable delay means group in synchronization with the falling edge of the output of the duty recovery section, and an output of the second exclusive OR circuit. The delay amount control means is provided with a second logical sum circuit for performing a logical sum with the inverted output of the second flip-flop, and the output of the second logical sum circuit is input to the second charge pump circuit. 6. The phase-locked clock signal generator according to claim 5, wherein.
りエッジに同期して前記可変遅延手段群中の前記所定段
の前段の出力を取り込む第3のフリップフロップと、前
記第2の論理和回路の出力と前記第3のフリップフロッ
プの反転出力との論理積をとる論理積回路とを前記遅延
量制御手段に設け、前記論理積回路の出力を前記第2の
チャージポンプ回路の入力としたことを特徴とする請求
項6記載の位相同期クロック信号発生器。7. A third flip-flop for fetching the output of the preceding stage of the predetermined delay stage in the variable delay means group in synchronization with the falling edge of the output of the duty reproducing unit, and the second OR circuit. An AND circuit that takes the logical product of the output and the inverted output of the third flip-flop is provided in the delay amount control means, and the output of the AND circuit is used as the input of the second charge pump circuit. The phase-locked clock signal generator according to claim 6, characterized in that
号に基づいて同期ジッタ量がTo/N(Toは周期,N
は整数)で同期トリガ信号に同期した同期クロック信号
を発生させる位相同期クロック信号発生方法において、 遅延量がTo・M/N(Mは整数)の複数の可変遅延手
段を直列接続した可変遅延手段群と、前記可変遅延手段
群の各可変遅延手段の出力を前記同期トリガ信号のエッ
ジでラッチするラッチ部と、前記ラッチ部の出力に応じ
て前記可変遅延手段群の出力の中から第1及び第2の信
号を選択出力する選択部と、前記選択部の第1の出力を
遅延させる第1の遅延手段と、前記同期トリガ信号を遅
延させる第2の遅延手段と、前記第1の遅延手段の出力
を前記第2の遅延手段の出力エッジでラッチするラッチ
手段とを用意し、 入力したクロック信号のデューティを50%に再生する
デューティ再生処理を行い、 前記可変遅延手段群に前記デューティ再生処理の再生処
理結果を入力し、 前記第1の遅延手段の出力と前記選択部の第2の出力を
前記ラッチ手段の出力に応じて切り替え、前記同期クロ
ック信号として出力することを特徴とする位相同期クロ
ック信号発生方法。8. A clock signal is input, and a synchronization jitter amount is To / N (To is a cycle, N based on this clock signal).
Is a integer) and a phase synchronous clock signal generating method for generating a synchronous clock signal synchronized with a synchronous trigger signal. A variable delay means in which a plurality of variable delay means having a delay amount To · M / N (M is an integer) are connected in series. Group, a latch unit for latching the output of each variable delay unit of the variable delay unit group at the edge of the synchronization trigger signal, and a first and a second output from the outputs of the variable delay unit group according to the output of the latch unit. A selection unit that selectively outputs a second signal, a first delay unit that delays the first output of the selection unit, a second delay unit that delays the synchronization trigger signal, and the first delay unit. And a latch means for latching the output of the second delay means at the output edge of the second delay means, and a duty reproduction process for reproducing the duty of the input clock signal to 50% is performed. The reproduction processing result of the duty reproduction processing is input, the output of the first delay unit and the second output of the selection unit are switched according to the output of the latch unit, and output as the synchronous clock signal. Method for generating phase-locked clock signal.
可変遅延回路と、前記クロック信号と前記第1の可変遅
延回路の出力との排他的論理和をとる第1の排他的論理
和回路と、この第1の排他的論理和回路の出力を入力と
する第1のチャージポンプ回路とを用意し、 前記第1の排他的論理和回路により、前記第1の可変遅
延回路の出力と前記クロック信号との排他的論理和をと
って、その結果を再生処理結果として前記可変遅延手段
群へ出力するとともに、 この再生処理結果を入力とする前記第1のチャージポン
プ回路の出力に基づいて前記第1の可変遅延回路の遅延
量を制御することを特徴とする請求項8記載の位相同期
クロック信号発生方法。9. The duty recovery process is an exclusive OR operation between a first variable delay circuit that delays an input clock signal by a predetermined delay amount, and the clock signal and an output of the first variable delay circuit. And a first charge pump circuit having the output of the first exclusive OR circuit as an input, and the first exclusive OR circuit The exclusive OR of the output of the first variable delay circuit and the clock signal is output and the result is output to the variable delay means group as the reproduction processing result, and the reproduction processing result is input. 9. The phase-locked clock signal generating method according to claim 8, wherein the delay amount of the first variable delay circuit is controlled based on the output of the charge pump circuit.
1の可変遅延回路の出力を取り込む第1のフリップフロ
ップと、この第1のフリップフロップの反転出力と前記
排他的論理和結果との論理和をとる第1の論理和回路と
を用意し、 前記第1の論理和回路の出力を前記第1のチャージポン
プ回路に入力し、 この第1のチャージポンプ回路の出力に基づいて前記第
1の可変遅延回路の遅延量を制御することを特徴とする
請求項9記載の位相同期クロック信号発生方法。10. The duty recovery processing comprises: a first flip-flop that captures the output of the first variable delay circuit in synchronization with a falling edge of the clock signal; and an inverted output of the first flip-flop. A first logical sum circuit for obtaining a logical sum with the exclusive logical sum result, and the output of the first logical sum circuit is input to the first charge pump circuit; 10. The phase locked clock signal generating method according to claim 9, wherein the delay amount of the first variable delay circuit is controlled based on the output of the circuit.
延手段の遅延量を制御する遅延量制御処理を行うことを
特徴とする請求項8乃至請求項10記載の位相同期クロ
ック信号発生方法。11. The phase-locked clock signal generating method according to claim 8, wherein a delay amount control process for controlling a delay amount of each of the variable delay means in the variable delay means group is performed.
記デューティ再生部の出力との排他的論理和をとる第2
の排他的論理和回路と、この第2の排他的論理和回路の
出力を入力とする第2のチャージポンプ回路とを用意
し、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御するこ
とを特徴とする請求項11記載の位相同期クロック信号
発生方法。12. The second delay amount control processing comprises an exclusive OR of a signal output from a predetermined stage in the variable delay means group and an output of the duty reproducing section.
Of the exclusive OR circuit and a second charge pump circuit that receives the output of the second exclusive OR circuit as input, and the variable delay means is based on the output of the second charge pump circuit. 12. The phase-locked clock signal generation method according to claim 11, wherein the delay amount of each variable delay means in the group is controlled.
して前記可変遅延手段群中の初段の出力を取り込む第2
のフリップフロップと、前記第2の排他的論理和回路の
出力と前記第2のフリップフロップの反転出力との論理
和をとる第2の論理和回路とを用意し、 前記第2の論理和回路の出力を前記第2のチャージポン
プ回路に入力し、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御するこ
とを特徴とする請求項12記載の位相同期クロック信号
発生方法。13. The second delay amount control processing captures an output of a first stage in the variable delay means group in synchronization with a falling edge of an output of the duty reproducing section.
And a second logical sum circuit that takes the logical sum of the output of the second exclusive logical sum circuit and the inverted output of the second flip flop, and the second logical sum circuit The input of the output of the variable charge delay circuit is input to the second charge pump circuit, and the delay amount of each variable delay means in the variable delay means group is controlled based on the output of the second charge pump circuit. 13. The method for generating a phase-locked clock signal according to item 12.
して前記可変遅延手段群中の前記所定段の前段の出力を
取り込む第3のフリップフロップと、前記第2の論理和
回路の出力と前記第3のフリップフロップの反転出力と
の論理積をとる論理積回路とを用意し、 前記論理積回路の出力を前記第2のチャージポンプ回路
に入力し、 前記第2のチャージポンプ回路の出力に基づいて前記可
変遅延手段群中の各可変遅延手段の遅延量を制御するこ
とを特徴とする請求項13記載の位相同期クロック信号
発生方法。14. The delay amount control process includes a third flip-flop that captures an output of the preceding stage of the predetermined stage in the variable delay means group in synchronization with a falling edge of an output of the duty reproducing unit. A logical product circuit that takes a logical product of the output of the second logical sum circuit and the inverted output of the third flip-flop is prepared, and the output of the logical product circuit is input to the second charge pump circuit, 14. The phase-locked clock signal generating method according to claim 13, wherein the delay amount of each variable delay means in the variable delay means group is controlled based on the output of the second charge pump circuit.
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JP24852196A JP3450612B2 (en) | 1996-09-02 | 1996-09-02 | Phase synchronous clock signal generator and phase synchronous clock signal generation method |
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