JP3448248B2 - アクティブマトリクス型電気光学表示装置の駆動方法 - Google Patents
アクティブマトリクス型電気光学表示装置の駆動方法Info
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Description
等のマトリクス状に画素の配置された電気光学表示装置
に、特にアクティブマトリクス方式の電気光学表示装置
に関して、各画素の薄膜トランジスタ等のアクティブ素
子の特性のばらつきや、素子本来の抱える問題点によっ
てもたらされる画質の劣化を解消するための、新しい画
素および表示装置と、その作製方法、駆動方法に関する
ものである。
液晶ディスプレー(TFTLCD)は、それ以前の単純
マトリクス型の液晶ディスプレーよりも彩度・コントラ
ストがよく、視野角も広くて見やすいという特徴を有し
ており、液晶ディスプレーのカラー化に伴い、近年、特
に力を入れて生産されている。
図2(A)に示すような構造で、縦横に張り巡らされた
配線の交点に薄膜トランジスタ(TFT)を設け、その
ゲイト電極を選択線(ゲイト線ともいう)に、ドレイン
領域を信号線(ドレイン線ともいう)に接続し、ソース
領域は画素電極に接続した構造となっていた。この構造
自体は、すでにDRAMで採用されたものと同じであ
り、その信頼性については十分に認識されていたように
考えられていたが、DRAMは完全なデジタル動作であ
るのに、液晶ディスプレーの動作には一部アナログ的な
部分もあって、実際には、さまざまな問題を抱えてい
た。
(B)に、それぞれVG 、VD で示される。液晶に長時
間にわたって、直流をかけると電気分解によって特性が
劣化するので、周期的に(通常は、1フレームごとに)
液晶にかかる電圧が反転するように、信号線に印加する
電圧信号を反転させる。
の画素電極の電圧(VLC)の変化も示したが、これから
従来のアクティブ方式のかかえる問題が読み取れる。
時に信号線にも電圧が加えられていたので、トランジス
タがON状態となり、画素電極の電圧が上昇し始める
(t1の領域)。しかしながら、その動作は、一般に緩
慢である。特にアモルファスシリコンを用いたTFTで
は、移動度が小さいため、場合によっては、必要な電圧
に達する前に選択線のパルスがきれてしまうこともあ
る。ポリシリコンTFTでは、事態は改善されるが、そ
れでも、パルス幅が1μsecを切るような高速動作に
おいてはほとんど追従できない状態となる。通常の動作
では、1フレームは30msecであるので、例えば、
選択線が480本あるようなディスプレー(480行デ
ィスプレー)では、パルスの幅は約50μsecであ
る。しかし、より高精細な、あるいは高階調な画像を得
ようとすれば、フレームの周波数を高める必要がある。
したがって、より付加価値の高い製品においては、上述
のように、パルス幅が1μsec以下の条件が要求され
る。
素電極の電圧は、図に示すように、ΔVだけ下落する。
これは、ゲイト電極とソース領域の重なりによって生じ
た寄生容量によって、もたらされるもので、“飛び込み
電圧”と呼ばれるものである。この効果は寄生容量が大
きいほど著しく、したがって、寄生容量の大きいアモル
ファスTFTを用いた画素では、図2(A)に示すよう
に画素と並列にわざわざキャパシタを入れて飛び込み電
圧効果を低めている。しかしながら、このようなキャパ
シタを設けることはTFTや周辺回路の負荷の増加の原
因でありこのキャパシタの配線のために開口率が低下し
て、暗い画面となる。
は顕著ではない。それは作製に際して、セルフアライン
プロセスが採用できるからである。しかし、それでも、
現在の技術では、1V程度のΔVが存在し、将来におい
て、より高画質を要求された場合には大きな問題とな
る。
パルスが来るまで(t2 の領域)は画素電極の電圧は放
電によって、次第に低下する。この放電の主な原因はT
FTからの放電とされている。そして、再び、選択線に
パルスが印加される。このときには、信号線の電圧は反
転しているので、画素電極の電圧も逆転する。そして、
先に問題となったようにだらだらと画素電極の電圧が変
化する。
んどはΔVだけ、マイナス電圧が大きくなる。そして、
その後は放電によって徐々にゼロに近づく。このよう
に、画素電極の電圧は、非対称であり、それゆえ、フリ
ッカーや液晶の劣化といった問題をもたらす。
圧の変化が、個々の画素によって大きく違うことがある
ということである。例えば、t1 での電圧の立ち上がり
は、TFTの移動度、チャネル幅、チャネル長、活性化
領域の厚さ、ゲイト電圧(選択線の電圧)やドレイン電
圧(信号線の電圧)の大きさといった要因の影響を受け
る。TFTの移動度は、作製プロセスに大きく依存し、
同じパネルの中で顕著に異なることは考えにくいが、将
来の大画面液晶ディスプレーでは、その場所依存性がか
なり大きくなることが考えられる。活性化領域の厚さに
ついても大画面化にともなって大きな問題となるであろ
う。チャネル幅とチャネル長は、マスクプロセスの誤差
によって、通常、10%程度の狂いがある。ゲイト電圧
は、選択線が延びるにしたがって減衰し、ドライバの近
くと最も遠い部分では10%以上の違いがある。ドレイ
ン電圧に関しても同様である。
に依存するが、これは、現在のプロセスでは、非セルフ
アラインプロセスで20%の誤差が、また、セルフアラ
インプロセスでも10%内外の差が発生するうえ、飛び
込み電圧はゲイト電圧に比例するので、先に述べたよう
にゲイト電圧がパネルの場所によって異なってしまうと
いうことは飛び込み電圧には、寄生容量の誤差にゲイト
電圧の誤差が相乗した効果がもたらされるということで
ある。
Tのチャネル長、チャネル幅、活性化領域の特性によっ
て大きく左右される。以上の結果として、画素電圧は、
実線で示されるものから、点線で示されるものまで、幅
広くばらつくのである。以上のような電圧の差が目的と
する範囲内に収まるように装置を作製するには、厳密な
品質管理が要求されるが、その結果、製品歩留りが著し
く低下する。現在のような性能が低くても構わない付加
価値の低い製品では、採算が取れるような歩留りであっ
ても、将来要求されるような高付加価値製品を製造する
には現在の製品レベルでは、採算をとることは不可能で
ある。
号線の電圧を適切なレベルにコントロールすることによ
ってなされているが、以上のような現実を前にすると、
その階調表示は16階調ですら不可能であると見られ
る。通常のTN液晶のしきい値電圧は5V程度であり、
これを16等分すると300mVであり、上述の電圧の
立ち上がりとそのばらつき、上述の飛び込み電圧の大き
さとそのばらつき、さらに、放電のばらつきを考慮する
と、よほど絞り込まないかぎり、300mV程度の誤差
が生じてしまうものである。
グ的な階調表示にかわって、本発明人らは、デジタル階
調表示方法を提唱している。これは、液晶に電圧を印加
する時間を制御することによって階調表示するものであ
り、例えば特願平3−169305、特願平3−169
306、特願平3−169307、特願平3−2098
69等に述べられている。しかしながら、そのためには
現状の駆動速度に比べて、20倍から300倍の高速の
動作が必要とされていた。そのためには、NMOSのT
FTだけで駆動することはもはや困難で、TFTをCM
OS化する必要があった。しかしながら、このような方
法を採用したとしても、現状では、各TFTの特性のば
らつきから来る階調の乱れは防ぐことは困難であった。
とすることによって、中間的な表示をおこなおうとして
も、ある画素には目的とする電圧の110%の電圧が印
加され、他の画素には90%の電圧しか印加されないさ
れない場合には、前者では、1.1×45%=49.5
%、後者では0.9×45%=40.5%というように
その明るさに20%以上もの違いがでてしまい、実際の
ところ8階調が精一杯である。
人らの発明である特願平3−209870に記述されて
いるように、予め外部記憶装置に、各画素の特性をイン
プットしておいて、画像信号をこのデータによって演算
処理し、画素に送るという方法があるが、これはそのデ
ータの演算処理が煩雑であり、したがって、周辺駆動回
路にかける負担が大きく、また、個々の画素を検査して
その補正データを入力するのに用する時間が膨大で(1
画素の検査・入力に1秒要するとすると、640×48
0のパネルで、85時間かかる)、コスト上昇の一因と
なる。
な現状のTFTLCD、あるいはそれを改良したデジタ
ル階調方式のLCDの欠点を補おうとして成されるもの
である。本発明では、まず、LCDパネルの特性が、各
TFTの影響を直接受けないような構造を提案する。個
々のTFTの特性が画質に直接反映されないということ
は、TFTのばらつきの許容範囲が広がるということ
で、歩留りを上げ、製品のコストを下げることができ
る。また、本発明では、特にデジタル階調方式の駆動方
法に適した構造を提唱し、また、その駆動方法について
言及する。また、本発明では、上述のデジタル階調方式
を含めて、その他の高速動作によって高い付加価値を得
るのに適した構造を提案する。そして、以上のような構
造を作製するのに適したプロセスについても言及する。
圧状態にあるときには常に定常的な電圧が供給されるべ
きである、というものである。したがって、従来のよう
な時間とともに放電によって減少するような電圧を印加
することは避ける。そのためには、図1(A)に示すよ
うな駆動回路を採用する。
り、第1のトランジスタTr1 のゲイト(G1 )は選択
線VG に、ドレイン(D1 )は信号線VD に接続されて
いる。この状態は従来のTFTLCDと同様であるが、
本発明では、Tr1 のソースを第2のトランジスタTr
2 のゲイト電極に接続する。そして、Tr2 のドレイン
は電圧供給線VLCに接続される。また、Tr2 のソース
は画素電極に接続される。このように、信号線の信号を
間接的に画素電極に伝達する機構を採用したことが本発
明の特徴とすることであり、従来のように信号線の信号
が直接、画素に接続されている場合には動作時間の点で
極めて制約が多かったのであるが、間接的に画素に接続
することによって時間に余裕が出る。
素電極に印加されないので、Tr1を通過した信号が予
定されていたものより大きく変動してしまっていても、
Tr 2 の制御に適する範囲に収まっていれば、画素電極
に印加される電圧は常に一定の値をとる。
パルスの幅は極めて短く、通常で70μsec、デジタ
ル階調をおこなうような特殊な場合には、その10数分
の1から数100分の1の幅しかない。このような短時
間では、各TFTの特性のばらつきによって、最終的
に、画素電極に保持される電圧は大きく異なってしまう
ことがよくある。
r1 に印加される電圧パルスの幅はやはりそのように極
めて短時間であるので、そのソース電圧も大きく異なっ
てしまうのであるが、しかしながら、その電圧は、画素
電極に印加されるのではなく、第2のTFT、Tr2 の
ゲイト電極に印加されるのであるため、ある程度、TF
Tごとにばらつきがあったとしても、最悪の特性を有す
るTFTのソースの電圧がTr2 を制御できるのに十分
であればよい。
r2 のON/OFFを制御することによって、画素電極
には電圧供給線VLCから一定の電圧を供給できる。すな
わち、画素電極に印加される電圧の大きさについては信
号線の信号は関与しない。信号線の信号はONかOFF
かを伝えるだけである。
べて十分遅くても構わないことに注目すべきである。す
なわち、Tr1 のON/OFFの動作が終了してから、
Tr 2 が動作するようなことも可能である。というの
は、Tr1 によってTr2 のゲイト電極には電荷が閉じ
込められており、したがって、次に再びTr1 に信号が
送られるまでの十分に長い時間の間にTr2 は反応すれ
ばよい。したがって、例えば32階調程度のデジタル階
調をおこなう場合においても、Tr2 には、アモルファ
スシリコンTFTのような動作の遅いものを使用するこ
とも可能である。
負担を従来のTFTに比べて格段に削減する。従来の方
式では、画素電極に送られる電荷は、全てTFTを通過
しなければならなかった。しかも、最大でも70μse
cの短い時間に通過する必要があった。しかしながら、
本発明では、Tr1 を通過する電荷はTr2 のゲイトと
ドレイン間の容量に相当する電荷である。例えば、画素
の大きさを、300μm×300μmであり、厚さが6
μmであるとし、Tr2 のゲイト電極の大きさを10μ
m×10μmとし、ゲイト絶縁膜の厚さを0.2μmと
すれば、前者の静電容量は、後者の実に30倍であり、
また、ゲイト電極の大きさをより小さく、例えば5μm
×5μmとすれば、実に120倍にもなる。
負担がかかっていることが分かる。一方、本発明では、
Tr1 の負担は従来のTFTの30〜120分の1、あ
るいはそれ以下で済む。このことは、従来の方式に比べ
てTr1 の速度を30〜120倍、あるいはそれ以上と
することが可能となる。例えば、従来の方式を採用する
限りにおいては、アモルファスシリコンTFTでデジタ
ル階調をおこなうことは不可能であった。それは、アモ
ルファスシリコンの移動度が極めて小さいため従来のよ
うに大きな電荷移動を伴う高速動作ができなかったから
である。
来に比べて格段に小さいのでそのことは全く問題ではな
い。したがって、アモルファスシリコンTFTを従来の
100倍程度の速度で駆動して、64階調やそれ以上の
デジタル階調をおこなうことができる。アモルファシシ
リコンTFTの作製温度はポリシリコンTFTに比べて
低いので量産性に優れ、生産コストが抑制される。
の動作速度はTr1 の100分の1以上、好ましくは2
0分の1以上であれば十分である。この場合にはTr2
を通過する電荷は従来と同様であるが、速度が遅くても
よいので、例えば、32階調のデジタル階調をおこなう
場合に、Tr2 にアモルファスシリコンTFTを用いて
もよい。その場合には、Tr2 のスイッチング速度が、
従来のアモルファスシリコンTFTと同じく70μse
cとすれば、デジタル階調の最小周期は33msecの
32分の1、約1msecであるが、Tr2 の動作速度
はそのわずか7%であるので、全く問題なく動作する。
もちろん、ポリシリコンTFTであれば十分な容量を確
保できることは言うまでもない。
作に余裕を持たせる目的で、Tr2のチャネル幅を大き
くしてもよいが、その場合には、Tr1 の負荷であるT
r2のゲイト−ドレイン容量が大きくなるので注意が必
要である。例えば、チャネル幅を5倍にするとTr2 の
駆動能力は5倍になるが、Tr1 の負荷も5倍になり、
Tr1 の動作速度は20%になる。
よって説明する。まず、選択線と信号線には従来と同様
に信号が送られる。ただ、信号線に入力される信号は純
粋なデジタル信号である。一方、電圧供給線には、正と
負が交互に現れる信号が送られる。この信号は選択線と
同じ周期で繰り返される。電圧供給線の信号は、この例
では選択線にパルスが印加されている間は0となるよう
にする。選択線、信号線、電圧供給線の信号をそれぞれ
図中のVG 、VD 、VLCに示す。
べる。図1(A)中の点V1 とV2の電圧を図 1(B)
のV1 、V2 に示す。まず、Tr1 のソース側の電圧V
1 は、選択線と信号線の信号によって、実線のように電
圧が立ち上がり、選択線のパルスが切れることによって
飛び込み電圧による軽い電圧降下があり、その後、放電
によって減衰してゆく。
画素電極の電圧は、V1 が電圧状態になったことによっ
て、Tr2 がオン状態となる。次に、電圧供給線に電圧
が印加されるので、画素電極はその電圧によって、充電
される。ここで、注意しなければならないことは、既に
Tr2 はON状態であるので、その充電は、実質的に
は、Tr2 のオン抵抗と画素電極の容量によって決定さ
れ、極めて立ち上がりが早いということである。
が切れてから一定時間が経過してから電圧供給線に信号
を送るようにする。もちろんパルスが切れると同時に電
圧供給線に電圧を印加してもよいが、特にTr2 に動作
速度の遅いTFTを使用して、デジタル方式(特に本発
明人等の発明である特願平3−163870、同3−1
63871、同3−163872、同3−163873
に述べられた方式)で高階調表示をおこなおうとする場
合には賢明な方法ではない。
ることを考える。選択線のパルスの繰り返し周期は、最
短で500μsecである。選択パルスの幅は、480
行のマトリクスでは1μsecであるが、先述したよう
にTr1 の負荷は小さいので、十分に駆動できる。ま
た、Tr1 のソース側の電圧が、仮に十分に電圧が上が
りきらなくても、Tr2 を駆動するに十分な電圧が供給
されていれば問題はない。したがって、Tr1 までは何
の問題も生じない。すなわち、選択線のパルスがきれた
とき(選択線のパルスが送られてから1μsec後)に
はTr1 のソース側は十分な高電圧状態となっている。
ON状態となるのに70μsec要するとしよう。しか
しながら、パネルには、より特性の優れたTFTが存在
することがある。ある画素のTr2 に対応するTFT
は、60μsecでON状態となるかもしれない。この
ような違いは、活性化層の膜質の微妙なちがいによって
もたらされる移動度の差に、フォトマスクの微妙なちが
いによってチャネル幅やチャネル長が異なることが重畳
されて生じる。
を搭載したパネルにおいて、選択パルスが切れると同時
に、あるいは選択パルスが持続している間から電圧供給
線V LCに電圧を印加したとすると、ある画素では、60
μsec後には充電が完了し、ある画素では充電が完了
するまで70μsecの時間がかかる。その差は10μ
secで、充分、小さいように思えるが、これは、上記
最小繰り返し周期500μsecの2%である。
スの持続時間は1.6%以内に抑えなければならないの
にこのように2%もの大きな差が生じてしまうと、実
際、64階調の表示はもはや意味がない。もちろん、T
FTの特性をそろえることによって対処できるが、その
結果、歩留りが低下することは本発明の意図することで
はない。
secや100μsec後に、電圧供給線に電圧を印加
した場合はというと、すでに全てのTr2 はON状態で
あるので、全ての画素が問題なくほぼ同一時間に電圧状
態となる。このときの充電までに要する時間に関して、
画素の関与するパラメータは、画素容量と、Tr2 のO
N抵抗である。ON抵抗は106 Ω程度、画素電極の容
量は10-13 F程度であるので、この時定数は100n
secである。
ばらついても、そのばらつきが時定数の50%以内であ
れば、それは100nsecの違いであり、繰り返し周
期500μsecに比べると極めて小さく(0.02
%)、上述の64階調の条件(ばらつき、1.6%以
内)を満たす。したがって、このように、一定の猶予を
もってから電圧供給線に電圧を供給する方法は高階調表
示に有利である。
わなければならない。この過程では選択線にパルスが印
加される前に電圧供給線の電圧を解除することが望まれ
る。そのようにすることによって、画素に保持されてい
た電荷を確実に放出できるからである。
電圧がかかったままであると、Tr 1 が選択されなかっ
た場合(すなわち、信号線には信号がこなかった場合)
には、Tr2 のゲイト電極にあった電荷はなくなり、自
動的にTr2 はOFF状態となり、結局、意図に反して
画素に電荷が取り残されることとなる。
パルスがくる前に、電圧供給線の電圧を0として、画素
の電荷を全て放出しておくことが望まれる。すなわち、
電圧供給線の電圧を0にしてから選択パルスを印加する
までに時間τだけ間を置く。もっとも、この電荷放出に
要する時間は先の時定数程度であるので、それほど神経
質になる必要はない。
し、交流化をおこなう。やはり、選択パルスが切れてか
ら一定の時間が経過したのちに電圧供給線に負の電圧を
供給する。従来の方法では、交流化をおこなうには信号
線の信号の極性を反転させていたが、本発明では、図1
(B)に示すように信号線の信号の極性を反転させる必
要はない。
な飛び込み電圧による電圧の変動はV1 に限られ、画素
に印加される電圧にはそのような変動はまったくない。
また、自然放電による減衰もない。これは、従来の方式
では、画素に印加される電圧は画素電極に保持された静
電気であったのに対し、本発明では、画素に印加されて
いる電圧が常に定電圧の電圧供給線から供給されたもの
であるからである。この違いはまさに本発明の特徴とす
るところである。
r1 の特性が良くない場合を図中に点線で示した。すな
わち、素子の特性が良くないため、Tr1 のソース電圧
は、立ち上がりが悪くて、ドレインの電圧に達せず、ま
た、寄生容量が大きくて飛び込み電圧の影響が大きく、
さらに、自然放電も大きい様子を示している。このよう
なTFTと実線で示すような特性のTFTを同じパネル
に搭載した場合には、従来の方式では、色むらがひどく
て、使用できないのであったが、本発明では何ら問題と
ならない。
性を示すTFTであっても、最終的な(電圧供給線の電
圧が0になるときの)ソースの電圧がTr2 の制御をお
こなうに十分なものであれば何ら画素電極には影響がな
いからである。
るような場合でも、V2 にはその影響はほとんどない。
従来は、このV1 の電圧のばらつきをいかに小さくする
かということが最大の問題であった。そのため歩留りが
上がらず、生産コストが高かった。本発明では、従来に
は不良とされていたようなパネルであっても、十分に使
用できる。
るような特性のTFTが多く含まれているようなパネル
であっても、例えば、その電圧が、Tr2 のしきい値電
圧以上となるように、選択線および信号線の電圧を高く
設定してやればよい。当然のことながら、電圧を高く設
定し過ぎた為に、良品のTFTを破壊するようなことが
あってはならない。
10列(100素子)の小規模なパネルにおいて選択パ
ルスの高さを15V、信号線の電圧を10Vとしたと
き、V 1 が、5V以上であるTFTを90%以上形成す
ることは極めて容易なことであった。この過程での歩留
りは95%以上であった。この場合には、さらに、TF
Tのゲイト電圧およびドレイン電圧を5V引き上げる
と、99%のTFTにおいて5V以上が達成できた。し
かも、このような操作によって破壊されるTFTはなか
った。
あれば、このようなパネルでは、白黒の表示すらおぼつ
かないものであった。すなわち、上記のパネルでは、V
1 は、平均値が7.2Vで±0.9Vの範囲には60%
しかなかった。その場合には、たった8階調の階調表示
をおこなうのであっても40%のTFTは適さないとい
うことであった。もし、90%以上のTFTが、V1 =
(7.2±0.9)Vの範囲に入るようにパネルを選別
すれば、歩留りは著しく低下した。もちろん、この試作
は条件の不十分なものであったので、条件を最適化すれ
ば歩留りを上げることは可能であるが、より大規模なデ
ィスプレーを作製するにあたっては非常な労力を要する
ものである。
Tを形成しなければならないので、その分、歩留りが低
下することが懸念されるが、そのTFTに要求される特
性は、上述のように従来の方式によるものに比べて基準
が緩いのでそのこと自体が歩留りの低下につながること
はほとんどない。
給線が設けられている。そのために従来の方法に比べて
配線が2倍となり、画素の開口率が低下するおそれがあ
る。実際には既存の液晶ディスプレー装置でも、選択線
に平行に配線を形成して、これを付加容量配線としても
ちいることが、特にTFTでの寄生容量が問題となった
アモルファスシリコンTFTを用いたものでは必要とさ
れていたので、配線の密度が増加して開口率が低下する
ということは従来の技術に比べて不利なことではない
が、その端子接続を考慮した場合、確かに2倍の実装密
度が要求される。この問題を解決するには、図3に示す
ような方法を採用することが出来る。
電圧供給線を共有した構造とした。このような構造をと
ることによって、配線の密度を図1の方法に比べて25
%削減でき、従来の理想的なアクティブマトリクス方式
の1.5倍の実装密度に抑えることができる。同様に、
隣接する3列の画素列ごとに1つの電圧供給線をもうけ
るという方法も、あるいは、それ以上の多くの列で1つ
の電圧供給線を共有することも可能である。全ての画素
列が電圧供給線を共有することは可能であるが、その場
合には画素の構造が特殊なものであると同時に、特殊な
駆動をする必要がある。
説明する。VG 、VG ’は、それぞれ上と下の選択線の
信号を、VD は、信号線の信号を、VLCは電圧供給線の
信号を示し、また、V1 、V2 において実線は、図3
(A)中の点V1 、V2 の電圧(上の画素)の、破線は
点V1 ’、V2 ’の電圧(下の画素)の電圧を示す。選
択線の信号および信号線の信号は従来あるいは図1の場
合と同様である。しかしながら、電圧供給線の信号は図
1の場合とは異なり、上下2つの信号線のパルスが持続
している間は電圧状態ではない。すなわち、上下2つの
画素の電荷が移動する必要があるからである。
のとき、信号線には信号が来ているので、上の画素のT
FT(Tr1 )はオン状態となり、V1 は電圧状態とな
る。したがって、上の画素の第2のTFT(Tr2 )も
ON状態となる。続いて、下の選択線にパルスが送られ
るが、そのときには信号線は電圧状態でないので、
V 1 ’は電圧状態とはならない。したがって、下の画素
のTFT(Tr1 ’)はOFF状態のままであり、ま
た、下の画素の第2のTFT(Tr2 ’)もOFF状態
を保つ。
共通の電圧供給線に信号が送られる。その結果、ON状
態であるTr2 を通って上の画素電極に電圧が供給さ
れ、画素は定電圧状態となる。一方、下の画素では、T
r2 ’がOFF状態であるので画素電極は電圧状態では
ない。
び、この画素の選択線にパルスが送られる。その直前
に、あるいは同時に電圧供給線のパルスが切られるの
で、電圧状態であった上の画素の電荷は、ON状態のT
r2 を経由して流れ、上の画素は電圧状態でなくなる。
信号から上の画素は選択されず、下の画素が選択される
こととなる。したがって、Tr1 はOFF状態のまま
で、また、Tr2 もOFF状態を保つ。一方、Tr1 ’
はON状態となり、したがって、Tr2 ’はON状態を
持続することとなる。その後、電圧供給線に電圧が加え
られ、ON状態のTr2 ’を経由して下の画素電極に電
圧が加えられる。上の画素電極には電圧は印加されな
い。
よって2つのTFT、Tr1 とTr 1 ’のトランジスタ
特性が著しく異なる様子が示されている。Tr1 は、電
圧の立ち上がりもよく、飛び込み電圧の低下も少なく、
自然放電も小さく、極めて優れた特性を示す。一方、T
r1 ’は、これらの全てにわたって特性が劣っている。
通常は、このような特性の大きく異なるTFTを同じデ
ィスプレー上に形成するとむらがひどくて階調表示等の
精密な動作の必要なディスプレーには使用できなかった
のである。
の特性が他と比べて劣っていたとしても、1周期の間、
第2のTFT、Tr2 ’のしきい値電圧以上であれば、
また望ましくは、電圧供給線に印加される以上の電圧で
あれば、画素電極には一定の電圧を供給でき、そのため
にむら等の問題はない。すなわち、従来であれば不良と
されていたパネル(TFT)を使用できる。そのために
は、最も特性の悪いTFTが上記の条件を満たすように
信号線の電圧や選択線の電圧を調整すればよいのであ
る。このようにして、結果的にそれまで不良とされてき
たパネルを使用できるので、歩留りの向上や製造コスト
の低下をもたらす。
えられないと考えられてきたような特性の悪いTFTで
も十分に使用できる例を図4を用いて説明しよう。図4
(A)には、本発明で使用する回路を示してあるが、必
要なTFTや画素(キャパシタとして機能する。C3 と
表示する。)以外にTFTの寄生容量が存在することが
知られており、このような寄生容量はしばしば、液晶デ
ィスプレーでは問題を引き起こしていた。
込み電圧である。これは、TFTのゲイトとソースの間
の寄生容量C1 によって、ソース側のキャパシタ(従来
の回路では画素電極の容量、本発明では第2のTFT、
Tr2 のゲイトとドレイン間の容量)とゲイト配線が容
量結合し、電圧を変動させるものである。その電圧幅Δ
Vは、図4の例では、 ΔV= C1 VG /(C1 + C2 ) で示される。本発明では、C2 の大きさは、Tr2 のゲ
イト電極の大きさとゲイト絶縁膜の厚さ、誘電率によっ
て決定される。特に本発明では、第1のTFT、Tr1
の駆動の負担を低減するために、この容量は小さく設定
することが有利である。例えば、画素の持つ容量の1%
以下とする場合がある。このような小さな負荷とするこ
とによって、従来の100倍の高速で動作させることが
出来る。
1 の寄生容量を無視できなくなることがある。典型的に
は、C1 とC2 の大きさが同等となる場合もある。従来
のTFTでは、C1 はどのような場合においても画素容
量よりも1桁程度小さかったので、電圧の変動は問題で
はあったが、これほど、その比率が大きくなることはな
かった。例えばC1 とC2 が同じであるとすると、ゲイ
ト電極に印加される電圧の半分の電圧が変動することと
なる。図4(B)にその例を示す。
T、Tr1 のゲイト電極にかけられる電圧VG (実線)
と信号線(ドレイン配線)に印加される電圧VD (破
線)が示されている。また、下にはソース側の電圧の変
化が示されている。例えば、VGを30V、VD を20
Vとしよう。ゲイト電極に電圧が印加されている間は、
電圧は増加して、やがて20Vで一定となる。しかしな
がら、ゲイト電圧が0になると同時に、上記の飛び込み
電圧効果によって、VG の電圧の半分の電圧が失われ、
降下する。すなわち、15Vの電圧降下がおこり、結果
的には5Vの電圧しか残らない。
ことではない。というのは、最悪の特性を有するTFT
によっても5V程度の電圧が残るのであれば、これはT
r2のしきい値電圧以上であるから、画素に電圧を供給
することが出来る。もちろん他にはもっと特性のよいT
FTもあって、電圧降下も小さく、10V以上の電圧が
Tr2 のゲイト電極にかかる場合もあるだろうが、どの
ようなTFTによっても、等しく電圧供給線に印加され
た電圧が画素に供給され、したがって、色むら等の問題
はない。従来の方式では、TFTの特性がばらばらであ
ると、それが、そのまま画質の劣化となった。最も特性
の悪いTFTに合わせるために電圧を大きくすると、最
も特性のよいTFTを有する画素では液晶に過大な電圧
がかかることがあった。本発明ではそのような心配はな
い。というのは、最悪のTFTを基準にしたときに最も
高い電圧が印加されるのはTr2 のゲイト電極である
が、その耐圧は液晶材料よりも数倍から十数倍高いから
である。
に問題とはならないという見方を紹介したが、別な考え
ではこれは重大な問題となる。すなわち、極めて電圧の
高いパルスが行き交うのであるからその消費電力が増大
するという考えである。また、30Vもの電圧が漏れる
ことがあれば、他の駆動回路や装置に重大なダメージを
与え、また人体にも損傷を与える恐れがある。そこで、
この問題を解決する方法を図4(C)に示す。
レインには負の電圧を印加するようにした。このように
すると、ゲイト電極とドレイン電極の間の電位差は10
Vであるので、図4(B)の場合と同じだけのTFTの
駆動能力が期待される。例えば、VG を5V、VD を−
5Vとしよう。
イト電極に電圧が印加されている間は、最初は、電圧は
負に増大して、やがて、ドレイン電圧に等しくなる。そ
して、ゲイト電極の電圧が0になると、ソースの電圧は
寄生容量の効果によって逆に負の電圧が増加することで
ある。その大きさはゲイトの電圧の半分の2.5Vであ
り、結局、ソース側の電圧は−7.5Vとなる。もし、
Tr2 が負の電圧で駆動するPチャネル型トランジスタ
やデプレッション型のトランジスタであれば、選択線と
信号線の電圧を5Vの単一電圧として使用でき、極めて
低消費電力であり、また、安全面からの問題も解決され
る。
は、信号線の電圧が0であっても、ソース側には、ゲイ
ト電圧の変化によって−2.5Vの電圧がかかることで
ある。通常のアモルファスシリコンのTFTではこの程
度の電圧では問題が起こることは少ないかもしれない
が、ポリシリコンTFTによってTr2 のしきい値電圧
が小さいとON状態となってしまう。そのため、信号が
ないことを意図したつもりであっても信号状態となるこ
ともありうる。このような問題を避けるためには、信号
状態には負の電圧を、非信号状態には正の電圧をTr1
のドレインに印加するようにすればよい。その場合に
は、信号状態は図4(C)に示した通りであるが、非信
号状態では、ソース側の電圧は+2.5Vとなり、Tr
2 がPチャネル型あるいはデプレッション型であった場
合には反応しない。
キャパシタに蓄積される電荷を直接選択線のパルスによ
って除去することはできない。したがって、先に説明し
たように、Tr2 がON状態であるときに電圧供給線の
電圧を0にすることによって放電させるという手法を使
用する。この程度の方法でも十分であるが、もっと、積
極的に放電をおこなわせるには図5(A)に示すよう
に、画素電極に接続し、選択線によって制御される第3
のTFT、Tr3 を設けてもよい。この場合には、Tr
3 は選択線にパルスが印加されている間に画素電極に蓄
えられていた電荷を放電させる。しかし、この場合に
は、Tr3 の寄生容量による飛び込み電圧によって、画
素電圧が思いもよらない変動を受ける事がある。もっと
も、寄生容量が画素電極の容量に比して十分小さければ
その影響は問題はない。
抵抗によって自然放電を促進させるような構造としても
よい。このときには、抵抗Rの値を、例えば、画素との
時定数が1フレーム程度になるように設定すると良い。
具体的には通常のモ−ドで使用するのであれば33ms
ec、デジタル階調をおこなう場合には、より早く減衰
するように、例えば、64階調であれば500μse
c、256階調の場合には125μsec程度で減衰す
るように設計すると、残像や画像のぼけがなく、鮮明な
画像が得られる。
態によって表示をおこなう場合には、このような短時間
で電圧(電荷)が減衰してしまうような回路を設けるこ
とは画素電圧の不安定性をもたらすので、実施すること
は困難であった。すなわち、このような抵抗をもうける
としてもその抵抗値には20%程度のばらつきがでるこ
とは必至であったので、すると、1フレームの間に電圧
がばらばらの速度で減衰し、1フレーム完了後の電圧の
大きさは20%程度異なってしまった。
圧は電圧供給線の電圧であるので、ほとんどの時間にお
いて一定であるので、この抵抗値のちがいによる表示の
ばらつきということは問題としなくともよい。
に設けられているが、このような配線を形成するとさら
に余分に配線を形成しなければならないので開口率が低
下することに注意しなければならない。
は、NMOSとPMOSの組合せ(CMOS)や、エン
ハンスメント型とデプレッション型の組合せによって、
効率的な動作をおこなうことができる。
とデプレッション型の組合せについて示した。すなわ
ち、Tr1 としてエンハンスメント型TFTを使用し、
Tr2としてデプレッション型TFTを使用する。この
ときの動作を下の図に示す。
正の信号はON、負の信号はOFFとする。最初は画素
にONの情報を伝えるために、選択線のパルスが印加さ
れたときの信号線の電圧は正とされる。このときには、
V1 の電圧は正となるが、飛び込み電圧の効果によって
大きく低下する。例えば、選択パルスは10V、信号線
の電圧は±8Vとする。また、飛び込み電圧の大きさを
選択パルスの半分とする。すなわち5Vである。したが
って、V1 は3Vである。選択パルスの持続時間の間に
十分に充電ができなかった場合にはそれ以下となる。
るので、V1 が正であれば、ON状態である。この後、
電圧供給線に正の電圧が印加されるが、Tr2 はON状
態であるので、画素電極はただちに正に帯電する。次の
選択パルスが来る前に電圧供給線の電圧が0となり、画
素電極の電圧はただちに0となる。そして、今後は、実
線のように信号線に負の電圧が印加されたとしよう。す
ると、V1 は負の値を示す。そして、飛び込み電圧の効
果も加わり、−13Vの電圧が印加される。するとTr
2 はOFF状態となる。したがって、電圧供給線に、今
度は負の電圧が供給されても、画素は帯電しない。
電圧が供給されればV1 は、点線に示すように、最初の
周期と同じように正の信号が示されるので、Tr2 はO
N状態のままであり、したがって、電圧供給線に供給さ
れた負の電圧によって画素電極が直ちに充電される。
こで、Tr1 がNMOSで、Tr2がPMOSである
が、これは逆であってもよい。図7の下の部分にはその
動作例を示した。ここで、信号線VD の電圧表示におい
て、正の信号はOFF、負の信号はONとする。最初は
画素にOFFの情報を伝えるために、実線のように選択
線のパルスが印加されたときの信号線の電圧は正とされ
る。このときには、V1 の電圧は正となるが、飛び込み
電圧の効果によって大きく低下する。例えば、選択パル
スは10V、信号線の電圧は±8Vとする。また、飛び
込み電圧の大きさを選択パルスの半分とする。すなわち
5Vである。したがって、V1 は3Vである。選択パル
スの持続時間の間に十分に充電ができなかった場合には
それ以下となる。
あれば、OFF状態である。この後、電圧供給線に正の
電圧が印加されるが、Tr2 はOFF状態であるので、
画素電極は充電されない。次の選択パルスが来る前に電
圧供給線の電圧が0となる。そして、今後は、実線のよ
うに信号線に負の電圧が印加されたとしよう。すると、
V1 は負の値を示す。そして、飛び込み電圧の効果も加
わり、−13Vの電圧が印加される。するとTr2 はO
N状態となる。したがって、電圧供給線に、今度は負の
電圧が供給され、画素電極は直ちにこの電圧によって充
電される。
ON状態とするのであれば、点線のように信号線に電圧
を印加すればよい。すなわち、V1 は、いずれも点線に
示すように、負の信号となり、Tr2 はON状態を継続
する。したがって、電圧供給線に供給された電圧によっ
て、最初は正に、2度目は負に、画素電極が充電され
る。
合の信号の例を図8を用いて説明する。回路としては、
図7で示されるような、Tr1 にNMOSを、Tr2 に
PMOSを用いたCMOS型を採用する。図8の例は3
2階調表示の場合であるが、より高階調表示をおこなう
ことももちろん可能である。詳細については、本発明人
らの発明の特願平3−209869を参照にすればよ
い。
れるが、駆動装置への負担を低減するのに最適な方法
は、液晶画素に電圧が印加される時間を、複数のパルス
の和によって実現し、表現する方法であり、図8の例で
は、液晶画素に印加される最短パルス幅を、33mse
cの32分の1、1msec程度とする。これを図8で
は、T0 と表現する。もちろん、その時間は多少の減少
があっても構わない。例えば、先に説明したように、本
発明の特徴であるTr2 の動作が均等におこなわれるよ
うに、画素に電圧の印加される時間を遅らせる場合に
は、当然のことながら上記の時間より短くなる。例え
ば、1msecの70〜90%が用いられることがあ
る。
返し周期は、1フレーム周期(例えば33msec)の
32分の1程度であり、それが著しく少なかったり、多
かったりすることは望ましくない。
れてから、T0 秒後に、再びパルスが印加される。その
後、選択線に印加されるパルスの間隔は16T0 、2T
0 、8T0 、4T0 と変化し、1フレームが終了する。
選択線のパルスの幅はLCDマトリクスの行数を考慮し
て決定される。ここでは、行数を480行とすると、1
行あたりに許される最小の時間は、2μsecである
が、パルスの重なりをさけるため、1μsecとする。
これは従来の通常のアナログ表示方法の30〜70μs
ecに比べると十分に速い。しかしながら、このような
高速動作が要求されるけれども、負荷が従来の方式に比
べて著しく小さいと何ら問題とならない。これも本発明
の特徴である。なお、選択線のパルスの高さは10Vと
した。
力される。正の信号が入力される場合には、画素に供給
される電圧は0に、逆に負の場合には画素が電圧状態と
なるように設計される。信号線に印加される信号の電圧
は±8Vとした。
圧降下)が、ゲイト電圧の25%、また、時間T0 後の
電圧は90%(時間16T0 経過後は50%)に減衰す
る特性を有するものを用いた。この特性は、かなり悪い
もので、従来のTFT方式のLCDでは使用できないも
のであった。しかしながら、以下に示すように、本発明
では十分に使用に耐える。
ス側の電圧は、最初のT0 と次の16T0 の間は正の電
圧を示すが、続く2T0 と8T0 の間は、負の電圧を示
す。そして、最後の4T0 の間は、再び正の電圧とな
る。
パルス信号が送られる。そのタイミングは、その持続時
間が、選択パルスの間隔に比例するように、例えば、最
初の選択パルスから次の選択パルスの間では選択パルス
が終了してから10μsec後に開始し、次の選択パル
スが開始する10μsec前に終了し、さらに、2つめ
の選択パルスが終了してから160μsec後に開始し
て、3つ目の選択パルスの開始する160μsc前に終
了するようにしてもよい。このようにすると、各パルス
の持続時間が、きれいな整数比で表現される。
なくとも、単に選択パルスが終了してから、一定時間後
に開始して、次の選択パルスが開始する一定時間前に終
了するというようにしても実質的には問題はない。
c後に、電圧供給線のパルスを開始して、次の選択パル
スの開始前、10μsec後に、電圧供給線のパルスを
終了するというようにした場合、最初の電圧供給線のパ
ルスの持続時間は、0.98msecであり、次のパル
スの持続時間は15.8msecであり、その比率は、
1:16.12であり、理想的な比率1:16とは違う
のであるが、その違いは、最小パルス幅の12%であ
り、16階調表示にはほとんど問題とならない。したが
って、ここでは、図8に示すように後者の方式を採用す
る。
にその符号を反転してやれば交流化表示ができることは
言うまでもない。対向電極の電位は、常に接地レベルに
保っておくことが望ましい。画素電極の電圧は、V1 と
VLCによって決定され、最初の2つの期間、T0 と16
T0 では、V1 が正であるので、画素の電圧V2 は0で
あるが、続く2T0 と8T0 の期間では、V1 が負であ
るので、V2 は電圧状態となる。しかし、最後の4T0
ではV2 は再び0となる。
に、電圧状態が10T0 (10μsec)だけあったの
で、32段階のうちの11段階目の表示(1段階目の表
示は電圧状態が全くなかった状態である)ができたこと
になる。このように、本発明によってデジタル階調を精
度良くおこなうことができる。
同じであるが、行数は、電圧供給線の分だけ多い。ま
た、そのドライバー回路との接続にあたっては、従来の
TABによる装着のように、画一的に行うことはほとん
ど不可能であるので、特別な実装方法を用いる必要があ
る。TFTに、セルフアライン方式のポリシリコンTF
Tを用いた場合には、ドライバーのような周辺回路も画
素の駆動回路を形成する時に同時に形成でき、そのため
各配線の接続による歩留りの低下を心配する必要はな
い。
TやポリシリコンTFTであってもセルフアライン方式
でないものを使用する場合には、別にドライバーICを
各端子に接続する必要がある。あるいは、セルフアライ
ン方式のポリシリコンTFTであっても、256階調の
ような高階調表示をおこなう場合には高速のドライバー
が要求され、その場合には、もはやポリシリコンTFT
でも動作させることができない。したがって、外部のド
ライバーICが必要となる。
ように選択線に接続したドライバーIC904をパネル
901の左側に、電圧供給線に接続したドライバーIC
905をパネルの右側に装着し、左側には、選択線の端
子だけを、右側には、電圧供給線の端子だけを露出させ
ることによって、各配線の接続をおこなえばよい。
に、マトリクス902を上下に2分割し、パネルの上下
に信号線に接続するドライバーIC03をそれぞれ接続
する。このようにすると、見掛け上、独立なパネルが2
枚あることになり、各パネルの選択線および電圧供給線
の配線数を半分に減らすことができる。このことによっ
て、選択パルスの幅を大きくすることができ、特に高階
調表示をおこなう場合には有効である。
作製技術を使用すればよい。その詳細については以下の
実施例で説明する。
1画素に2つのTFTを作製した上で、各電極間を金属
配線によって接続する方法を示すものである。図10は
その作製過程の断面図を、図11はその作製過程の上面
図(上から見た図面)を示す。予め作製するTFTは、
2つとも同じ種類のTFTであってもよいし、PMOS
とNMOSのTFT、また、デプレッション型とエンハ
ンスメント型のTFTというように、違う種類のTFT
であってもよい。図では、プレーナー型のTFTを示し
たが、スタガー型でも、逆スタガー型でもよく、また、
セルフアライン方式を用いて不純物領域(ソース、ドレ
イン)が形成されたものでも、非セルフアライン方式に
よるものでもよい。
タル階調等を行う場合には、TFTの寄生容量が問題と
なるためにセルフアライン方式を採用することが望ま
れ、また、アモルファスシリコンTFTでは、セルフア
ライン方式が採用できないので、極めて微細なマスク合
わせ技術を駆使して寄生容量を削減することがなされて
いたが、本発明では、寄生容量が適当に存在していて
も、むしろ、寄生容量によって、効果的な動作が期待で
きることもある。そのことが本発明の特徴ともなりえる
ことは先に述べたとおりである。もちろん、寄生容量は
少ない方が周辺回路の負担は少ないので望ましいことは
言うまでもない。
0(A)および図11(A)に示す。ここには、既に2
つのTFT、107と108が形成されている様子を示
した。ここで、101はガラス等の基板であり、102
は、基板からTFTにナトリウム等の可動イオンが侵入
することを防ぐためのブロッキング層であり、窒化珪素
や酸化アルミニウム等が適している。
層とTFTの半導体との界面準位の形成を防止する目的
で設けられる酸化珪素等の絶縁膜である。104は半導
体被膜であり、図では、プレーナー方式を採用したの
で、ここに、不純物領域が形成されている。被膜の厚さ
は20〜100nmが好適であった。セルフアライン方
式を採用する場合には、この被膜は最終的にはポリシリ
コンとなることが望まれる。105はゲイト絶縁膜とし
て機能する絶縁膜で、スパッタ法によって形成された酸
化珪素膜やECR−CVD法によって形成された酸化珪
素膜がその目的には適している。厚さは50〜200n
mが好適であった。106は、ゲイト電極であり、不純
物導入にセルフアライン方式を採用する場合には、高濃
度不純物ドープされたシリコン等の半導体材料やクロ
ム、タングステン等の耐熱金属等がその目的に適してい
る。そして、図10(A)および図11(A)の段階で
は、これらのゲイト電極は露出してある。
示すように、TFT107のソース領域とドレイン領域
に穴を明け、金属被膜を形成して、エッチングし、ドレ
イン領域を信号線110に接続する。また、同時にソー
ス領域を金属配線109によって、もう一方のTFT、
108のゲイト電極に接続する。このとき、TFT10
8のゲイト電極は露出されているので、穴明けの工程は
不必要である。
10(C)および図11(C)に示すように、TFT1
07のゲイト電極とTFT108のドレイン領域に穴を
開け、金属被膜を形成して、TFT108のゲイト電極
を信号線113に、またTFT108のドレイン領域を
電圧供給線112に接続する。層間絶縁膜は絶縁特性の
よいものが本発明を実施するうえで適している。なぜな
らば、本発明では、Tr2 として機能するTFTのゲイ
ト電極には1フレームの間、電荷が保持されることが望
まれるからである。電荷のリークが全くないことは必要
ではないが、あまりにリークが大きいことは本発明を実
施するうえで重大な障害となる。
ち、図10(D)および図11(D)に示すように、T
FT108のソース領域に穴を開け、画素電極とその配
線115をITO(酸化インディウム−酸化錫合金)等
の透明導電性材料で形成する。以上の工程によって、本
発明を実施できる画素を作製することが出来た。
図12は、逆スタガー型のTFTを2つ用いて本発明を
実施する例を説明する断面図である。
01上に逆スタガー型のTFT209と210が形成さ
れている。ここで、202は基板からの可動イオンの侵
入を防ぐブロッキング層であり、窒化珪素等が適してい
る。また、203はゲイト電極であり、アルミニウム等
の金属やシリコン等の半導体材料で形成される。特に低
温プロセスによって、歩留りの向上を計る際は、導電率
の低いアルミニウムを選択できる。アルミニウムを使用
する場合、このゲイト電極のうち、TFT209のゲイ
ト電極は、パターニングのときに既に選択線に接続され
た状態で形成されていることが望ましい。一方、TFT
210のゲイト電極は電気的に絶縁された状態にある。
また、ゲイト電極の表面には陽極酸化法、その他の方法
で厚さ10〜30nmの酸化膜を形成しておくと都合良
かった。
間絶縁膜としても機能するものを使用するとよい。ま
た、TFTの活性化領域に関しては、TFT209で
は、I型のアモルファスシリコン膜205を、TFT2
10では、N型のアモルファスシリコン膜206を形成
した。アモルファスシリコンの代わりにポリシリコンを
使用してもよい。そして、両方のTFTには、N+ 型の
微結晶シリコン膜207を、エッチングストッパー20
8を使用して形成し、ソース、ドレインとした。このよ
うな構成とすることによって、TFT209はエンハン
スメント型TFTとして、また、TFT210はデプレ
ッション型TFTとして動作する。
すような回路を構成しようとすれば、活性化領域(すな
わち205と206)をどちらもI型とし、ソース、ド
レインをP型とN型にすればよい。CMOS化の場合に
は、アモルファスシリコンを使用するとPチャネルTF
Tの移動度が著しく小さいので、ポリシリコンの方が望
ましい。しかしながら、デプレッション型の場合もそう
であるが、レーザーアニールのような特殊な方法でなけ
れば、ポリシリコンの低温作製は困難である。例えば、
ゲイト電極にアルミニウムを使用する場合にはプロセス
温度が550℃以上となると、アルミニウムが劣化する
ので注意が必要である。
ゲイト電極は層間絶縁膜204によって、外部との電気
的な接続は一切無い状態になっている。次に図12
(B)に示すように、金属被膜を形成して、パターニン
グすることによって、TFT209のドレインを信号線
211に接続し、一方、TFT210のゲイト電極に穴
を開けて、金属配線212を形成して、TFT209の
ソースとTFT210のゲイトを接続する。
TFT210のドレインに穴を開けて、図12(C)に
示すように、電圧供給線と接続する金属配線214を形
成する。最後に、平坦化膜216を形成してから、透明
導電材料によって、画素電極217を形成して(図12
(D))、本発明を実施する画素の作製を終了する。
図13も逆スタガー型のTFTを2つ用いて本発明を実
施する例を説明する。図13は上面図である。図13
(A)に示すように、ガラス基板上に選択線として機能
し、かつ、第1のTFTのゲイト電極としても機能する
金属配線301と第2のTFTのゲイト電極として機能
する金属配線301’を同一被膜のパターニングによっ
て形成する。パターニングの前に上記金属被膜の表面
に、陽極酸化法、その他の方法で厚さ10〜30nmの
酸化膜を形成しておくと都合良かった。
ト絶縁膜を形成した後、半導体被膜302を形成した。
さらに、第2のTFTのゲイト電極にコンタクトホール
304を形成して、第1のTFTのソース、ドレイン電
極としての高濃度不純物ドープ半導体膜305と、第2
のTFTのソース、ドレイン電極としての高濃度不純物
ドープ半導体膜303を形成した。このとき、この2つ
の半導体被膜303と305は同一材料、同一被膜、同
一導電型であっても、異種導電型であっても構わない。
異種導電型とするとCMOS化が可能である。
FTのソースとして機能する部分は、コンタクトホール
304を介して第2のTFTのゲイト電極と接続する。
このようにして図13(A)を得る。次に図13(B)
に示すように、金属被膜を形成して、パターニングする
ことによって、第1のTFTのドレインを信号線306
に接続する。さらに、層間絶縁膜を形成した後、図13
(C)に示すように、第2のTFTのドレインにコンタ
クトホール307を、また、ソースにコンタクトホール
309を開けて、それぞれ、電圧供給線308、画素電
極310と接続する。こうして本発明を実施する画素の
作製を終了する。
ついてまとめると以下のようになる。〔〕内数字はマス
の枚数である。 (1)選択線301、ゲイト電極301’の形成 〔1〕 (2)ゲイト絶縁膜(層間絶縁膜)の形成 (3)半導体層302の形成 〔2〕 (4)エッチングストッパー(図示せず)の形成 〔3〕 (5)コンタクトホール304の形成 〔4〕 (6)半導体層305の形成 〔5〕 (7)半導体層303の形成 〔6〕 (8)信号線306の形成 〔7〕 (9)層間絶縁膜の形成 (10)コンタクトホール307、309の形成 〔8〕 (11)電圧供給線308の形成
来る。
るための実際の回路例を示す。図14(A)には、その
断面図を、また、同図(B)は、その上面図を示す。こ
の回路を作製するには以下のようにおこなう。
ト電極となり、選択線としても機能する配線402を形
成する。配線形成後、陽極酸化法等によって、配線の表
面に厚さ10〜200nm程度の酸化膜を形成しておい
てもよい。また、そのゲイト電極あるいは選択線は、図
に示すようにその側面をテーパー状に加工しておいても
よい。このようなテーパー状の断面とすることによっ
て、その段差を緩和し、上に積層される被膜の密着性を
上げ、さらに、微細加工を再現良くおこなうことができ
る。
線を兼ねる場合には、選択線の抵抗を下げるためにはそ
の幅を広くするか、厚みを増すことが要求されるが、開
口率を維持し、また、チャネル長を短くする意味から、
選択線の幅を広くすることは問題がある。したがって、
選択線の厚みを厚くすることが要求されるのであるが、
選択線の厚さがあまりに大きいとその上に形成する被膜
が、その段差によって障害を受けることとなる。そのよ
うな意味からも、このようなテーパー状の断面は好まし
いものである。
極)402の上には、ゲイト絶縁膜403を形成する。
このゲイト絶縁膜は、層間絶縁膜としても機能するもの
で、その形成後、あるいは形成中に、エッチバック法に
よってその表面の平坦化をおこなうことが望ましい。
に、第1のTFTの活性化半導体膜としてアモルファス
シリコンあるいはポリシリコン、あるいはそれらの中間
状態のものの被膜405を形成する。その厚さは20〜
100nmとする。また、その上に窒化珪素等の被膜を
形成し、パターニングして、これをエッチングストッパ
ー406とする。特に同じ材質の多層の被膜をエッチン
グするにあたって、下層の被膜が上記の如く極めて薄い
場合には、誤って、下層の被膜を切断してしまう恐れが
あるので、このようなエッチングストッパーをもうける
ことは意味がある。また、TFTのチャネル長は実質的
に、このエッチングストッパーの幅によって決定され
る。
ルシリコン膜を形成して、これをパターニングして、第
1のTFTのドレイン408と、第1のTFTのソース
と第2のTFTのゲイト電極を兼ねた配線407を形成
する。本発明では、この配線407に蓄積される電荷に
よって、その動作特性が大きく影響を受け、したがっ
て、この部分の配線のキャパシタンスが大きいと、第1
のTFT(Tr1 )の負荷が大きくなる。したがって、
高速動作という点からすれば、このように、できるだけ
表面積が小さくなるように配置することが望まれ、本実
施例のように一体物として形成することは、本発明の利
点をさらに強調することとなる。
ミニウム等の金属材料で形成する。第1のTFTのドレ
インは露出されているので、その上に金属配線を重ねて
形成するだけで十分なコンタクトが得られる。
機能し、さらに、層間絶縁物としても機能する絶縁被膜
410を形成する。その材料としては酸化珪素等が望ま
しい。そして、その上に活性化半導体膜411としてポ
リシリコン、あるいはアモルファスシリコンとポリシリ
コンの中間状態のものの被膜411を形成する。その厚
さは20〜100nmとする。また、その上に窒化珪素
等の被膜を形成し、パターニングして、これをエッチン
グストッパー412とする。
タルシリコン膜を形成し、これをパターンニングして、
第2のTFTのソース、ドレイン413を形成する。こ
の状態では、このソース領域およびドレイン領域は露出
した状態であるので、ドレインの上に電圧供給線414
をアルミニウムのような金属材料で形成し、また、ソー
スの上にITOのような透明導電性材料の被膜で、画素
電極415を形成するだけで良好なコンタクトが得られ
る。
る。ただし、〔〕内数字はマスクの枚数である。 (1)選択線402の形成 〔1〕 (2)ゲイト絶縁膜(層間絶縁膜)403の形成 (3)半導体層405の形成 〔2〕 (4)エッチングストッパー406の形成 〔3〕 (5)半導体層407、408の形成 〔4〕 (6)信号線409の形成 〔5〕 (7)ゲイト絶縁膜(層間絶縁膜)410の形成 (8)半導体層411の形成 〔6〕 (9)エッチングストッパー412の形成 〔7〕 (10)半導体層413の形成 〔8〕 (11)電圧供給線414の形成
することが出来る。上記の方法の特徴は1度もコンタク
トホールを形成しないで、回路を作製できることであ
る。コンタクトホールによる配線の接続は、しばしば、
ホールの段差による断線や接触不良をもたらした。本実
施例ではそのような問題は生じない。
るいはデジタル階調方式に比べて、著しく歩留りをあげ
ることができるようになった。すなわち、従来の方式で
は不良とされたような粗悪なTFT素子を使用しても、
以上に説明したような理由から十分な階調表示を得るこ
とができた。その結果、歩留りが向上し、生産コストが
引き下げられるのが本発明の特徴である。しかしなが
ら、低コストでありながら、従来と同様の階調表示、あ
るいは従来以上の階調表示が達成できることも本発明の
特徴である。
ルフアライン方式で作製されたポリシリコンTFTを用
いると、高速動作性、高階調表示性に極めて優れたLC
Dを作製することができる。
方式のポリシリコンTFTを採用した場合でも、64階
調以上の階調表示は難無くおこなえ、また、その生産コ
ストも、従来のアナログ方式の16階調のLCDと同
等、あるいはそれをはるかに下回るコストで生産でき
る。
ン方式のアモルファスシリコンTFTを採用した場合に
も、16階調以上の階調表示能力を有する大面積LCD
を安価に製造できる。
り高コストによって、先行投資の償却費負担に苦しみ、
赤字垂れ流しで採算の見通しの立たなかった泥沼状態の
液晶ディスプレー業界の救世主となるとともに、従来の
高価な液晶ディスプレーでは想像もできなかった新たな
利用分野を開拓し、従来の経済予想を上回る液晶ディス
プレーマーケットを築く引き金となると本発明人は信じ
るのである。
作例を示す。
例を示す。
作例を示す。
作例を示す。
す。
作例を示す。
作例を示す。
の信号波形の例を示す。
Claims (27)
- 【請求項1】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された第2の信号線と、 前記基板上に形成された第2のトップゲート型薄膜トラ
ンジスタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された電圧供給線と、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記ソースおよびドレインの他方に
接続された画素電極と、 前記基板上に形成された第3のトップゲート型薄膜トラ
ンジスタを有する駆動回路であって、前記第1のトップ
ゲート型薄膜トランジスタと前記第2のトップゲート型
薄膜トランジスタのうちの少なくとも一つを駆動する駆
動回路と、 を有しており、前記第1のトップゲート型薄膜トランジスタと前記第2
のトップゲート型薄膜トランジスタは、一方がNMOS
トランジスタであり、他方がPMOSトランジスタであ
り、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項2】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た第2の信号線と、 前記基板上に形成された第2の逆スタガ型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た電圧供給線と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記ソースおよびドレインの他方に接続
された画素電極と、 前記基板上に形成された第3の逆スタガ型薄膜トランジ
スタを有する駆動回路であって、前記第1の逆スタガ型
薄膜トランジスタと前記第2の逆スタガ型薄膜トランジ
スタのうちの少なくとも一つを駆動する駆動回路と、 を有しており、前記第1の逆スタガ型薄膜トランジスタと前記第2の逆
スタガ型薄膜トランジスタは、一方がNMOSトランジ
スタであり、他方がPMOSトランジスタであり、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項3】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成された、かつ前記第1の信号線に接続
されたゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タのソースおよびドレインの一方に接続された第2の信
号線と、 前記基板上に形成された第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タのソースおよびドレインの一方に接続された電圧供給
線と、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記ソースおよびドレインの他方に接続された画素
電極と、 前記基板上に形成された第3の薄膜トランジスタを有す
る駆動回路であって、前記第1の薄膜トランジスタと前
記第2の薄膜トランジスタのうちの少なくとも一つを駆
動する駆動回路と、 を有しており、前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタは、一方がNMOSトランジスタであり、他方がP
MOSトランジスタであり、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項4】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された第2の信号線と、 前記基板上に形成された第2のトップゲート型薄膜トラ
ンジスタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された電圧供給線と、 前記第1のトップゲート型薄膜トランジスタおよび前記
第2のトップゲート型薄膜トランジスタ上に形成された
平坦化膜と、 前記平坦化膜上に形成され、かつ前記第2のトップゲー
ト型薄膜トランジスタの前記ソースおよびドレインの他
方に接続された画素電極と、 前記基板上に形成された第3のトップゲート型薄膜トラ
ンジスタを有する駆動回路であって、前記第1のトップ
ゲート型薄膜トランジスタと前記第2のトップゲート型
薄膜トランジスタのうちの少なくとも一つを駆動する駆
動回路と、 を有しており、前記第1のトップゲート型薄膜トランジスタと前記第2
のトップゲート型薄膜トランジスタは、一方がNMOS
トランジスタであり、他方がPMOSトランジスタであ
り、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項5】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た第2の信号線と、 前記基板上に形成された第2の逆スタガ型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た電圧供給線と、 前記第1の逆スタガ型薄膜トランジスタおよび前記第2
の逆スタガ型薄膜トランジスタ上に形成された平坦化膜
と、 前記平坦化膜上に形成され、かつ前記第2の逆スタガ型
薄膜トランジスタの前記ソースおよびドレインの他方に
接続された画素電極と、 前記基板上に形成された第3の逆スタガ型薄膜トランジ
スタを有する駆動回路であって、前記第1の逆スタガ型
薄膜トランジスタと前記第2の逆スタガ型薄膜トランジ
スタのうちの少なくとも一つを駆動する駆動回路と、 を有しており、前記第1の逆スタガ型薄膜トランジスタと前記第2の逆
スタガ型薄膜トランジスタは、一方がNMOSトランジ
スタであり、他方がPMOSトランジスタであり、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項6】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タのソースおよびドレインの一方に接続された第2の信
号線と、 前記基板上に形成された第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タのソースおよびドレインの一方に接続された電圧供給
線と、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ上に形成された平坦化膜と、 前記平坦化膜上に形成され、かつ前記第2の薄膜トラン
ジスタの前記ソースおよびドレインの他方に接続された
画素電極と、 前記基板上に形成された第3の薄膜トランジスタを有す
る駆動回路であって、前記第1の薄膜トランジスタと前
記第2の薄膜トランジスタのうちの少なくとも一つを駆
動する駆動回路と、 を有しており、前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタは、一方がNMOSトランジスタであり、他方がP
MOSトランジスタであり、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項7】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された第2の信号線と、 前記基板上に形成された第2のトップゲート型薄膜トラ
ンジスタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された電圧供給線と、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記ソースおよびドレインの他方に
接続された画素電極と、 前記基板上に形成された第3のトップゲート型薄膜トラ
ンジスタを有する駆動回路であって、前記第1のトップ
ゲート型薄膜トランジスタと前記第2のトップゲート型
薄膜トランジスタのうちの少なくとも一つを駆動する駆
動回路と、 を有しており、 前記第2のトップゲート型薄膜トランジスタのチャネル
幅は、前記第1のトップゲート型薄膜トランジスタのチ
ャネル幅よりも大きく、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項8】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た第2の信号線と、 前記基板上に形成された第2の逆スタガ型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た電圧供給線と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記ソースおよびドレインの他方に接続
された画素電極と、 前記基板上に形成された第3の逆スタガ型薄膜トランジ
スタを有する駆動回路であって、前記第1の逆スタガ型
薄膜トランジスタと前記第2の逆スタガ型薄膜トランジ
スタのうちの少なくとも一つを駆動する駆動回路と、 を有しており、 前記第2の逆スタガ型薄膜トランジスタのチャネル幅
は、前記第1の逆スタガ型薄膜トランジスタのチャネル
幅よりも大きく、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項9】 アクティブマトリクス型電気光学表示装
置の駆動方法であって、前記アクティブマトリクス型電
気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タのソースおよびドレインの一方に接続された第2の信
号線と、 前記基板上に形成された第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タのソースおよびドレインの一方に接続された電圧供給
線と、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記ソースおよびドレインの他方に接続された画素
電極と、 前記基板上に形成された第3の薄膜トランジスタを有す
る駆動回路であって、前記第1の薄膜トランジスタと前
記第2の薄膜トランジスタのうちの少なくとも一つを駆
動する駆動回路と、 を有しており、 前記第2の薄膜トランジスタのチャネル幅は、前記第1
の薄膜トランジスタのチャネル幅よりも大きく、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項10】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1のトップゲート型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタの前記第1の一対の不純物領域の一方
に接続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の一方
に接続された電圧供給線と、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の他方
に接続された画素電極と、 前記基板上に形成された第3のトップゲート型薄膜トラ
ンジスタを有する駆動回路であって、前記第1のトップ
ゲート型薄膜トランジスタと前記第2のトップゲート型
薄膜トランジスタのうちの少なくとも一つを駆動する駆
動回路と、 を有しており、前記第1のトップゲート型薄膜トランジスタと前記第2
のトップゲート型薄膜トランジスタは、一方がNMOS
トランジスタであり、他方がPMOSトランジスタであ
り、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項11】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の逆スタガ型薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタの前記第1の一対の不純物領域の一方に接
続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の一方に接
続された電圧供給線と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の他方に接
続された画素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
の逆スタガ型薄膜トランジスタを有する駆動回路であっ
て、前記第1の逆スタガ型薄膜トランジスタと前記第2
の逆スタガ型薄膜トランジスタのうちの少なくとも一つ
を駆動する駆動回路と、 を有する電気光学表示装置であって、前記第1の逆スタガ型薄膜トランジスタと前記第2の逆
スタガ型薄膜トランジスタは、一方がNMOSトランジ
スタであり、他方がPMOSトランジスタであり、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項12】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タの前記第1の一対の不純物領域の一方に接続された第
2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の一方に接続された電
圧供給線と、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の他方に接続された画
素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
の薄膜トランジスタを有する駆動回路であって、前記第
1の薄膜トランジスタと前記第2の薄膜トランジスタの
うちの少なくとも一つを駆動する駆動回路と、 を有しており、前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタは、一方がNMOSトランジスタであり、他方がP
MOSトランジスタであり、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項13】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1のトップゲート型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタの前記第1の一対の不純物領域の一方
に接続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の一方
に接続された電圧供給線と、 前記第1のトップゲート型薄膜トランジスタおよび前記
第2のトップゲート型薄膜トランジスタ上に形成された
平坦化膜と、 前記平坦化膜上に形成され、かつ前記第2のトップゲー
ト型薄膜トランジスタの前記第2の一対の不純物領域の
他方に接続された画素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
のトップゲート型薄膜トランジスタを有する駆動回路で
あって、前記第1のトップゲート型薄膜トランジスタと
前記第2のトップゲート型薄膜トランジスタのうちの少
なくとも一つを駆動する駆動回路と、 を有しており、前記第1のトップゲート型薄膜トランジスタと前記第2
のトップゲート型薄膜トランジスタは、一方がNMOS
トランジスタであり、他方がPMOSトランジスタであ
り、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項14】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の逆スタガ型薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタの前記第1の一対の不純物領域の一方に接
続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の一方に接
続された電圧供給線と、 前記第1の逆スタガ型薄膜トランジスタおよび前記第2
の逆スタガ型薄膜トランジスタ上に形成された平坦化膜
と、 前記平坦化膜上に形成され、かつ前記第2の逆スタガ型
薄膜トランジスタの前記第2の一対の不純物領域の他方
に接続された画素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
の逆スタガ型薄膜トランジスタを有する駆動回路であっ
て、前記第1の逆スタガ型薄膜トランジスタと前記第2
の逆スタガ型薄膜トランジスタのうちの少なくとも一つ
を駆動する駆動回路と、 を有しており、前記第1の逆スタガ型薄膜トランジスタと前記第2の逆
スタガ型薄膜トランジスタは、一方がNMOSトランジ
スタであり、他方がPMOSトランジスタであり、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項15】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タの前記第1の一対の不純物領域の一方に接続された第
2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の一方に接続された電
圧供給線と、 前記第1の薄膜トランジスタおよび前記第2の薄膜トラ
ンジスタ上に形成された平坦化膜と、 前記平坦化膜上に形成され、かつ前記第2の薄膜トラン
ジスタの前記第2の一対の不純物領域の他方に接続され
た画素電極と、 前記基板上に形成され、チャネル形成領域を有する第3
の薄膜トランジスタを有する駆動回路であって、前記第
1の薄膜トランジスタと前記第2の薄膜トランジスタの
うちの少なくとも一つを駆動する駆動回路と、 を有しており、前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタは、一方がNMOSトランジスタであり、他方がP
MOSトランジスタであり、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項16】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1のトップゲート型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタの前記第1の一対の不純物領域の一方
に接続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の一方
に接続された電圧供給線と、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の他方
に接続された画素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
のトップゲート型薄膜トランジスタを有する駆動回路で
あって、前記第1のトップゲート型薄膜トランジスタと
前記第2のトップゲート型薄膜トランジスタのうちの少
なくとも一つを駆動する駆動回路と、 を有しており、 前記第2のトップゲート型薄膜トランジスタのチャネル
幅は、前記第1のトップゲート型薄膜トランジスタのチ
ャネル幅よりも大きく、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項17】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の逆スタガ型薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタの前記第1の一対の不純物領域の一方に接
続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の一方に接
続された電圧供給線と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の他方に接
続された画素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
の逆スタガ型薄膜トランジスタを有する駆動回路であっ
て、前記第1の逆スタガ型薄膜トランジスタと前記第2
の逆スタガ型薄膜トランジスタのうちの少なくとも一つ
を駆動する駆動回路と、 を有しており、 前記第2の逆スタガ型薄膜トランジスタのチャネル幅
は、前記第1の逆スタガ型薄膜トランジスタのチャネル
幅よりも大きく、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項18】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タの前記第1の一対の不純物領域の一方に接続された第
2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の一方に接続された電
圧供給線と、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の他方に接続された画
素電極と、 前記基板上に形成されたチャネル形成領域を有する第3
の薄膜トランジスタを有する駆動回路であって、前記第
1の薄膜トランジスタと前記第2の薄膜トランジスタの
うちの少なくとも一つを駆動する駆動回路と、 を有しており、 前記第2の薄膜トランジスタのチャネル幅は、前記第1
の薄膜トランジスタのチャネル幅よりも大きく、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項19】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された第2の信号線と、 前記基板上に形成された第2のトップゲート型薄膜トラ
ンジスタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタのソースおよびドレインの一方に接続
された電圧供給線と、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記ソースおよびドレインの他方に
接続された画素電極と、 を有しており、 前記第2のトップゲート型薄膜トランジスタのチャネル
幅は、前記第1のトップゲート型薄膜トランジスタのチ
ャネル幅よりも大きく、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項20】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た第2の信号線と、 前記基板上に形成された第2の逆スタガ型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタのソースおよびドレインの一方に接続され
た電圧供給線と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記ソースおよびドレインの他方に接続
された画素電極と、 を有しており、 前記第2の逆スタガ型薄膜トランジスタのチャネル幅
は、前記第1の逆スタガ型薄膜トランジスタのチャネル
幅よりも大きく、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項21】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成され、かつ前記第1の信号線に接続さ
れたゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タのソースおよびドレインの一方に接続された第2の信
号線と、 前記基板上に形成された第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タのソースおよびドレインの一方に接続された電圧供給
線と、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記ソースおよびドレインの他方に接続された画素
電極と、 を有しており、 前記第2の薄膜トランジスタのチャネル幅は、前記第1
の薄膜トランジスタのチャネル幅よりも大きく、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項22】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1のトップゲート型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第1のトップゲート型
薄膜トランジスタの前記第1の一対の不純物領域の一方
に接続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2のトップゲート型薄膜トランジ
スタと、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の一方
に接続された電圧供給線と、 前記基板上に形成され、かつ前記第2のトップゲート型
薄膜トランジスタの前記第2の一対の不純物領域の他方
に接続された画素電極と、 を有しており、 前記第2のトップゲート型薄膜トランジスタのチャネル
幅は、前記第1のトップゲート型薄膜トランジスタのチ
ャネル幅よりも大きく、 前記第2の信号線から前記第2のトップゲート型薄膜ト
ランジスタのゲートへ少なくとも前記第1のトップゲー
ト型薄膜トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項23】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の逆スタガ型薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の逆スタガ型薄膜
トランジスタの前記第1の一対の不純物領域の一方に接
続された第2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の逆スタガ型薄膜トランジスタ
と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の一方に接
続された電圧供給線と、 前記基板上に形成され、かつ前記第2の逆スタガ型薄膜
トランジスタの前記第2の一対の不純物領域の他方に接
続された画素電極と、 を有しており、 前記第2の逆スタガ型薄膜トランジスタのチャネル幅
は、前記第1の逆スタガ型薄膜トランジスタのチャネル
幅よりも大きく、 前記第2の信号線から前記第2の逆スタガ型薄膜トラン
ジスタのゲートへ少なくとも前記第1の逆スタガ型薄膜
トランジスタを通して信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項24】 アクティブマトリクス型電気光学表示
装置の駆動方法であって、前記アクティブマトリクス型
電気光学表示装置は、 絶縁表面を有する基板と、 前記基板上に形成された第1の信号線と、 前記基板上に形成されたチャネル領域と第1の一対の不
純物領域とを有し、かつ前記第1の信号線に接続された
ゲートを有する第1の薄膜トランジスタと、 前記基板上に形成され、かつ前記第1の薄膜トランジス
タの前記第1の一対の不純物領域の一方に接続された第
2の信号線と、 前記基板上に形成されたチャネル領域と第2の一対の不
純物領域とを有する第2の薄膜トランジスタと、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の一方に接続された電
圧供給線と、 前記基板上に形成され、かつ前記第2の薄膜トランジス
タの前記第2の一対の不純物領域の他方に接続された画
素電極と、 を有しており、 前記第2の薄膜トランジスタのチャネル幅は、前記第1
の薄膜トランジスタのチャネル幅よりも大きく、 前記第2の信号線から前記第2の薄膜トランジスタのゲ
ートへ少なくとも前記第1の薄膜トランジスタを通して
信号が供給され、 前記画素電極には、1フレーム期間のうち所望の階調表
示に対応した期間だけ前記電圧供給線から電圧が印加さ
れるアクティブマトリクス型電気光学表示装置の駆動方
法。 - 【請求項25】 前記第3のトップゲート型薄膜トラン
ジスタ上には、平坦化膜が形成されている請求項4また
は13に記載のアクティブマトリクス型電気光学表示装
置の駆動方法。 - 【請求項26】 前記第3の逆スタガ型薄膜トランジス
タ上には、平坦化膜が形成されている請求項5または1
4に記載のアクティブマトリクス型電気光学表示装置の
駆動方法。 - 【請求項27】 前記第3の薄膜トランジスタ上には、
平坦化膜が形成されている請求項6または15に記載の
アクティブマトリクス型電気光学表示装置の駆動方法。
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