JP3446608B2 - 半導体ユニット - Google Patents

半導体ユニット

Info

Publication number
JP3446608B2
JP3446608B2 JP14899198A JP14899198A JP3446608B2 JP 3446608 B2 JP3446608 B2 JP 3446608B2 JP 14899198 A JP14899198 A JP 14899198A JP 14899198 A JP14899198 A JP 14899198A JP 3446608 B2 JP3446608 B2 JP 3446608B2
Authority
JP
Japan
Prior art keywords
input
semiconductor device
electrode
circuit board
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14899198A
Other languages
English (en)
Other versions
JPH11340282A (ja
Inventor
崇好 村端
泰行 ▲高▼野
雅俊 竹田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP14899198A priority Critical patent/JP3446608B2/ja
Publication of JPH11340282A publication Critical patent/JPH11340282A/ja
Application granted granted Critical
Publication of JP3446608B2 publication Critical patent/JP3446608B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置と回路
基板とが電気的および機械的に接続された半導体ユニッ
トに関するものであり、特に、半導体装置と回路基板と
をフェースダウンで接続したフリップチップ実装の半導
体ユニットに適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置と回路基板とを直接フェース
ダウンで電気的および機械的に接続するフリップチップ
実装は、樹脂等で保護成形した従来のパッケージに比較
して実装面積を大幅に縮小することができるという利点
を持ち、注目を集めている技術である。
【０００３】以下に、従来の半導体装置の実装技術につ
いて説明する。ここで、図８は従来の第１の技術におけ
る半導体装置と回路基板の接合状態の要部を示す断面
図、図９は従来の第２の技術における半導体装置と回路
基板の接合状態の要部を示す断面図、図１０は従来の技
術における半導体装置と回路基板の接合状態の要部を示
す断面図である。
【０００４】図８に示すように、従来から、アルミ電極
１１上に突起電極１０が形成された半導体装置９を回路
基板２９に電気的および機械的に接続する第１の技術と
して、両者を絶縁性接着樹脂２７によって固定し、半導
体装置１の突起電極１０と回路基板２９上の入出力電極
２８との機械的な接触のみで接続する半導体ユニットが
知られている。
【０００５】この接続技術は、図８に示すように、まず
入出力電極２８を有する回路基板２９上に絶縁性接着樹
脂２７を貼り付ける。次いで、ボンディング装置（図示
せず）あるいはめっき装置（図示せず）によってアルミ
電極１１上に突起電極１０が形成された半導体装置９を
回路基板２９上に位置決めして重ね合わせる。そして、
加熱と加圧とを同時に行い、突起電極１０と入出力電極
２８との間に絶縁性接着樹脂２７が存在しないように十
分に荷重を印加して絶縁性接着樹脂２７を硬化させる。
このようにすることで、突起電極１０と入出力電極２８
とが直接接触して両者が電気的に接続されることにな
る。
【０００６】また、アルミ電極１１上に突起電極１０が
形成された半導体装置９を回路基板２９に電気的および
機械的に接続する第２の技術として、異方導電性フィル
ムを使用するものが知られている。
【０００７】この接続技術は、図９に示すように、まず
絶縁性接着樹脂５に対して絶縁性を損なわない程度に導
電性粒子６が分散されたものからなる異方導電性フィル
ム７を用意し、これを入出力電極２８を有する回路基板
２９の上に貼り付ける。
【０００８】ここで、導電性粒子６はＮｉ粒子やＡｇ粒
子、あるいは樹脂ボールに金属薄膜と絶縁膜をコートし
た粒子等が用いられ、その直径は５μｍ程度であり、１
００μｍ3に２５個程度が混入されている。
【０００９】次いで、ボンディング装置（図示せず）あ
るいはめっき装置（図示せず）によって半導体装置９の
アルミ電極１１上に突起電極１０を形成し、突起電極１
０の形成された半導体装置９を回路基板２９上に位置決
めして重ね合わせる。そして、加熱と加圧とを同時に行
い、突起電極１０と入出力電極２８との間の距離を導電
性粒子６の直径以下に維持した状態で絶縁性接着剤５を
硬化させる。このようにすると、突起電極１０と入出力
電極２８との間は、突起電極１０と入出力電極１０との
間の直接接触か、あるいは両者間で押し潰された導電性
粒子６を介しての接触によって電気的に接続されること
になる。
【００１０】ここで、第１の技術による突起電極１０と
入出力電極２８との間の直接接触は絶縁性接着剤２７に
よる機械的接着保持力で維持されるものであり、突起電
極１０には弾力性がないので、電気的接続を維持するた
めの能動的な加圧力が存在しない。したがって、ヒート
サイクルを加えた場合の電気的接続の信頼性が低くな
る。
【００１１】これに対して、第２の技術による突起電極
１０と入出力電極２４との間で押し潰された導電性粒子
６を介する異方導電性フィルム７による電気的接触に
は、押し潰された導電性粒子６の弾力性による能動的な
加圧力が存在するので、ヒートサイクルを加えた場合の
電気的接続の信頼性を第１の技術よりも高く維持するこ
とができるとされている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
実装構造において、半導体装置９に形成された突起電極
１０の高さおよび回路基板２９側の入出力電極２８の高
さはある許容範囲でそれぞれ微妙に異なる。また、機器
への更なる小型化が要求され、半導体装置９の電極間の
ピッチが小さくなると、回路基板２９の入出力電極間の
ピッチも小さくなり、電極幅も小さくなってくる。それ
に伴い、回路基板２９の入出力電極２８のピール強度も
弱くなってくる。
【００１３】この状態で半導体装置９を回路基板２９上
に加熱と加圧をしながら固定すると、図８に示すよう
に、高さの高い突起電極１０に対応した回路基板２９上
の入出力電極２８と、高さの低い突起電極１０に対応し
た回路基板２９上の入出力電極２８とでは、それぞれに
印加される荷重に差が生じる。
【００１４】また、図１０に示すように、高さの高い入
出力電極２８に対応した突起電極１０と、高さの低い入
出力電極２８に対応した突起電極１０とでも、それぞれ
に印加される荷重に差が生じる。
【００１５】一般には、高さの低い突起電極１０も十分
に回路基板２９上の入出力電極２８に接触するように、
さらには高さの低い入出力電極２８も十分に突起電極１
０に接触するように荷重を印加して固定するため、高さ
が高い突起電極１０に対応した回路基板２９上の入出力
電極２８部、および高さの高い入出力電極２８部におい
てはかなりの荷重が印加されることになる。すると、入
出力電極２８の先端が回路基板２９からの剥がれたり、
さらには剥がれた入出力電極２８が半導体装置９に接触
する場合が発生する。
【００１６】そこで、本発明は、半導体装置に形成され
た突起電極と回路基板に形成された入出力電極との電気
的接続不良の発生を抑制することのできる半導体ユニッ
トを提供することを目的とする。
【００１７】
【課題を解決するための手段】この課題を解決するため
に、本発明の半導体ユニットは、複数の突起電極が形成
された半導体装置と、絶縁性および接着性を有する接合
部材と、基幹部の幅よりも先端部の幅の方が広くなった
複数の入出力電極が形成され、入出力電極に対応した突
起電極がこの入出力電極の基幹部を押圧するように半導
体装置が実装される回路基板とからなることを特徴とす
る。
【００１８】これにより、半導体装置に形成された突起
電極と回路基板に形成された入出力電極との電気的接続
不良の発生を抑制することができる。
【００１９】また、本発明の半導体ユニットは、複数の
突起電極が形成された半導体装置と、絶縁性および接着
性を有する接合部材と、基幹部の幅よりも幅の狭いくび
れ部が設けられた複数の入出力電極が形成され、入出力
電極に対応した突起電極がくびれ部の方を先端側にして
この入出力電極の基幹部を押圧するように半導体装置が
実装される回路基板とからなることを特徴とする。
【００２０】これにより、半導体装置に形成された突起
電極と回路基板に形成された入出力電極との電気的接続
不良の発生を抑制することができる。
【００２１】本発明の半導体ユニットは、複数の突起電
極が形成された半導体装置と、絶縁性および接着性を有
する接合部材と、陥没して内層電極と接続されたホール
部が設けられた複数の入出力電極が形成され、入出力電
極に対応した突起電極がホール部の方を先端側にしてこ
の入出力電極を押圧するように半導体装置が実装される
回路基板とからなることを特徴とする。
【００２２】これにより、半導体装置に形成された突起
電極と回路基板に形成された入出力電極との電気的接続
不良の発生を抑制することができる。
【００２３】本発明の半導体ユニットは、複数の突起電
極が形成された半導体装置と、絶縁性および接着性を有
する接合部材と、平面方向に向かって所定の角度に屈曲
された屈曲部が設けられた複数の入出力電極が形成さ
れ、入出力電極に対応した突起電極が屈曲部の方を先端
側にしてこの入出力電極を押圧するように半導体装置が
実装される回路基板とからなることを特徴とする。
【００２４】これにより、半導体装置に形成された突起
電極と回路基板に形成された入出力電極との電気的接続
不良の発生を抑制することができる。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、複数の突起電極が形成された半導体装置と、絶縁性
および接着性を有する接合部材と、基幹部の幅よりも先
端部の幅の方が広くなった複数の入出力電極が形成さ
れ、入出力電極に対応した突起電極がこの入出力電極の
基幹部を押圧するように半導体装置が実装される回路基
板とからなることを特徴とする半導体ユニットであり、
実装時に入出力電極に印加される荷重が分散されるの
で、半導体装置に形成された突起電極と回路基板に形成
された入出力電極との電気的接続不良の発生を抑制する
ことが可能になるという作用を有する。
【００３０】本発明の請求項２に記載の発明は、複数の
突起電極が形成された半導体装置と、絶縁性および接着
性を有する接合部材と、基幹部の幅よりも幅の狭いくび
れ部が設けられた複数の入出力電極が形成され、入出力
電極に対応した突起電極がくびれ部の方を先端側にして
この入出力電極の基幹部を押圧するように半導体装置が
実装される回路基板とからなることを特徴とする半導体
ユニットであり、実装時に入出力電極に印加される荷重
が分散されるので、半導体装置に形成された突起電極と
回路基板に形成された入出力電極との電気的接続不良の
発生を抑制することが可能になるという作用を有する。
【００３１】本発明の請求項３に記載の発明は、複数の
突起電極が形成された半導体装置と、絶縁性および接着
性を有する接合部材と、陥没して内層電極と接続された
ホール部が設けられた複数の入出力電極が形成され、入
出力電極に対応した突起電極がホール部の方を先端側に
してこの入出力電極を押圧するように半導体装置が実装
される回路基板とからなることを特徴とする半導体ユニ
ットであり、実装時に入出力電極に印加される荷重が分
散されるので、半導体装置に形成された突起電極と回路
基板に形成された入出力電極との電気的接続不良の発生
を抑制することが可能になるという作用を有する。
【００３２】本発明の請求項４に記載の発明は、複数の
突起電極が形成された半導体装置と、絶縁性および接着
性を有する接合部材と、平面方向に向かって所定の角度
に屈曲された屈曲部が設けられた複数の入出力電極が形
成され、入出力電極に対応した突起電極が屈曲部の方を
先端側にしてこの入出力電極を押圧するように半導体装
置が実装される回路基板とからなることを特徴とする半
導体ユニットであり、実装時に入出力電極に印加される
荷重が分散されるので、半導体装置に形成された突起電
極と回路基板に形成された入出力電極との電気的接続不
良の発生を抑制することが可能になるという作用を有す
る。
【００３３】
【００３４】
【００３５】以下、本発明の実施の形態について、図１
から図１３を用いて説明する。なお、これらの図面にお
いて同一の部材には同一の符号を付しており、また、重
複した説明は省略されている。
【００３６】（実施の形態１）図１は本発明の実施の形
態１における入出力電極の形状の一例を示す平面図、図
２は本発明の実施の形態１における異方導電性フィルム
を回路基板に貼った状態を示す断面図、図３は本発明の
実施の形態１におけるスタッドバンプの形成工程の一部
を示す説明図、図４は本発明の実施の形態１における半
導体装置と回路基板の異方導電性フィルムを使用した接
合工程および接合状態を連続して示す断面図、図５は本
発明の実施の形態１における入出力電極の形状の他の一
例を示す平面図、図６は本発明の実施の形態１における
入出力電極の形状のさらに他の一例を示す断面図、図７
は本発明の実施の形態１における入出力電極の形状のさ
らに他の一例を示す平面図である。
【００３７】本実施の形態の半導体ユニットにおいて
は、回路形成部分にエッチングレジストを設けエッチン
グにより回路部を形成するサブトラクティブ法にて回路
基板を形成する際に、半導体装置の実装部分である入出
力電極１の形状を、図１に示すように、二点鎖線で示す
突起電極が実装される基幹部の幅ａより先端部の幅ｂの
方を広くする。
【００３８】次に、図２に示すように、このような入出
力電極１が形成された回路基板４の上に、絶縁性接着樹
脂５に絶縁性を損なわない程度に少量の導電性粒子６が
分散されたものからなる異方導電性フィルム（接合部
材）７を貼り付ける。なお、本発明において、回路基板
４と半導体装置９との接続には必ずしも異方導電性フィ
ルム７を用いる必要はなく、絶縁性および接着性を有す
る種々の接合部材を用いることが可能である。
【００３９】一方、図３に示すように、１５０℃〜３０
０℃に加熱されたステージ８上に真空吸着により半導体
装置９を固定し、公知のワイヤボンディング技術による
最初のボンディング工程と同様の方法で、突起電極（以
下、「スタッドバンプ」という。）１０を半導体装置９
上のアルミ電極１１上に形成する。
【００４０】ここで、半導体装置９のアルミ電極１１上
に形成された数多くのスタッドバンプ１０はこのままで
はその高さがそれぞれ微妙に異なる。この状態では、半
導体装置９を回路基板４に機械的に接続した際に、回路
基板４上の入出力電極１に接触することのできるスタッ
ドバンプ１０と、回路基板４上の入出力電極１に届かな
いスタッドバンプ１０とが存在してしまい、電気的な接
続を信頼性良く行うことができない。そこで、これらの
高さの異なるスタッドバンプ１０の高さを一定の許容範
囲内に揃えるために、図３に示すように、レベリングス
テージ１２を使用して１つの半導体装置９内全てのスタ
ッドバンプ１０を同時に押さえ付け、全てのスタッドバ
ンプ１０の高さを揃える。
【００４１】次に、図４（ａ）に示すように、レベリン
グを行った半導体装置９を、先に処理済みの異方導電性
フィルム７を貼り付けた回路基板４上に位置決めして重
ね合わせる。
【００４２】最後に、加熱と加圧を同時に行って、図４
（ｂ）に示すように、スタッドバンプ１０の先端部と回
路基板４上の入出力電極１との間の距離を導電性粒子６
の直径以下に維持した状態で絶縁性接着樹脂５を硬化さ
せる。
【００４３】このようにすることで、入出力電極１の基
幹部の幅ａよりも先端部の幅ｂの方が広くなっており、
スタッドバンプ１０は基幹部に実装されているので、実
装時に入出力電極１に印加される荷重は分散されるよう
になる。これにより、半導体装置９に形成されたスタッ
ドバンプ１０の高さおよび回路基板４の入出力電極１の
高さがある許容範囲でそれぞれ微妙に異なっていたり、
ピール強度の弱い入出力電極１を有する回路基板４に半
導体装置９を実装しても、入出力電極１の先端が回路基
板４から剥がれたり、剥がれた入出力電極１が半導体装
置９に接触することがなくなる。
【００４４】したがって、半導体装置９に形成されたス
タッドバンプ１０と回路基板４に形成された入出力電極
１との電気的接続不良の発生を抑えることができる。
【００４５】なお、入出力電極１は、図５に示すよう
に、二点鎖線で示す突起電極１０が実装される位置より
先端側に、入出力電極１の基幹部の幅ａよりも幅ｃの狭
いくびれ部１３を形成するようにしてもよい。
【００４６】また、図６に示すように、突起電極が実装
される位置より先端側に、入出力電極１が陥没して内層
電極１４と接続されたホール部１５を形成するようにし
てもよい。
【００４７】さらに、図７に示すように、回路基板４の
平面方向に対して所定の角度に屈曲された屈曲部１ａを
入出力電極１に形成し、この屈曲部１ａを先端側にして
突起電極１０を実装してもよい。
【００４８】なお、回路基板４は、サブトラクティブ法
でなく、めっきレジストを用いてめっきにより回路部分
を形成するアディティブ法やセミアディティブ法でも形
成してもよい。
【００４９】また、半導体装置９に形成された突起電極
１０は、ワイヤボンディングでなく公知のめっき装置
（図示せず）にて形成しためっきバンプであってもよ
い。
【００５０】さらに、導電性微粒子６の混入された異方
導電性フィルム７を用いず、絶縁性接着樹脂５のみで固
定するようにしてもよい。
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【００７０】
【００７１】
【００７２】
【００７３】
【００７４】
【発明の効果】以上のように、本発明によれば、半導体
装置に形成された突起電極の高さおよび回路基板の入出
力電極の高さが異なっていたり、ピール強度の弱い入出
力電極を有する回路基板に半導体装置を実装しても、入
出力電極の先端が回路基板から剥がれたり、剥がれた入
出力電極が半導体装置に接触することがなくなるという
有効な効果が得られる。
【００７５】これにより、半導体装置に形成された突起
電極と回路基板に形成された入出力電極との電気的接続
不良の発生を抑制することが可能になるというという有
効な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における入出力電極の形
状の一例を示す平面図
【図２】本発明の実施の形態１における異方導電性フィ
ルムを回路基板に貼った状態を示す断面図
【図３】本発明の実施の形態１におけるスタッドバンプ
の形成工程の一部を示す説明図
【図４】本発明の実施の形態１における半導体装置と回
路基板の異方導電性フィルムを使用した接合工程および
接合状態を連続して示す断面図
【図５】本発明の実施の形態１における入出力電極の形
状の他の一例を示す平面図
【図６】本発明の実施の形態１における入出力電極の形
状のさらに他の一例を示す断面図
【図７】本発明の実施の形態１における入出力電極の形
状のさらに他の一例を示す平面図
【図８】従来の第１の技術における半導体装置と回路基
板の接合状態の要部を示す断面図
【図９】従来の第２の技術における半導体装置と回路基
板の接合状態の要部を示す断面図
【図１０】従来の技術における半導体装置と回路基板の
接合状態の要部を示す断面図
【符号の説明】
１ 入出力電極 １ａ 屈曲部 ４ 回路基板 ５ 絶縁性接着樹脂（接合部材） ７ 異方導電性フィルム（接合部材） ９ 半導体装置 １０ 突起電極（スタッドバンプ） １３ くびれ部 １４ 内層電極 １５ ホール部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−232205（ＪＰ，Ａ) 特開 平３−16147（ＪＰ，Ａ) 特開 昭53−8566（ＪＰ，Ａ) 特開 平１−152637（ＪＰ，Ａ) 特開 平４−82241（ＪＰ，Ａ) 特開 平９−82755（ＪＰ，Ａ) 国際公開98／18161（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/92 H01L 23/12 H05K 1/18

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の突起電極が形成された半導体装置
    と、 絶縁性および接着性を有する接合部材と、 基幹部の幅よりも先端部の幅の方が広くなった複数の入
    出力電極が形成され、前記入出力電極に対応した前記突
    起電極がこの入出力電極の基幹部を押圧するように前記
    半導体装置が実装される回路基板とからなることを特徴
    とする半導体ユニット。
  2. 【請求項２】複数の突起電極が形成された半導体装置
    と、 絶縁性および接着性を有する接合部材と、 基幹部の幅よりも幅の狭いくびれ部が設けられた複数の
    入出力電極が形成され、前記入出力電極に対応した前記
    突起電極が前記くびれ部の方を先端側にしてこの入出力
    電極の基幹部を押圧するように前記半導体装置が実装さ
    れる回路基板とからなることを特徴とする半導体ユニッ
    ト。
  3. 【請求項３】複数の突起電極が形成された半導体装置
    と、 絶縁性および接着性を有する接合部材と、 陥没して内層電極と接続されたホール部が設けられた複
    数の入出力電極が形成され、前記入出力電極に対応した
    前記突起電極が前記ホール部の方を先端側にしてこの入
    出力電極を押圧するように前記半導体装置が実装される
    回路基板とからなることを特徴とする半導体ユニット。
  4. 【請求項４】複数の突起電極が形成された半導体装置
    と、 絶縁性および接着性を有する接合部材と、 平面方向に向かって所定の角度に屈曲された屈曲部が設
    けられた複数の入出力電極が形成され、前記入出力電極
    に対応した前記突起電極が前記屈曲部の方を先端側にし
    てこの入出力電極を押圧するように前記半導体装置が実
    装される回路基板とからなることを特徴とする半導体ユ
    ニット。
JP14899198A 1998-05-29 1998-05-29 半導体ユニット Expired - Fee Related JP3446608B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14899198A JP3446608B2 (ja) 1998-05-29 1998-05-29 半導体ユニット

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14899198A JP3446608B2 (ja) 1998-05-29 1998-05-29 半導体ユニット

Publications (2)

Publication Number Publication Date
JPH11340282A JPH11340282A (ja) 1999-12-10
JP3446608B2 true JP3446608B2 (ja) 2003-09-16

Family

ID=15465265

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14899198A Expired - Fee Related JP3446608B2 (ja) 1998-05-29 1998-05-29 半導体ユニット

Country Status (1)

Country Link
JP (1) JP3446608B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007039960A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置
US8013454B2 (en) 2005-10-05 2011-09-06 Sharp Kabushiki Kaisha Wiring substrate and display device including the same

Also Published As

Publication number Publication date
JPH11340282A (ja) 1999-12-10

Similar Documents

Publication Publication Date Title
KR100349896B1 (ko) 집적회로칩의실장구조체및그실장방법
US20080185717A1 (en) Semiconductor device including bump electrodes
JP2000277649A (ja) 半導体装置及びその製造方法
JP3243956B2 (ja) 半導体装置およびその製造方法
JPH09162230A (ja) 電子回路装置及びその製造方法
JP3446608B2 (ja) 半導体ユニット
JP3509642B2 (ja) 半導体装置の実装方法および実装構造
JP3925752B2 (ja) バンプ付き配線基板及び半導体パッケ−ジの製造法
JP2005340393A (ja) 小型実装モジュール及びその製造方法
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11168116A (ja) 半導体チップ用電極バンプ
JP2001127194A (ja) フリップチップ型半導体装置及びその製造方法
JP3319269B2 (ja) 電子部品接合方法
JP2002118197A (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JP2002134558A (ja) 半導体装置及びその製造方法
JPH0951018A (ja) 半導体装置およびその製造方法
JPH11284022A (ja) 半導体装置およびその製造方法
JP3770321B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4520052B2 (ja) 半導体装置およびその製造方法
JP3337922B2 (ja) 半導体装置及びその製造方法
JP2001144405A (ja) 実装基板
JP2009032948A (ja) Ｉｃチップ及びｉｃチップの実装方法
JP2001174507A (ja) パッケージ評価用の異方性導電シート及びそれを用いた評価方法
JPH11330150A (ja) 半導体ユニット
JPH10125730A (ja) 実装構造体およびその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070704

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20080704

LAPS Cancellation because of no payment of annual fees