JP3439979B2 - データ読み取り方法、データ読み取り装置、及び、記録媒体 - Google Patents
データ読み取り方法、データ読み取り装置、及び、記録媒体Info
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- JP3439979B2 JP3439979B2 JP06308598A JP6308598A JP3439979B2 JP 3439979 B2 JP3439979 B2 JP 3439979B2 JP 06308598 A JP06308598 A JP 06308598A JP 6308598 A JP6308598 A JP 6308598A JP 3439979 B2 JP3439979 B2 JP 3439979B2
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- Signal Processing (AREA)
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- Optical Recording Or Reproduction (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、記録媒体からデー
タの読み取りを高速且つ安定に行うことができるデータ
読み取り方法、データ読み取り装置、及び、記録媒体に
関するものである。
タの読み取りを高速且つ安定に行うことができるデータ
読み取り方法、データ読み取り装置、及び、記録媒体に
関するものである。
【０００２】近年、記録媒体は、記録される情報の高密
度化が進められるとともに、情報を読み出す速度の高速
化が進められている。そのため、記録媒体からデータを
読み取るデータ読み取り装置においても、動作の高速化
が要求されている。
度化が進められるとともに、情報を読み出す速度の高速
化が進められている。そのため、記録媒体からデータを
読み取るデータ読み取り装置においても、動作の高速化
が要求されている。
【０００３】
【従来の技術】従来、図１１に示すように、磁気ディス
ク等の記録媒体１１に記録された格納データは、ヘッド
装置１２にて読み取られる。ヘッド装置１２は、読み取
ったデータの状態（１又は０）に応じた電圧のリード信
号ＲＤをデータ読み取り装置１３に出力する。
ク等の記録媒体１１に記録された格納データは、ヘッド
装置１２にて読み取られる。ヘッド装置１２は、読み取
ったデータの状態（１又は０）に応じた電圧のリード信
号ＲＤをデータ読み取り装置１３に出力する。
【０００４】データ読み取り装置１３は、プリフィルタ
１４、オートゲインコントロールアンプ（ＡＧＣ）１
５、Ａ／Ｄ変換器（ＡＤＣ）１６、波形等価器１７、及
び、ＰＬＬ回路１８を含む。プリフィルタ１４はリード
信号ＲＤをフィルタリングして必要とする周波数帯の信
号をＡＧＣ１５に出力する。ＡＧＣ１５は、プリフィル
タ１４の出力信号の振幅を所定の振幅に増幅し、その増
幅した信号を出力する。
１４、オートゲインコントロールアンプ（ＡＧＣ）１
５、Ａ／Ｄ変換器（ＡＤＣ）１６、波形等価器１７、及
び、ＰＬＬ回路１８を含む。プリフィルタ１４はリード
信号ＲＤをフィルタリングして必要とする周波数帯の信
号をＡＧＣ１５に出力する。ＡＧＣ１５は、プリフィル
タ１４の出力信号の振幅を所定の振幅に増幅し、その増
幅した信号を出力する。
【０００５】ＡＤＣ１６は、ＡＧＣ１５の出力信号をデ
ジタル信号に変換し、そのデジタル信号を波形等価器１
７に出力する。波形等価器１７は、ＡＤＣ１６から入力
されるデジタル信号と予め設定される強度（感度）パラ
メータを演算してデジタル信号の波形を整形し、その整
形後のデジタル信号を再生信号ＤｏｕｔとしてＣＰＵ１
９に出力する。ＣＰＵ１９は、入力される再生信号Ｄｏ
ｕｔに基づいて、所定のビット数の読み出しデータを生
成する。
ジタル信号に変換し、そのデジタル信号を波形等価器１
７に出力する。波形等価器１７は、ＡＤＣ１６から入力
されるデジタル信号と予め設定される強度（感度）パラ
メータを演算してデジタル信号の波形を整形し、その整
形後のデジタル信号を再生信号ＤｏｕｔとしてＣＰＵ１
９に出力する。ＣＰＵ１９は、入力される再生信号Ｄｏ
ｕｔに基づいて、所定のビット数の読み出しデータを生
成する。
【０００６】また、波形等価器１７は、再生信号Ｄｏｕ
ｔをＰＬＬ回路１８に出力する。ＰＬＬ回路１８は、再
生信号Ｄｏｕｔに同期したクロック信号ＣＬＫを生成
し、ＡＤＣ１６、波形等価器１７に出力する。
ｔをＰＬＬ回路１８に出力する。ＰＬＬ回路１８は、再
生信号Ｄｏｕｔに同期したクロック信号ＣＬＫを生成
し、ＡＤＣ１６、波形等価器１７に出力する。
【０００７】クロック信号ＣＬＫは、１又は０のデータ
を取り込むタイミングの設定に用いられる。即ち、ＡＤ
Ｃ１６は、入力されるクロック信号ＣＬＫに同期して入
力信号をサンプリングしてデジタル信号に変換し、その
デジタル信号を出力する。波形等価器１７は、入力され
るクロック信号ＣＬＫに同期して演算を行う。
を取り込むタイミングの設定に用いられる。即ち、ＡＤ
Ｃ１６は、入力されるクロック信号ＣＬＫに同期して入
力信号をサンプリングしてデジタル信号に変換し、その
デジタル信号を出力する。波形等価器１７は、入力され
るクロック信号ＣＬＫに同期して演算を行う。
【０００８】図１２は、記録媒体１１の各セクタの記録
フォーマットの概要を示す。各セクタは、プリアンブル
（ＰＲ）領域２１、トレーニング（ＴＲ）領域２２、シ
ンクバイト（ＳＢ）領域２３及びデータ領域２４を含
む。
フォーマットの概要を示す。各セクタは、プリアンブル
（ＰＲ）領域２１、トレーニング（ＴＲ）領域２２、シ
ンクバイト（ＳＢ）領域２３及びデータ領域２４を含
む。
【０００９】ＰＲ領域２１には、主にＰＬＬ回路１８を
同期させるためのデータであるプリアンブルコード（Ｐ
Ｒコード）が記録されている。ＰＲコードは、例えば全
て「１」のビットデータであり、このＰＲコードのリー
ド信号ＲＤは正弦波となる。ＰＬＬ回路１８は、リード
信号ＲＤに同期したクロック信号ＣＬＫを生成する。こ
のクロック信号ＣＬＫにより、ＡＤＣ１６、波形等価器
１７は、リード信号ＲＤから各ビットデータを再生す
る。
同期させるためのデータであるプリアンブルコード（Ｐ
Ｒコード）が記録されている。ＰＲコードは、例えば全
て「１」のビットデータであり、このＰＲコードのリー
ド信号ＲＤは正弦波となる。ＰＬＬ回路１８は、リード
信号ＲＤに同期したクロック信号ＣＬＫを生成する。こ
のクロック信号ＣＬＫにより、ＡＤＣ１６、波形等価器
１７は、リード信号ＲＤから各ビットデータを再生す
る。
【００１０】ＴＲ領域２２には、主に波形等価器１７を
最適化するためのデータであるトレーニングコード（Ｔ
Ｒコード）が記録されている。ＴＲコードは、例えば
「００１１００１１１」のビットデータであり、このＴ
Ｒコードは、アナログ信号として高周波成分と低周波成
分を含む。波形等価器１７は、ＴＲコードに基づいて自
己の係数を最適化する。
最適化するためのデータであるトレーニングコード（Ｔ
Ｒコード）が記録されている。ＴＲコードは、例えば
「００１１００１１１」のビットデータであり、このＴ
Ｒコードは、アナログ信号として高周波成分と低周波成
分を含む。波形等価器１７は、ＴＲコードに基づいて自
己の係数を最適化する。
【００１１】ＳＢ領域２３には、主に次のデータ領域２
４の始まりを検出するためのデータであるシンクバイト
コード（ＳＢコード）が記録されている。ＣＰＵ１９
は、ＳＢコードに続くビットデータを記録データとして
扱い、この記録データに対する処理を行う。
４の始まりを検出するためのデータであるシンクバイト
コード（ＳＢコード）が記録されている。ＣＰＵ１９
は、ＳＢコードに続くビットデータを記録データとして
扱い、この記録データに対する処理を行う。
【００１２】
【発明が解決しようとする課題】ところで、ＰＬＬ回路
１８は、波形等価器１７の出力信号に基づいて、リード
信号ＲＤにクロック信号ＣＬＫを同期させるべく動作す
る。波形等価器１７は、ＰＬＬ回路１８が動作している
間にも、自己の係数を最適化しようと動作する。そし
て、ＰＬＬ回路１８は、入力信号の値が変化するため、
クロック信号ＣＬＫの周波数を変更する。これにより、
ＰＬＬ回路１８は、ＰＲコードが読み出されている間
に、係数を収束させる、即ちリード信号ＲＤにクロック
信号ＣＬＫを同期させることができい場合がある。ま
た、波形等価器１７は、ＴＲコードが読み出されている
間に、係数を収束させることができない場合がある。こ
のことは、記録媒体１１からデータの読み出しを不能に
する、又は読み出し時間を長くする。これらは、データ
処理の高速化を妨げ、記録媒体１１の高密度化、高速回
転（高速読み出し）の妨げとなっていた。
１８は、波形等価器１７の出力信号に基づいて、リード
信号ＲＤにクロック信号ＣＬＫを同期させるべく動作す
る。波形等価器１７は、ＰＬＬ回路１８が動作している
間にも、自己の係数を最適化しようと動作する。そし
て、ＰＬＬ回路１８は、入力信号の値が変化するため、
クロック信号ＣＬＫの周波数を変更する。これにより、
ＰＬＬ回路１８は、ＰＲコードが読み出されている間
に、係数を収束させる、即ちリード信号ＲＤにクロック
信号ＣＬＫを同期させることができい場合がある。ま
た、波形等価器１７は、ＴＲコードが読み出されている
間に、係数を収束させることができない場合がある。こ
のことは、記録媒体１１からデータの読み出しを不能に
する、又は読み出し時間を長くする。これらは、データ
処理の高速化を妨げ、記録媒体１１の高密度化、高速回
転（高速読み出し）の妨げとなっていた。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は記録媒体からのデータの
読み出しに関わる係数を高速に安定収束させることがで
きるデータ読み取り方法、データ読み取り装置、及び、
記録媒体を提供することにある。
れたものであって、その目的は記録媒体からのデータの
読み出しに関わる係数を高速に安定収束させることがで
きるデータ読み取り方法、データ読み取り装置、及び、
記録媒体を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、記録データと、該記録デ
ータの読み出し動作を制御するための制御データとを記
録媒体から読み出した読み出し信号が入力され、入力さ
れるクロック信号に同期動作して前記読み出し信号をデ
ジタル信号に変換し出力するＡ／Ｄ変換器と、前記デジ
タル信号と前記クロック信号が入力され、該クロック信
号に同期動作し、前記制御データに基づいて係数を最適
化し、該係数と強度パラメータに基づいて前記デジタル
信号を波形整形し、その整形後の信号を再生信号として
出力する波形等価器とを備えたデータ読み取り装置にお
いて、前記制御データに基づいて、前記制御データを読
み出した再生信号にクロック信号を同期させる第１の動
作モードの時には前記強度パラメータの値を小さくし、
前記波形等価器の係数を最適化させる第２の動作モード
の時には前記強度パラメータの値を大きくする制御回路
を備えた。
め、請求項１に記載の発明は、記録データと、該記録デ
ータの読み出し動作を制御するための制御データとを記
録媒体から読み出した読み出し信号が入力され、入力さ
れるクロック信号に同期動作して前記読み出し信号をデ
ジタル信号に変換し出力するＡ／Ｄ変換器と、前記デジ
タル信号と前記クロック信号が入力され、該クロック信
号に同期動作し、前記制御データに基づいて係数を最適
化し、該係数と強度パラメータに基づいて前記デジタル
信号を波形整形し、その整形後の信号を再生信号として
出力する波形等価器とを備えたデータ読み取り装置にお
いて、前記制御データに基づいて、前記制御データを読
み出した再生信号にクロック信号を同期させる第１の動
作モードの時には前記強度パラメータの値を小さくし、
前記波形等価器の係数を最適化させる第２の動作モード
の時には前記強度パラメータの値を大きくする制御回路
を備えた。
【００１５】請求項２に記載の発明は、記録データと、
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をデジタル信号に変換し出力するＡ／Ｄ変換器
と、前記デジタル信号を波形等価器にて波形整形した再
生信号が入力され、強度パラメータに基づいて前記制御
データを読み出した再生信号にクロック信号を同期させ
るＰＬＬ回路とを備えたデータ読み取り装置において、
前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記強度パラメー
タの値を大きくし、波形等価器の係数を最適化するため
の第２の動作モードの時には前記強度パラメータの値を
小さくする制御回路を備えた。
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をデジタル信号に変換し出力するＡ／Ｄ変換器
と、前記デジタル信号を波形等価器にて波形整形した再
生信号が入力され、強度パラメータに基づいて前記制御
データを読み出した再生信号にクロック信号を同期させ
るＰＬＬ回路とを備えたデータ読み取り装置において、
前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記強度パラメー
タの値を大きくし、波形等価器の係数を最適化するため
の第２の動作モードの時には前記強度パラメータの値を
小さくする制御回路を備えた。
【００１６】請求項３に記載の発明は、記録データと、
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をデジタル信号に変換し出力するＡ／Ｄ変換器
と、前記デジタル信号と前記クロック信号が入力され、
該クロック信号に同期動作し、前記制御データに基づい
て係数を最適化し、該係数と第１の強度パラメータに基
づいて前記デジタル信号を波形整形し、その整形後の信
号を再生信号として出力する波形等価器と、前記再生信
号が入力され、第２の強度パラメータに基づいて前記制
御データを読み出した再生信号にクロック信号を同期さ
せるＰＬＬ回路とを備えたデータ読み取り装置におい
て、前記制御データに基づいて、前記クロック信号を同
期させるための第１の動作モードの時には前記第１の強
度パラメータの値を小さくし、前記波形等価器の係数を
最適化するための第２の動作モードの時には前記第１の
強度パラメータの値を大きくする第１の制御回路と、前
記制御データに基づいて、前記クロック信号を同期させ
るための第１の動作モードの時には前記第２の強度パラ
メータの値を大きくし、前記波形等価器の係数を最適化
するための第２の動作モードの時には前記第２の強度パ
ラメータの値を小さくする第２の制御回路とを備えた。
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をデジタル信号に変換し出力するＡ／Ｄ変換器
と、前記デジタル信号と前記クロック信号が入力され、
該クロック信号に同期動作し、前記制御データに基づい
て係数を最適化し、該係数と第１の強度パラメータに基
づいて前記デジタル信号を波形整形し、その整形後の信
号を再生信号として出力する波形等価器と、前記再生信
号が入力され、第２の強度パラメータに基づいて前記制
御データを読み出した再生信号にクロック信号を同期さ
せるＰＬＬ回路とを備えたデータ読み取り装置におい
て、前記制御データに基づいて、前記クロック信号を同
期させるための第１の動作モードの時には前記第１の強
度パラメータの値を小さくし、前記波形等価器の係数を
最適化するための第２の動作モードの時には前記第１の
強度パラメータの値を大きくする第１の制御回路と、前
記制御データに基づいて、前記クロック信号を同期させ
るための第１の動作モードの時には前記第２の強度パラ
メータの値を大きくし、前記波形等価器の係数を最適化
するための第２の動作モードの時には前記第２の強度パ
ラメータの値を小さくする第２の制御回路とを備えた。
【００１７】請求項４に記載の発明は、請求項１又は３
に記載のデータ読み取り装置において、前記波形等価器
は、ＬＭＳ法に従って前記デジタル信号を波形整形する
ものであり、前記デジタル信号が入力され、前記クロッ
ク信号に同期動作して前記デジタル信号を波形整形し、
その整形後の信号を再生信号として出力するデジタルフ
ィルタと、前記デジタル信号が入力されると共に強度パ
ラメータが入力され、前記強度パラメータをＬＭＳ法に
おけるステップサイズとし、前記クロック信号に同期動
作して前記デジタル信号と前記ステップサイズに基づい
て前記デジタルフィルタの係数を算出する係数算出回路
とを備えた。
に記載のデータ読み取り装置において、前記波形等価器
は、ＬＭＳ法に従って前記デジタル信号を波形整形する
ものであり、前記デジタル信号が入力され、前記クロッ
ク信号に同期動作して前記デジタル信号を波形整形し、
その整形後の信号を再生信号として出力するデジタルフ
ィルタと、前記デジタル信号が入力されると共に強度パ
ラメータが入力され、前記強度パラメータをＬＭＳ法に
おけるステップサイズとし、前記クロック信号に同期動
作して前記デジタル信号と前記ステップサイズに基づい
て前記デジタルフィルタの係数を算出する係数算出回路
とを備えた。
【００１８】請求項５に記載の発明は、請求項２又は３
に記載のデータ読み取り装置において、前記ＰＬＬ回路
は、前記再生信号とクロック信号が入力され、両信号の
位相差に応じた位相差信号を出力する位相検出器と、前
記位相差信号と前記強度パラメータが入力され、前記強
度パラメータに基づく乗数と前記位相差信号とを演算
し、その演算結果の信号を出力する増幅器と、前記増幅
器の出力信号をアナログ信号に変換するＤＡ変換器と、
前記アナログ信号の電圧に対応する周波数のクロック信
号を出力する電圧制御発振器とを備えた。
に記載のデータ読み取り装置において、前記ＰＬＬ回路
は、前記再生信号とクロック信号が入力され、両信号の
位相差に応じた位相差信号を出力する位相検出器と、前
記位相差信号と前記強度パラメータが入力され、前記強
度パラメータに基づく乗数と前記位相差信号とを演算
し、その演算結果の信号を出力する増幅器と、前記増幅
器の出力信号をアナログ信号に変換するＤＡ変換器と、
前記アナログ信号の電圧に対応する周波数のクロック信
号を出力する電圧制御発振器とを備えた。
【００１９】請求項６に記載の発明は、請求項２又は３
に記載のデータ読み取り装置において、前記ＰＬＬ回路
は、前記再生信号とクロック信号が入力され、両信号の
位相差に応じた位相差信号を出力する位相検出器と、前
記位相検出器の出力信号と前記強度パラメータが入力さ
れ、前記強度パラメータに基づくフルレベルレンジにて
前記出力信号をアナログ信号に変換するＤＡ変換器と、
前記アナログ信号の電圧に対応する周波数のクロック信
号を出力する電圧制御発振器とを備えた。
に記載のデータ読み取り装置において、前記ＰＬＬ回路
は、前記再生信号とクロック信号が入力され、両信号の
位相差に応じた位相差信号を出力する位相検出器と、前
記位相検出器の出力信号と前記強度パラメータが入力さ
れ、前記強度パラメータに基づくフルレベルレンジにて
前記出力信号をアナログ信号に変換するＤＡ変換器と、
前記アナログ信号の電圧に対応する周波数のクロック信
号を出力する電圧制御発振器とを備えた。
【００２０】請求項７に記載の発明は、記録データと、
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をＡ／Ｄ変換器にてデジタル信号に変換し、前記
クロック信号に同期動作する波形等価器における係数を
前記制御データに基づいて最適化し、該係数と強度パラ
メータに基づいて動作する波形等価器にて前記デジタル
信号を波形整形し、その整形後の信号を再生信号として
出力するデータ読み取り方法において、前記制御データ
に基づいて、前記制御データを読み出した再生信号にク
ロック信号を同期させる第１の動作モードの時には前記
強度パラメータの値を小さくし、前記波形等価器の係数
を最適化させる第２の動作モードの時には前記強度パラ
メータの値を大きくするようにした。
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をＡ／Ｄ変換器にてデジタル信号に変換し、前記
クロック信号に同期動作する波形等価器における係数を
前記制御データに基づいて最適化し、該係数と強度パラ
メータに基づいて動作する波形等価器にて前記デジタル
信号を波形整形し、その整形後の信号を再生信号として
出力するデータ読み取り方法において、前記制御データ
に基づいて、前記制御データを読み出した再生信号にク
ロック信号を同期させる第１の動作モードの時には前記
強度パラメータの値を小さくし、前記波形等価器の係数
を最適化させる第２の動作モードの時には前記強度パラ
メータの値を大きくするようにした。
【００２１】請求項８に記載の発明は、記録データと、
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をＡ／Ｄ変換器にてデジタル信号に変換し、ＰＬ
Ｌ回路にて強度パラメータに基づいて前記制御データを
読み出した前記デジタル信号に基づく再生信号に同期し
た前記クロック信号を生成するデータ読み取り方法にお
いて、前記制御データに基づいて、前記クロック信号を
同期させるための第１の動作モードの時には前記強度パ
ラメータの値を大きくし、前記デジタル信号を波形整形
した再生信号を出力する波形等価器の係数を最適化する
ための第２の動作モードの時には前記強度パラメータの
値を小さくするようにした。
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をＡ／Ｄ変換器にてデジタル信号に変換し、ＰＬ
Ｌ回路にて強度パラメータに基づいて前記制御データを
読み出した前記デジタル信号に基づく再生信号に同期し
た前記クロック信号を生成するデータ読み取り方法にお
いて、前記制御データに基づいて、前記クロック信号を
同期させるための第１の動作モードの時には前記強度パ
ラメータの値を大きくし、前記デジタル信号を波形整形
した再生信号を出力する波形等価器の係数を最適化する
ための第２の動作モードの時には前記強度パラメータの
値を小さくするようにした。
【００２２】請求項９に記載の発明は、記録データと、
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をＡ／Ｄ変換器にてデジタル信号に変換し、前記
クロック信号に同期動作する波形等価器における係数を
前記制御データに基づいて係数を最適化し、該係数と第
１の強度パラメータに基づいて動作する波形等価器にて
前記デジタル信号を波形整形し、その整形後の信号を再
生信号として出力し、ＰＬＬ回路にて第２の強度パラメ
ータに基づいて前記制御データを読み出した再生信号に
同期した前記クロック信号を生成するデータ読み取り方
法において、前記制御データに基づいて、前記クロック
信号を同期させるための第１の動作モードの時には前記
第１の強度パラメータの値を小さくし、前記波形等価器
の係数を最適化するための第２の動作モードの時には前
記第１の強度パラメータの値を大きくする第１の制御ス
テップと、前記制御データに基づいて、前記クロック信
号を同期させるための第１の動作モードの時には前記第
２の強度パラメータの値を大きくし、前記波形等価器の
係数を最適化するための第２の動作モードの時には前記
第２の強度パラメータの値を小さくする第２の制御ステ
ップとを含む。
該記録データの読み出し動作を制御するための制御デー
タとを記録媒体から読み出した読み出し信号が入力さ
れ、入力されるクロック信号に同期動作して前記読み出
し信号をＡ／Ｄ変換器にてデジタル信号に変換し、前記
クロック信号に同期動作する波形等価器における係数を
前記制御データに基づいて係数を最適化し、該係数と第
１の強度パラメータに基づいて動作する波形等価器にて
前記デジタル信号を波形整形し、その整形後の信号を再
生信号として出力し、ＰＬＬ回路にて第２の強度パラメ
ータに基づいて前記制御データを読み出した再生信号に
同期した前記クロック信号を生成するデータ読み取り方
法において、前記制御データに基づいて、前記クロック
信号を同期させるための第１の動作モードの時には前記
第１の強度パラメータの値を小さくし、前記波形等価器
の係数を最適化するための第２の動作モードの時には前
記第１の強度パラメータの値を大きくする第１の制御ス
テップと、前記制御データに基づいて、前記クロック信
号を同期させるための第１の動作モードの時には前記第
２の強度パラメータの値を大きくし、前記波形等価器の
係数を最適化するための第２の動作モードの時には前記
第２の強度パラメータの値を小さくする第２の制御ステ
ップとを含む。
【００２３】請求項１０に記載の発明は、請求項７又は
９に記載のデータ読み取り方法において、前記波形等価
器は、ＬＭＳ法に従って前記デジタル信号を波形整形す
るものであって、前記デジタル信号が入力されると共に
ＬＭＳ法におけるステップサイズが入力され、前記クロ
ック信号に同期動作して前記デジタル信号と前記ステッ
プサイズに基づいてフィルタ係数を算出し、前記フィル
タ係数に基づいて前記デジタル信号を波形整形し、その
整形後の信号を再生信号として出力し、前記ステップサ
イズを強度パラメータとして制御するようにした。
９に記載のデータ読み取り方法において、前記波形等価
器は、ＬＭＳ法に従って前記デジタル信号を波形整形す
るものであって、前記デジタル信号が入力されると共に
ＬＭＳ法におけるステップサイズが入力され、前記クロ
ック信号に同期動作して前記デジタル信号と前記ステッ
プサイズに基づいてフィルタ係数を算出し、前記フィル
タ係数に基づいて前記デジタル信号を波形整形し、その
整形後の信号を再生信号として出力し、前記ステップサ
イズを強度パラメータとして制御するようにした。
【００２４】請求項１１に記載の発明は、請求項８又は
９に記載のデータ読み取り方法において、前記ＰＬＬ回
路は、前記再生信号とクロック信号が入力され、両信号
の位相差に応じた位相差信号を出力する位相検出器と、
前記位相差信号が入力され、前記位相差信号と乗数とを
演算し、その演算結果の信号を出力する増幅器と、前記
増幅器の出力信号をアナログ信号に変換するＤＡ変換器
と、前記アナログ信号の電圧に対応する周波数のクロッ
ク信号を出力する電圧制御発振器とを備え、前記増幅器
における乗数を強度パラメータとして制御するようにし
た。
９に記載のデータ読み取り方法において、前記ＰＬＬ回
路は、前記再生信号とクロック信号が入力され、両信号
の位相差に応じた位相差信号を出力する位相検出器と、
前記位相差信号が入力され、前記位相差信号と乗数とを
演算し、その演算結果の信号を出力する増幅器と、前記
増幅器の出力信号をアナログ信号に変換するＤＡ変換器
と、前記アナログ信号の電圧に対応する周波数のクロッ
ク信号を出力する電圧制御発振器とを備え、前記増幅器
における乗数を強度パラメータとして制御するようにし
た。
【００２５】請求項１２に記載の発明は、請求項８又は
９に記載のデータ読み取り方法において、前記ＰＬＬ回
路は、前記再生信号とクロック信号が入力され、両信号
の位相差に応じた位相差信号を出力する位相検出器と、
前記位相検出器の出力信号と前記強度パラメータが入力
され、前記強度パラメータに基づくフルレベルレンジに
て前記出力信号をアナログ信号に変換するＤＡ変換器
と、前記アナログ信号の電圧に対応する周波数のクロッ
ク信号を出力する電圧制御発振器とを備え、前記ＤＡ変
換器におけるフルレベルレンジを強度パラメータとして
制御するようにした。
９に記載のデータ読み取り方法において、前記ＰＬＬ回
路は、前記再生信号とクロック信号が入力され、両信号
の位相差に応じた位相差信号を出力する位相検出器と、
前記位相検出器の出力信号と前記強度パラメータが入力
され、前記強度パラメータに基づくフルレベルレンジに
て前記出力信号をアナログ信号に変換するＤＡ変換器
と、前記アナログ信号の電圧に対応する周波数のクロッ
ク信号を出力する電圧制御発振器とを備え、前記ＤＡ変
換器におけるフルレベルレンジを強度パラメータとして
制御するようにした。
【００２６】請求項１３に記載の発明は、請求項７，
９，１０のうちの何れか１項に記載のデータ読み取り方
法の波形等価器におけるステップを記録した記録媒体で
ある。 （作用）従って、 請求項１に記載の発明によれば、制
御回路は、制御データに基づいて、制御データを読み出
した再生信号にクロック信号を同期させる第１の動作モ
ードの時には強度パラメータの値を小さくし、波形等価
器の係数を最適化させる第２の動作モードの時には強度
パラメータの値を大きくする。これにより、波形等価器
の係数が第２の動作モードの時に短い時間で所定の値に
収束する。
９，１０のうちの何れか１項に記載のデータ読み取り方
法の波形等価器におけるステップを記録した記録媒体で
ある。 （作用）従って、 請求項１に記載の発明によれば、制
御回路は、制御データに基づいて、制御データを読み出
した再生信号にクロック信号を同期させる第１の動作モ
ードの時には強度パラメータの値を小さくし、波形等価
器の係数を最適化させる第２の動作モードの時には強度
パラメータの値を大きくする。これにより、波形等価器
の係数が第２の動作モードの時に短い時間で所定の値に
収束する。
【００２７】請求項２に記載の発明によれば、制御回路
は、制御データに基づいて、クロック信号を同期させる
ための第１の動作モードの時には強度パラメータの値を
大きくし、波形等価器の係数を最適化するための第２の
動作モードの時には強度パラメータの値を小さくする。
これにより、ＰＬＬ回路が生成するクロック信号が制御
データを読み出した読み出し信号に短時間で同期する。
は、制御データに基づいて、クロック信号を同期させる
ための第１の動作モードの時には強度パラメータの値を
大きくし、波形等価器の係数を最適化するための第２の
動作モードの時には強度パラメータの値を小さくする。
これにより、ＰＬＬ回路が生成するクロック信号が制御
データを読み出した読み出し信号に短時間で同期する。
【００２８】請求項３に記載の発明によれば、第１の制
御回路は、制御データに基づいて、クロック信号を同期
させるための第１の動作モードの時には第１の強度パラ
メータの値を小さくし、波形等価器の係数を最適化する
ための第２の動作モードの時には第１の強度パラメータ
の値を大きくする。これにより、波形等価器の係数が第
２の動作モードの時に短い時間で所定の値に収束する。
第２の制御回路は、制御データに基づいて、クロック信
号を同期させるための第１の動作モードの時には第２の
強度パラメータの値を大きくし、波形等価器の係数を最
適化するための第２の動作モードの時には第２の強度パ
ラメータの値を小さくする。これにより、ＰＬＬ回路が
生成するクロック信号が制御データを読み出した読み出
し信号に短時間で同期する。
御回路は、制御データに基づいて、クロック信号を同期
させるための第１の動作モードの時には第１の強度パラ
メータの値を小さくし、波形等価器の係数を最適化する
ための第２の動作モードの時には第１の強度パラメータ
の値を大きくする。これにより、波形等価器の係数が第
２の動作モードの時に短い時間で所定の値に収束する。
第２の制御回路は、制御データに基づいて、クロック信
号を同期させるための第１の動作モードの時には第２の
強度パラメータの値を大きくし、波形等価器の係数を最
適化するための第２の動作モードの時には第２の強度パ
ラメータの値を小さくする。これにより、ＰＬＬ回路が
生成するクロック信号が制御データを読み出した読み出
し信号に短時間で同期する。
【００２９】請求項４に記載の発明によれば、波形等価
器は、ＬＭＳ法に従ってデジタル信号を波形整形するも
のであり、そのＬＭＳ法におけるステップサイズを強度
パラメータとして制御するようにしたことにより、動作
モードに対して容易にステップサイズを変更することが
可能となる。
器は、ＬＭＳ法に従ってデジタル信号を波形整形するも
のであり、そのＬＭＳ法におけるステップサイズを強度
パラメータとして制御するようにしたことにより、動作
モードに対して容易にステップサイズを変更することが
可能となる。
【００３０】請求項５に記載の発明によれば、位相検出
器にて検出した再生信号とクロック信号の位相差に応じ
た位相差信号を強度パラメータに基づいて増幅する増幅
器が備えられる。その増幅器の出力信号は、ＤＡ変換器
にてアナログ信号に変換され、電圧制御発振器に入力さ
れる。そして、増幅器における乗数が強度パラメータと
して制御される。これにより、動作モードに対して電圧
制御発振器の入力電圧を容易に制御することが可能とな
る。
器にて検出した再生信号とクロック信号の位相差に応じ
た位相差信号を強度パラメータに基づいて増幅する増幅
器が備えられる。その増幅器の出力信号は、ＤＡ変換器
にてアナログ信号に変換され、電圧制御発振器に入力さ
れる。そして、増幅器における乗数が強度パラメータと
して制御される。これにより、動作モードに対して電圧
制御発振器の入力電圧を容易に制御することが可能とな
る。
【００３１】請求項６に記載の発明によれば、位相検出
器にて検出した再生信号とクロック信号の位相差に応じ
た位相差信号をアナログ信号に変換して電圧制御発振器
に出力するＤＡ変換器が備えられ、そのＤＡ変換器にお
けるフルレベルレンジを強度パラメータとして制御され
る。これにより、動作モードに対して電圧制御発振器の
入力電圧を容易に制御することが可能となる。
器にて検出した再生信号とクロック信号の位相差に応じ
た位相差信号をアナログ信号に変換して電圧制御発振器
に出力するＤＡ変換器が備えられ、そのＤＡ変換器にお
けるフルレベルレンジを強度パラメータとして制御され
る。これにより、動作モードに対して電圧制御発振器の
入力電圧を容易に制御することが可能となる。
【００３２】請求項７に記載の発明によれば、制御デー
タに基づいて、制御データを読み出した再生信号にクロ
ック信号を同期させる第１の動作モードの時には強度パ
ラメータの値が小さくし、波形等価器の係数を最適化さ
せる第２の動作モードの時には強度パラメータの値が大
きく制御される。これにより、波形等価器の係数が第２
の動作モードの時に短い時間で所定の値に収束する。
タに基づいて、制御データを読み出した再生信号にクロ
ック信号を同期させる第１の動作モードの時には強度パ
ラメータの値が小さくし、波形等価器の係数を最適化さ
せる第２の動作モードの時には強度パラメータの値が大
きく制御される。これにより、波形等価器の係数が第２
の動作モードの時に短い時間で所定の値に収束する。
【００３３】請求項８に記載の発明によれば、制御デー
タに基づいて、クロック信号を同期させるための第１の
動作モードの時には強度パラメータの値が大きく制御さ
れ、波形等価器の係数を最適化するための第２の動作モ
ードの時には強度パラメータの値が小さく制御される。
これにより、ＰＬＬ回路が生成するクロック信号が制御
データを読み出した読み出し信号に短時間で同期する。
タに基づいて、クロック信号を同期させるための第１の
動作モードの時には強度パラメータの値が大きく制御さ
れ、波形等価器の係数を最適化するための第２の動作モ
ードの時には強度パラメータの値が小さく制御される。
これにより、ＰＬＬ回路が生成するクロック信号が制御
データを読み出した読み出し信号に短時間で同期する。
【００３４】請求項９に記載の発明によれば、制御デー
タに基づいて、クロック信号を同期させるための第１の
動作モードの時には第１の強度パラメータの値が小さく
制御され、波形等価器の係数を最適化するための第２の
動作モードの時には第１の強度パラメータの値を大きく
制御される。これにより、波形等価器の係数が第２の動
作モードの時に短い時間で所定の値に収束する。また、
制御データに基づいて、クロック信号を同期させるため
の第１の動作モードの時には第２の強度パラメータの値
が大きく制御され、波形等価器の係数を最適化するため
の第２の動作モードの時には第２の強度パラメータの値
が小さく制御される。これにより、ＰＬＬ回路が生成す
るクロック信号が制御データを読み出した読み出し信号
に短時間で同期する。
タに基づいて、クロック信号を同期させるための第１の
動作モードの時には第１の強度パラメータの値が小さく
制御され、波形等価器の係数を最適化するための第２の
動作モードの時には第１の強度パラメータの値を大きく
制御される。これにより、波形等価器の係数が第２の動
作モードの時に短い時間で所定の値に収束する。また、
制御データに基づいて、クロック信号を同期させるため
の第１の動作モードの時には第２の強度パラメータの値
が大きく制御され、波形等価器の係数を最適化するため
の第２の動作モードの時には第２の強度パラメータの値
が小さく制御される。これにより、ＰＬＬ回路が生成す
るクロック信号が制御データを読み出した読み出し信号
に短時間で同期する。
【００３５】請求項１０に記載の発明によれば、波形等
価器は、ＬＭＳ法に従ってデジタル信号を波形整形する
ものであり、そのＬＭＳ法におけるステップサイズを強
度パラメータとして制御することにより、動作モードに
対して容易にステップサイズを変更することが可能とな
る。
価器は、ＬＭＳ法に従ってデジタル信号を波形整形する
ものであり、そのＬＭＳ法におけるステップサイズを強
度パラメータとして制御することにより、動作モードに
対して容易にステップサイズを変更することが可能とな
る。
【００３６】請求項１１に記載の発明によれば、位相検
出器にて検出した再生信号とクロック信号の位相差に応
じた位相差信号を強度パラメータに基づいて増幅する増
幅器が備えられる。その増幅器の出力信号は、ＤＡ変換
器にてアナログ信号に変換され、電圧制御発振器に入力
される。そして、増幅器における乗数が強度パラメータ
として制御される。これにより、動作モードに対して電
圧制御発振器の入力電圧を容易に制御することが可能と
なる。
出器にて検出した再生信号とクロック信号の位相差に応
じた位相差信号を強度パラメータに基づいて増幅する増
幅器が備えられる。その増幅器の出力信号は、ＤＡ変換
器にてアナログ信号に変換され、電圧制御発振器に入力
される。そして、増幅器における乗数が強度パラメータ
として制御される。これにより、動作モードに対して電
圧制御発振器の入力電圧を容易に制御することが可能と
なる。
【００３７】請求項１２に記載の発明によれば、位相検
出器にて検出した再生信号とクロック信号の位相差に応
じた位相差信号をアナログ信号に変換して電圧制御発振
器に出力するＤＡ変換器が備えられ、そのＤＡ変換器に
おけるフルレベルレンジを強度パラメータとして制御さ
れる。これにより、動作モードに対して電圧制御発振器
の入力電圧を容易に制御することが可能となる。
出器にて検出した再生信号とクロック信号の位相差に応
じた位相差信号をアナログ信号に変換して電圧制御発振
器に出力するＤＡ変換器が備えられ、そのＤＡ変換器に
おけるフルレベルレンジを強度パラメータとして制御さ
れる。これにより、動作モードに対して電圧制御発振器
の入力電圧を容易に制御することが可能となる。
【００３８】請求項１３に記載の発明によれば、記録媒
体には、請求項７，９，１０のうちの何れか１項に記載
のデータ読み取り方法の波形等価器におけるステップが
記録され、その記録媒体が提供される。
体には、請求項７，９，１０のうちの何れか１項に記載
のデータ読み取り方法の波形等価器におけるステップが
記録され、その記録媒体が提供される。
【００３９】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図７に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
の形態を図１〜図７に従って説明する。尚、説明の便宜
上、従来技術と同様の構成については同一の符号を付し
てその説明を一部省略する。
【００４０】図１は、一実施形態のデータ読み取り装置
のブロック図を示す。データ読み取り装置３１のプリフ
ィルタ１４には、記録媒体１１からヘッド装置１２を介
してアナログ信号として読み出された読み出し信号とし
てのリード信号ＲＤが入力される。プリフィルタ１４
は、リード信号ＲＤをフィルタリングして必要とする周
波数帯の信号をオートゲインコントロールアンプ（ＡＧ
Ｃ）１５に出力する。ＡＧＣ１５は、プリフィルタ１４
の出力信号の振幅を所定の振幅に増幅し、その増幅した
信号をＡ／Ｄ変換器（ＡＤＣ）１６出力する。
のブロック図を示す。データ読み取り装置３１のプリフ
ィルタ１４には、記録媒体１１からヘッド装置１２を介
してアナログ信号として読み出された読み出し信号とし
てのリード信号ＲＤが入力される。プリフィルタ１４
は、リード信号ＲＤをフィルタリングして必要とする周
波数帯の信号をオートゲインコントロールアンプ（ＡＧ
Ｃ）１５に出力する。ＡＧＣ１５は、プリフィルタ１４
の出力信号の振幅を所定の振幅に増幅し、その増幅した
信号をＡ／Ｄ変換器（ＡＤＣ）１６出力する。
【００４１】ＡＤＣ１６は、ＡＧＣ１５の出力信号をデ
ジタル信号に変換し、そのデジタル信号を波形等価器３
２に出力する。波形等価器３２は、ＡＤＣ１６から入力
されるデジタル信号と予め設定される強度（感度）パラ
メータを演算してデジタル信号の波形を整形し、その整
形後のデジタル信号を再生信号ＤｏｕｔとしてＣＰＵ１
９に出力する。ＣＰＵ１９は、入力される再生信号Ｄｏ
ｕｔに基づいて、所定のビット数の読み出しデータを生
成する。
ジタル信号に変換し、そのデジタル信号を波形等価器３
２に出力する。波形等価器３２は、ＡＤＣ１６から入力
されるデジタル信号と予め設定される強度（感度）パラ
メータを演算してデジタル信号の波形を整形し、その整
形後のデジタル信号を再生信号ＤｏｕｔとしてＣＰＵ１
９に出力する。ＣＰＵ１９は、入力される再生信号Ｄｏ
ｕｔに基づいて、所定のビット数の読み出しデータを生
成する。
【００４２】また、波形等価器３２は、再生信号Ｄｏｕ
ｔをＰＬＬ回路３３に出力する。ＰＬＬ回路３３は、再
生信号Ｄｏｕｔに同期したクロック信号ＣＬＫを生成
し、ＡＤＣ１６、波形等価器３２に出力する。
ｔをＰＬＬ回路３３に出力する。ＰＬＬ回路３３は、再
生信号Ｄｏｕｔに同期したクロック信号ＣＬＫを生成
し、ＡＤＣ１６、波形等価器３２に出力する。
【００４３】クロック信号ＣＬＫは、１又は０のデータ
を取り込むタイミングの設定に用いられる。即ち、ＡＤ
Ｃ１６は、入力されるクロック信号ＣＬＫに同期して入
力信号をサンプリングしてデジタル信号に変換し、その
デジタル信号を出力する。波形等価器３２は、入力され
るクロック信号ＣＬＫに同期して演算を行う。
を取り込むタイミングの設定に用いられる。即ち、ＡＤ
Ｃ１６は、入力されるクロック信号ＣＬＫに同期して入
力信号をサンプリングしてデジタル信号に変換し、その
デジタル信号を出力する。波形等価器３２は、入力され
るクロック信号ＣＬＫに同期して演算を行う。
【００４４】波形等価器３２，ＰＬＬ回路３３には、そ
れぞれ強度（感度）パラメータを制御するための係数制
御回路３４，３５が設けられている。係数制御回路３
４，３５は、それぞれ記録媒体１１から読み出されたコ
ードに応答して波形等価器３２，ＰＬＬ回路３３の強度
パラメータを制御する。
れぞれ強度（感度）パラメータを制御するための係数制
御回路３４，３５が設けられている。係数制御回路３
４，３５は、それぞれ記録媒体１１から読み出されたコ
ードに応答して波形等価器３２，ＰＬＬ回路３３の強度
パラメータを制御する。
【００４５】図１２に示すように、プリアンブル（Ｐ
Ｒ）領域２１に記録されたプリアンブル（ＰＲ）コード
は、主にＰＬＬ回路３３を同期させるために用いられ
る。そのため、ＰＬＬ回路３３の係数制御回路３５は、
制御データとしてのＰＲコードを読み出したリード信号
ＲＤにクロック信号ＣＬＫを同期させるための第１の動
作モードにおいて、強度パラメータを大きくする。一
方、波形等価器３２の係数制御回路３４は、第１の動作
モードにおいて、強度パラメータを小さくする。このこ
とは、ＰＲコードに対するＰＬＬ回路３３の応答を強く
する。そして、波形等価器３２は、値の小さな強度パラ
メータにより、出力信号の波形をあまり変化させない。
これにより、ＰＬＬ回路３３は、短い時間で同期する。
Ｒ）領域２１に記録されたプリアンブル（ＰＲ）コード
は、主にＰＬＬ回路３３を同期させるために用いられ
る。そのため、ＰＬＬ回路３３の係数制御回路３５は、
制御データとしてのＰＲコードを読み出したリード信号
ＲＤにクロック信号ＣＬＫを同期させるための第１の動
作モードにおいて、強度パラメータを大きくする。一
方、波形等価器３２の係数制御回路３４は、第１の動作
モードにおいて、強度パラメータを小さくする。このこ
とは、ＰＲコードに対するＰＬＬ回路３３の応答を強く
する。そして、波形等価器３２は、値の小さな強度パラ
メータにより、出力信号の波形をあまり変化させない。
これにより、ＰＬＬ回路３３は、短い時間で同期する。
【００４６】図１２のトレーニング（ＴＲ）領域２２に
記録されたトレーニング（ＴＲ）コードは、主に波形等
価器３２を最適化するために用いられる。そのため、波
形等価器３２の係数制御回路３４は、制御データとして
のＴＲコードを読み出したリード信号ＲＤに基づいて係
数を最適化するための第２の動作モードにおいて、強度
パラメータを大きくする。一方、ＰＬＬ回路３３の係数
制御回路３５は、第２の動作モードにおいて、強度パラ
メータを小さくする。このことは、ＴＲコードに対する
波形等価器３２の応答を強くする。これにより、波形等
価器３２は、短い時間で係数を所望の値に収束させる。
そして、ＰＬＬ回路３３は、値の小さな強度パラメータ
により、再生信号Ｄｏｕｔに対する過応答がないため、
安定した周波数のクロック信号ＣＬＫを出力する。
記録されたトレーニング（ＴＲ）コードは、主に波形等
価器３２を最適化するために用いられる。そのため、波
形等価器３２の係数制御回路３４は、制御データとして
のＴＲコードを読み出したリード信号ＲＤに基づいて係
数を最適化するための第２の動作モードにおいて、強度
パラメータを大きくする。一方、ＰＬＬ回路３３の係数
制御回路３５は、第２の動作モードにおいて、強度パラ
メータを小さくする。このことは、ＴＲコードに対する
波形等価器３２の応答を強くする。これにより、波形等
価器３２は、短い時間で係数を所望の値に収束させる。
そして、ＰＬＬ回路３３は、値の小さな強度パラメータ
により、再生信号Ｄｏｕｔに対する過応答がないため、
安定した周波数のクロック信号ＣＬＫを出力する。
【００４７】次に、ＰＬＬ回路３３の一実施形態を図２
に従って詳述する。ＰＬＬ回路３３は、位相検出器４
１、乗算器４２、Ｄ／Ａ変換器（ＤＡＣ）４３、ループ
フィルタ４４、電圧制御発振器（ＶＣＯ）４５を備えて
いる。
に従って詳述する。ＰＬＬ回路３３は、位相検出器４
１、乗算器４２、Ｄ／Ａ変換器（ＤＡＣ）４３、ループ
フィルタ４４、電圧制御発振器（ＶＣＯ）４５を備えて
いる。
【００４８】位相検出器４１には、図１の波形等価器３
２の出力信号である再生信号Ｄｏｕｔとクロック信号Ｃ
ＬＫが入力される。位相検出器４１は、両信号Ｄｏｕ
ｔ，ＣＬＫの位相差に応じたデジタル値の出力信号Ｓ１
を乗算器４２に出力する。詳しくは、位相検出器４１
は、波形等価器３２の再生信号Ｄｏｕｔとクロック信号
ＣＬＫの位相差が大きいほど値の大きな出力信号Ｓ１を
乗算器４２に出力する。
２の出力信号である再生信号Ｄｏｕｔとクロック信号Ｃ
ＬＫが入力される。位相検出器４１は、両信号Ｄｏｕ
ｔ，ＣＬＫの位相差に応じたデジタル値の出力信号Ｓ１
を乗算器４２に出力する。詳しくは、位相検出器４１
は、波形等価器３２の再生信号Ｄｏｕｔとクロック信号
ＣＬＫの位相差が大きいほど値の大きな出力信号Ｓ１を
乗算器４２に出力する。
【００４９】乗算器４２には、係数制御回路３５から強
度パラメータＡが入力される。乗算器４２は、強度パラ
メータＡを位相比較器４１の出力信号Ｓ１に対する乗数
として扱う。即ち、乗算器４２は、位相比較器４１から
出力される出力信号Ｓ１と乗数である強度パラメータＡ
を乗算演算し、その演算結果をＤＡＣ４３に出力する。
度パラメータＡが入力される。乗算器４２は、強度パラ
メータＡを位相比較器４１の出力信号Ｓ１に対する乗数
として扱う。即ち、乗算器４２は、位相比較器４１から
出力される出力信号Ｓ１と乗数である強度パラメータＡ
を乗算演算し、その演算結果をＤＡＣ４３に出力する。
【００５０】ＤＡＣ４３は、乗算器４２の出力信号Ｓ２
をデジタル−アナログ変換し、その変換後のアナログ信
号Ｓ３をループフィルタ４４に出力する。このアナログ
信号Ｓ３の電圧は、再生信号Ｄｏｕｔとクロック信号Ｃ
ＬＫの位相差に応じて変化する。
をデジタル−アナログ変換し、その変換後のアナログ信
号Ｓ３をループフィルタ４４に出力する。このアナログ
信号Ｓ３の電圧は、再生信号Ｄｏｕｔとクロック信号Ｃ
ＬＫの位相差に応じて変化する。
【００５１】ループフィルタ４４は、ＤＡＣ４３から出
力されるアナログ信号Ｓ３を平滑した直流電圧を出力信
号Ｓ４としてＶＣＯ４５に出力する。ＶＣＯ４５は、ル
ープフィルタ４４の出力信号の電圧値に応じた周波数の
クロック信号ＣＬＫを位相検出器４１，乗算器４２，Ｄ
ＡＣ４３に出力する。
力されるアナログ信号Ｓ３を平滑した直流電圧を出力信
号Ｓ４としてＶＣＯ４５に出力する。ＶＣＯ４５は、ル
ープフィルタ４４の出力信号の電圧値に応じた周波数の
クロック信号ＣＬＫを位相検出器４１，乗算器４２，Ｄ
ＡＣ４３に出力する。
【００５２】上記の構成により、ＰＬＬ回路３３は、再
生信号Ｄｏｕｔとクロック信号ＣＬＫの位相差に応じて
ループフィルタ４４の出力信号の電圧値を上昇／下降さ
せる。これにより、ＰＬＬ回路３３は、ＶＣＯ４５から
出力されるクロック信号ＣＬＫの周波数を、ＰＲコード
を読み出している時の再生信号Ｄｏｕｔの周波数に一致
させる、所謂ロックする。
生信号Ｄｏｕｔとクロック信号ＣＬＫの位相差に応じて
ループフィルタ４４の出力信号の電圧値を上昇／下降さ
せる。これにより、ＰＬＬ回路３３は、ＶＣＯ４５から
出力されるクロック信号ＣＬＫの周波数を、ＰＲコード
を読み出している時の再生信号Ｄｏｕｔの周波数に一致
させる、所謂ロックする。
【００５３】また、ＶＣＯ４５は、クロック信号ＣＬＫ
を図１のＡＤＣ１６，波形等価器３２に出力する。これ
により、データ読み取り装置３１は、クロック信号ＣＬ
Ｋに同期してリード信号ＲＤを順次処理する。
を図１のＡＤＣ１６，波形等価器３２に出力する。これ
により、データ読み取り装置３１は、クロック信号ＣＬ
Ｋに同期してリード信号ＲＤを順次処理する。
【００５４】係数制御回路３５は、クロックカウンタ４
６、係数算出部４７、レジスタ４８を含む。クロックカ
ウンタ４６には、クロック信号ＣＬＫが入力される。ク
ロックカウンタ４６は、クロック信号ＣＬＫの立ち上が
りエッジ（又は立ち下がりエッジ等）をカウントする。
クロックカウンタ４６は、カウント値のデジタル信号を
係数算出部４７に出力する。
６、係数算出部４７、レジスタ４８を含む。クロックカ
ウンタ４６には、クロック信号ＣＬＫが入力される。ク
ロックカウンタ４６は、クロック信号ＣＬＫの立ち上が
りエッジ（又は立ち下がりエッジ等）をカウントする。
クロックカウンタ４６は、カウント値のデジタル信号を
係数算出部４７に出力する。
【００５５】また、クロックカウンタ４６には、図１の
ＣＰＵ１９からリセット信号ＲＳＴが入力される。ＣＰ
Ｕ１９は、再生信号Ｄｏｕｔに基づいて、その再生信号
ＤｏｕｔがＰＲ領域２１から読み出されたＰＲコードで
あることを検出するとリセット信号ＲＳＴを出力する。
クロックカウンタ４６は、リセット信号ＲＳＴに応答し
てカウント値をクリアする。
ＣＰＵ１９からリセット信号ＲＳＴが入力される。ＣＰ
Ｕ１９は、再生信号Ｄｏｕｔに基づいて、その再生信号
ＤｏｕｔがＰＲ領域２１から読み出されたＰＲコードで
あることを検出するとリセット信号ＲＳＴを出力する。
クロックカウンタ４６は、リセット信号ＲＳＴに応答し
てカウント値をクリアする。
【００５６】従って、係数算出部４７には、ＰＲコード
の読み取りが開始されると、クロックカウンタ４６から
クリアされたカウント値のデジタル信号が入力される。
そのカウント値は、ＰＲコードの読み取りが開始されて
からクロックカウンタ４６に入力されるクロック信号Ｃ
ＬＫのエッジの数である。そして、クロック信号ＣＬＫ
のエッジは、ＰＲコードの各ビットを読み出した数に対
応している。従って、係数算出部４７には、ＰＲ領域２
１の先頭から読み出したビット数に対応するカウント値
が入力される。
の読み取りが開始されると、クロックカウンタ４６から
クリアされたカウント値のデジタル信号が入力される。
そのカウント値は、ＰＲコードの読み取りが開始されて
からクロックカウンタ４６に入力されるクロック信号Ｃ
ＬＫのエッジの数である。そして、クロック信号ＣＬＫ
のエッジは、ＰＲコードの各ビットを読み出した数に対
応している。従って、係数算出部４７には、ＰＲ領域２
１の先頭から読み出したビット数に対応するカウント値
が入力される。
【００５７】係数算出部４７には、レジスタ４８が接続
されている。レジスタ４８は、複数の領域４８ａ〜４８
ｅを含む。第１領域４８ａには、強度パラメータＡの初
期値Ａ１が格納される。係数算出部４７は、クリアされ
た（０の）カウント値が入力されると、第１領域４８ａ
に格納された強度パラメータの初期値Ａ１を読み出し、
強度パラメータを乗算器４２に出力する。
されている。レジスタ４８は、複数の領域４８ａ〜４８
ｅを含む。第１領域４８ａには、強度パラメータＡの初
期値Ａ１が格納される。係数算出部４７は、クリアされ
た（０の）カウント値が入力されると、第１領域４８ａ
に格納された強度パラメータの初期値Ａ１を読み出し、
強度パラメータを乗算器４２に出力する。
【００５８】第２，第３領域４８ｂ，４８ｃには、それ
ぞれ初期値Ａ１に対する第１，第２係数Ｂ１，Ｂ２が格
納される。第１，第２係数は、それぞれ強度パラメータ
の初期値Ａ１に対する乗数である。係数算出部４７は、
初期値Ａ１と第１，第２係数Ｂ１，Ｂ２をそれぞれ乗算
演算し、その演算結果を強度パラメータＡとして乗算器
４２に出力する。
ぞれ初期値Ａ１に対する第１，第２係数Ｂ１，Ｂ２が格
納される。第１，第２係数は、それぞれ強度パラメータ
の初期値Ａ１に対する乗数である。係数算出部４７は、
初期値Ａ１と第１，第２係数Ｂ１，Ｂ２をそれぞれ乗算
演算し、その演算結果を強度パラメータＡとして乗算器
４２に出力する。
【００５９】第４，第５領域４８ｄ，４８ｅには、強度
パラメータの値を切り替えるタイミングを示す情報が格
納されている。係数算出部４７は、第４，第５領域４８
ｄ，４８ｅに格納されたタイミング情報に基づいて、出
力する強度パラメータの値を切り替える。詳述すれば、
第４，第５領域４８ｄ，４８ｅに格納されたタイミング
情報はカウント値である。係数算出部４７は、クロック
カウンタ４６から入力されるカウント値と、第４，第５
領域４８ｄ，４８ｅに格納されたカウント値Ｃ１，Ｃ２
を比較する。係数算出部４７は、クロックカウンタ４６
から入力されるカウント値が第４領域４８ｄに格納され
たカウント値Ｃ１と一致すると、初期値Ａ１と第１係数
Ｂ１の乗算結果を強度パラメータＡ（＝Ａ１×Ｂ１）と
して出力する。また、係数算出部４７は、クロックカウ
ンタ４６から入力されるカウント値が第５領域４８ｅに
格納されたカウント値Ｃ２と一致すると、初期値Ａ１と
第２係数Ｂ２の乗算結果を強度パラメータＡ（＝Ａ１×
Ｂ２）として出力する。
パラメータの値を切り替えるタイミングを示す情報が格
納されている。係数算出部４７は、第４，第５領域４８
ｄ，４８ｅに格納されたタイミング情報に基づいて、出
力する強度パラメータの値を切り替える。詳述すれば、
第４，第５領域４８ｄ，４８ｅに格納されたタイミング
情報はカウント値である。係数算出部４７は、クロック
カウンタ４６から入力されるカウント値と、第４，第５
領域４８ｄ，４８ｅに格納されたカウント値Ｃ１，Ｃ２
を比較する。係数算出部４７は、クロックカウンタ４６
から入力されるカウント値が第４領域４８ｄに格納され
たカウント値Ｃ１と一致すると、初期値Ａ１と第１係数
Ｂ１の乗算結果を強度パラメータＡ（＝Ａ１×Ｂ１）と
して出力する。また、係数算出部４７は、クロックカウ
ンタ４６から入力されるカウント値が第５領域４８ｅに
格納されたカウント値Ｃ２と一致すると、初期値Ａ１と
第２係数Ｂ２の乗算結果を強度パラメータＡ（＝Ａ１×
Ｂ２）として出力する。
【００６０】第４，第５領域４８ｄ，４８ｅに格納され
たタイミング情報であるカウント値は、ＰＲコードとＴ
Ｒコードに応じて予め設定され、図１のＣＰＵ１９等に
より格納されている。
たタイミング情報であるカウント値は、ＰＲコードとＴ
Ｒコードに応じて予め設定され、図１のＣＰＵ１９等に
より格納されている。
【００６１】上記の構成により、係数制御回路３５は、
その時々にＰＬＬ回路３３に入力されるコードに応じた
ＰＬＬ回路３３を構成する乗算器４２に対する強度パラ
メータを変更する。そして、第２，第３領域４８ｂ，４
８ｃに格納された第１，第２係数Ｂ１，Ｂ２は、ＴＲコ
ードのリード信号ＲＤがＰＬＬ回路３３に入力される時
に、強度パラメータＡが初期値Ａ１よりも小さくなるよ
うに設定されている。
その時々にＰＬＬ回路３３に入力されるコードに応じた
ＰＬＬ回路３３を構成する乗算器４２に対する強度パラ
メータを変更する。そして、第２，第３領域４８ｂ，４
８ｃに格納された第１，第２係数Ｂ１，Ｂ２は、ＴＲコ
ードのリード信号ＲＤがＰＬＬ回路３３に入力される時
に、強度パラメータＡが初期値Ａ１よりも小さくなるよ
うに設定されている。
【００６２】例えば、第１領域４８ａには初期値Ａ１と
して値「１」が格納されている。第２領域４８ｂには第
１係数Ｂ１として値「０．５」が格納されている。第３
領域４８ｃには第２係数Ｂ２として値「０．１」が格納
されている。
して値「１」が格納されている。第２領域４８ｂには第
１係数Ｂ１として値「０．５」が格納されている。第３
領域４８ｃには第２係数Ｂ２として値「０．１」が格納
されている。
【００６３】図３に示すように、先ず、係数算出部４７
は、クリアされたカウント値が入力されると、初期値
「１」の強度パラメータＡを乗算器４２に出力する。こ
の時の強度パラメータを第１の強度パラメータと呼ぶ。
この時、ＰＬＬ回路３３には、ＰＲコードのリード信号
ＲＤが入力されている。
は、クリアされたカウント値が入力されると、初期値
「１」の強度パラメータＡを乗算器４２に出力する。こ
の時の強度パラメータを第１の強度パラメータと呼ぶ。
この時、ＰＬＬ回路３３には、ＰＲコードのリード信号
ＲＤが入力されている。
【００６４】次に、係数算出部４７は、クロックカウン
タ４６のカウント値が第４領域４８ｄに格納されたカウ
ント値Ｃ１と一致すると、初期値Ａ１と第１係数Ｂ１の
乗算結果である値０．５（＝１＊０．５）の強度パラメ
ータＡを乗算器４２に出力する。この時の強度パラメー
タを第２の強度パラメータと呼ぶ。この第２の強度パラ
メータＡの値は、第１の強度パラメータＡの値の 1/2で
ある。
タ４６のカウント値が第４領域４８ｄに格納されたカウ
ント値Ｃ１と一致すると、初期値Ａ１と第１係数Ｂ１の
乗算結果である値０．５（＝１＊０．５）の強度パラメ
ータＡを乗算器４２に出力する。この時の強度パラメー
タを第２の強度パラメータと呼ぶ。この第２の強度パラ
メータＡの値は、第１の強度パラメータＡの値の 1/2で
ある。
【００６５】更に次に、係数算出部４７は、クロックカ
ウンタ４６のカウント値が第５領域４８ｅに格納された
カウント値Ｃ２と一致すると、初期値Ａ１と第２係数Ｂ
２の乗算結果である値０．１（＝１＊０．１）の強度パ
ラメータＡを乗算器４２に出力する。この時の強度パラ
メータを第３の強度パラメータと呼ぶ。この第３の強度
パラメータＡの値は、第１の強度パラメータＡの値の1/
10である。この時、ＰＬＬ回路３３には、ＴＲコードの
リード信号ＲＤが入力されている。
ウンタ４６のカウント値が第５領域４８ｅに格納された
カウント値Ｃ２と一致すると、初期値Ａ１と第２係数Ｂ
２の乗算結果である値０．１（＝１＊０．１）の強度パ
ラメータＡを乗算器４２に出力する。この時の強度パラ
メータを第３の強度パラメータと呼ぶ。この第３の強度
パラメータＡの値は、第１の強度パラメータＡの値の1/
10である。この時、ＰＬＬ回路３３には、ＴＲコードの
リード信号ＲＤが入力されている。
【００６６】従って、係数制御回路３５は、ＴＲコード
が入力されている時の強度パラメータＡの値を、ＰＲコ
ードが入力されている時のそれよりも小さくする。係数
制御回路３５は、強度パラメータＡを乗算器４２に出力
する。
が入力されている時の強度パラメータＡの値を、ＰＲコ
ードが入力されている時のそれよりも小さくする。係数
制御回路３５は、強度パラメータＡを乗算器４２に出力
する。
【００６７】乗算器４２は、位相検出器４１の出力信号
に強度パラメータＡの値を乗算した結果を信号Ｓ２とし
てＤＡＣ４３に出力する。強度パラメータＡの値は、Ｐ
Ｒコードが入力されているときに大きく、ＴＲコードが
入力されているときに小さく制御される。従って、位相
検出器４１の出力信号が同じ値の場合、乗算器４２は、
ＰＲコードが入力されているときの信号Ｓ２の値をＴＲ
コードが入力されている時のそれよりも大きくする。こ
のことは、ＶＣＯ４５に入力されるループフィルタ４４
の出力信号Ｓ４の変化量を大きくする。これにより、ク
ロック信号ＣＬＫの周波数は大きく変化する。
に強度パラメータＡの値を乗算した結果を信号Ｓ２とし
てＤＡＣ４３に出力する。強度パラメータＡの値は、Ｐ
Ｒコードが入力されているときに大きく、ＴＲコードが
入力されているときに小さく制御される。従って、位相
検出器４１の出力信号が同じ値の場合、乗算器４２は、
ＰＲコードが入力されているときの信号Ｓ２の値をＴＲ
コードが入力されている時のそれよりも大きくする。こ
のことは、ＶＣＯ４５に入力されるループフィルタ４４
の出力信号Ｓ４の変化量を大きくする。これにより、ク
ロック信号ＣＬＫの周波数は大きく変化する。
【００６８】即ち、ＰＬＬ回路３３は、リード信号ＲＤ
とクロック信号ＣＬＫの位相差に対して、クロック信号
ＣＬＫの周波数の変化量を大きくする、所謂感度を高く
する。これにより、クロック信号ＣＬＫの周波数は、目
的とする周波数（この場合はリード信号ＲＤの周波数）
に速く近づく。即ち、ＰＬＬ回路３３は、短時間でクロ
ック信号ＣＬＫの周波数をリード信号ＲＤの周波数にロ
ックする。
とクロック信号ＣＬＫの位相差に対して、クロック信号
ＣＬＫの周波数の変化量を大きくする、所謂感度を高く
する。これにより、クロック信号ＣＬＫの周波数は、目
的とする周波数（この場合はリード信号ＲＤの周波数）
に速く近づく。即ち、ＰＬＬ回路３３は、短時間でクロ
ック信号ＣＬＫの周波数をリード信号ＲＤの周波数にロ
ックする。
【００６９】一方、ＴＲコードが読み出されている時に
強度パラメータは小さい。従って、ＶＣＯ４５に入力さ
れるループフィルタ４４の出力信号Ｓ４の変化量は小さ
くな。即ち、ＰＬＬ回路３３は、ＴＲコードに対応して
感度を鈍くする。これにより、再生信号Ｄｏｕｔの変化
に対するクロック信号ＣＬＫの周波数の変化が小さく抑
えられる、所謂過応答が抑えられるため、ＰＬＬ回路３
３はロックがはずれにくく、安定した周波数のクロック
信号ＣＬＫを出力する。
強度パラメータは小さい。従って、ＶＣＯ４５に入力さ
れるループフィルタ４４の出力信号Ｓ４の変化量は小さ
くな。即ち、ＰＬＬ回路３３は、ＴＲコードに対応して
感度を鈍くする。これにより、再生信号Ｄｏｕｔの変化
に対するクロック信号ＣＬＫの周波数の変化が小さく抑
えられる、所謂過応答が抑えられるため、ＰＬＬ回路３
３はロックがはずれにくく、安定した周波数のクロック
信号ＣＬＫを出力する。
【００７０】次に、波形等価器３２の一実施形態を図４
に従って詳述する。波形等価器３２は、ＦＩＲフィルタ
５１、係数算出回路５２、係数制御回路３４を含む。係
数制御回路３４は、クロックカウンタ５３、係数算出部
５４、レジスタ５５を含む。
に従って詳述する。波形等価器３２は、ＦＩＲフィルタ
５１、係数算出回路５２、係数制御回路３４を含む。係
数制御回路３４は、クロックカウンタ５３、係数算出部
５４、レジスタ５５を含む。
【００７１】クロックカウンタ５３には、クロック信号
ＣＬＫが入力される。クロックカウンタ５３は、クロッ
ク信号ＣＬＫの立ち上がりエッジ（又は立ち下がりエッ
ジ等）をカウントする。クロックカウンタ５３は、カウ
ント値のデジタル信号を係数算出部５４に出力する。
ＣＬＫが入力される。クロックカウンタ５３は、クロッ
ク信号ＣＬＫの立ち上がりエッジ（又は立ち下がりエッ
ジ等）をカウントする。クロックカウンタ５３は、カウ
ント値のデジタル信号を係数算出部５４に出力する。
【００７２】また、クロックカウンタ５３には、図１の
ＣＰＵ１９からリセット信号ＲＳＴが入力される。ＣＰ
Ｕ１９は、再生信号Ｄｏｕｔに基づいて、その再生信号
ＤｏｕｔがＰＲ領域２１から読み出されたＰＲコードで
あることを検出するとリセット信号ＲＳＴを出力する。
クロックカウンタ５３は、リセット信号ＲＳＴに応答し
てカウント値をクリアする。
ＣＰＵ１９からリセット信号ＲＳＴが入力される。ＣＰ
Ｕ１９は、再生信号Ｄｏｕｔに基づいて、その再生信号
ＤｏｕｔがＰＲ領域２１から読み出されたＰＲコードで
あることを検出するとリセット信号ＲＳＴを出力する。
クロックカウンタ５３は、リセット信号ＲＳＴに応答し
てカウント値をクリアする。
【００７３】従って、係数算出部５４には、ＰＲコード
の読み取りが開始されると、クロックカウンタ５３から
クリアされたカウント値のデジタル信号が入力される。
そのカウント値は、ＰＲコードの読み取りが開始されて
からクロックカウンタ５３に入力されるクロック信号Ｃ
ＬＫのエッジの数である。そして、クロック信号ＣＬＫ
のエッジは、ＰＲコードの各ビットを読み出した数に対
応している。従って、係数算出部５４には、ＰＲ領域２
１の先頭から読み出したビット数に対応するカウント値
が入力される。
の読み取りが開始されると、クロックカウンタ５３から
クリアされたカウント値のデジタル信号が入力される。
そのカウント値は、ＰＲコードの読み取りが開始されて
からクロックカウンタ５３に入力されるクロック信号Ｃ
ＬＫのエッジの数である。そして、クロック信号ＣＬＫ
のエッジは、ＰＲコードの各ビットを読み出した数に対
応している。従って、係数算出部５４には、ＰＲ領域２
１の先頭から読み出したビット数に対応するカウント値
が入力される。
【００７４】係数算出部５４には、レジスタ５５が接続
されている。レジスタ５５は、複数の領域５５ａ〜５５
ｅを含む。第１領域５５ａには、強度パラメータμの初
期値μ１が格納されている。係数算出部５４は、クリア
された（０の）カウント値が入力されると、第１領域５
５ａに格納された強度パラメータの初期値μ１を読み出
し、強度パラメータを係数算出回路５２に出力する。
されている。レジスタ５５は、複数の領域５５ａ〜５５
ｅを含む。第１領域５５ａには、強度パラメータμの初
期値μ１が格納されている。係数算出部５４は、クリア
された（０の）カウント値が入力されると、第１領域５
５ａに格納された強度パラメータの初期値μ１を読み出
し、強度パラメータを係数算出回路５２に出力する。
【００７５】第２，第３領域５５ｂ，５５ｃには、それ
ぞれ初期値μ１に対する第１，第２係数β１，β２が格
納されている。第１，第２係数β１，β２は、それぞれ
強度パラメータの初期値μ１に対する乗数である。係数
算出部５４は、強度パラメータの初期値μ１と第１，第
２係数β１，β２をそれぞれ乗算演算し、その演算結果
を係数算出回路５２に出力する。
ぞれ初期値μ１に対する第１，第２係数β１，β２が格
納されている。第１，第２係数β１，β２は、それぞれ
強度パラメータの初期値μ１に対する乗数である。係数
算出部５４は、強度パラメータの初期値μ１と第１，第
２係数β１，β２をそれぞれ乗算演算し、その演算結果
を係数算出回路５２に出力する。
【００７６】第４，第５領域５５ｄ，５５ｅには、強度
パラメータμの値を切り替えるタイミングを示す情報が
格納されている。係数算出部５４は、第４，第５領域５
５ｅに格納されたタイミング情報に基づいて、出力する
強度パラメータの値を切り替える。
パラメータμの値を切り替えるタイミングを示す情報が
格納されている。係数算出部５４は、第４，第５領域５
５ｅに格納されたタイミング情報に基づいて、出力する
強度パラメータの値を切り替える。
【００７７】詳述すれば、第４，第５領域５５ｄ，５５
ｅに格納されたタイミング情報はカウント値である。係
数算出部５４は、クロックカウンタ５３から入力される
カウント値と、第４，第５領域５５ｄ，５５ｅに格納さ
れたカウント値を比較する。
ｅに格納されたタイミング情報はカウント値である。係
数算出部５４は、クロックカウンタ５３から入力される
カウント値と、第４，第５領域５５ｄ，５５ｅに格納さ
れたカウント値を比較する。
【００７８】係数算出部５４は、クロックカウンタ５３
から入力されるカウント値が第４領域５５ｄに格納され
たカウント値と一致すると、初期値μ１と第１係数β１
の乗算結果を強度パラメータμ（＝μ１×β１）として
出力する。また、係数算出部５４は、クロックカウンタ
５３から入力されるカウント値が第５領域５５ｅに格納
されたカウント値と一致すると、初期値μ１と第２係数
β２の乗算結果を強度パラメータμ（＝μ１×β１）と
して出力する。
から入力されるカウント値が第４領域５５ｄに格納され
たカウント値と一致すると、初期値μ１と第１係数β１
の乗算結果を強度パラメータμ（＝μ１×β１）として
出力する。また、係数算出部５４は、クロックカウンタ
５３から入力されるカウント値が第５領域５５ｅに格納
されたカウント値と一致すると、初期値μ１と第２係数
β２の乗算結果を強度パラメータμ（＝μ１×β１）と
して出力する。
【００７９】第４，第５領域５５ｄ，５５ｅに格納され
たタイミング情報であるカウント値は、ＰＲコードとＴ
Ｒコードに応じて予め設定され、図１のＣＰＵ１９等に
より格納されている。
たタイミング情報であるカウント値は、ＰＲコードとＴ
Ｒコードに応じて予め設定され、図１のＣＰＵ１９等に
より格納されている。
【００８０】上記の構成により、係数制御回路３５は、
その時々に波形等価器３２に入力されるコードに応じ
て、波形等価器３２を構成する係数算出回路５２に対す
る強度パラメータを変更する。そして、第２，第３領域
５５ｂ，５５ｃに格納された第１，第２係数β１，β２
は、ＴＲコードのリード信号ＲＤがＰＬＬ回路３３に入
力される時に、強度パラメータμが初期値μ１よりも大
きくなるように設定されている。
その時々に波形等価器３２に入力されるコードに応じ
て、波形等価器３２を構成する係数算出回路５２に対す
る強度パラメータを変更する。そして、第２，第３領域
５５ｂ，５５ｃに格納された第１，第２係数β１，β２
は、ＴＲコードのリード信号ＲＤがＰＬＬ回路３３に入
力される時に、強度パラメータμが初期値μ１よりも大
きくなるように設定されている。
【００８１】例えば、第１領域５５ａには初期値μ１と
して値「０．００１」が格納されている。第２領域５５
ｂには第１係数β１として値「５」が格納され、第３領
域５５ｃには第２係数β２として値「１０」が格納され
ている。第４，第５領域５５ｄ，５５ｅには、タイミン
グ情報としてカウント値Ｃ１，Ｃ２が格納されている。
して値「０．００１」が格納されている。第２領域５５
ｂには第１係数β１として値「５」が格納され、第３領
域５５ｃには第２係数β２として値「１０」が格納され
ている。第４，第５領域５５ｄ，５５ｅには、タイミン
グ情報としてカウント値Ｃ１，Ｃ２が格納されている。
【００８２】図３に示すように、先ず、係数算出部５４
は、クリアされたカウント値が入力されると、初期値μ
１の値「０．００１」の強度パラメータμを係数算出回
路５２に出力する。この時の強度パラメータを第１の強
度パラメータと呼ぶ。この時、ＰＬＬ回路３３には、Ｐ
Ｒコードのリード信号ＲＤが入力されている。
は、クリアされたカウント値が入力されると、初期値μ
１の値「０．００１」の強度パラメータμを係数算出回
路５２に出力する。この時の強度パラメータを第１の強
度パラメータと呼ぶ。この時、ＰＬＬ回路３３には、Ｐ
Ｒコードのリード信号ＲＤが入力されている。
【００８３】次に、係数算出部５４は、クロックカウン
タ５３のカウント値が第４領域５５ｄに格納されたカウ
ント値Ｃ１と一致すると、初期値μ１と第１係数β１の
乗算結果である値０．００５（＝０．００１＊５）の強
度パラメータμを係数算出回路５２に出力する。この時
の強度パラメータを第２の強度パラメータμと呼ぶ。こ
の第２の強度パラメータの値は、第１の強度パラメータ
の値の５倍である。
タ５３のカウント値が第４領域５５ｄに格納されたカウ
ント値Ｃ１と一致すると、初期値μ１と第１係数β１の
乗算結果である値０．００５（＝０．００１＊５）の強
度パラメータμを係数算出回路５２に出力する。この時
の強度パラメータを第２の強度パラメータμと呼ぶ。こ
の第２の強度パラメータの値は、第１の強度パラメータ
の値の５倍である。
【００８４】更に次に、係数算出部５４は、クロックカ
ウンタ５３のカウント値が第５領域５５ｅに格納された
カウント値Ｃ２と一致すると、初期値μ１と第２係数β
２の乗算結果である値０．０１（＝０．００１＊１０）
の強度パラメータμを係数算出回路５２に出力する。こ
の時の強度パラメータを第３の強度パラメータμと呼
ぶ。この第３の強度パラメータμの値は、第１の強度パ
ラメータの値の１０倍である。この時、ＰＬＬ回路３３
には、ＴＲコードのリード信号ＲＤが入力されている。
ウンタ５３のカウント値が第５領域５５ｅに格納された
カウント値Ｃ２と一致すると、初期値μ１と第２係数β
２の乗算結果である値０．０１（＝０．００１＊１０）
の強度パラメータμを係数算出回路５２に出力する。こ
の時の強度パラメータを第３の強度パラメータμと呼
ぶ。この第３の強度パラメータμの値は、第１の強度パ
ラメータの値の１０倍である。この時、ＰＬＬ回路３３
には、ＴＲコードのリード信号ＲＤが入力されている。
【００８５】従って、係数制御回路３４は、ＴＲコード
が入力されている時に、ＰＲコードが入力されている時
の強度パラメータμよりも大きい値の強度パラメータμ
を係数算出回路５２に出力する。
が入力されている時に、ＰＲコードが入力されている時
の強度パラメータμよりも大きい値の強度パラメータμ
を係数算出回路５２に出力する。
【００８６】フィルタ係数算出回路５２は、強度パラメ
ータμの値に応じた値のフィルタ係数をＦＩＲフィルタ
５１に出力する。強度パラメータμの値は、ＰＲコード
が入力されている時に小さく、ＴＲコードが入力されて
いる時に大きく制御される。従って、フィルタ係数算出
回路５２は、ＴＲコードが入力されている時のフィルタ
係数の値を、ＰＲコードが入力されている時のそれより
も大きくする。
ータμの値に応じた値のフィルタ係数をＦＩＲフィルタ
５１に出力する。強度パラメータμの値は、ＰＲコード
が入力されている時に小さく、ＴＲコードが入力されて
いる時に大きく制御される。従って、フィルタ係数算出
回路５２は、ＴＲコードが入力されている時のフィルタ
係数の値を、ＰＲコードが入力されている時のそれより
も大きくする。
【００８７】ＦＩＲフィルタ５１は、入力されるフィル
タ係数に基づいて、入力信号Ｘを波形等価して波形整形
した信号Ｙ（図４の再生信号Ｄｏｕｔ）を出力する。Ｆ
ＩＲフィルタ５１は、フィルタ係数算出回路５２から入
力されるフィルタ係数の値に応じて特性を調整する。フ
ィルタ係数の値は、ＰＲコードが入力されている時に小
さく、ＴＲコードが入力されている時に大きい。従っ
て、ＦＩＲフィルタ５１は、ＴＲコードが入力されてい
る時の再生信号Ｄｏｕｔの値を、ＰＲコードが入力され
ている時のそれよりも大きくする。
タ係数に基づいて、入力信号Ｘを波形等価して波形整形
した信号Ｙ（図４の再生信号Ｄｏｕｔ）を出力する。Ｆ
ＩＲフィルタ５１は、フィルタ係数算出回路５２から入
力されるフィルタ係数の値に応じて特性を調整する。フ
ィルタ係数の値は、ＰＲコードが入力されている時に小
さく、ＴＲコードが入力されている時に大きい。従っ
て、ＦＩＲフィルタ５１は、ＴＲコードが入力されてい
る時の再生信号Ｄｏｕｔの値を、ＰＲコードが入力され
ている時のそれよりも大きくする。
【００８８】これにより、波形等価器３２は、コードに
対応して係数を変更する。即ち、波形等価器３２は、Ｐ
Ｒコードが入力されているときに係数の変更量を少なく
する。このことは、ＰＲコードが入力されているとき
に、係数が意図しない値になるのを抑える。
対応して係数を変更する。即ち、波形等価器３２は、Ｐ
Ｒコードが入力されているときに係数の変更量を少なく
する。このことは、ＰＲコードが入力されているとき
に、係数が意図しない値になるのを抑える。
【００８９】そして、波形等価器は、ＴＲコードが入力
されているときに係数の変更量を大きくする。このこと
は、波形等価器の係数を収束するためのコードであるＴ
Ｒコードが入力されているときに、係数が所望の値に収
束するまでの時間を短くする。即ち、波形等価器３２
は、ＴＲコードが入力されているときに、係数を従来に
比べて速く収束する。
されているときに係数の変更量を大きくする。このこと
は、波形等価器の係数を収束するためのコードであるＴ
Ｒコードが入力されているときに、係数が所望の値に収
束するまでの時間を短くする。即ち、波形等価器３２
は、ＴＲコードが入力されているときに、係数を従来に
比べて速く収束する。
【００９０】次に、ＦＩＲフィルタ５１と係数算出回路
５２について説明する。図５に示すように、ＦＩＲフィ
ルタ５１は、フリップフロップ（ＦＦ）６１，６２、第
１〜第３乗算器６３〜６５、加算器６６を含む。
５２について説明する。図５に示すように、ＦＩＲフィ
ルタ５１は、フリップフロップ（ＦＦ）６１，６２、第
１〜第３乗算器６３〜６５、加算器６６を含む。
【００９１】ＦＦ６１，６２には、クロック信号ＣＬＫ
が入力される。第１ＦＦ６１は、クロック信号ＣＬＫに
同期動作して入力信号をラッチすると共に、そのラッチ
した信号を第２ＦＦ６２と第２乗算器６４に出力する。
第２ＦＦ６２は、クロック信号ＣＬＫに同期動作して第
１ＦＦ６１の出力信号をラッチすると共に、そのラッチ
した信号を第３乗算器６５に出力する。
が入力される。第１ＦＦ６１は、クロック信号ＣＬＫに
同期動作して入力信号をラッチすると共に、そのラッチ
した信号を第２ＦＦ６２と第２乗算器６４に出力する。
第２ＦＦ６２は、クロック信号ＣＬＫに同期動作して第
１ＦＦ６１の出力信号をラッチすると共に、そのラッチ
した信号を第３乗算器６５に出力する。
【００９２】第１乗算器６３には、入力信号Ｘと第１フ
ィルタ係数Ｈ１が入力される。第２乗算器６４には、第
１ＦＦ６１の出力信号と第２フィルタ係数Ｈ２が入力さ
れる。第３乗算器６５には、第２ＦＦ６２の出力信号と
第３フィルタ係数Ｈ３が入力される。各乗算器６３〜６
５は、それぞれ入力信号と各フィルタ係数Ｈ１〜Ｈ３を
乗算演算し、その演算結果の出力信号Ｍ１〜Ｍ３を加算
器６６に出力する。加算器６６は、クロック信号ＣＬＫ
に同期動作し、第１〜第３乗算器６３〜６５の出力信号
Ｍ１〜Ｍ３を加算演算し、その演算結果を出力信号Ｙと
して出力する。この出力信号Ｙは、図４における再生信
号Ｄｏｕｔである。
ィルタ係数Ｈ１が入力される。第２乗算器６４には、第
１ＦＦ６１の出力信号と第２フィルタ係数Ｈ２が入力さ
れる。第３乗算器６５には、第２ＦＦ６２の出力信号と
第３フィルタ係数Ｈ３が入力される。各乗算器６３〜６
５は、それぞれ入力信号と各フィルタ係数Ｈ１〜Ｈ３を
乗算演算し、その演算結果の出力信号Ｍ１〜Ｍ３を加算
器６６に出力する。加算器６６は、クロック信号ＣＬＫ
に同期動作し、第１〜第３乗算器６３〜６５の出力信号
Ｍ１〜Ｍ３を加算演算し、その演算結果を出力信号Ｙと
して出力する。この出力信号Ｙは、図４における再生信
号Ｄｏｕｔである。
【００９３】ＦＩＲフィルタ５１の動作を詳述すれば、
今、ＦＩＲフィルタ５１に入力される信号を入力信号Ｘ
（ｎ＋１）とする。この時、第１ＦＦ６１には、１クロ
ック前に入力された信号Ｘ（ｎ）がラッチされている。
また、第２ＦＦ６２には、２クロック前に入力された信
号Ｘ（ｎ−１）がラッチされている。
今、ＦＩＲフィルタ５１に入力される信号を入力信号Ｘ
（ｎ＋１）とする。この時、第１ＦＦ６１には、１クロ
ック前に入力された信号Ｘ（ｎ）がラッチされている。
また、第２ＦＦ６２には、２クロック前に入力された信
号Ｘ（ｎ−１）がラッチされている。
【００９４】また、各乗算器６３〜６５には、それぞれ
フィルタ係数Ｈ１（ｎ），Ｈ２（ｎ），Ｈ３（ｎ）が入
力される。第１乗算器６３は、信号Ｘ（ｎ＋１）と第１
フィルタ係数Ｈ１（ｎ）を乗算演算し、その演算結果の
信号Ｍ（ｎ）を出力する。第２乗算器６４は、信号Ｘ
（ｎ）と第２フィルタ係数Ｈ２（ｎ）を乗算演算し、そ
の演算結果の信号Ｍ（ｎ）を出力する。第３乗算器６５
は、信号Ｘ（ｎ−１）と第３フィルタ係数Ｈ３（ｎ）を
乗算演算し、その演算結果の信号Ｍ（ｎ）を出力する。
加算器６６は、Ｍ１（ｎ）〜Ｍ３（ｎ）を加算演算し、
その演算結果を信号Ｙ（ｎ）として出力する。
フィルタ係数Ｈ１（ｎ），Ｈ２（ｎ），Ｈ３（ｎ）が入
力される。第１乗算器６３は、信号Ｘ（ｎ＋１）と第１
フィルタ係数Ｈ１（ｎ）を乗算演算し、その演算結果の
信号Ｍ（ｎ）を出力する。第２乗算器６４は、信号Ｘ
（ｎ）と第２フィルタ係数Ｈ２（ｎ）を乗算演算し、そ
の演算結果の信号Ｍ（ｎ）を出力する。第３乗算器６５
は、信号Ｘ（ｎ−１）と第３フィルタ係数Ｈ３（ｎ）を
乗算演算し、その演算結果の信号Ｍ（ｎ）を出力する。
加算器６６は、Ｍ１（ｎ）〜Ｍ３（ｎ）を加算演算し、
その演算結果を信号Ｙ（ｎ）として出力する。
【００９５】図６は、フィルタ係数算出回路５２のブロ
ック回路図である。フィルタ係数算出回路５２は、図５
のＦＩＲフィルタ５１を構成する第１〜第３乗算器６３
〜６５に対応する第１〜第３係数算出器６７〜６９を備
える。第１〜第３係数算出器６７〜６９は、公知のＬＭ
Ｓ法により第１〜第３フィルタ係数Ｈ１〜Ｈ３を求める
ものである。そのＬＭＳ法において、強度パラメータμ
は、ステップサイズとして扱われる。尚、ＬＭＳ法につ
いては、Ｓ．ヘイキン著，武部幹訳，現代工学社刊『適
応フィルター入門』第４章を参照されたい。
ック回路図である。フィルタ係数算出回路５２は、図５
のＦＩＲフィルタ５１を構成する第１〜第３乗算器６３
〜６５に対応する第１〜第３係数算出器６７〜６９を備
える。第１〜第３係数算出器６７〜６９は、公知のＬＭ
Ｓ法により第１〜第３フィルタ係数Ｈ１〜Ｈ３を求める
ものである。そのＬＭＳ法において、強度パラメータμ
は、ステップサイズとして扱われる。尚、ＬＭＳ法につ
いては、Ｓ．ヘイキン著，武部幹訳，現代工学社刊『適
応フィルター入門』第４章を参照されたい。
【００９６】各係数算出器６７〜６９は、その時刻ｎに
おけるフィルタ係数Ｈ１（ｎ）〜Ｈ３（ｎ）、強度パラ
メータμ、入力信号Ｘ（ｎ＋１），Ｘ（ｎ），Ｘ（ｎ−
１）により、 Ｈ１（ｎ＋１）＝Ｈ１（ｎ）＋μ×Ｅ（ｎ）×Ｘ（ｎ＋
１） Ｈ２（ｎ＋１）＝Ｈ２（ｎ）＋μ×Ｅ（ｎ）×Ｘ（ｎ） Ｈ３（ｎ＋１）＝Ｈ３（ｎ）＋μ×Ｅ（ｎ）×Ｘ（ｎ−
１） の各式により次の時刻ｎ＋１における各フィルタ係数Ｈ
１（ｎ＋１）〜Ｈ３（ｎ＋１）を求めるように構成され
ている。但し、Ｅ（ｎ）は、理想的な波形における理想
値Ｄ（ｎ）と出力信号Ｙ（ｎ）の差であり、 Ｅ（ｎ）＝Ｄ（ｎ）−Ｙ（ｎ） により求められる。ここで、理想値Ｄ（ｎ）は、出力信
号Ｙ（ｎ）の値に基づいて、「１」「−１」「０」のい
ずれかの値である。各係数算出器６７〜６９は、出力信
号Ｙ（ｎ）が（Ｙ（ｎ）＞０．５）の時にＤ（ｎ）＝
１、（Ｙ（ｎ）＜−０．５）の時にＤ（ｎ）＝−１、そ
れ以外の時にＤ（ｎ）＝０とするように構成されてい
る。
おけるフィルタ係数Ｈ１（ｎ）〜Ｈ３（ｎ）、強度パラ
メータμ、入力信号Ｘ（ｎ＋１），Ｘ（ｎ），Ｘ（ｎ−
１）により、 Ｈ１（ｎ＋１）＝Ｈ１（ｎ）＋μ×Ｅ（ｎ）×Ｘ（ｎ＋
１） Ｈ２（ｎ＋１）＝Ｈ２（ｎ）＋μ×Ｅ（ｎ）×Ｘ（ｎ） Ｈ３（ｎ＋１）＝Ｈ３（ｎ）＋μ×Ｅ（ｎ）×Ｘ（ｎ−
１） の各式により次の時刻ｎ＋１における各フィルタ係数Ｈ
１（ｎ＋１）〜Ｈ３（ｎ＋１）を求めるように構成され
ている。但し、Ｅ（ｎ）は、理想的な波形における理想
値Ｄ（ｎ）と出力信号Ｙ（ｎ）の差であり、 Ｅ（ｎ）＝Ｄ（ｎ）−Ｙ（ｎ） により求められる。ここで、理想値Ｄ（ｎ）は、出力信
号Ｙ（ｎ）の値に基づいて、「１」「−１」「０」のい
ずれかの値である。各係数算出器６７〜６９は、出力信
号Ｙ（ｎ）が（Ｙ（ｎ）＞０．５）の時にＤ（ｎ）＝
１、（Ｙ（ｎ）＜−０．５）の時にＤ（ｎ）＝−１、そ
れ以外の時にＤ（ｎ）＝０とするように構成されてい
る。
【００９７】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）波形等価器３２の係数制御回路３４は、ＰＲコー
ドに基づいてクロック信号ＣＬＫを同期させるための第
１の動作モードの時には強度パラメータμの値を小さく
し、ＴＲコードに基づいて波形等価器３２の係数を最適
化するための第２の動作モードの時には強度パラメータ
μの値を大きくするようにした。その結果、波形等価器
３２は係数を第２の動作モードの時に係数を短い時間で
所定の値に収束させることができる。
ば、以下の効果を奏する。 （１）波形等価器３２の係数制御回路３４は、ＰＲコー
ドに基づいてクロック信号ＣＬＫを同期させるための第
１の動作モードの時には強度パラメータμの値を小さく
し、ＴＲコードに基づいて波形等価器３２の係数を最適
化するための第２の動作モードの時には強度パラメータ
μの値を大きくするようにした。その結果、波形等価器
３２は係数を第２の動作モードの時に係数を短い時間で
所定の値に収束させることができる。
【００９８】また、ＰＬＬ回路３３の係数制御回路３５
は、ＰＲコードに基づいてクロック信号ＣＬＫを同期さ
せるための第１の動作モードの時には強度パラメータＡ
の値を大きくし、ＴＲコードに基づいて波形等価器３２
の係数を最適化するための第２の動作モードの時には強
度パラメータＡの値を小さくするようにした。その結
果、ＰＬＬ回路３３は、生成するクロック信号ＣＬＫが
ＰＲコードを読み出したリード信号ＲＤに短時間で同期
させることができる。
は、ＰＲコードに基づいてクロック信号ＣＬＫを同期さ
せるための第１の動作モードの時には強度パラメータＡ
の値を大きくし、ＴＲコードに基づいて波形等価器３２
の係数を最適化するための第２の動作モードの時には強
度パラメータＡの値を小さくするようにした。その結
果、ＰＬＬ回路３３は、生成するクロック信号ＣＬＫが
ＰＲコードを読み出したリード信号ＲＤに短時間で同期
させることができる。
【００９９】尚、本発明は上記実施の形態の他、以下の
態様で実施してもよい。 ○上記実施形態では、波形等価器３２，ＰＬＬ回路３３
の係数制御回路３４，３５を構成するレジスタ４８，５
５（図２、図４参照）に強度パラメータμ，Ａの初期値
μ１，Ａ１と、その初期値に対する第１，第２係数β
１，β２，Ｂ１，Ｂ２を格納し、初期値と第１，第２係
数を乗算した結果をそれぞれ強度パラメータμ，Ａとし
て出力するようにしたが、第１，第２係数として初期値
に対して加算又は減算する値を格納するようにしてもよ
い。即ち、係数算出部４７，５４は、それぞれカウント
値に基づいて、初期値に対して第１，第２係数を加算
（又は減算）し、その結果を強度パラメータμ，Ａとし
て出力する。
態様で実施してもよい。 ○上記実施形態では、波形等価器３２，ＰＬＬ回路３３
の係数制御回路３４，３５を構成するレジスタ４８，５
５（図２、図４参照）に強度パラメータμ，Ａの初期値
μ１，Ａ１と、その初期値に対する第１，第２係数β
１，β２，Ｂ１，Ｂ２を格納し、初期値と第１，第２係
数を乗算した結果をそれぞれ強度パラメータμ，Ａとし
て出力するようにしたが、第１，第２係数として初期値
に対して加算又は減算する値を格納するようにしてもよ
い。即ち、係数算出部４７，５４は、それぞれカウント
値に基づいて、初期値に対して第１，第２係数を加算
（又は減算）し、その結果を強度パラメータμ，Ａとし
て出力する。
【０１００】また、図８，９に示すように、それぞれ初
期値μ１，Ａ１と切り替えて強度パラメータとして出力
する値を格納するようにしても良い。即ち、図８の係数
算出部４７ａは、第４領域４８ｄのカウント値Ｃ１に基
づいて、第２領域４８ｂの値Ａ２を読み出し、その値Ａ
２を強度パラメータＡとして出力する。また、係数算出
回路４７ａは、第５領域４８ｅのカウント値Ｃ２に基づ
いて、第３領域４８ｃの値Ａ３を読み出し、その値Ａ３
を強度パラメータＡとして出力する。
期値μ１，Ａ１と切り替えて強度パラメータとして出力
する値を格納するようにしても良い。即ち、図８の係数
算出部４７ａは、第４領域４８ｄのカウント値Ｃ１に基
づいて、第２領域４８ｂの値Ａ２を読み出し、その値Ａ
２を強度パラメータＡとして出力する。また、係数算出
回路４７ａは、第５領域４８ｅのカウント値Ｃ２に基づ
いて、第３領域４８ｃの値Ａ３を読み出し、その値Ａ３
を強度パラメータＡとして出力する。
【０１０１】図９の係数算出部５４ａは、第４領域５５
ｄのカウント値Ｃ１に基づいて、第２領域５５ｂの値μ
２を読み出し、その値μ２を強度パラメータμとして出
力する。また、係数算出回路５４ａは、第５領域５５ｅ
のカウント値Ｃ２に基づいて、第３領域５５ｃの値μ３
を読み出し、その値μ３を強度パラメータμとして出力
する。
ｄのカウント値Ｃ１に基づいて、第２領域５５ｂの値μ
２を読み出し、その値μ２を強度パラメータμとして出
力する。また、係数算出回路５４ａは、第５領域５５ｅ
のカウント値Ｃ２に基づいて、第３領域５５ｃの値μ３
を読み出し、その値μ３を強度パラメータμとして出力
する。
【０１０２】このように構成することにより、簡単な回
路構成にて係数算出部４７ａ，５４ａが形成できるた
め、係数制御回路３５ａ，３４ａの回路規模、ひいては
データ読み取り装置３１の回路規模を上記実施形態に比
べて小さくすることができる。
路構成にて係数算出部４７ａ，５４ａが形成できるた
め、係数制御回路３５ａ，３４ａの回路規模、ひいては
データ読み取り装置３１の回路規模を上記実施形態に比
べて小さくすることができる。
【０１０３】○上記各実施形態において、ＰＬＬ回路３
３の係数制御回路３５は、強度パラメータＡを３段階に
変更するようにしたが、係数を２段階又は４段階以上に
変更するようにしても良い。同様に、波形等価器３２の
制御回路３４は、強度パラメータμを４段階に変更する
用にしたが、係数を２段階，３段階，５段階以上に変更
するようにしてもよい。
３の係数制御回路３５は、強度パラメータＡを３段階に
変更するようにしたが、係数を２段階又は４段階以上に
変更するようにしても良い。同様に、波形等価器３２の
制御回路３４は、強度パラメータμを４段階に変更する
用にしたが、係数を２段階，３段階，５段階以上に変更
するようにしてもよい。
【０１０４】○上記各実施形態では、波形等価器３２に
ＦＩＲフィルタ５１を用いたが、ＩＩＲ（Infinite imp
ulse response ）フィルタ，スイッチド・キャパシタ・
フィルタ等の他のデジタルフィルタを用いて実施しても
良い。その場合、同様に強度（感度）パラメータを制御
する。
ＦＩＲフィルタ５１を用いたが、ＩＩＲ（Infinite imp
ulse response ）フィルタ，スイッチド・キャパシタ・
フィルタ等の他のデジタルフィルタを用いて実施しても
良い。その場合、同様に強度（感度）パラメータを制御
する。
【０１０５】また、ＦＩＲフィルタ５１の次数を３次以
上に変更して実施しても良い。 ○上記各実施形態において、波形等価器３２に代えて、
図１０に示すＣＰＵ７０を含む構成としても良い。ＣＰ
Ｕ７０は、ＲＯＭ７１，ＲＡＭ７２を含む。ＲＯＭ７１
には、上記の波形整形のためのプログラムデータ、及
び、係数変更のためのプログラムデータを含む。これら
のプログラムデータは、所定の記録媒体（ＲＯＭ，Ｆ
Ｄ，ＣＤ−ＲＯＭ等のコンピュータ読み取り可能な媒
体）に記録され提供される。ＲＡＭ７２は、レジスタ４
８，５５に格納された情報、即ち強度パラメータμの初
期値等の情報を含む。ＣＰＵ７０は、上記各プログラム
に基づいて動作し、入力信号を波形整形した信号（デジ
タル信号）を出力する。この構成によれば、プログラム
を変更するだけで、波形整形の方法、係数変化のための
演算方法、初期値等係数、等を容易に変更することがで
きる。
上に変更して実施しても良い。 ○上記各実施形態において、波形等価器３２に代えて、
図１０に示すＣＰＵ７０を含む構成としても良い。ＣＰ
Ｕ７０は、ＲＯＭ７１，ＲＡＭ７２を含む。ＲＯＭ７１
には、上記の波形整形のためのプログラムデータ、及
び、係数変更のためのプログラムデータを含む。これら
のプログラムデータは、所定の記録媒体（ＲＯＭ，Ｆ
Ｄ，ＣＤ−ＲＯＭ等のコンピュータ読み取り可能な媒
体）に記録され提供される。ＲＡＭ７２は、レジスタ４
８，５５に格納された情報、即ち強度パラメータμの初
期値等の情報を含む。ＣＰＵ７０は、上記各プログラム
に基づいて動作し、入力信号を波形整形した信号（デジ
タル信号）を出力する。この構成によれば、プログラム
を変更するだけで、波形整形の方法、係数変化のための
演算方法、初期値等係数、等を容易に変更することがで
きる。
【０１０６】○上記実施形態において、強度（感度）パ
ラメータとして図２のＤＡＣ４３のフルレンジレベルを
変更する様にしてもよい。即ち、図２に一点鎖線で示す
ように、係数制御回路３５を構成する係数算出部４７は
強度パラメータＡをＤＡＣ４３に出力する。ＤＡＣ４３
は、強度パラメータＡに基づいて、フルレベルレンジを
変更する。例えば、今、０．２Ｖのフルレンジレベルで
あるときに入力信号Ｓ２に対して、０．１Ｖの出力信号
Ｓ３を出力している。これを、０．４Ｖのフルレベルレ
ンジに変更すると、ＤＡＣ４３は、同じ入力信号Ｓ２に
対して０．２Ｖの出力信号Ｓ３を出力する。このこと
は、乗算器４２において、２倍の値を出力することと等
価となる。従って、このように構成することにより、乗
算器４２を省略してＰＬＬ回路３３を構成する素子数を
少なくする事ができ、図１のデータ読み取り装置３１の
回路規模を縮小することができる。
ラメータとして図２のＤＡＣ４３のフルレンジレベルを
変更する様にしてもよい。即ち、図２に一点鎖線で示す
ように、係数制御回路３５を構成する係数算出部４７は
強度パラメータＡをＤＡＣ４３に出力する。ＤＡＣ４３
は、強度パラメータＡに基づいて、フルレベルレンジを
変更する。例えば、今、０．２Ｖのフルレンジレベルで
あるときに入力信号Ｓ２に対して、０．１Ｖの出力信号
Ｓ３を出力している。これを、０．４Ｖのフルレベルレ
ンジに変更すると、ＤＡＣ４３は、同じ入力信号Ｓ２に
対して０．２Ｖの出力信号Ｓ３を出力する。このこと
は、乗算器４２において、２倍の値を出力することと等
価となる。従って、このように構成することにより、乗
算器４２を省略してＰＬＬ回路３３を構成する素子数を
少なくする事ができ、図１のデータ読み取り装置３１の
回路規模を縮小することができる。
【０１０７】○上記実施形態において、記録媒体１１と
して光ディスク，光磁気ディスク等が用いられても良
い。 ○上記実施形態において、図１のＣＰＵ１９は、トレー
ニングデータにより次のデータ領域２４の始まりを検出
するようにしてもよい。このように構成すれば、図１２
のＳＢ領域２３がない記録フォーマットの記録媒体に記
録された記録データの読み取りが可能になる。この記録
媒体は、ＳＢ領域２３が設けられていない分、データ領
域２４が多くなる、即ち、記録密度がＳＢ領域２３が設
けられている記録媒体に比べて高くなる。
して光ディスク，光磁気ディスク等が用いられても良
い。 ○上記実施形態において、図１のＣＰＵ１９は、トレー
ニングデータにより次のデータ領域２４の始まりを検出
するようにしてもよい。このように構成すれば、図１２
のＳＢ領域２３がない記録フォーマットの記録媒体に記
録された記録データの読み取りが可能になる。この記録
媒体は、ＳＢ領域２３が設けられていない分、データ領
域２４が多くなる、即ち、記録密度がＳＢ領域２３が設
けられている記録媒体に比べて高くなる。
【０１０８】○上記実施形態では、波形等価器３２，Ｐ
ＬＬ回路３３にそれぞれ係数制御回路３４，３５を設け
たが、ＰＬＬ回路３３にのみ係数制御回路３５を設けた
データ読み取り装置３１に具体化して実施しても良い。
また、波形等価器３２にのみ制御回路３４を設けたデー
タ読み取り装置３１に具体化して実施しても良い。
ＬＬ回路３３にそれぞれ係数制御回路３４，３５を設け
たが、ＰＬＬ回路３３にのみ係数制御回路３５を設けた
データ読み取り装置３１に具体化して実施しても良い。
また、波形等価器３２にのみ制御回路３４を設けたデー
タ読み取り装置３１に具体化して実施しても良い。
【０１０９】○上記実施形態では、データ読み取り装置
３１はＰＬＬ回路３３を含む構成としたが、ＰＬＬ回路
は、波形等価器３２と別のチップに形成されていても良
い。即ち、データ読み取り装置３１は、複数のチップよ
りなるチップセットにより構成されてもよい。
３１はＰＬＬ回路３３を含む構成としたが、ＰＬＬ回路
は、波形等価器３２と別のチップに形成されていても良
い。即ち、データ読み取り装置３１は、複数のチップよ
りなるチップセットにより構成されてもよい。
【０１１０】○上記実施形態において、制御パラメータ
μは０（ゼロ）を含む。即ち、係数制御回路３４は、波
形等価器３２の状態に応じて値が０（ゼロ）の制御パラ
メータμを出力する構成とする。例えば、図７に示すよ
うに、係数制御回路３４は、記録データを読み出したリ
ード信号ＲＤが入力されているときに、ＣＰＵ１９等か
らの指令に基づいて値０の制御パラメータμを出力す
る。この制御パラメータμに応答して波形等価器３２
は、入力される信号を波形整形せずに再生信号Ｄｏｕｔ
として出力する。即ち、波形等価器３２は、波形等価の
ための動作を停止する。
μは０（ゼロ）を含む。即ち、係数制御回路３４は、波
形等価器３２の状態に応じて値が０（ゼロ）の制御パラ
メータμを出力する構成とする。例えば、図７に示すよ
うに、係数制御回路３４は、記録データを読み出したリ
ード信号ＲＤが入力されているときに、ＣＰＵ１９等か
らの指令に基づいて値０の制御パラメータμを出力す
る。この制御パラメータμに応答して波形等価器３２
は、入力される信号を波形整形せずに再生信号Ｄｏｕｔ
として出力する。即ち、波形等価器３２は、波形等価の
ための動作を停止する。
【０１１１】
【発明の効果】以上詳述したように、請求項１乃至６に
記載の発明によれば、記録媒体からのデータの読み出し
に関わる係数を高速に安定収束させることが可能なデー
タ読み取り方法を提供することができる。
記載の発明によれば、記録媒体からのデータの読み出し
に関わる係数を高速に安定収束させることが可能なデー
タ読み取り方法を提供することができる。
【０１１２】請求項７乃至１２に記載の発明によれば、
記録媒体からのデータの読み出しに関わる係数を高速に
安定収束させることが可能なデータ読み取り装置を提供
することができる。
記録媒体からのデータの読み出しに関わる係数を高速に
安定収束させることが可能なデータ読み取り装置を提供
することができる。
【０１１３】請求項１３に記載の発明によれば、記録媒
体からのデータの読み出しに関わる係数を高速に安定収
束させることが可能なデータ読み取り方法の波形等価器
におけるステップを記録した記録媒体を提供することが
できる。
体からのデータの読み出しに関わる係数を高速に安定収
束させることが可能なデータ読み取り方法の波形等価器
におけるステップを記録した記録媒体を提供することが
できる。
【図１】 一実施形態のデータ読み取り装置のブロック
回路図。
回路図。
【図２】 一実施形態のＰＬＬ回路のブロック回路図。
【図３】 読み出しデータと強度パラメータを示す説明
図。
図。
【図４】 一実施形態の波形等価器のブロック回路図。
【図５】 ＦＩＲフィルタのブロック回路図。
【図６】 係数算出回路のブロック回路図。
【図７】 読み出しデータと強度パラメータを示す説明
図。
図。
【図８】 別の計数制御回路のブロック回路図。
【図９】 別の計数制御回路のブロック回路図。
【図１０】 別のデータ読み取り装置のブロック回路
図。
図。
【図１１】 従来のデータ読み取り装置のブロック回路
図。
図。
【図１２】 読み出しデータの構成図。
ＲＤ 読み出し信号としてのリード信号
１６ Ａ／Ｄ変換器（ＡＤＣ）
３２ 波形等価器
３３ ＰＬＬ回路
フロントページの続き
(56)参考文献 特開 平７−111038（ＪＰ，Ａ)
特開 平９−297966（ＪＰ，Ａ)
特開 平９−219067（ＪＰ，Ａ)
特開 平９−180373（ＪＰ，Ａ)
特開 平８−335318（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11B 20/10 - 20/14
Claims (13)
- 【請求項１】 記録データと、該記録データの読み出し
動作を制御するための制御データとを記録媒体から読み
出した読み出し信号が入力され、入力されるクロック信
号に同期動作して前記読み出し信号をデジタル信号に変
換し出力するＡ／Ｄ変換器と、 前記デジタル信号と前記クロック信号が入力され、該ク
ロック信号に同期動作し、前記制御データに基づいて係
数を最適化し、該係数と強度パラメータに基づいて前記
デジタル信号を波形整形し、その整形後の信号を再生信
号として出力する波形等価器とを備えたデータ読み取り
装置において、 前記制御データに基づいて、前記制御データを読み出し
た再生信号にクロック信号を同期させる第１の動作モー
ドの時には前記強度パラメータの値を小さくし、前記波
形等価器の係数を最適化させる第２の動作モードの時に
は前記強度パラメータの値を大きくする制御回路を備え
たデータ読み取り装置。 - 【請求項２】 記録データと、該記録データの読み出し
動作を制御するための制御データとを記録媒体から読み
出した読み出し信号が入力され、入力されるクロック信
号に同期動作して前記読み出し信号をデジタル信号に変
換し出力するＡ／Ｄ変換器と、 前記デジタル信号を波形等価器にて波形整形した再生信
号が入力され、強度パラメータに基づいて前記制御デー
タを読み出した再生信号にクロック信号を同期させるＰ
ＬＬ回路とを備えたデータ読み取り装置において、 前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記強度パラメー
タの値を大きくし、波形等価器の係数を最適化するため
の第２の動作モードの時には前記強度パラメータの値を
小さくする制御回路を備えたデータ読み取り装置。 - 【請求項３】 記録データと、該記録データの読み出し
動作を制御するための制御データとを記録媒体から読み
出した読み出し信号が入力され、入力されるクロック信
号に同期動作して前記読み出し信号をデジタル信号に変
換し出力するＡ／Ｄ変換器と、 前記デジタル信号と前記クロック信号が入力され、該ク
ロック信号に同期動作し、前記制御データに基づいて係
数を最適化し、該係数と第１の強度パラメータに基づい
て前記デジタル信号を波形整形し、その整形後の信号を
再生信号として出力する波形等価器と、 前記再生信号が入力され、第２の強度パラメータに基づ
いて前記制御データを読み出した再生信号にクロック信
号を同期させるＰＬＬ回路とを備えたデータ読み取り装
置において、 前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記第１の強度パ
ラメータの値を小さくし、前記波形等価器の係数を最適
化するための第２の動作モードの時には前記第１の強度
パラメータの値を大きくする第１の制御回路と、 前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記第２の強度パ
ラメータの値を大きくし、前記波形等価器の係数を最適
化するための第２の動作モードの時には前記第２の強度
パラメータの値を小さくする第２の制御回路とを備えた
データ読み取り装置。 - 【請求項４】 請求項１又は３に記載のデータ読み取り
装置において、 前記波形等価器は、ＬＭＳ法に従って前記デジタル信号
を波形整形するものであり、 前記デジタル信号が入力され、前記クロック信号に同期
動作して前記デジタル信号を波形整形し、その整形後の
信号を再生信号として出力するデジタルフィルタと、 前記デジタル信号が入力されると共に強度パラメータが
入力され、前記強度パラメータをＬＭＳ法におけるステ
ップサイズとし、前記クロック信号に同期動作して前記
デジタル信号と前記ステップサイズに基づいて前記デジ
タルフィルタの係数を算出する係数算出回路とを備えた
データ読み取り装置。 - 【請求項５】 請求項２又は３に記載のデータ読み取り
装置において、 前記ＰＬＬ回路は、 前記再生信号とクロック信号が入力され、両信号の位相
差に応じた位相差信号を出力する位相検出器と、 前記位相差信号と前記強度パラメータが入力され、前記
強度パラメータに基づく乗数と前記位相差信号とを演算
し、その演算結果の信号を出力する増幅器と、 前記増幅器の出力信号をアナログ信号に変換するＤＡ変
換器と、 前記アナログ信号の電圧に対応する周波数のクロック信
号を出力する電圧制御発振器とを備えたデータ読み取り
装置。 - 【請求項６】 請求項２又は３に記載のデータ読み取り
装置において、 前記ＰＬＬ回路は、 前記再生信号とクロック信号が入力され、両信号の位相
差に応じた位相差信号を出力する位相検出器と、 前記位相検出器の出力信号と前記強度パラメータが入力
され、前記強度パラメータに基づくフルレベルレンジに
て前記出力信号をアナログ信号に変換するＤＡ変換器
と、 前記アナログ信号の電圧に対応する周波数のクロック信
号を出力する電圧制御発振器とを備えたデータ読み取り
装置。 - 【請求項７】 記録データと、該記録データの読み出し
動作を制御するための制御データとを記録媒体から読み
出した読み出し信号が入力され、入力されるクロック信
号に同期動作して前記読み出し信号をＡ／Ｄ変換器にて
デジタル信号に変換し、 前記クロック信号に同期動作する波形等価器における係
数を前記制御データに基づいて最適化し、該係数と強度
パラメータに基づいて動作する波形等価器にて前記デジ
タル信号を波形整形し、その整形後の信号を再生信号と
して出力するデータ読み取り方法において、 前記制御データに基づいて、前記制御データを読み出し
た再生信号にクロック信号を同期させる第１の動作モー
ドの時には前記強度パラメータの値を小さくし、前記波
形等価器の係数を最適化させる第２の動作モードの時に
は前記強度パラメータの値を大きくするようにしたデー
タ読み取り方法。 - 【請求項８】 記録データと、該記録データの読み出し
動作を制御するための制御データとを記録媒体から読み
出した読み出し信号が入力され、入力されるクロック信
号に同期動作して前記読み出し信号をＡ／Ｄ変換器にて
デジタル信号に変換し、ＰＬＬ回路にて強度パラメータ
に基づいて前記制御データを読み出した前記デジタル信
号に基づく再生信号に同期した前記クロック信号を生成
するデータ読み取り方法において、 前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記強度パラメー
タの値を大きくし、前記デジタル信号を波形整形した再
生信号を出力する波形等価器の係数を最適化するための
第２の動作モードの時には前記強度パラメータの値を小
さくするようにしたデータ読み取り方法。 - 【請求項９】 記録データと、該記録データの読み出し
動作を制御するための制御データとを記録媒体から読み
出した読み出し信号が入力され、入力されるクロック信
号に同期動作して前記読み出し信号をＡ／Ｄ変換器にて
デジタル信号に変換し、前記クロック信号に同期動作す
る波形等価器における係数を前記制御データに基づいて
係数を最適化し、該係数と第１の強度パラメータに基づ
いて動作する波形等価器にて前記デジタル信号を波形整
形し、その整形後の信号を再生信号として出力し、ＰＬ
Ｌ回路にて第２の強度パラメータに基づいて前記制御デ
ータを読み出した再生信号に同期した前記クロック信号
を生成するデータ読み取り方法において、 前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記第１の強度パ
ラメータの値を小さくし、前記波形等価器の係数を最適
化するための第２の動作モードの時には前記第１の強度
パラメータの値を大きくする第１の制御ステップと、 前記制御データに基づいて、前記クロック信号を同期さ
せるための第１の動作モードの時には前記第２の強度パ
ラメータの値を大きくし、前記波形等価器の係数を最適
化するための第２の動作モードの時には前記第２の強度
パラメータの値を小さくする第２の制御ステップとを含
むデータ読み取り方法。 - 【請求項１０】 請求項７又は９に記載のデータ読み取
り方法において、前記波形等価器は、ＬＭＳ法に従って
前記デジタル信号を波形整形するものであって、前記デ
ジタル信号が入力されると共にＬＭＳ法におけるステッ
プサイズが入力され、前記クロック信号に同期動作して
前記デジタル信号と前記ステップサイズに基づいてフィ
ルタ係数を算出し、前記フィルタ係数に基づいて前記デ
ジタル信号を波形整形し、その整形後の信号を再生信号
として出力し、 前記ステップサイズを強度パラメータとして制御するよ
うにしたデータ読み取り方法。 - 【請求項１１】 請求項８又は９に記載のデータ読み取
り方法において、 前記ＰＬＬ回路は、前記再生信号とクロック信号が入力
され、両信号の位相差に応じた位相差信号を出力する位
相検出器と、前記位相差信号が入力され、前記位相差信
号と乗数とを演算し、その演算結果の信号を出力する増
幅器と、前記増幅器の出力信号をアナログ信号に変換す
るＤＡ変換器と、前記アナログ信号の電圧に対応する周
波数のクロック信号を出力する電圧制御発振器とを備
え、 前記増幅器における乗数を強度パラメータとして制御す
るようにしたデータ読み取り方法。 - 【請求項１２】 請求項８又は９に記載のデータ読み取
り方法において、 前記ＰＬＬ回路は、前記再生信号とクロック信号が入力
され、両信号の位相差に応じた位相差信号を出力する位
相検出器と、前記位相検出器の出力信号と前記強度パラ
メータが入力され、前記強度パラメータに基づくフルレ
ベルレンジにて前記出力信号をアナログ信号に変換する
ＤＡ変換器と、前記アナログ信号の電圧に対応する周波
数のクロック信号を出力する電圧制御発振器とを備え、 前記ＤＡ変換器におけるフルレベルレンジを強度パラメ
ータとして制御するようにしたデータ読み取り方法。 - 【請求項１３】 請求項７，９，１０のうちの何れか１
項に記載のデータ読み取り方法の波形等価器におけるス
テップを記録した記録媒体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06308598A JP3439979B2 (ja) | 1998-03-13 | 1998-03-13 | データ読み取り方法、データ読み取り装置、及び、記録媒体 |
| TW087113134A TW408280B (en) | 1998-03-13 | 1998-08-10 | Method and apparatus for reading data |
| US09/133,911 US6212144B1 (en) | 1998-03-13 | 1998-08-13 | Method and apparatus for reading data |
| FR9810865A FR2776114B1 (fr) | 1998-03-13 | 1998-08-31 | Procede et appareil de lecture de donnees |
| KR1019980035467A KR100281951B1 (ko) | 1998-03-13 | 1998-08-31 | 데이터 판독 방법, 데이터 판독 장치 및 기록 매체 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06308598A JP3439979B2 (ja) | 1998-03-13 | 1998-03-13 | データ読み取り方法、データ読み取り装置、及び、記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259983A JPH11259983A (ja) | 1999-09-24 |
| JP3439979B2 true JP3439979B2 (ja) | 2003-08-25 |
Family
ID=13219153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06308598A Expired - Fee Related JP3439979B2 (ja) | 1998-03-13 | 1998-03-13 | データ読み取り方法、データ読み取り装置、及び、記録媒体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6212144B1 (ja) |
| JP (1) | JP3439979B2 (ja) |
| KR (1) | KR100281951B1 (ja) |
| FR (1) | FR2776114B1 (ja) |
| TW (1) | TW408280B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3548057B2 (ja) * | 1999-08-31 | 2004-07-28 | 三洋電機株式会社 | 記録再生方法、および記録再生装置 |
| JP2002230902A (ja) * | 2001-01-29 | 2002-08-16 | Sony Corp | 適応型等化回路及びそれを用いた再生装置 |
| US20030185292A1 (en) * | 2002-04-02 | 2003-10-02 | Fernandez-Corbaton Ivan Jesus | Adaptive filtering with DC bias compensation |
| US20030156635A1 (en) * | 2002-02-20 | 2003-08-21 | Fernandez-Corbaton Ivan Jesus | Adaptive filtering with DC bias compensation |
| US7397848B2 (en) | 2003-04-09 | 2008-07-08 | Rambus Inc. | Partial response receiver |
| US7126378B2 (en) | 2003-12-17 | 2006-10-24 | Rambus, Inc. | High speed signaling system with adaptive transmit pre-emphasis |
| JP2005116005A (ja) * | 2003-10-03 | 2005-04-28 | Mitsubishi Electric Corp | ディスク再生装置 |
| US7233164B2 (en) * | 2003-12-17 | 2007-06-19 | Rambus Inc. | Offset cancellation in a multi-level signaling system |
| US7489749B2 (en) * | 2004-02-24 | 2009-02-10 | Ming-Kang Liu | Optimum phase timing recovery in the presence of strong intersymbol interference |
| GB0705544D0 (en) * | 2007-03-22 | 2007-05-02 | Nokia Corp | Radio receiver or transmitter and method for reducing an IQ gain imbalance |
| AU2012335016B2 (en) | 2011-11-10 | 2017-07-20 | Medtronic, Inc. | System for deploying a device to a distal location across a diseased vessel |
| US11213318B2 (en) | 2011-11-10 | 2022-01-04 | Medtronic Vascular, Inc. | Expandable introducer sheath and method |
| US11234845B2 (en) | 2013-05-17 | 2022-02-01 | Medtronic, Inc. | Expandable introducer sheath |
| US8873615B2 (en) * | 2012-09-19 | 2014-10-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and controller for equalizing a received serial data stream |
| AU2014262488B2 (en) | 2013-05-10 | 2018-08-30 | Medtronic, Inc. | System for deploying a device to a distal location across a diseased vessel |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3898580A (en) | 1973-12-17 | 1975-08-05 | Xerox Corp | Dual time constant phase lock oscillator |
| US5381359A (en) | 1992-08-27 | 1995-01-10 | Quantum Corporation | Adaptation and training of digital finite impulse response filter within PRML sampling data detection channel |
| JP3233485B2 (ja) * | 1993-04-06 | 2001-11-26 | 松下電器産業株式会社 | ディジタル信号検出回路 |
| JPH0845089A (ja) | 1994-07-28 | 1996-02-16 | Toshiba Corp | 光ディスク装置 |
| EP0821360B1 (en) * | 1996-02-08 | 2003-08-20 | Sony Corporation | Data decoder |
-
1998
- 1998-03-13 JP JP06308598A patent/JP3439979B2/ja not_active Expired - Fee Related
- 1998-08-10 TW TW087113134A patent/TW408280B/zh not_active IP Right Cessation
- 1998-08-13 US US09/133,911 patent/US6212144B1/en not_active Expired - Lifetime
- 1998-08-31 KR KR1019980035467A patent/KR100281951B1/ko not_active IP Right Cessation
- 1998-08-31 FR FR9810865A patent/FR2776114B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990076490A (ko) | 1999-10-15 |
| FR2776114B1 (fr) | 2007-10-12 |
| TW408280B (en) | 2000-10-11 |
| FR2776114A1 (fr) | 1999-09-17 |
| KR100281951B1 (ko) | 2001-03-02 |
| US6212144B1 (en) | 2001-04-03 |
| JPH11259983A (ja) | 1999-09-24 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
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Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
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Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
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|
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140613 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
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