JP3439042B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3439042B2 JP3439042B2 JP25710096A JP25710096A JP3439042B2 JP 3439042 B2 JP3439042 B2 JP 3439042B2 JP 25710096 A JP25710096 A JP 25710096A JP 25710096 A JP25710096 A JP 25710096A JP 3439042 B2 JP3439042 B2 JP 3439042B2
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- Japan
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- type
- island
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- Bipolar Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、コイル負荷のよう
に逆起電力を発生する負荷を駆動するための出力トラン
ジスタを内蔵した半導体集積回路に関し、その逆起電力
による寄生効果の防止に関する。
に逆起電力を発生する負荷を駆動するための出力トラン
ジスタを内蔵した半導体集積回路に関し、その逆起電力
による寄生効果の防止に関する。
【0002】
【従来の技術】モータドライバ用途のICでは、コレク
タを出力端子とするNPNトランジスタを出力トランジ
スタの一方とし、該NPNトランジスタと相補対をなす
トランジスタを出力トランジスタの他方として、プッシ
ュプル回路により駆動することが行われている。前記相
補対をなすトランジスタとしてはPNPトランジスタが
用いられていたが、近年の高機能化によりBiCMOS
型の集積回路を利用し、前記相補対をなすトランジスタ
としてPチャンネル型MOSFETを利用することが行
われてきた。
タを出力端子とするNPNトランジスタを出力トランジ
スタの一方とし、該NPNトランジスタと相補対をなす
トランジスタを出力トランジスタの他方として、プッシ
ュプル回路により駆動することが行われている。前記相
補対をなすトランジスタとしてはPNPトランジスタが
用いられていたが、近年の高機能化によりBiCMOS
型の集積回路を利用し、前記相補対をなすトランジスタ
としてPチャンネル型MOSFETを利用することが行
われてきた。
【0003】斯かる回路を図4に示す。同図において、
1はNPN型の出力トランジスタ、2はPチャンネル型
のMOSトランジスタ、3は出力端子4に接続されたコ
イル負荷、5はPチャンネル型MOSトランジスタ2の
ゲートに接続されたインバータ回路、6はNPNトラン
ジスタ1の駆動回路である。NPNトランジスタ1のコ
レクタは出力端子4に、エミッタは接地電位GNDに接
続され、Pチャンネル型MOS2のソースが電源電位V
CCに、ドレインが出力端子4に接続されている。イン
バータ回路5等によりPチャンネルMOS2とNPNト
ランジスタ1には逆相の制御信号が印加され、これによ
りPチャンネルトランジスタ2またはNPNトランジス
タの一方がONし他方がOFFする事により、コイル負
荷3に正方向または逆方向の電流を流してモータを正/
逆方向に回転させるものである。
1はNPN型の出力トランジスタ、2はPチャンネル型
のMOSトランジスタ、3は出力端子4に接続されたコ
イル負荷、5はPチャンネル型MOSトランジスタ2の
ゲートに接続されたインバータ回路、6はNPNトラン
ジスタ1の駆動回路である。NPNトランジスタ1のコ
レクタは出力端子4に、エミッタは接地電位GNDに接
続され、Pチャンネル型MOS2のソースが電源電位V
CCに、ドレインが出力端子4に接続されている。イン
バータ回路5等によりPチャンネルMOS2とNPNト
ランジスタ1には逆相の制御信号が印加され、これによ
りPチャンネルトランジスタ2またはNPNトランジス
タの一方がONし他方がOFFする事により、コイル負
荷3に正方向または逆方向の電流を流してモータを正/
逆方向に回転させるものである。
【0004】2つの出力トランジスタの構成を図5に示
す。11はP型の半導体基板、12はN型のエピタキシ
ャル層、13はN+埋め込み層、14はP+分離領域、
15は分離領域14で区画されたエピタキシャル層12
からなる島領域、16はP型のベース領域、17はN+
エミッタ領域、18はN+コレクタ導出領域、19はゲ
ート電極、20はソース領域、21はドレイン領域であ
る。NPNトランジスタ1のコレクタ導出領域18とP
チャンネルMOS2のドレイン領域21とが出力端子4
に接続されて、コイル負荷3を駆動する。
す。11はP型の半導体基板、12はN型のエピタキシ
ャル層、13はN+埋め込み層、14はP+分離領域、
15は分離領域14で区画されたエピタキシャル層12
からなる島領域、16はP型のベース領域、17はN+
エミッタ領域、18はN+コレクタ導出領域、19はゲ
ート電極、20はソース領域、21はドレイン領域であ
る。NPNトランジスタ1のコレクタ導出領域18とP
チャンネルMOS2のドレイン領域21とが出力端子4
に接続されて、コイル負荷3を駆動する。
【0005】
【発明が解決しようとする課題】しかしながら、モータ
のようなコイル負荷では、モータの回転/停止に伴い逆
方向起電力が発生し、出力端子4の電位がVCC電位よ
り高く又はGND電位より低くなることが知られてい
る。そのため、出力端子4がVCC電位より高くなった
場合には、ドレイン領域21をエミッタ、Pチャンネル
MOS2の島領域15をベース、基板11をコレクタと
する寄生PNPトランジスタ23が、出力端子4がGN
D電位より低くなった場合にはNPNトランジスタ1の
島領域15をエミッタ、基板11(分離領域14)をベ
ース、PチャンネルMOS2の島領域15をコレクタと
する寄生NPNトランジスタ22が動作し、IC内部で
の誤動作や寄生サイリスタのトリガとなるなどの欠点が
あった。
のようなコイル負荷では、モータの回転/停止に伴い逆
方向起電力が発生し、出力端子4の電位がVCC電位よ
り高く又はGND電位より低くなることが知られてい
る。そのため、出力端子4がVCC電位より高くなった
場合には、ドレイン領域21をエミッタ、Pチャンネル
MOS2の島領域15をベース、基板11をコレクタと
する寄生PNPトランジスタ23が、出力端子4がGN
D電位より低くなった場合にはNPNトランジスタ1の
島領域15をエミッタ、基板11(分離領域14)をベ
ース、PチャンネルMOS2の島領域15をコレクタと
する寄生NPNトランジスタ22が動作し、IC内部で
の誤動作や寄生サイリスタのトリガとなるなどの欠点が
あった。
【0006】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、PチャンネルMOSのバ
ックゲート部分を一導電型の埋め込み層と拡散領域とで
取り囲み、更にその周囲を逆導電型の埋め込み層と拡散
領域とで取り囲むことにより、寄生トランジスタの逆β
を低減し、寄生効果の発生を抑制したものである。
の課題に鑑み成されたもので、PチャンネルMOSのバ
ックゲート部分を一導電型の埋め込み層と拡散領域とで
取り囲み、更にその周囲を逆導電型の埋め込み層と拡散
領域とで取り囲むことにより、寄生トランジスタの逆β
を低減し、寄生効果の発生を抑制したものである。
【0007】また、基板に漏れ電流が生じないような寄
生トランジスタを発生させる電位接続とすることによ
り、寄生効果の問題を解消したものである。
生トランジスタを発生させる電位接続とすることによ
り、寄生効果の問題を解消したものである。
【0008】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図1は本発明の第1の実施の形態を
説明するための断面図である。同図において、31はP
型のシリコン半導体基板、32は基板31の上に気相成
長法により形成したN型のエピタキシャル層、33は基
板31表面に埋め込んで形成したN+型の埋め込み層、
34はエピタキシャル層32表面から基板31まで達
し、エピタキシャル層32を複数の島領域35に分離す
るP+型の分離領域、36は島領域35の表面に形成し
たNPNトランジスタ1のP型のベース領域、37はベ
ース領域36表面に形成したN+型のエミッタ領域、3
8は島領域35表面からN+埋め込み層33に達するN
+型のコレクタ導出領域、39はN+埋め込み層に重畳
して形成したP+型の埋め込み層、40は島領域35表
面からP+埋め込み層39に達するP+型の導出領域、
41は島領域35表面からN+埋め込み層33に達する
N+導出領域、42はPチャンネルMOS2のゲート電
極、43はP+埋め込み層39とP+導出領域41とで
囲まれたN型層からなるバックゲート、44はゲート電
極42の脇に拡散形成したP型のソース領域、45は同
じくゲート電極42の脇に拡散形成したP型のドレイン
領域、46はバックゲート用のN+コンタクト領域であ
る。P+導出領域40はPチャンネルMOS2を完全に
取り囲んでおり、P+埋め込み層と共にバックゲート4
3を電気的に分離する。P+導出領域40の更に外側を
N+導出領域41が取り囲んでいる。
ら詳細に説明する。図1は本発明の第1の実施の形態を
説明するための断面図である。同図において、31はP
型のシリコン半導体基板、32は基板31の上に気相成
長法により形成したN型のエピタキシャル層、33は基
板31表面に埋め込んで形成したN+型の埋め込み層、
34はエピタキシャル層32表面から基板31まで達
し、エピタキシャル層32を複数の島領域35に分離す
るP+型の分離領域、36は島領域35の表面に形成し
たNPNトランジスタ1のP型のベース領域、37はベ
ース領域36表面に形成したN+型のエミッタ領域、3
8は島領域35表面からN+埋め込み層33に達するN
+型のコレクタ導出領域、39はN+埋め込み層に重畳
して形成したP+型の埋め込み層、40は島領域35表
面からP+埋め込み層39に達するP+型の導出領域、
41は島領域35表面からN+埋め込み層33に達する
N+導出領域、42はPチャンネルMOS2のゲート電
極、43はP+埋め込み層39とP+導出領域41とで
囲まれたN型層からなるバックゲート、44はゲート電
極42の脇に拡散形成したP型のソース領域、45は同
じくゲート電極42の脇に拡散形成したP型のドレイン
領域、46はバックゲート用のN+コンタクト領域であ
る。P+導出領域40はPチャンネルMOS2を完全に
取り囲んでおり、P+埋め込み層と共にバックゲート4
3を電気的に分離する。P+導出領域40の更に外側を
N+導出領域41が取り囲んでいる。
【0009】図1の回路図に従い、IC上のアルミ電極
配線によって、NPNトランジスタ1のエミッタ領域3
7は接地電位GNDに、PチャンネルMOS2のバック
ゲート用コンタクト領域46とソース領域44には電源
電位VCCが印加される。NPNトランジスタ1のコレ
クタ導出領域38はIC上の出力端子4(ボンディング
パッド)に接続され、PチャンネルMOS2のドレイン
領域45、P+導出領域40、およびN+導出領域41
が前記出力端子4に接続される。出力端子4は、パッケ
ージ外部の接続リードに接続され、そしてセット側でコ
イル負荷3に接続されることになる。基板31と分離領
域34には接地電位GNDが印加される。
配線によって、NPNトランジスタ1のエミッタ領域3
7は接地電位GNDに、PチャンネルMOS2のバック
ゲート用コンタクト領域46とソース領域44には電源
電位VCCが印加される。NPNトランジスタ1のコレ
クタ導出領域38はIC上の出力端子4(ボンディング
パッド)に接続され、PチャンネルMOS2のドレイン
領域45、P+導出領域40、およびN+導出領域41
が前記出力端子4に接続される。出力端子4は、パッケ
ージ外部の接続リードに接続され、そしてセット側でコ
イル負荷3に接続されることになる。基板31と分離領
域34には接地電位GNDが印加される。
【0010】図5で述べた寄生トランジスタ22は、分
離領域14をベース、バックゲート15をコレクタとす
るので、本構造ではコレクタとベースとの間にP+導出
領域40とN+導出領域41が位置することになる。こ
れらP+導出領域40とN+導出領域41とは出力端子
4に接続されてコレクタ導出領域35と同電位になるの
で、寄生トランジスタ22の発生を防止できる。
離領域14をベース、バックゲート15をコレクタとす
るので、本構造ではコレクタとベースとの間にP+導出
領域40とN+導出領域41が位置することになる。こ
れらP+導出領域40とN+導出領域41とは出力端子
4に接続されてコレクタ導出領域35と同電位になるの
で、寄生トランジスタ22の発生を防止できる。
【0011】また図5で述べた寄生トランジスタ23
は、バックゲート43をベース、基板31をコレクタと
するので、本構造ではベースとコレクタとの間にP+埋
め込み層39とN+埋め込み層33(横方向に考えれば
P+導出領域40とN+導出領域41)とが位置するこ
とになる。同じくP+埋め込み層39とN+埋め込み層
33とは出力端子4に接続されてドレイン領域45と同
電位になるので、寄生トランジスタ22の発生を防止で
きる。
は、バックゲート43をベース、基板31をコレクタと
するので、本構造ではベースとコレクタとの間にP+埋
め込み層39とN+埋め込み層33(横方向に考えれば
P+導出領域40とN+導出領域41)とが位置するこ
とになる。同じくP+埋め込み層39とN+埋め込み層
33とは出力端子4に接続されてドレイン領域45と同
電位になるので、寄生トランジスタ22の発生を防止で
きる。
【0012】加えて、バックゲート43とP+導出領域
40/P+埋め込み層39とのPN接合がVCC電位と
出力端子4との間に保護ダイオード46として接続され
ることになる。保護ダイオード46のPN接合は高濃度
のアノード領域により順方向立ち上がり電圧Vfの小さ
いPN接合とできるので、従来外付けだった保護ダイオ
ードに代わりIC内蔵にできるだけの特性を持たせる事
ができる。
40/P+埋め込み層39とのPN接合がVCC電位と
出力端子4との間に保護ダイオード46として接続され
ることになる。保護ダイオード46のPN接合は高濃度
のアノード領域により順方向立ち上がり電圧Vfの小さ
いPN接合とできるので、従来外付けだった保護ダイオ
ードに代わりIC内蔵にできるだけの特性を持たせる事
ができる。
【0013】図2は本発明の第2の実施の形態を説明す
るための断面図である。先の実施の形態と同一箇所には
同一の符号を伏して説明を省略する。第1の形態が寄生
トランジスタを発生させないような電位接続であったの
に対し、第2の形態では基板31が関与しない寄生トラ
ンジスタを容認し、逆方向起電力のエネルギーをキャン
セルするようにしてある。
るための断面図である。先の実施の形態と同一箇所には
同一の符号を伏して説明を省略する。第1の形態が寄生
トランジスタを発生させないような電位接続であったの
に対し、第2の形態では基板31が関与しない寄生トラ
ンジスタを容認し、逆方向起電力のエネルギーをキャン
セルするようにしてある。
【0014】具体的には、P+導出領域40に接地電位
(GND)を、N+導出領域41に電源電位(VCC)
を印加した。斯かる構成では、先ず出力端子4が接地電
位(GND)より低い電位に引かれたとき、NPNトラ
ンジスタ1の島領域35をエミッタ、分離領域34をベ
ース、PチャンネルMOS2を形成した島領域35をコ
レクタとする寄生トランジスタが生じて、N+導出領域
41からN+コレクタ導出領域38へ図示矢印50の経
路で電流が流れる。この寄生電流により誘導性負荷Lの
逆方向起電力のエネルギーを吸収する。反対に出力端子
4が電源電位VCCより高い電位に引かれたとき、P+
導出領域をコレクタ、バックゲート43をベース、ドレ
イン領域45をエミッタとする寄生トランジスタが生じ
て、図示矢印51の経路で寄生電流が流れる。この寄生
電流により誘導性負荷Lの逆方向起電力のエネルギーを
吸収する。なお、集積回路内部では、PN接合ダイオー
ドよりPNP又はNPNトランジスタの方がスイッチン
グ速度は速い。
(GND)を、N+導出領域41に電源電位(VCC)
を印加した。斯かる構成では、先ず出力端子4が接地電
位(GND)より低い電位に引かれたとき、NPNトラ
ンジスタ1の島領域35をエミッタ、分離領域34をベ
ース、PチャンネルMOS2を形成した島領域35をコ
レクタとする寄生トランジスタが生じて、N+導出領域
41からN+コレクタ導出領域38へ図示矢印50の経
路で電流が流れる。この寄生電流により誘導性負荷Lの
逆方向起電力のエネルギーを吸収する。反対に出力端子
4が電源電位VCCより高い電位に引かれたとき、P+
導出領域をコレクタ、バックゲート43をベース、ドレ
イン領域45をエミッタとする寄生トランジスタが生じ
て、図示矢印51の経路で寄生電流が流れる。この寄生
電流により誘導性負荷Lの逆方向起電力のエネルギーを
吸収する。なお、集積回路内部では、PN接合ダイオー
ドよりPNP又はNPNトランジスタの方がスイッチン
グ速度は速い。
【0015】従って、第1の形態に比べて、第2の形態
では寄生トランジスタの電流により誘導性負荷Lを安定
状態に復帰させるので、誘導性負荷のスイッチング速度
をより高速にできるメリットがある。この時、Pチャン
ネルMOS2からNPNトランジスタ1へ積極的に寄生
電流を流すので、図3に示すように小信号回路のブロッ
クに対して、間にPチャンネルMOS2のブロックを、
その隣にNPNトランジスタ1のブロックを配置するな
どの設計手法を採ればよい。
では寄生トランジスタの電流により誘導性負荷Lを安定
状態に復帰させるので、誘導性負荷のスイッチング速度
をより高速にできるメリットがある。この時、Pチャン
ネルMOS2からNPNトランジスタ1へ積極的に寄生
電流を流すので、図3に示すように小信号回路のブロッ
クに対して、間にPチャンネルMOS2のブロックを、
その隣にNPNトランジスタ1のブロックを配置するな
どの設計手法を採ればよい。
【0016】
【発明の効果】以上に説明した通り、本発明によればバ
ックゲート46と基板31との間にP+導出領域40と
N+導出領域41、P+埋め込み層39とN+埋め込み
層33を形成し、これらを出力端子4に接続することに
より、コイル負荷4の逆方向起電力に対して寄生トラン
ジスタ22、23の発生を防止できる利点を有する。
ックゲート46と基板31との間にP+導出領域40と
N+導出領域41、P+埋め込み層39とN+埋め込み
層33を形成し、これらを出力端子4に接続することに
より、コイル負荷4の逆方向起電力に対して寄生トラン
ジスタ22、23の発生を防止できる利点を有する。
【0017】加えて、不可避的に生じるPN接合を保護
ダイオード46として内蔵できるので、外付け部品点数
を減じることができる利点を有する。更に第2の実施の
形態によれば、寄生トランジスタの動作電流により誘導
性負荷を安定状態に復帰させるので、より高速スイッチ
ングが可能である利点をも有する。
ダイオード46として内蔵できるので、外付け部品点数
を減じることができる利点を有する。更に第2の実施の
形態によれば、寄生トランジスタの動作電流により誘導
性負荷を安定状態に復帰させるので、より高速スイッチ
ングが可能である利点をも有する。
【図1】本発明を説明するための断面図である。
【図2】本発明を説明するための断面図である。
【図3】本発明を説明するための断面図である。
【図4】従来例を説明するための回路図である。
【図5】従来例を説明するための断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8234 - 21/8238
H01L 27/06 - 27/092
Claims (7)
- 【請求項1】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層を分離して複数の島領域を形成す
る一導電型の分離領域と、 前記島領域の前記基板の表面に埋め込み形成した逆導電
型の埋め込み層と、 前記埋め込み層に重ねて埋め込み形成した一導電型の埋
め込み層と、 前記島領域の表面から前記一導電型の埋め込み層に達す
る一導電型の領域と、 前記一導電型の領域と前記一導電型の埋め込み層とで囲
まれた逆導電型の領域の表面に形成した、一導電型のソ
ース・ドレイン領域およびゲート電極からなる出力トラ
ンジスタと、 前記出力トランジスタのドレイン領域を出力端子に接続
する手段と、を具備することを特徴とする半導体集積回
路。 - 【請求項2】 前記ドレイン領域を前記一導電型の領域
に接続し、且つ前記ドレイン領域を前記一導電型の領域
と前記分離領域との間の前記島領域に接続したことを特
徴とする請求項1記載の半導体集積回路。 - 【請求項3】 前記一導電型の領域に最低電位を、前記
一導電型の領域と前記分離領域との間の前記島領域に最
高電位を各々印加したことを特徴とする請求項1記載の
半導体集積回路。 - 【請求項4】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層を分離して複数の島領域を形成す
る一導電型の分離領域と、 一つの島領域をコレクタとし、前記島領域の表面に形成
した一導電型のベース領域をベースとし、該ベース領域
の表面に形成した逆導電型のエミッタ領域をエミッタと
する第1の出力トランジスタと、 他の島領域の前記基板の表面に埋め込み形成した逆導電
型の埋め込み層と、 前記埋め込み層に重ねて埋め込み形成した一導電型の埋
め込み層と、 前記他の島領域の表面から前記一導電型の埋め込み層に
達する一導電型の領域と、 前記一導電型の領域と前記一導電型の埋め込み層とで囲
まれた逆導電型の領域の表面に形成した、一導電型のソ
ース・ドレイン領域およびゲート電極からなる第2の出
力トランジスタと、 前記第1の出力トランジスタのコレクタを出力端子に接
続する手段と、 前記第2の出力トランジスタのドレイン領域を前記出力
端子に接続する手段と、を具備することを特徴とする半
導体集積回路。 - 【請求項5】 前記ドレイン領域を前記一導電型の領域
に接続し、且つ前記ドレイン領域を前記一導電型の領域
と前記分離領域との間の前記他の島領域に接続したこと
を特徴とする請求項4記載の半導体集積回路。 - 【請求項6】 前記一導電型の領域に最低電位を、前記
一導電型の領域と前記分離領域との間の前記他の島領域
に最高電位を各々印加したことを特徴とする請求項4記
載の半導体集積回路。 - 【請求項7】 前記出力端子が誘導性の負荷に接続され
ることを特徴とする請求項1または4記載の半導体集積
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25710096A JP3439042B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25710096A JP3439042B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10107168A JPH10107168A (ja) | 1998-04-24 |
JP3439042B2 true JP3439042B2 (ja) | 2003-08-25 |
Family
ID=17301743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25710096A Expired - Fee Related JP3439042B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3439042B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002164512A (ja) * | 2000-11-28 | 2002-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2004247400A (ja) | 2003-02-12 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
JP4775683B2 (ja) * | 2003-09-29 | 2011-09-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体集積回路装置 |
JP4775684B2 (ja) * | 2003-09-29 | 2011-09-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体集積回路装置 |
-
1996
- 1996-09-27 JP JP25710096A patent/JP3439042B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH10107168A (ja) | 1998-04-24 |
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