JPH0667852A - 除算器 - Google Patents

Abstract

(57)【要約】 【目的】 部分剰余計算に桁上げ伝播のない｛−１，
０，＋１｝の冗長２進加算器を利用する除算器におい
て、正規化されている除数Ｘの範囲を１≦Ｘ＜３／２に
スケーリング変換し、部分剰余値の上位２桁で商を決定
する効率的な除算器を提供する。 【構成】 除算器は、除数Ｘの範囲を１≦Ｘ＜３／２に
スケーリング変換する桁上げ先見付き加算器を設け、部
分剰余計算に冗長２進加算器を設け、部分剰余値の上位
２桁で商を決定することにより加算を制御する回路を設
け、商を冗長２進→２進変換する回路を設ける。 【効果】 従来、商１桁あたりの決定において、論理段
数１０段を必要としていたのに対して、７段で実現で
き、また冗長２進→２進変換が効率化されるなどのた
め、３０パーセント以上の性能向上を提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムの算術
演算制御方式に係り、特に除算を高速に実現するのに好
適な除算器に関する。

【０００２】

【従来の技術】一般に、除算は、１桁単位に商が決定さ
れ、その商決定にもとづいて部分剰余が計算され、次の
演算ステップでは、この部分剰余値が１桁シフトされ、
それにもとづいて次の桁の商が決定され、という具合
に、繰り返し演算が実行される。この１桁単位に商を決
定して行く方法は、基数２の除算法と呼ばれている。こ
れを高速に実現する方法として、部分剰余計算に冗長２
進数と呼ばれる｛＋１，０，−１｝の表現を利用する冗
長２進加算器を設けて、桁上げ伝播のない加算を行う方
法が考案されている（谷口隆志、枝松壽一、西山保、國
信茂郎、高木直史：冗長２進表現を用いた高速乗除算
器、電子情報通信学会技術研究報告ＩＣＤ８８−３９、
１−６ページ、１９８８年）。

【０００３】

【発明が解決しようとする課題】この方法では、商を決
定するのに部分剰余値の最上位３桁分を参照する必要が
ある。回路の論理段数（２入力ＡＮＤ、ＯＲまたはＥＯ
Ｒ相当を１段として数える）にして、４段分である。ま
た、商を決定した後、冗長２進加算器を使用して部分剰
余を計算する部分には論理段数にして６段分が必要であ
る。従って、商１桁を決定するためには、回路の総論理
段数として１０段分が必要である。しかし、従来のよう
に、除数Ｘを１／２≦Ｘ＜１（表記的には、［１／２，
１）＝O．１・・・と書く）の範囲に正規化しているか
ぎり、商決定のための部分剰余値の参照を３桁より小さ
くすることは原理的にできない。

【０００４】また、この方法により決定された商は、冗
長２進数で表現されているために、最終的には、通常の
２進数に変換する必要がある。この操作は簡単で、＋１
で表現されている桁成分と−１で表現されている桁成分
とに分けて、通常の２進加算器で前者から後者を減算す
ればよい。そのため、冗長２進→２進変換器は、前記引
用文献も含めた大抵の文献では、通常の２進加算器で容
易に構成できるとして直接構成するようなことはしてい
ない。しかし、冗長２進→２進変換器を直接構成すれば
もっと簡単になる。

【０００５】従って、本発明の目的とするところは、商
を決定するのに必要な部分剰余値の参照桁数を３桁より
も少なくする除数の範囲条件を求めることにより、商決
定の論理を簡単にし、回路の論理段数を削減することに
より、また商の冗長２進→２進変換器を直接構成するこ
とにより高速な除算器を提供することにある。

【０００６】

【課題を解決するための手段】３桁より少ない部分剰余
値の参照で商を決定することができるための条件を求め
た結果、除数の範囲は［１，３／２）＝１．０・・・で
あり、２桁の参照であることが解明された。従って、除
数をこの範囲に収まるように変換する。具体的には、正
規化されている除数Ｘ＝０．１・・・から、小数点以下
２桁目の結果を参照し、もし０ならば、除数Ｘを２倍す
ることにより、すなわち、２Ｘ＝１．０・・・にする。
もし１ならば、桁上げ先見付き加算器によって除数Ｘと
（１／２）Ｘを加算することにより、すなわち、Ｘ＋
（１／２）Ｘ＝１．０・・・にする。このとき、同時に
被除数Ｙに対しても同じ変換をかければ、商の値は変ら
ないので、正しく商が求まることになる。

【０００７】また、商の冗長２進→２進変換器は、＋１
で表現されている桁成分と−１で表現されている桁成分
は互いに排他的であるという性質を利用して、通常の２
進加算器よりも簡単化する。さらに、商は１桁単位の演
算ステップで逐次求められていくので、前演算ステップ
のゲートのスイッチング動作はすでに決定されていると
いうことに注目することにより、通常の回路の動作速度
よりも速くなることを示す。

【０００８】

【作用】本発明によれば、除数の範囲を［１，３／２）
に収めるという余分な変換が必要になるが、通常の除算
では、ゼロで除算することを防ぐために、ゼロ・オペラ
ンドの検出を行うことや除数と被除数の桁合わせするな
どの前処理が必要であるので、この前処理と並列に除数
の範囲変換を実行することができ、まったくオーバヘッ
ドとならないために高速な除算器が実現できる。

【０００９】

【実施例】本発明の基数２の除算器の基本構成の実施例
を、図１に示す。一般に、浮動小数点演算では、指数
部、符号部、仮数部に分かれているが、本実施例では、
最も処理が重く、本質的な仮数部の処理のみを説明する
ことにする。その他の部分は、処理がそんなに重くない
ので本質的ではない。また、固定小数点演算や整数演算
へ応用するには、桁合わせ処理が必要になるが、これも
別途考慮すればよいので本質的ではない。

【００１０】被除数をＹ、除数をＸとする。そして被除
数Ｙと除数Ｘの格納レジスタをそれぞれ１０、２０とす
る。これらは、後に説明するスケーリング操作が施され
て、それぞれＹ’１１、Ｘ’２１に変換される。Ｙ’と
Ｘ’の値にもとづいて、１桁単位に商が決定され（回路
３０）、冗長２進加算器を使って部分剰余計算が桁上げ
伝播なしに実行される（回路４０）。そして、部分剰余
計算結果は１桁シフトされ、以下同様に、次々の桁の商
が決定されていく。これらの演算回路３０，３１，・・
・；４０，４１，・・・は、図１に示すように、配列状
に配置される。最後に、決定された各桁の商ｑ（０），
・・・，ｑ（ｎ−１）は冗長２進数で表現されているの
で、冗長２進→２進変換器５０によって通常の２進数に
変換されて、最終的な商が求まる。

【００１１】以下、図１の乗算器の回路動作を、より詳
細に説明する。

【００１２】まず、被除数Ｙと除数Ｘはともに正規化さ
れていて、０．１・・・のかたちをしているものとす
る。これらは、表１に示すように、除数Ｘの範囲を
［１，３／２）に収めるというスケーリング操作によっ
てそれぞれＹ’１１、Ｘ’２１に変換される。

【００１３】

【表１】

【００１４】すなわち、図２および図３に示すように、
小数点以下２桁目の値がもし０ならば、除数Ｘを２倍に
して、２Ｘ＝１．０・・・のかたちにする。もし１なら
ば、除数Ｘとその１／２の値を桁上げ先見付き加算器１
２，２２で加算し、Ｘ＋（１／２）Ｘ＝１．０・・・の
かたちにする。この変換をＭとし、Ｘ’＝ＭＸ、Ｙ’＝
ＭＹ、商をＱとすると、 Ｑ＝Ｙ／Ｘ＝（ＭＹ）／（ＭＸ）＝Ｙ’／Ｘ’ ・・・（数１） なる関係にあるので、スケーリング操作によっても正し
く商が求まることがわかる。

【００１５】基数２の除算は、漸化式 Ｒ（ｉ＋１）＝２・（Ｒ（ｉ）−ｑ（ｉ）・Ｘ’） ・・・（数２） によって繰り返し実行される。ここで、ｉは演算の繰り
返しステップ数を表し、小数点以下ｉ桁目の商を決定す
る演算に係わるものであることを示す。Ｒ（ｉ）はｉス
テップ目の部分剰余計算を行う前の部分剰余値であり、
この値にもとづいて小数点以下ｉ桁目の商が決定され
る。特に、Ｒ（０）＝Ｙ’である。そして、部分剰余が
冗長２進加算器を使って桁上げ伝播なしで求められる。
その部分剰余結果が２倍（１桁シフト）されて、次の演
算ステップｉ＋１で使われる部分剰余値Ｒ（ｉ＋１）に
なる。

【００１６】次に、部分剰余値Ｒ（ｉ）の上位２桁から
商ｑ（ｉ）を決定し、図４に示す冗長２進加算器８０の
加算を制御する信号出力の割当てを表２に示す。

【００１７】

【表２】

【００１８】これは除数Ｘをスケーリング操作してＸ’
＝［１，３／２）の範囲に収めることによって求められ
たものである。加算制御信号の出力には、ｑｃとｑｖが
あり、ｑｃはいわば絶対値ｑｖの符号信号である。これ
により、冗長２進数で表される商ｑ（ｉ）を２個の２値
信号で表すことができる。この表２によれば、商ｑ
（ｉ）の値がゼロでも、加算制御信号ｑｃの出力値が１
の場合があるので、冗長２進加算器８０には１が入力さ
れる場合があることが示されている。その理由は、ゼロ
値を加算する場合には、２の補数表現では２通りの方法
があり、本発明ではこれらをうまく使い分けていること
を示している。すなわち、最上位２桁目と３桁目の間に
小数点があり、最上位１桁目は２の補数表現のための符
号ビットであるとするとゼロ値は次の２通りの表現がで
きる。

【００１９】（１） ０＝００．０・・・００ または （２） ０＝１１．１・・・１１＋００．０・・・０１ （すなわち、ゼロの反転＋１はまたゼロである） このような使い分けによって、制御論理が簡単化され、
商の決定回路６０は図４に示すように、論理段数２段で
構成され、従来の４段の半分になる。図４の商決定回路
６０には部分剰余値Ｒ（ｉ）の上位２桁が入力される
が、記号r0-,r0+はそれぞれ最上位２桁目（小数点０桁
目）の−１表現成分、＋１表現成分の値が入力されるこ
とを示している。また、記号r1-,r1+はそれぞれ最上位
３桁目（小数点以下１桁目）の−１表現成分、＋１表現
成分の値が入力されることを示している。さらに、記号
rj-,rj+はそれぞれ小数点以下ｊ桁目の−１表現成分、
＋１表現成分の値が冗長２進加算器８０に入力されるこ
とを示している。小数点以下ｊ桁目の冗長２進加算器８
０の部分剰余計算結果は、記号r'j-,r'j+で示される。
冗長２進加算器８０には、小数点以下（ｊ＋１）桁目の
桁上げc-out(j+1)が入力されるが、それより上位への桁
上げ伝播は生じていない。同様に、小数点以下ｊ桁目の
桁上げc-out(j)が出力される。記号x'(j)はスケーリン
グされた除数Ｘ’の小数点以下ｊ桁目の値が入力される
ことを示している。

【００２０】最後に、決定された商ｑ（０）．ｑ（１）
・・・ｑ（ｎ−１）は、冗長２進数表現であるため、冗
長２進→２進変換器５０によって通常の２進数に変換さ
れて、最終的な商Ｑが求まる。４桁の冗長２進数、(qj
-,qj+),(q(j+1)-,q(j+1)+),(q(j+2)-,q(j+2)+),(q(j+3)
-,q(j+3)+)が通常の２進数qj,q(j+1),q(j+2),q(j+3)に
変換される例を図５に示す。最右側の記号+，-はそれぞ
れ−１表現成分、＋１表現成分の値に関係していること
を示している。この変換器の原理は、まず、各桁では、
−１表現成分と＋１表現成分の値は互いに排他的である
という性質を利用して論理を簡略化している。そして、
ある桁から上位桁の＋１表現成分の値がゼロならば、下
位桁からの−１表現成分の値が伝播するという性質を利
用して論理を構成している。すなわち、ある桁に−１表
現成分の値が１のものがる場合、これを桁借り生成信号
ｇとして出す。また、ある桁の＋１表現成分の値がゼロ
のときは、桁借り伝播信号ｐとして出す。除算の場合、
今まで説明してきたように、商は１桁単位に上位桁から
下位桁に向かって逐次決定されていく。ここで、図６に
示すように、パス・トランジスタを使った基本論理回路
９０によって回路５０の論理回路を構成すれば、回路９
０のゲートのスイッチングの役割をしているＡ入力（回
路５０では上位側入力に相当する）の方が先に動作して
いると仮定すれば、入力Ｂ（回路５０では下位側入力に
相当する）の動作がその後に定まっても、Ｂの入力信号
は瞬時にゲートを通過するだけなので回路５０は高速に
動作することになる。従って、商を冗長２進→２進変換
する場合にかぎって、通常の場合と違って桁上げ伝播は
生じない。

【００２１】

【発明の効果】本発明によれば、従来、商１桁あたりの
決定において、論理段数１０段を必要としていたのに対
して、７段で実現でき、また冗長２進→２進変換が効率
化されるなどのため、３０パーセント以上の性能向上を
提供できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による基数２の除算器の構成図
である。

【図２】スケーリング変換をゼロ検出回路と並列に実行
させ、スケーリング変換のオーバヘッドをなくす方法の
説明図である。

【図３】スケーリング変換を制御するセレクタ回路であ
る。

【図４】任意ステップの商決定とある桁の部分剰余を計
算する回路である。

【図５】冗長２進変換する回路である。

【図６】パス・トランジスタを使って論理回路を構成す
る場合の基本回路である。

【符号の説明】

１・・・ゼロ除算検出信号，２・・・スケーリング変換のセレ
クタ回路，１０・・・被除数Ｙ格納レジスタ，２０・・・除数
Ｘ格納レジスタ，１１・・・スケーリング変換された被除
数Ｙ’格納レジスタ，１２，２２・・・桁上げ先見付き加
算器，２１・・・スケーリング変換された除数Ｘ’格納レ
ジスタ，３０，３１，３２，３３・・・商決定回路，４
０，４１，４２・・・部分剰余計算回路，５０・・・冗長２進
→２進変換回路，６０・・・商決定回路，８０・・・任意桁の
部分剰余計算回路，９０・・・パス・トランジスタを使っ
て構成した基本論理回路，∨・・・論理和，∧・・・論理積，
¬論理否定．

Claims (5)

【特許請求の範囲】
1. 【請求項１】部分剰余計算に冗長２進数と呼ばれる｛＋
   １，０，−１｝の表現を利用する冗長２進加算器を設
   け、除数Ｘを１≦Ｘ＜３／２の範囲にスケーリング変換
   し、部分剰余値の上位２桁のみを参照することによって
   商決定を簡単にすることを特徴とする基数２の除算器。
2. 【請求項２】ゼロ除算検出などの前処理部分と並列にス
   ケーリング変換を実行することを特徴とする請求項１に
   記載の基数２の除算器。
3. 【請求項３】部分剰余にゼロ値を加算する場合に、加数
   の２の補数表現により、（１）オール０パターンと
   （２）オール１パターン＋１、すなわち、オール０パタ
   ーンの反転＋１を使い分け、商決定の論理を簡単にする
   ことを特徴とする請求項１に記載の基数２の除算器。
4. 【請求項４】冗長２進数表現では、同じ桁内に−１表現
   成分と＋１表現成分が同時に出現することがないという
   性質を利用した冗長２進→２進変換器を設けて、冗長２
   進数で表現されている商を通常の２進数に効率的に変換
   することを特徴とする請求項１に記載の基数２の除算
   器。
5. 【請求項５】請求項４に記載の冗長２進→２進変換器の
   回路において、パス・トランジスタを使って論理回路を
   構成し、ゲート動作の伝播遅延なしに高速に実行するこ
   とを特徴とする請求項１に記載の基数２の除算器。