JP3434278B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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Description
【０００１】
【発明の属する技術分野】本発明は、ワイドギャップ半
導体を用いた電界効果トランジスタおよびその製造方法
に関する。
導体を用いた電界効果トランジスタおよびその製造方法
に関する。
【０００２】
【従来の技術】従来から、さまざまな電界効果トランジ
スタ（絶縁ゲート形半導体素子）が提案されているが、
電界効果トランジスタ（以下、ＦＥＴという場合があ
る）では、耐圧が高く損失が少ないことが求められてい
る。
スタ（絶縁ゲート形半導体素子）が提案されているが、
電界効果トランジスタ（以下、ＦＥＴという場合があ
る）では、耐圧が高く損失が少ないことが求められてい
る。
【０００３】以下に、従来のＦＥＴについて、例を挙げ
て説明する。Ｓｉを用いた従来のＦＥＴ１０１につい
て、断面図を図８（ａ）に示す。ＦＥＴ１０１は、ｎ形
の基板１０２と、基板１０２上にエピタキシャル成長さ
れたｎ形半導体層１０３と、ｎ形半導体層１０３にボロ
ンを注入することによって形成したｐ形領域１０４とを
備える。さらにＦＥＴ１０１は、ｐ形領域１０４の表面
近傍の一部にリンを注入することによって形成したｎ形
領域１０５と、ｎ形半導体層１０３とｎ形領域１０５と
の間のｐ形領域１０４を覆うように形成された絶縁層
（ゲート絶縁層）１０６と、絶縁層１０６上に形成され
たゲート電極１０７ａと、ｐ形領域１０４とｎ形領域１
０５とに接するように形成されたソース電極１０７ｂ
と、基板１０２の裏面に形成されたドレイン電極１０７
ｃとを備える。
て説明する。Ｓｉを用いた従来のＦＥＴ１０１につい
て、断面図を図８（ａ）に示す。ＦＥＴ１０１は、ｎ形
の基板１０２と、基板１０２上にエピタキシャル成長さ
れたｎ形半導体層１０３と、ｎ形半導体層１０３にボロ
ンを注入することによって形成したｐ形領域１０４とを
備える。さらにＦＥＴ１０１は、ｐ形領域１０４の表面
近傍の一部にリンを注入することによって形成したｎ形
領域１０５と、ｎ形半導体層１０３とｎ形領域１０５と
の間のｐ形領域１０４を覆うように形成された絶縁層
（ゲート絶縁層）１０６と、絶縁層１０６上に形成され
たゲート電極１０７ａと、ｐ形領域１０４とｎ形領域１
０５とに接するように形成されたソース電極１０７ｂ
と、基板１０２の裏面に形成されたドレイン電極１０７
ｃとを備える。
【０００４】ＦＥＴ１０１では、ゲート電極１０７ａへ
バイアスを印加することによって、ｐ形領域１０４に形
成される反転層がチャネルとして機能する。ＦＥＴ１０
１では、ｏｆｆ時の耐圧を十分大きくとるために、ｎ形
半導体層１０３のドーピング濃度を低く抑える必要があ
り、ｎ形半導体層１０３の電気抵抗が大きくなる。
バイアスを印加することによって、ｐ形領域１０４に形
成される反転層がチャネルとして機能する。ＦＥＴ１０
１では、ｏｆｆ時の耐圧を十分大きくとるために、ｎ形
半導体層１０３のドーピング濃度を低く抑える必要があ
り、ｎ形半導体層１０３の電気抵抗が大きくなる。
【０００５】また、ＳｉＣ（炭化珪素）を用いた従来の
ＦＥＴ１０１ａについて、断面図を図８（ｂ）に示す。
図８（ｂ）を参照して、ＦＥＴ１０１ａは、ＳｉＣから
なるｎ形の基板１０８上にＣＶＤ法によってエピタキシ
ャル成長されたｎ形半導体層１０３およびｐ形半導体層
１０９を備える。また、ＦＥＴ１０１ａは、ｐ形半導体
層１０９の表面の一部に形成されたｎ+領域１０５ａを
備える。このように、ＦＥＴ１０１ａは、ｎ+／ｐ／ｎ
積層構造を有する。また、ＦＥＴ１０１ａは、ｎ+領域
１０５ａの表面から、ｐ形半導体層１０９を貫通しｎ形
半導体層１０３にまで達するトレンチＴを備える。ま
た、ＦＥＴ１０１ａは、トレンチＴの内壁を酸化処理す
ることによって形成された絶縁層（ゲート絶縁層）１０
６と、絶縁層１０６上に形成されたゲート電極１０７ａ
と、ｎ+領域１０５ａおよびｐ形半導体層１０９に接す
るように形成されたソース電極１０７ｂと、基板１０８
の裏面に形成されたドレイン電極１０７ｃとを備える。
ＦＥＴ１０１ａでは、ゲート電極１０７ａに印加される
電圧によってｏｎ／ｏｆｆされるチャネル領域は、トレ
ンチＴの壁面にあたる、ｐ形半導体層１０９と絶縁層１
０６との界面付近に形成される。この従来技術の内容
は、たとえば、Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ; Ａ
Ｒｅｖｉｅｗ ｏｆ Ｆｕｎｄａｍｅｎｔａｌ Ｑｕ
ｅｓｔｉｏｎｓａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｔ
ｏ Ｃｕｒｒｅｎｔ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏ
ｇｙ， ｅｄｉｔｅｄ ｂｙ Ｗ．Ｊ．Ｃｈｏｙｋｅ，
Ｈ．Ｍａｔｓｕｎａｍｉ， ａｎｄ Ｇ．Ｐｅｎｓｌ
（Ａｋａｄｅｍｉｅ Ｖｅｒｌａｇ，１９９７，Ｖｏ
ｌ．II ｐｐ．３６９−３８８）に開示されている。
ＦＥＴ１０１ａについて、断面図を図８（ｂ）に示す。
図８（ｂ）を参照して、ＦＥＴ１０１ａは、ＳｉＣから
なるｎ形の基板１０８上にＣＶＤ法によってエピタキシ
ャル成長されたｎ形半導体層１０３およびｐ形半導体層
１０９を備える。また、ＦＥＴ１０１ａは、ｐ形半導体
層１０９の表面の一部に形成されたｎ+領域１０５ａを
備える。このように、ＦＥＴ１０１ａは、ｎ+／ｐ／ｎ
積層構造を有する。また、ＦＥＴ１０１ａは、ｎ+領域
１０５ａの表面から、ｐ形半導体層１０９を貫通しｎ形
半導体層１０３にまで達するトレンチＴを備える。ま
た、ＦＥＴ１０１ａは、トレンチＴの内壁を酸化処理す
ることによって形成された絶縁層（ゲート絶縁層）１０
６と、絶縁層１０６上に形成されたゲート電極１０７ａ
と、ｎ+領域１０５ａおよびｐ形半導体層１０９に接す
るように形成されたソース電極１０７ｂと、基板１０８
の裏面に形成されたドレイン電極１０７ｃとを備える。
ＦＥＴ１０１ａでは、ゲート電極１０７ａに印加される
電圧によってｏｎ／ｏｆｆされるチャネル領域は、トレ
ンチＴの壁面にあたる、ｐ形半導体層１０９と絶縁層１
０６との界面付近に形成される。この従来技術の内容
は、たとえば、Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ; Ａ
Ｒｅｖｉｅｗ ｏｆ Ｆｕｎｄａｍｅｎｔａｌ Ｑｕ
ｅｓｔｉｏｎｓａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｔ
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ｇｙ， ｅｄｉｔｅｄ ｂｙ Ｗ．Ｊ．Ｃｈｏｙｋｅ，
Ｈ．Ｍａｔｓｕｎａｍｉ， ａｎｄ Ｇ．Ｐｅｎｓｌ
（Ａｋａｄｅｍｉｅ Ｖｅｒｌａｇ，１９９７，Ｖｏ
ｌ．II ｐｐ．３６９−３８８）に開示されている。
【０００６】
【発明が解決しようとする課題】ＦＥＴ１０１の場合
は、ｎ形半導体層１０３のドーピング濃度および厚み
は、素子に求められる耐圧によって決まる。通常Ｓｉ−
ＭＯＳＦＥＴにおいて数百Ｖの耐圧を得るためには、１
０14ｃｍ-3程度の低ドーピング濃度で数十ミクロンの厚
さのｎ形半導体層１０３が必要となり、ｏｎ時の抵抗が
かなり大きな値となるという問題があった。また、ｎ形
半導体層１０３のドーピング濃度を低くして厚いエピタ
キシャル層を形成する場合には、形成に要する時間が長
くなり、コストが高くなる等の問題があった。
は、ｎ形半導体層１０３のドーピング濃度および厚み
は、素子に求められる耐圧によって決まる。通常Ｓｉ−
ＭＯＳＦＥＴにおいて数百Ｖの耐圧を得るためには、１
０14ｃｍ-3程度の低ドーピング濃度で数十ミクロンの厚
さのｎ形半導体層１０３が必要となり、ｏｎ時の抵抗が
かなり大きな値となるという問題があった。また、ｎ形
半導体層１０３のドーピング濃度を低くして厚いエピタ
キシャル層を形成する場合には、形成に要する時間が長
くなり、コストが高くなる等の問題があった。
【０００７】また、ＦＥＴ１０１ａに用いられているＳ
ｉＣは、方向性を有する結晶であり、結晶方位に対して
酸化速度が異なることが知られている。α−ＳｉＣ（０
００１）のＳｉ面は酸化速度が最も遅い面であり、この
面が１８０度回転したα−ＳｉＣ（０００−１）のＣ面
は酸化速度が最も速い面である。複数の異なる結晶方位
に対応する表面を含むトレンチを酸化処理して酸化絶縁
層を形成すると、結晶方位によって形成される酸化絶縁
層の厚さが異なってしまう。このため、酸化珪素絶縁層
の厚さがトレンチ内部で不均一となり、ゲート電極とＳ
ｉＣ半導体との間の絶縁層１０６に印加される電界が不
均一になってしまう。たとえば、結晶性が良好なエピタ
キシャル層が得られるα−ＳｉＣ（０００１）のＳｉ面
の基板を用いてＦＥＴ１０１ａを形成した場合は、図８
（ｂ）に示すように、ウェハ表面とトレンチＴの底面に
は比較的薄い絶縁層１０６が形成され、トレンチＴの壁
面には比較的厚い絶縁層１０６が形成される。ゲート電
極１０７ａは、トレンチＴの底面に形成された絶縁層１
０６の表面にも形成されているので、トレンチＴの壁面
に位置するチャネル部分上の絶縁層１０６よりも、トレ
ンチＴの底面に形成された絶縁層１０６に大きな電界が
印加されることとなる。このような場合において、耐圧
が高い電界効果トランジスタを形成するために絶縁耐圧
を考慮した十分な厚みの絶縁層１０６を形成すると、チ
ャネル部分（トレンチＴの壁面に接する半導体層の部
分）に隣接して非常に厚い絶縁層１０６が形成されるこ
ととなる。しかしながら、チャネル部分に隣接して厚い
絶縁層１０６が形成されると、ゲート電圧に対する素子
のレスポンスの効率が悪くなり、素子のｏｎ／ｏｆｆの
ために高い電圧をゲートに印加する必要が生じるという
問題点があった。また、チャネル部分に隣接して形成さ
れる絶縁層１０６の層厚を最適な厚さにした場合には、
トレンチＴの底面に形成される絶縁層１０６が薄くなっ
てしまい、この部分の絶縁耐圧が低下するという問題が
あった。このため、上記従来技術においては、α−Ｓｉ
Ｃ（０００１）Ｓｉ面などの基板を用いて高効率・高絶
縁耐圧を達成できる高耐圧パワー素子を形成することが
困難であった。
ｉＣは、方向性を有する結晶であり、結晶方位に対して
酸化速度が異なることが知られている。α−ＳｉＣ（０
００１）のＳｉ面は酸化速度が最も遅い面であり、この
面が１８０度回転したα−ＳｉＣ（０００−１）のＣ面
は酸化速度が最も速い面である。複数の異なる結晶方位
に対応する表面を含むトレンチを酸化処理して酸化絶縁
層を形成すると、結晶方位によって形成される酸化絶縁
層の厚さが異なってしまう。このため、酸化珪素絶縁層
の厚さがトレンチ内部で不均一となり、ゲート電極とＳ
ｉＣ半導体との間の絶縁層１０６に印加される電界が不
均一になってしまう。たとえば、結晶性が良好なエピタ
キシャル層が得られるα−ＳｉＣ（０００１）のＳｉ面
の基板を用いてＦＥＴ１０１ａを形成した場合は、図８
（ｂ）に示すように、ウェハ表面とトレンチＴの底面に
は比較的薄い絶縁層１０６が形成され、トレンチＴの壁
面には比較的厚い絶縁層１０６が形成される。ゲート電
極１０７ａは、トレンチＴの底面に形成された絶縁層１
０６の表面にも形成されているので、トレンチＴの壁面
に位置するチャネル部分上の絶縁層１０６よりも、トレ
ンチＴの底面に形成された絶縁層１０６に大きな電界が
印加されることとなる。このような場合において、耐圧
が高い電界効果トランジスタを形成するために絶縁耐圧
を考慮した十分な厚みの絶縁層１０６を形成すると、チ
ャネル部分（トレンチＴの壁面に接する半導体層の部
分）に隣接して非常に厚い絶縁層１０６が形成されるこ
ととなる。しかしながら、チャネル部分に隣接して厚い
絶縁層１０６が形成されると、ゲート電圧に対する素子
のレスポンスの効率が悪くなり、素子のｏｎ／ｏｆｆの
ために高い電圧をゲートに印加する必要が生じるという
問題点があった。また、チャネル部分に隣接して形成さ
れる絶縁層１０６の層厚を最適な厚さにした場合には、
トレンチＴの底面に形成される絶縁層１０６が薄くなっ
てしまい、この部分の絶縁耐圧が低下するという問題が
あった。このため、上記従来技術においては、α−Ｓｉ
Ｃ（０００１）Ｓｉ面などの基板を用いて高効率・高絶
縁耐圧を達成できる高耐圧パワー素子を形成することが
困難であった。
【０００８】また、米国特許５，４３８，２１５におい
て、Ｔｉｈａｎｙｉが開示しているパワーＭＯＳＦＥＴ
２００について、図９に示す。ＦＥＴ２００は、ｎ形の
内部領域２０１と、ベース領域２０３と、ソース領域２
０４と、ドレイン領域２０７と、複数のｐ形の付加的領
域２１１と、２つの付加的領域２１１の間に配置された
ｎ形の付加的領域２１２とを備える。付加的領域２１２
は、内部領域２０１よりも高濃度にドーピングされてい
る。
て、Ｔｉｈａｎｙｉが開示しているパワーＭＯＳＦＥＴ
２００について、図９に示す。ＦＥＴ２００は、ｎ形の
内部領域２０１と、ベース領域２０３と、ソース領域２
０４と、ドレイン領域２０７と、複数のｐ形の付加的領
域２１１と、２つの付加的領域２１１の間に配置された
ｎ形の付加的領域２１２とを備える。付加的領域２１２
は、内部領域２０１よりも高濃度にドーピングされてい
る。
【０００９】ＦＥＴ２００の場合、Ｓｉなどの半導体を
用いて数百ボルト〜数キロボルトの耐圧のＦＥＴ２００
を形成するためには、厚さ方向Ａにおける付加的領域２
１１および２１２の長さを、数十μｍ以上とする必要が
ある。このような付加的領域２１１および２１２を形成
するためには、エピタキシャル成長と、イオン打ち込み
とを５回程度繰り返す必要があり、プロセスが非常に複
雑になる。また、エピタキシャル成長を繰り返すことに
よって形成される界面が多数存在するため、熱履歴によ
って破壊されやすいという問題があった。
用いて数百ボルト〜数キロボルトの耐圧のＦＥＴ２００
を形成するためには、厚さ方向Ａにおける付加的領域２
１１および２１２の長さを、数十μｍ以上とする必要が
ある。このような付加的領域２１１および２１２を形成
するためには、エピタキシャル成長と、イオン打ち込み
とを５回程度繰り返す必要があり、プロセスが非常に複
雑になる。また、エピタキシャル成長を繰り返すことに
よって形成される界面が多数存在するため、熱履歴によ
って破壊されやすいという問題があった。
【００１０】上記問題を解決するため、本発明は、耐圧
が高く損失が低い電界効果トランジスタ、およびその製
造方法を提供することを目的とする。
が高く損失が低い電界効果トランジスタ、およびその製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電界効果トランジスタは、ｎ形半導体層
と、前記ｎ形半導体層上に形成されたｐ形半導体層とを
備える電界効果トランジスタであって、前記ｐ形半導体
層と接するように前記ｎ形半導体層中に埋め込まれたｐ
形領域と、前記ｎ形半導体層に電気的に接続されたドレ
イン電極と、前記ｐ形半導体層に接するように配置され
たｎ形ソース領域と、前記ｐ形半導体層に隣接して配置
された絶縁層と、前記絶縁層上に配置されたゲート電極
とを備え、前記ｎ形半導体層と前記ｐ形半導体層と前記
ｐ形領域とが、バンドギャップが２ｅＶ以上のワイドギ
ャップ半導体からなることを特徴とする。上記本発明の
電界効果トランジスタによれば、耐圧が高く損失が低い
電界効果トランジスタが得られる。
め、本発明の電界効果トランジスタは、ｎ形半導体層
と、前記ｎ形半導体層上に形成されたｐ形半導体層とを
備える電界効果トランジスタであって、前記ｐ形半導体
層と接するように前記ｎ形半導体層中に埋め込まれたｐ
形領域と、前記ｎ形半導体層に電気的に接続されたドレ
イン電極と、前記ｐ形半導体層に接するように配置され
たｎ形ソース領域と、前記ｐ形半導体層に隣接して配置
された絶縁層と、前記絶縁層上に配置されたゲート電極
とを備え、前記ｎ形半導体層と前記ｐ形半導体層と前記
ｐ形領域とが、バンドギャップが２ｅＶ以上のワイドギ
ャップ半導体からなることを特徴とする。上記本発明の
電界効果トランジスタによれば、耐圧が高く損失が低い
電界効果トランジスタが得られる。
【００１２】上記本発明の電界効果トランジスタでは、
前記ワイドギャップ半導体がＳｉＣであってもよい。上
記構成によれば、ＳｉＣの高熱伝導性、高絶縁耐圧など
の物性が反映された高耐圧で大電流を制御できるパワー
素子を実現できる。特に、ＳｉＣからなる基板および半
導体層を用いることによって、耐圧が高く電流容量も大
きい低損失の縦型電界効果トランジスタが得られる。
前記ワイドギャップ半導体がＳｉＣであってもよい。上
記構成によれば、ＳｉＣの高熱伝導性、高絶縁耐圧など
の物性が反映された高耐圧で大電流を制御できるパワー
素子を実現できる。特に、ＳｉＣからなる基板および半
導体層を用いることによって、耐圧が高く電流容量も大
きい低損失の縦型電界効果トランジスタが得られる。
【００１３】上記本発明の電界効果トランジスタでは、
ＳｉＣからなる基板をさらに含み、前記ｎ形半導体層が
前記基板上に形成されており、前記基板が、表面がＳｉ
面であるβ−ＳｉＣ（１１１）基板、６Ｈのα−ＳｉＣ
（０００１）基板、４Ｈのα−ＳｉＣ（０００１）基
板、１５Ｒ−ＳｉＣ基板、またはそれらの１０度以内の
オフカット面基板であってもよい。あるいは、前記基板
は、β−ＳｉＣ（１００）基板、β−ＳｉＣ（１１０）
基板、６Ｈのα−ＳｉＣ（１−１００）基板、４Ｈのα
−ＳｉＣ（１−１００）基板、α−ＳｉＣ（１１−２
０）基板、またはそれらの１５度以内のオフカット面基
板であってもよい。上記構成によれば、結晶性がよい半
導体層を容易にエピタキシャル成長できるため、製造が
容易で特性が高い電界効果トランジスタが得られる。
ＳｉＣからなる基板をさらに含み、前記ｎ形半導体層が
前記基板上に形成されており、前記基板が、表面がＳｉ
面であるβ−ＳｉＣ（１１１）基板、６Ｈのα−ＳｉＣ
（０００１）基板、４Ｈのα−ＳｉＣ（０００１）基
板、１５Ｒ−ＳｉＣ基板、またはそれらの１０度以内の
オフカット面基板であってもよい。あるいは、前記基板
は、β−ＳｉＣ（１００）基板、β−ＳｉＣ（１１０）
基板、６Ｈのα−ＳｉＣ（１−１００）基板、４Ｈのα
−ＳｉＣ（１−１００）基板、α−ＳｉＣ（１１−２
０）基板、またはそれらの１５度以内のオフカット面基
板であってもよい。上記構成によれば、結晶性がよい半
導体層を容易にエピタキシャル成長できるため、製造が
容易で特性が高い電界効果トランジスタが得られる。
【００１４】上記本発明の電界効果トランジスタでは、
前記ｎ形半導体層に達するように前記ｐ形半導体層を貫
通するｎ形領域をさらに備え、前記ｎ形ソース領域は、
前記ｐ形半導体層の表面部分であって前記ｎ形領域の周
囲に配置され前記表面部分以外は前記ｐ形半導体層に囲
まれており、前記ゲート電極は、前記絶縁層を挟んで、
前記ｎ形領域と前記ｎ形ソース領域との間の前記ｐ形半
導体層に対応する位置に配置されており、前記ｐ形領域
が前記ｎ形領域の周囲に配置されていてもよい。上記構
成によれば、特に耐圧が高く損失が低い電界効果トラン
ジスタが得られる。
前記ｎ形半導体層に達するように前記ｐ形半導体層を貫
通するｎ形領域をさらに備え、前記ｎ形ソース領域は、
前記ｐ形半導体層の表面部分であって前記ｎ形領域の周
囲に配置され前記表面部分以外は前記ｐ形半導体層に囲
まれており、前記ゲート電極は、前記絶縁層を挟んで、
前記ｎ形領域と前記ｎ形ソース領域との間の前記ｐ形半
導体層に対応する位置に配置されており、前記ｐ形領域
が前記ｎ形領域の周囲に配置されていてもよい。上記構
成によれば、特に耐圧が高く損失が低い電界効果トラン
ジスタが得られる。
【００１５】上記本発明の電界効果トランジスタでは、
前記ｎ形半導体層に達するように前記ｐ形半導体層を貫
通するトレンチをさらに備え、前記絶縁層は少なくとも
前記トレンチの側壁上に配置されており、前記ｎ形ソー
ス領域は、前記ｐ形半導体層の表面部分であって前記絶
縁層の周囲に配置されており、前記ｐ形領域が前記トレ
ンチの周囲に配置されていてもよい。上記構成によれ
ば、特に耐圧が高く損失が低い電界効果トランジスタが
得られる。
前記ｎ形半導体層に達するように前記ｐ形半導体層を貫
通するトレンチをさらに備え、前記絶縁層は少なくとも
前記トレンチの側壁上に配置されており、前記ｎ形ソー
ス領域は、前記ｐ形半導体層の表面部分であって前記絶
縁層の周囲に配置されており、前記ｐ形領域が前記トレ
ンチの周囲に配置されていてもよい。上記構成によれ
ば、特に耐圧が高く損失が低い電界効果トランジスタが
得られる。
【００１６】上記本発明の電界効果トランジスタでは、
前記側壁上の前記絶縁層の平均厚さが、５００ｎｍ以下
であってもよい。
前記側壁上の前記絶縁層の平均厚さが、５００ｎｍ以下
であってもよい。
【００１７】上記本発明の電界効果トランジスタでは、
前記ｎ形半導体層の平均厚さと前記ｐ形半導体層の平均
厚さとの合計が２０μｍ以下であってもよい。上記構成
によれば、製造が特に容易になる。
前記ｎ形半導体層の平均厚さと前記ｐ形半導体層の平均
厚さとの合計が２０μｍ以下であってもよい。上記構成
によれば、製造が特に容易になる。
【００１８】上記本発明の電界効果トランジスタでは、
前記ｐ形領域の深さが１０μｍ以下であってもよい。上
記構成によれば、製造が特に容易になる。
前記ｐ形領域の深さが１０μｍ以下であってもよい。上
記構成によれば、製造が特に容易になる。
【００１９】また、本発明の電界効果トランジスタの製
造方法は、ｎ形半導体層と、前記ｎ形半導体層上に形成
されたｐ形半導体層とを備える電界効果トランジスタの
製造方法であって、ｎ形の基板上に前記ｎ形半導体層を
形成する第１の工程と、前記ｎ形半導体層の一部に不純
物をドーピングすることによって前記ｎ形半導体層の表
面から内部にかけてｐ形領域を形成する第２の工程と、
前記ｎ形半導体層上に前記ｐ形半導体層を形成する第３
の工程とを含み、前記ｎ形半導体層と前記ｐ形半導体層
と前記ｐ形領域とが、バンドギャップが２ｅＶ以上のワ
イドギャップ半導体からなることを特徴とする。上記本
発明の製造方法によれば、耐圧が高く損失が低い本発明
の電界効果トランジスタを容易に製造できる。
造方法は、ｎ形半導体層と、前記ｎ形半導体層上に形成
されたｐ形半導体層とを備える電界効果トランジスタの
製造方法であって、ｎ形の基板上に前記ｎ形半導体層を
形成する第１の工程と、前記ｎ形半導体層の一部に不純
物をドーピングすることによって前記ｎ形半導体層の表
面から内部にかけてｐ形領域を形成する第２の工程と、
前記ｎ形半導体層上に前記ｐ形半導体層を形成する第３
の工程とを含み、前記ｎ形半導体層と前記ｐ形半導体層
と前記ｐ形領域とが、バンドギャップが２ｅＶ以上のワ
イドギャップ半導体からなることを特徴とする。上記本
発明の製造方法によれば、耐圧が高く損失が低い本発明
の電界効果トランジスタを容易に製造できる。
【００２０】上記本発明の製造方法では、前記第３の工
程ののちに、前記ｐ形半導体層の一部に不純物をドーピ
ングすることによって、前記ｐ形半導体層を貫通し前記
ｎ形半導体層に達するｎ形領域と、前記ｐ形半導体層の
表面部分であって前記ｎ形領域の周囲に形成され前記表
面部分以外は前記ｐ形半導体層に囲まれたｎ形ソース領
域とを形成する第４の工程と、前記ｎ形領域と前記ｎ形
ソース領域との間の前記ｐ形半導体層を覆うように絶縁
層を形成する第５の工程と、前記絶縁層上に配置された
ゲート電極と、前記ｎ形ソース領域に接するように配置
されたソース電極と、前記基板の裏面上に配置されたド
レイン電極とを形成する第６の工程とをさらに含んでも
よい。
程ののちに、前記ｐ形半導体層の一部に不純物をドーピ
ングすることによって、前記ｐ形半導体層を貫通し前記
ｎ形半導体層に達するｎ形領域と、前記ｐ形半導体層の
表面部分であって前記ｎ形領域の周囲に形成され前記表
面部分以外は前記ｐ形半導体層に囲まれたｎ形ソース領
域とを形成する第４の工程と、前記ｎ形領域と前記ｎ形
ソース領域との間の前記ｐ形半導体層を覆うように絶縁
層を形成する第５の工程と、前記絶縁層上に配置された
ゲート電極と、前記ｎ形ソース領域に接するように配置
されたソース電極と、前記基板の裏面上に配置されたド
レイン電極とを形成する第６の工程とをさらに含んでも
よい。
【００２１】上記本発明の製造方法では、前記第３の工
程ののちに、前記ｐ形半導体層の一部に不純物をドーピ
ングすることによって、前記ｐ形半導体層の表面部分に
ｎ形ソース領域を形成する第４の工程と、前記ｎ形ソー
ス領域の中央部分を前記ｐ形半導体層の表面側から前記
ｎ形半導体層に達するまでエッチングすることによっ
て、前記ｐ形半導体層を貫通し前記ｎ形半導体層に達す
るトレンチを形成し、前記トレンチの内壁に絶縁層を形
成する第５の工程と、前記絶縁層の内部に配置されたゲ
ート電極と、前記ｎ形ソース領域に接するように配置さ
れたソース電極と、前記基板の裏面上に配置されたドレ
イン電極とを形成する第６の工程とをさらに含んでもよ
い。
程ののちに、前記ｐ形半導体層の一部に不純物をドーピ
ングすることによって、前記ｐ形半導体層の表面部分に
ｎ形ソース領域を形成する第４の工程と、前記ｎ形ソー
ス領域の中央部分を前記ｐ形半導体層の表面側から前記
ｎ形半導体層に達するまでエッチングすることによっ
て、前記ｐ形半導体層を貫通し前記ｎ形半導体層に達す
るトレンチを形成し、前記トレンチの内壁に絶縁層を形
成する第５の工程と、前記絶縁層の内部に配置されたゲ
ート電極と、前記ｎ形ソース領域に接するように配置さ
れたソース電極と、前記基板の裏面上に配置されたドレ
イン電極とを形成する第６の工程とをさらに含んでもよ
い。
【００２２】上記本発明の製造方法では、前記第３の工
程ののちに、前記ｐ形半導体層上に、ｎ形の半導体から
なるｎ形ソース領域を形成する第４の工程と、前記ｎ形
ソース領域の中央部を前記ｎ形ソース領域の表面側から
前記ｎ形半導体層に達するまでエッチングすることによ
って、前記ｐ形半導体層を貫通し前記ｎ形半導体層に達
するトレンチを形成し、前記トレンチの内壁に絶縁層を
形成する第５の工程と、前記絶縁層の内部に配置された
ゲート電極と、前記ｎ形ソース領域に接するように配置
されたソース電極と、前記基板の裏面上に配置されたド
レイン電極とを形成する第６の工程とをさらに含んでも
よい。
程ののちに、前記ｐ形半導体層上に、ｎ形の半導体から
なるｎ形ソース領域を形成する第４の工程と、前記ｎ形
ソース領域の中央部を前記ｎ形ソース領域の表面側から
前記ｎ形半導体層に達するまでエッチングすることによ
って、前記ｐ形半導体層を貫通し前記ｎ形半導体層に達
するトレンチを形成し、前記トレンチの内壁に絶縁層を
形成する第５の工程と、前記絶縁層の内部に配置された
ゲート電極と、前記ｎ形ソース領域に接するように配置
されたソース電極と、前記基板の裏面上に配置されたド
レイン電極とを形成する第６の工程とをさらに含んでも
よい。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら一例を説明する。
て、図面を参照しながら一例を説明する。
【００２４】本発明の電界効果トランジスタは、ｎ形半
導体層と、上記ｎ形半導体層上に形成されたｐ形半導体
層とを備える電界効果トランジスタである。この電界効
果トランジスタは、ｐ形半導体層と接するようにｎ形半
導体層中に埋め込まれたｐ形領域と、ｎ形半導体層に電
気的に接続されたドレイン電極と、ｐ形半導体層に接す
るように配置されたｎ形ソース領域と、ｐ形半導体層に
隣接して配置された絶縁層と、絶縁層上に配置されたゲ
ート電極とを備える。そして、ｎ形半導体層とｐ形半導
体層とｐ形領域とが、バンドギャップが２ｅＶ以上のワ
イドギャップ半導体からなる。
導体層と、上記ｎ形半導体層上に形成されたｐ形半導体
層とを備える電界効果トランジスタである。この電界効
果トランジスタは、ｐ形半導体層と接するようにｎ形半
導体層中に埋め込まれたｐ形領域と、ｎ形半導体層に電
気的に接続されたドレイン電極と、ｐ形半導体層に接す
るように配置されたｎ形ソース領域と、ｐ形半導体層に
隣接して配置された絶縁層と、絶縁層上に配置されたゲ
ート電極とを備える。そして、ｎ形半導体層とｐ形半導
体層とｐ形領域とが、バンドギャップが２ｅＶ以上のワ
イドギャップ半導体からなる。
【００２５】また、本発明の電界効果トランジスタの製
造方法は、ｎ形半導体層と、ｎ形半導体層上に形成され
たｐ形半導体層とを備える電界効果トランジスタの製造
方法である。この製造方法は、ｎ形の基板上にｎ形半導
体層を形成する第１の工程と、ｎ形半導体層の一部に不
純物をドーピングすることによってｎ形半導体層の表面
から内部にかけてｐ形領域を形成する第２の工程と、ｎ
形半導体層上にｐ形半導体層を形成する第３の工程とを
含む。そして、ｎ形半導体層とｐ形半導体層とｐ形領域
とが、バンドギャップが２ｅＶ以上のワイドギャップ半
導体からなる。以下、実施の形態の具体例について説明
する。
造方法は、ｎ形半導体層と、ｎ形半導体層上に形成され
たｐ形半導体層とを備える電界効果トランジスタの製造
方法である。この製造方法は、ｎ形の基板上にｎ形半導
体層を形成する第１の工程と、ｎ形半導体層の一部に不
純物をドーピングすることによってｎ形半導体層の表面
から内部にかけてｐ形領域を形成する第２の工程と、ｎ
形半導体層上にｐ形半導体層を形成する第３の工程とを
含む。そして、ｎ形半導体層とｐ形半導体層とｐ形領域
とが、バンドギャップが２ｅＶ以上のワイドギャップ半
導体からなる。以下、実施の形態の具体例について説明
する。
【００２６】（実施形態１）実施形態１では、本発明の
電界効果トランジスタの一例について説明する。実施形
態１の電界効果トランジスタ１０（以下、ＦＥＴ１０と
いう場合がある）の断面図を図１（ａ）に示す。
電界効果トランジスタの一例について説明する。実施形
態１の電界効果トランジスタ１０（以下、ＦＥＴ１０と
いう場合がある）の断面図を図１（ａ）に示す。
【００２７】図１（ａ）を参照して、ＦＥＴ１０は、ｎ
形の基板１１と、基板１１上に形成されたｎ形半導体層
１２と、ｎ形半導体層１２上に形成されたｐ形半導体層
１３（ハッチングは省略する）とを備える。さらに、Ｆ
ＥＴ１０は、ｎ形半導体層１２中に埋め込まれたｐ形領
域１４と、ｎ形半導体層１２およびｐ形半導体層１３に
埋め込まれたｎ形領域１５と、ｐ形半導体層１３の表面
側に配置されたｎ形ソース領域１６と、ｐ形半導体層１
３上に配置された絶縁層（ゲート絶縁層）１７と、絶縁
層１７上に配置されたゲート電極１８と、ソース電極１
９およびドレイン電極２０とを備える。そして、ｎ形半
導体層１２、ｐ形半導体層１３およびｐ形領域１４は、
バンドギャップＥｇが２ｅＶ以上（好ましくは、２．５
≦Ｅｇ）のワイドギャップ半導体からなる。ワイドギャ
ップ半導体には、たとえば炭化珪素（ＳｉＣ）を用いる
ことができる。また、Ｇａ、ＩｎおよびＡｌから選ばれ
る少なくとも１つの元素と、窒素とを含む３族窒化物系
化合物半導体（たとえば、ＧａＮ）を用いることもでき
る。
形の基板１１と、基板１１上に形成されたｎ形半導体層
１２と、ｎ形半導体層１２上に形成されたｐ形半導体層
１３（ハッチングは省略する）とを備える。さらに、Ｆ
ＥＴ１０は、ｎ形半導体層１２中に埋め込まれたｐ形領
域１４と、ｎ形半導体層１２およびｐ形半導体層１３に
埋め込まれたｎ形領域１５と、ｐ形半導体層１３の表面
側に配置されたｎ形ソース領域１６と、ｐ形半導体層１
３上に配置された絶縁層（ゲート絶縁層）１７と、絶縁
層１７上に配置されたゲート電極１８と、ソース電極１
９およびドレイン電極２０とを備える。そして、ｎ形半
導体層１２、ｐ形半導体層１３およびｐ形領域１４は、
バンドギャップＥｇが２ｅＶ以上（好ましくは、２．５
≦Ｅｇ）のワイドギャップ半導体からなる。ワイドギャ
ップ半導体には、たとえば炭化珪素（ＳｉＣ）を用いる
ことができる。また、Ｇａ、ＩｎおよびＡｌから選ばれ
る少なくとも１つの元素と、窒素とを含む３族窒化物系
化合物半導体（たとえば、ＧａＮ）を用いることもでき
る。
【００２８】ｎ形の基板１１には、ｎ形のＳｉＣ基板や
ｎ形の３族窒化物系化合物半導体基板を用いることがで
きる。具体的には、表面がＳｉ面であるβ−ＳｉＣ（１
１１）基板、６Ｈのα−ＳｉＣ（０００１）基板、４Ｈ
のα−ＳｉＣ（０００１）基板、１５Ｒ−ＳｉＣ基板、
またはそれらの１０度以内のオフカット面基板を用いる
ことができる。また、β−ＳｉＣ（１００）基板、β−
ＳｉＣ（１１０）基板、６Ｈのα−ＳｉＣ（１−１０
０）基板、４Ｈのα−ＳｉＣ（１−１００）基板、また
はα−ＳｉＣ（１１−２０）基板、またはそれらの１５
度以内のオフカット面基板を用いることもできる。これ
らの基板を用いることによって、結晶性がよいＳｉＣ層
を容易にエピタキシャル成長させることができ、平滑な
表面が得られる。
ｎ形の３族窒化物系化合物半導体基板を用いることがで
きる。具体的には、表面がＳｉ面であるβ−ＳｉＣ（１
１１）基板、６Ｈのα−ＳｉＣ（０００１）基板、４Ｈ
のα−ＳｉＣ（０００１）基板、１５Ｒ−ＳｉＣ基板、
またはそれらの１０度以内のオフカット面基板を用いる
ことができる。また、β−ＳｉＣ（１００）基板、β−
ＳｉＣ（１１０）基板、６Ｈのα−ＳｉＣ（１−１０
０）基板、４Ｈのα−ＳｉＣ（１−１００）基板、また
はα−ＳｉＣ（１１−２０）基板、またはそれらの１５
度以内のオフカット面基板を用いることもできる。これ
らの基板を用いることによって、結晶性がよいＳｉＣ層
を容易にエピタキシャル成長させることができ、平滑な
表面が得られる。
【００２９】ｎ形半導体層１２には、ｎ形のＳｉＣやｎ
形の３族窒化物系化合物半導体を用いることができる。
また、ｐ形半導体層１３には、ｐ形のＳｉＣやｐ形の３
族窒化物系化合物半導体を用いることができる。ｎ形半
導体層１２の厚さは、たとえば、１μｍ〜１００μｍの
範囲内である。ｐ形半導体層１３の厚さは、たとえば、
０．５μｍ〜１０μｍの範囲内である。ＦＥＴ１０で
は、ｎ形半導体層１２およびｐ形半導体層１３がワイド
ギャップ半導体からなるため、ｎ形半導体層１２および
ｐ形半導体層１３を薄くできる（以下の実施形態におい
ても同様である）。たとえば、ｎ形半導体層１２の平均
厚さとｐ形半導体層１３の平均厚さの合計を２０μｍ以
下とすることが可能である。このため、エピタキシャル
成長とイオン注入とを複数回繰り返す必要がなく、製造
が容易で信頼性が高いＦＥＴが得られる。
形の３族窒化物系化合物半導体を用いることができる。
また、ｐ形半導体層１３には、ｐ形のＳｉＣやｐ形の３
族窒化物系化合物半導体を用いることができる。ｎ形半
導体層１２の厚さは、たとえば、１μｍ〜１００μｍの
範囲内である。ｐ形半導体層１３の厚さは、たとえば、
０．５μｍ〜１０μｍの範囲内である。ＦＥＴ１０で
は、ｎ形半導体層１２およびｐ形半導体層１３がワイド
ギャップ半導体からなるため、ｎ形半導体層１２および
ｐ形半導体層１３を薄くできる（以下の実施形態におい
ても同様である）。たとえば、ｎ形半導体層１２の平均
厚さとｐ形半導体層１３の平均厚さの合計を２０μｍ以
下とすることが可能である。このため、エピタキシャル
成長とイオン注入とを複数回繰り返す必要がなく、製造
が容易で信頼性が高いＦＥＴが得られる。
【００３０】ｐ形領域１４は、たとえば、ドーナツ形や
中央があいている六角形といったような環状の形状を有
する。ｐ形領域１４はｐ形半導体層１３に接するように
ｎ形半導体層１２中に埋め込まれており、ｐ形領域１４
とｐ形半導体層１３とは電気的に連続である。ｐ型領域
１４の深さは、たとえば、１μｍ〜１０μｍの範囲内で
ある。ｐ形領域１４がドーナツ形である場合について、
ｎ形半導体層１２とｐ形半導体層１３との界面を、ｐ形
半導体層１３側から見たときの図を図２（ａ）に示す
（ハッチングは省略する）。図２（ａ）に示すように、
ｐ形領域１４は、ｎ形領域１５の周囲であってｎ形領域
１５に接触しない位置に形成される。ｐ形領域１４は、
ｎ形半導体層１２の一部に不純物をドーピングすること
によって形成でき、ＳｉＣや３族窒化物系化合物半導体
などからなる。本発明のＦＥＴでは、ｐ形領域１４が埋
め込まれているｎ形半導体層１２の不純物濃度はほぼ均
一である。具体的には、ｎ形半導体層１２内の不純物濃
度のばらつきは、１桁以内であることが好ましい。ｎ形
半導体層１２の不純物濃度は、特別に高濃度にする必要
はない。
中央があいている六角形といったような環状の形状を有
する。ｐ形領域１４はｐ形半導体層１３に接するように
ｎ形半導体層１２中に埋め込まれており、ｐ形領域１４
とｐ形半導体層１３とは電気的に連続である。ｐ型領域
１４の深さは、たとえば、１μｍ〜１０μｍの範囲内で
ある。ｐ形領域１４がドーナツ形である場合について、
ｎ形半導体層１２とｐ形半導体層１３との界面を、ｐ形
半導体層１３側から見たときの図を図２（ａ）に示す
（ハッチングは省略する）。図２（ａ）に示すように、
ｐ形領域１４は、ｎ形領域１５の周囲であってｎ形領域
１５に接触しない位置に形成される。ｐ形領域１４は、
ｎ形半導体層１２の一部に不純物をドーピングすること
によって形成でき、ＳｉＣや３族窒化物系化合物半導体
などからなる。本発明のＦＥＴでは、ｐ形領域１４が埋
め込まれているｎ形半導体層１２の不純物濃度はほぼ均
一である。具体的には、ｎ形半導体層１２内の不純物濃
度のばらつきは、１桁以内であることが好ましい。ｎ形
半導体層１２の不純物濃度は、特別に高濃度にする必要
はない。
【００３１】ｎ形領域１５は、環状のｐ形領域１４の中
央部に位置するｎ形半導体層１２に達するように、ｐ形
半導体層１３を貫通する。ｎ形領域１５は、ｐ形半導体
層１３の一部に不純物をドーピングすることによって形
成でき、ＳｉＣや３族窒化物系化合物半導体などからな
る。
央部に位置するｎ形半導体層１２に達するように、ｐ形
半導体層１３を貫通する。ｎ形領域１５は、ｐ形半導体
層１３の一部に不純物をドーピングすることによって形
成でき、ＳｉＣや３族窒化物系化合物半導体などからな
る。
【００３２】ｎ形ソース領域１６は、ｎ形領域１５に接
しないように、ｎ形領域１５の周囲に位置するｐ形半導
体層１３の表面１３ａの部分に形成される。すなわち、
ｎ形ソース領域１６は、ｐ形半導体層１３の表面部分で
あってｎ形領域１５の周囲に形成され表面部分以外はｐ
形半導体層１３に囲まれている。ｎ形ソース領域１６
は、ｐ形半導体層１３の一部に不純物を高濃度でドーピ
ングすることによって形成でき、ＳｉＣや３族窒化物系
化合物半導体などからなる。ｎ形ソース領域１６は、た
とえば環状の形状を有する。ｎ形ソース領域１６がドー
ナツ形の形状を有する場合の一例について、ｐ形半導体
層１３の表面１３ａの上面図を図２（ｂ）に示す。
しないように、ｎ形領域１５の周囲に位置するｐ形半導
体層１３の表面１３ａの部分に形成される。すなわち、
ｎ形ソース領域１６は、ｐ形半導体層１３の表面部分で
あってｎ形領域１５の周囲に形成され表面部分以外はｐ
形半導体層１３に囲まれている。ｎ形ソース領域１６
は、ｐ形半導体層１３の一部に不純物を高濃度でドーピ
ングすることによって形成でき、ＳｉＣや３族窒化物系
化合物半導体などからなる。ｎ形ソース領域１６は、た
とえば環状の形状を有する。ｎ形ソース領域１６がドー
ナツ形の形状を有する場合の一例について、ｐ形半導体
層１３の表面１３ａの上面図を図２（ｂ）に示す。
【００３３】絶縁層１７は、ｐ形半導体層１３の表面１
３ａのうちｎ形領域１５とｎ形ソース領域１６とに挟ま
れた部分に位置する表面１３ａを少なくとも覆うように
ｐ形半導体層１３上に配置される。絶縁層１７は、たと
えば、酸化珪素や酸化アルミニウムといった絶縁性酸化
物、強誘電体、または絶縁性チッ化物によって形成でき
る。
３ａのうちｎ形領域１５とｎ形ソース領域１６とに挟ま
れた部分に位置する表面１３ａを少なくとも覆うように
ｐ形半導体層１３上に配置される。絶縁層１７は、たと
えば、酸化珪素や酸化アルミニウムといった絶縁性酸化
物、強誘電体、または絶縁性チッ化物によって形成でき
る。
【００３４】ゲート電極１８は、絶縁層１７を挟んで、
ｎ形領域１５とｎ形ソース領域１６との間のｐ形半導体
層１３に対応する位置に配置される。ソース電極１９
は、ｐ形半導体層１３とｎ形ソース領域１６とに接する
ように配置される。ドレイン電極２０は、基板１１の裏
面上に形成されている。ドレイン電極２０は、電気的に
連続に、すなわち、実質的にオーミックにｎ形半導体層
１２と接続されている。ＦＥＴ１０では、ｐ形半導体層
１３のうち、ゲート電極１８に対応する部分（ｎ形領域
１５とｎ形ソース領域１６との間の部分）がチャネル領
域２１として機能する。
ｎ形領域１５とｎ形ソース領域１６との間のｐ形半導体
層１３に対応する位置に配置される。ソース電極１９
は、ｐ形半導体層１３とｎ形ソース領域１６とに接する
ように配置される。ドレイン電極２０は、基板１１の裏
面上に形成されている。ドレイン電極２０は、電気的に
連続に、すなわち、実質的にオーミックにｎ形半導体層
１２と接続されている。ＦＥＴ１０では、ｐ形半導体層
１３のうち、ゲート電極１８に対応する部分（ｎ形領域
１５とｎ形ソース領域１６との間の部分）がチャネル領
域２１として機能する。
【００３５】ＦＥＴ１０では、電子が、ソース電極１９
−ｎ形ソース領域１６−チャネル領域２１−ｎ形領域１
５−ｎ形半導体層１２−基板１１−ドレイン電極２０と
いう経路で流れる。ＦＥＴ１０がｏｆｆの場合、ソース
電極１９とドレイン電極２０との間に印加される電圧
は、ｐ形半導体層１３およびｐ形領域１４とｎ形半導体
層１２との間で形成されるｐ−ｎ接合に対して逆バイア
スとなる。ＦＥＴ１０において空乏領域が形成される様
子を、図１（ｂ）に模式的に示す。
−ｎ形ソース領域１６−チャネル領域２１−ｎ形領域１
５−ｎ形半導体層１２−基板１１−ドレイン電極２０と
いう経路で流れる。ＦＥＴ１０がｏｆｆの場合、ソース
電極１９とドレイン電極２０との間に印加される電圧
は、ｐ形半導体層１３およびｐ形領域１４とｎ形半導体
層１２との間で形成されるｐ−ｎ接合に対して逆バイア
スとなる。ＦＥＴ１０において空乏領域が形成される様
子を、図１（ｂ）に模式的に示す。
【００３６】ＦＥＴ１０では、ｎ形半導体層１２とｐ形
領域１４との間でｐ−ｎ接合が形成されるため、ｐ形領
域１４の周りに空乏領域２２（図１（ｂ）中の斜線で示
す）が発生し、空乏領域２２がｐ形領域１４の周りに拡
がる。これは、ｏｆｆ時に、ｎ形領域１５とドレイン電
極２０との間に絶縁層が存在するのと同様の効果をもた
らし、ｎ形領域１５とドレイン電極２０との間の電位ド
ロップを大きくする。そして、この電位ドロップによっ
てｎ形領域１５とゲート電極１８との間の電位差が小さ
くなるため、ＦＥＴ１０のｏｆｆ時に絶縁層１７に加わ
る電界が小さくなり、ＦＥＴ１０の耐圧が大きくなる。
さらに、ｏｆｆ時の空乏領域２２がｎ形半導体層１２中
で十分な厚さに形成されるため、ｐ形半導体層１３中に
埋め込まれたｎ形領域１５のドーピング濃度を高くして
も耐圧を高く保つことができる。ｎ形領域１５に高濃度
のドーピングを行うことによって、ｏｎ時の電気的な抵
抗を低減することができ、ＦＥＴ１０の損失を低減させ
ることができる。
領域１４との間でｐ−ｎ接合が形成されるため、ｐ形領
域１４の周りに空乏領域２２（図１（ｂ）中の斜線で示
す）が発生し、空乏領域２２がｐ形領域１４の周りに拡
がる。これは、ｏｆｆ時に、ｎ形領域１５とドレイン電
極２０との間に絶縁層が存在するのと同様の効果をもた
らし、ｎ形領域１５とドレイン電極２０との間の電位ド
ロップを大きくする。そして、この電位ドロップによっ
てｎ形領域１５とゲート電極１８との間の電位差が小さ
くなるため、ＦＥＴ１０のｏｆｆ時に絶縁層１７に加わ
る電界が小さくなり、ＦＥＴ１０の耐圧が大きくなる。
さらに、ｏｆｆ時の空乏領域２２がｎ形半導体層１２中
で十分な厚さに形成されるため、ｐ形半導体層１３中に
埋め込まれたｎ形領域１５のドーピング濃度を高くして
も耐圧を高く保つことができる。ｎ形領域１５に高濃度
のドーピングを行うことによって、ｏｎ時の電気的な抵
抗を低減することができ、ＦＥＴ１０の損失を低減させ
ることができる。
【００３７】以上のように、ＦＥＴ１０によれば、耐圧
が高く損失が低い電界効果トランジスタを実現できる。
また、ＦＥＴ１０では、ｎ形半導体層１２、ｐ形領域１
４、およびｐ形半導体層１３を薄くできるため、製造が
容易である。さらに、本発明の電界効果トランジスタを
マトリクス状に複数形成することによって、高電流・高
電圧を制御できるパワーＭＯＳＦＥＴを実現できる。
が高く損失が低い電界効果トランジスタを実現できる。
また、ＦＥＴ１０では、ｎ形半導体層１２、ｐ形領域１
４、およびｐ形半導体層１３を薄くできるため、製造が
容易である。さらに、本発明の電界効果トランジスタを
マトリクス状に複数形成することによって、高電流・高
電圧を制御できるパワーＭＯＳＦＥＴを実現できる。
【００３８】（実施形態２）実施形態２では、本発明の
電界効果トランジスタについて、他の一例を説明する。
なお、上述した実施形態と同様の部分については、同一
の符号を付して重複する説明を省略する（以下の実施形
態においても同様である）。
電界効果トランジスタについて、他の一例を説明する。
なお、上述した実施形態と同様の部分については、同一
の符号を付して重複する説明を省略する（以下の実施形
態においても同様である）。
【００３９】実施形態２のＦＥＴ３０の断面図を図３
（ａ）に示す。図３（ａ）を参照して、ＦＥＴ３０は、
ｎ形の基板１１と、基板１１上に形成されたｎ形半導体
層１２と、ｎ形半導体層１２上に形成されたｐ形半導体
層１３（ハッチングは省略する）とを備える。さらに、
ＦＥＴ３０は、ｎ形半導体層１２中に埋め込まれたｐ形
領域１４と、ｎ形半導体層１２に達するようにｐ形半導
体層１３を貫通するトレンチ３１と、トレンチ３１の内
壁に配置された絶縁層３２と、ｐ形半導体層１３の表面
１３ａ側に配置されたｎ形ソース領域３３と、ゲート電
極３４と、ソース電極１９と、ドレイン電極２０とを備
える。
（ａ）に示す。図３（ａ）を参照して、ＦＥＴ３０は、
ｎ形の基板１１と、基板１１上に形成されたｎ形半導体
層１２と、ｎ形半導体層１２上に形成されたｐ形半導体
層１３（ハッチングは省略する）とを備える。さらに、
ＦＥＴ３０は、ｎ形半導体層１２中に埋め込まれたｐ形
領域１４と、ｎ形半導体層１２に達するようにｐ形半導
体層１３を貫通するトレンチ３１と、トレンチ３１の内
壁に配置された絶縁層３２と、ｐ形半導体層１３の表面
１３ａ側に配置されたｎ形ソース領域３３と、ゲート電
極３４と、ソース電極１９と、ドレイン電極２０とを備
える。
【００４０】トレンチ３１は、ｎ形半導体層１２に達す
るようにｐ形半導体層１３を貫通する溝である。そし
て、ｐ形領域１４は、ｐ形半導体層１３と接するように
ｎ形半導体層１２中に埋め込まれている。また、ｐ形領
域１４は、トレンチ３１の周囲に配置されている。
るようにｐ形半導体層１３を貫通する溝である。そし
て、ｐ形領域１４は、ｐ形半導体層１３と接するように
ｎ形半導体層１２中に埋め込まれている。また、ｐ形領
域１４は、トレンチ３１の周囲に配置されている。
【００４１】絶縁層３２は、少なくともトレンチ３１の
側壁３１ｂ（図６（ｂ）参照）上に配置されている。す
なわち、絶縁層３２は、ｐ形半導体層１３に隣接して配
置されている。ＦＥＴ３０では、側壁３１ｂ上の絶縁層
３２の厚さを薄くすることができる。側壁３１ｂ上の絶
縁層３２の厚さは、求められる特性によっても異なる
が、たとえば、１０ｎｍ〜１０００ｎｍ（好ましくは、
１０ｎｍ〜１００ｎｍ）の範囲内とすることが可能であ
る。側壁３１ｂ上の絶縁層３２の厚さを薄くすることに
よって、応答速度が高い素子が得られる。ゲート電極３
４は絶縁層３２上に配置されている。
側壁３１ｂ（図６（ｂ）参照）上に配置されている。す
なわち、絶縁層３２は、ｐ形半導体層１３に隣接して配
置されている。ＦＥＴ３０では、側壁３１ｂ上の絶縁層
３２の厚さを薄くすることができる。側壁３１ｂ上の絶
縁層３２の厚さは、求められる特性によっても異なる
が、たとえば、１０ｎｍ〜１０００ｎｍ（好ましくは、
１０ｎｍ〜１００ｎｍ）の範囲内とすることが可能であ
る。側壁３１ｂ上の絶縁層３２の厚さを薄くすることに
よって、応答速度が高い素子が得られる。ゲート電極３
４は絶縁層３２上に配置されている。
【００４２】ｎ形ソース領域３３は、ｐ形半導体層１３
の表面１３ａ側であって絶縁層３２の周囲に配置されて
おり、ｐ形半導体層１３と接している。
の表面１３ａ側であって絶縁層３２の周囲に配置されて
おり、ｐ形半導体層１３と接している。
【００４３】ＦＥＴ３０では、トレンチ３１の側壁の周
囲に位置するｐ形半導体層１３がチャネル領域３５とし
て機能する。そして、ＦＥＴ３０では、電子が、ソース
電極１９−ｎ形ソース領域３３−チャネル領域３５−ｎ
形半導体層１２−基板１１−ドレイン電極２０という経
路で流れる。
囲に位置するｐ形半導体層１３がチャネル領域３５とし
て機能する。そして、ＦＥＴ３０では、電子が、ソース
電極１９−ｎ形ソース領域３３−チャネル領域３５−ｎ
形半導体層１２−基板１１−ドレイン電極２０という経
路で流れる。
【００４４】ＦＥＴ３０がｏｆｆの場合、ソース電極１
９とドレイン電極２０との間に印加される電圧は、ｐ形
半導体層１３およびｐ形領域１４とｎ形半導体層１２と
の間で形成されるｐ−ｎ接合に対して逆バイアスとな
る。ＦＥＴ３０において空乏領域が形成される様子を、
図３（ｂ）に模式的に示す。
９とドレイン電極２０との間に印加される電圧は、ｐ形
半導体層１３およびｐ形領域１４とｎ形半導体層１２と
の間で形成されるｐ−ｎ接合に対して逆バイアスとな
る。ＦＥＴ３０において空乏領域が形成される様子を、
図３（ｂ）に模式的に示す。
【００４５】ＦＥＴ３０では、ｎ形半導体層１２とｐ形
領域１４との間でｐ−ｎ接合が形成されるため、ｐ形領
域１４の周りに空乏領域３６（図３（ｂ）中の斜線で示
す）が発生し、ｐ形領域１４の周りに拡がる。これは、
ｏｆｆ時に、トレンチ３１の底面である底面３１ａ直下
のｎ形半導体層１２とドレイン電極２０との間に絶縁層
が存在するのと同様の効果をもたらし、底面３１ａとド
レイン電極２０との間の電位ドロップを大きくする。そ
して、この電位ドロップによって底面３１ａとゲート電
極１８との間の電位差が小さくなり、ＦＥＴ３０のｏｆ
ｆ時に絶縁層３２に加わる電界が小さくなるため、ＦＥ
Ｔ３０の耐圧が大きくなる。
領域１４との間でｐ−ｎ接合が形成されるため、ｐ形領
域１４の周りに空乏領域３６（図３（ｂ）中の斜線で示
す）が発生し、ｐ形領域１４の周りに拡がる。これは、
ｏｆｆ時に、トレンチ３１の底面である底面３１ａ直下
のｎ形半導体層１２とドレイン電極２０との間に絶縁層
が存在するのと同様の効果をもたらし、底面３１ａとド
レイン電極２０との間の電位ドロップを大きくする。そ
して、この電位ドロップによって底面３１ａとゲート電
極１８との間の電位差が小さくなり、ＦＥＴ３０のｏｆ
ｆ時に絶縁層３２に加わる電界が小さくなるため、ＦＥ
Ｔ３０の耐圧が大きくなる。
【００４６】以上のように、ＦＥＴ３０によれば、耐圧
が高く損失が低い電界効果トランジスタが得られる。ま
た、ＦＥＴ３０をマトリクス状に複数形成することによ
って、高電流・高電圧を制御できるパワーＭＯＳＦＥＴ
を実現できる。
が高く損失が低い電界効果トランジスタが得られる。ま
た、ＦＥＴ３０をマトリクス状に複数形成することによ
って、高電流・高電圧を制御できるパワーＭＯＳＦＥＴ
を実現できる。
【００４７】（実施形態３）実施形態３では、本発明の
電界効果トランジスタについてその他の一例を説明す
る。
電界効果トランジスタについてその他の一例を説明す
る。
【００４８】実施形態３のＦＥＴ４０の断面図を図４
（ａ）に示す。図４（ａ）を参照して、ＦＥＴ４０は、
ｎ形の基板１１と、基板１１上に形成されたｎ形半導体
層１２と、ｎ形半導体層１２上に形成されたｐ形半導体
層１３（ハッチングは省略する）とを備える。さらに、
ＦＥＴ４０は、ｎ形半導体層１２中に埋め込まれたｐ形
領域１４と、ｎ形半導体層１２に達するようにｐ形半導
体層１３を貫通するトレンチ３１と、トレンチ３１の内
壁に配置された絶縁層３２と、ｐ形半導体層１３上に配
置されたｎ形ソース領域４１と、ゲート電極３４と、ソ
ース電極４２と、ドレイン電極２０とを備える。
（ａ）に示す。図４（ａ）を参照して、ＦＥＴ４０は、
ｎ形の基板１１と、基板１１上に形成されたｎ形半導体
層１２と、ｎ形半導体層１２上に形成されたｐ形半導体
層１３（ハッチングは省略する）とを備える。さらに、
ＦＥＴ４０は、ｎ形半導体層１２中に埋め込まれたｐ形
領域１４と、ｎ形半導体層１２に達するようにｐ形半導
体層１３を貫通するトレンチ３１と、トレンチ３１の内
壁に配置された絶縁層３２と、ｐ形半導体層１３上に配
置されたｎ形ソース領域４１と、ゲート電極３４と、ソ
ース電極４２と、ドレイン電極２０とを備える。
【００４９】トレンチ３１は、ｎ形半導体層１２に達す
るようにｐ形半導体層１３を貫通する溝である。ｐ形領
域１４は、トレンチ３１の周囲に配置されている。
るようにｐ形半導体層１３を貫通する溝である。ｐ形領
域１４は、トレンチ３１の周囲に配置されている。
【００５０】絶縁層３２はトレンチ３１の内壁上に形成
されている。ＦＥＴ４０では、側壁３１ｂ（図７（ｂ）
参照）上の絶縁層３２の厚さを薄くすることができる。
側壁３１ｂ上の絶縁層３２の厚さは、求められる特性に
よっても異なるが、たとえば、１０ｎｍ〜１０００ｎｍ
（好ましくは１０ｎｍ〜５００ｎｍ）の範囲内とするこ
とが可能である。側壁３１ｂ上の絶縁層３２の厚さを薄
くすることによって、応答速度が高い素子が得られる。
ゲート電極３４は絶縁層３２上に配置されている。
されている。ＦＥＴ４０では、側壁３１ｂ（図７（ｂ）
参照）上の絶縁層３２の厚さを薄くすることができる。
側壁３１ｂ上の絶縁層３２の厚さは、求められる特性に
よっても異なるが、たとえば、１０ｎｍ〜１０００ｎｍ
（好ましくは１０ｎｍ〜５００ｎｍ）の範囲内とするこ
とが可能である。側壁３１ｂ上の絶縁層３２の厚さを薄
くすることによって、応答速度が高い素子が得られる。
ゲート電極３４は絶縁層３２上に配置されている。
【００５１】ｎ形ソース領域４１は、ｐ形半導体層１３
上であって、トレンチ３１の開口部の周囲に配置されて
いる。また、ソース電極４２は、ｎ形ソース領域４１に
接するように配置されている。
上であって、トレンチ３１の開口部の周囲に配置されて
いる。また、ソース電極４２は、ｎ形ソース領域４１に
接するように配置されている。
【００５２】ＦＥＴ４０がｏｆｆの場合、ソース電極４
２とドレイン電極２０との間に印加される電圧は、ｐ形
半導体層１３およびｐ形領域１４とｎ形半導体層１２と
の間で形成されるｐ−ｎ接合に対して逆バイアスとな
る。ＦＥＴ４０において空乏領域４３（図４（ｂ）中に
おいて斜線で示す）が形成される様子を、図４（ｂ）に
模式的に示す。
２とドレイン電極２０との間に印加される電圧は、ｐ形
半導体層１３およびｐ形領域１４とｎ形半導体層１２と
の間で形成されるｐ−ｎ接合に対して逆バイアスとな
る。ＦＥＴ４０において空乏領域４３（図４（ｂ）中に
おいて斜線で示す）が形成される様子を、図４（ｂ）に
模式的に示す。
【００５３】上記実施形態３のＦＥＴ４０によれば、Ｆ
ＥＴ３０と同様に、耐圧が高く損失が低い電界効果トラ
ンジスタが得られる。
ＥＴ３０と同様に、耐圧が高く損失が低い電界効果トラ
ンジスタが得られる。
【００５４】（実施形態４）実施形態４では、本発明の
電界効果トランジスタの製造方法について、一例を説明
する。
電界効果トランジスタの製造方法について、一例を説明
する。
【００５５】実施形態４の製造方法について、製造工程
を図５に示す。実施形態４の製造方法では、まず、図５
（ａ）に示すように、ｎ形の基板１１上にｎ形半導体層
１２を形成する（第１の工程）。そして、ｎ形半導体層
１２の一部にボロンなどの不純物をドーピングすること
によって、ｎ形半導体層１２の表面から内部にかけてｐ
形領域１４を形成する（第２の工程）。基板１１には、
実施形態１で説明した基板を用いることができ、たとえ
ば、（０００１）Ｓｉ面で劈開されたｎ+形α−ＳｉＣ
基板を用いることができる。ｎ形半導体層１２は、ＣＶ
Ｄ法、近接法、またはＭＢＥ法などによって、ｎ形の半
導体層を基板１１上にエピタキシャル成長させることに
よって形成できる。ｎ形半導体層１２は薄いため、ｎ形
半導体層１２およびｐ形領域１４の形成のためにエピタ
キシャル成長とイオン打ち込みとを複数回繰り返すこと
は必要とされない。
を図５に示す。実施形態４の製造方法では、まず、図５
（ａ）に示すように、ｎ形の基板１１上にｎ形半導体層
１２を形成する（第１の工程）。そして、ｎ形半導体層
１２の一部にボロンなどの不純物をドーピングすること
によって、ｎ形半導体層１２の表面から内部にかけてｐ
形領域１４を形成する（第２の工程）。基板１１には、
実施形態１で説明した基板を用いることができ、たとえ
ば、（０００１）Ｓｉ面で劈開されたｎ+形α−ＳｉＣ
基板を用いることができる。ｎ形半導体層１２は、ＣＶ
Ｄ法、近接法、またはＭＢＥ法などによって、ｎ形の半
導体層を基板１１上にエピタキシャル成長させることに
よって形成できる。ｎ形半導体層１２は薄いため、ｎ形
半導体層１２およびｐ形領域１４の形成のためにエピタ
キシャル成長とイオン打ち込みとを複数回繰り返すこと
は必要とされない。
【００５６】その後、図５（ｂ）に示すように、ｎ形半
導体層１２上にｐ形半導体層１３を形成する（第３の工
程）。ｐ形半導体層１３は、ｎ形半導体層１２と同様の
方法でエピタキシャル成長させることができる。
導体層１２上にｐ形半導体層１３を形成する（第３の工
程）。ｐ形半導体層１３は、ｎ形半導体層１２と同様の
方法でエピタキシャル成長させることができる。
【００５７】その後、図５（ｃ）に示すように、ｐ形半
導体層１３の一部にリンや窒素などの不純物をドーピン
グすることによって、ｐ形半導体層１３を貫通しｎ形半
導体層１２に達するｎ形領域１５と、ｐ形半導体層１３
の表面部分であってｎ形領域１５の周囲に配置されたｎ
形ソース領域１６とを形成する（第４の工程）。
導体層１３の一部にリンや窒素などの不純物をドーピン
グすることによって、ｐ形半導体層１３を貫通しｎ形半
導体層１２に達するｎ形領域１５と、ｐ形半導体層１３
の表面部分であってｎ形領域１５の周囲に配置されたｎ
形ソース領域１６とを形成する（第４の工程）。
【００５８】その後、図５（ｄ）に示すように、ｎ形領
域１５とｎ形ソース領域１６との間のｐ形半導体層１３
を少なくとも覆うように、ｐ形半導体層１３上に絶縁層
１７を形成する（第５の工程）。また、絶縁層１７上に
配置されたゲート電極１８と、ｎ形ソース領域１６に接
するように配置されたソース電極１９と、基板１１の裏
面上に配置されたドレイン電極２０とを形成する（第６
の工程）。このようにして、電界効果トランジスタを製
造できる。絶縁層１７は、半導体層が形成された基板１
１を酸化処理することによって絶縁酸化層を形成したの
ち、不要な部分を除去することによって形成できる。ま
た、絶縁層１７は、ＣＶＤ法などによって形成してもよ
い。
域１５とｎ形ソース領域１６との間のｐ形半導体層１３
を少なくとも覆うように、ｐ形半導体層１３上に絶縁層
１７を形成する（第５の工程）。また、絶縁層１７上に
配置されたゲート電極１８と、ｎ形ソース領域１６に接
するように配置されたソース電極１９と、基板１１の裏
面上に配置されたドレイン電極２０とを形成する（第６
の工程）。このようにして、電界効果トランジスタを製
造できる。絶縁層１７は、半導体層が形成された基板１
１を酸化処理することによって絶縁酸化層を形成したの
ち、不要な部分を除去することによって形成できる。ま
た、絶縁層１７は、ＣＶＤ法などによって形成してもよ
い。
【００５９】なお、上記工程において、不純物のドーピ
ングは、たとえばイオン打ち込みによって行うことがで
きる。イオン打ち込みで不純物のドーピングを行う場合
には、以下のように行うことが好ましい。
ングは、たとえばイオン打ち込みによって行うことがで
きる。イオン打ち込みで不純物のドーピングを行う場合
には、以下のように行うことが好ましい。
【００６０】すなわち、イオン打ち込みは、イオン打ち
込みのエネルギーが１ｋｅＶ〜１０ＭｅＶの範囲内で行
われることが好ましい（以下の実施形態においても同様
である）。上記範囲であれば、通常のイオン打ち込み装
置を用いることができ、１０ｎｍ〜数μｍ程度の深さの
不純物領域を容易に形成できる。イオン打ち込みのエネ
ルギーが１ｋｅＶ以下の場合には、ｎ形領域１５および
ｎ形ソース領域１６を十分な厚さに形成することができ
ず、素子の耐圧が低くなる。また、１０ＭｅＶより大き
いエネルギーでイオン打ち込みを行うことは、装置の点
で容易でない。
込みのエネルギーが１ｋｅＶ〜１０ＭｅＶの範囲内で行
われることが好ましい（以下の実施形態においても同様
である）。上記範囲であれば、通常のイオン打ち込み装
置を用いることができ、１０ｎｍ〜数μｍ程度の深さの
不純物領域を容易に形成できる。イオン打ち込みのエネ
ルギーが１ｋｅＶ以下の場合には、ｎ形領域１５および
ｎ形ソース領域１６を十分な厚さに形成することができ
ず、素子の耐圧が低くなる。また、１０ＭｅＶより大き
いエネルギーでイオン打ち込みを行うことは、装置の点
で容易でない。
【００６１】また、ｐ形領域１４およびｎ形領域１５を
形成する場合には、イオン打ち込みを行う際に、エネル
ギーが異なる２種類以上のイオンを多重に打ち込むこと
が好ましい（以下の実施形態においても同様である）。
これによって、深さ方向に対してドーパントの分布の偏
りが小さいボックス形の打ち込み領域を形成できる。
形成する場合には、イオン打ち込みを行う際に、エネル
ギーが異なる２種類以上のイオンを多重に打ち込むこと
が好ましい（以下の実施形態においても同様である）。
これによって、深さ方向に対してドーパントの分布の偏
りが小さいボックス形の打ち込み領域を形成できる。
【００６２】また、ｎ形領域１５を形成する際のイオン
のエネルギーは、ｎ形ソース領域１６を形成する際のイ
オンのエネルギーよりも大きいことが好ましい。これに
よって、ｎ形領域１５が深く形成され、ｎ形領域１５と
ｎ形半導体層１２との間の電気的な連続性がよくなる。
したがって、上記構成によれば、ｏｎ時の抵抗が小さく
なり、損失が小さい電界効果トランジスタが得られる。
のエネルギーは、ｎ形ソース領域１６を形成する際のイ
オンのエネルギーよりも大きいことが好ましい。これに
よって、ｎ形領域１５が深く形成され、ｎ形領域１５と
ｎ形半導体層１２との間の電気的な連続性がよくなる。
したがって、上記構成によれば、ｏｎ時の抵抗が小さく
なり、損失が小さい電界効果トランジスタが得られる。
【００６３】また、イオン打ち込みによってｎ形領域１
５およびｎ形ソース領域１６を形成する場合のイオンの
ドーズ量は、１０14ｃｍ-2以上であることが好ましい
（以下の実施形態においても同様である）。ドーズ量を
１０14ｃｍ-2以上とすることによって、ｎ形領域１５お
よびｎ形ソース領域１６の抵抗が高くなることを防止で
きる。
５およびｎ形ソース領域１６を形成する場合のイオンの
ドーズ量は、１０14ｃｍ-2以上であることが好ましい
（以下の実施形態においても同様である）。ドーズ量を
１０14ｃｍ-2以上とすることによって、ｎ形領域１５お
よびｎ形ソース領域１６の抵抗が高くなることを防止で
きる。
【００６４】また、上記工程においてイオン打ち込みを
行う場合には、基板１１の温度を３００℃以上に保つこ
とが好ましい（以下の実施形態においても同様であ
る）。これによって、イオン衝撃によって生じる格子欠
陥がイオン打ち込み中にある程度アニールされ、熱処理
後のドーパントの活性化が促進される。
行う場合には、基板１１の温度を３００℃以上に保つこ
とが好ましい（以下の実施形態においても同様であ
る）。これによって、イオン衝撃によって生じる格子欠
陥がイオン打ち込み中にある程度アニールされ、熱処理
後のドーパントの活性化が促進される。
【００６５】上記実施形態４の製造方法によれば、実施
形態１で説明したＦＥＴ１０を容易に製造できる。な
お、上記製造方法では、ｐ形半導体層１３の表面に形成
されるチャネル領域（図１のチャネル領域２１参照）が
プロセス中にイオン衝撃やエッチングによるダメージを
受けないため、特性が高い電界効果トランジスタを製造
できる。
形態１で説明したＦＥＴ１０を容易に製造できる。な
お、上記製造方法では、ｐ形半導体層１３の表面に形成
されるチャネル領域（図１のチャネル領域２１参照）が
プロセス中にイオン衝撃やエッチングによるダメージを
受けないため、特性が高い電界効果トランジスタを製造
できる。
【００６６】（実施形態５）実施形態５では、本発明の
電界効果トランジスタの製造方法について、他の一例を
説明する。なお、上記実施形態４と同様の工程について
は、重複する説明を省略する（以下の実施形態において
も同様である）。
電界効果トランジスタの製造方法について、他の一例を
説明する。なお、上記実施形態４と同様の工程について
は、重複する説明を省略する（以下の実施形態において
も同様である）。
【００６７】実施形態５の製造方法について、製造工程
を図６に示す。実施形態５の製造方法では、まず、図６
（ａ）に示すように、ｎ形の基板１１上にｎ形半導体層
１２を形成し（第１の工程）、ｎ形半導体層１２の一部
にボロンなどの不純物をドーピングすることによって、
ｎ形半導体層１２の表面から内部にかけてｐ形領域１４
を形成し（第２の工程）、ｎ形半導体層１２上にｐ形半
導体層１３を形成する（第３の工程）。そして、ｐ形半
導体層１３の一部にリンや窒素などの不純物をドーピン
グすることによって、ｐ形半導体層１３の表面部分にｎ
形ソース領域３３ａを形成する（第４の工程）。なお、
ｎ形ソース領域３３ａは、中央部が空いた環状の形状に
形成してもよい。
を図６に示す。実施形態５の製造方法では、まず、図６
（ａ）に示すように、ｎ形の基板１１上にｎ形半導体層
１２を形成し（第１の工程）、ｎ形半導体層１２の一部
にボロンなどの不純物をドーピングすることによって、
ｎ形半導体層１２の表面から内部にかけてｐ形領域１４
を形成し（第２の工程）、ｎ形半導体層１２上にｐ形半
導体層１３を形成する（第３の工程）。そして、ｐ形半
導体層１３の一部にリンや窒素などの不純物をドーピン
グすることによって、ｐ形半導体層１３の表面部分にｎ
形ソース領域３３ａを形成する（第４の工程）。なお、
ｎ形ソース領域３３ａは、中央部が空いた環状の形状に
形成してもよい。
【００６８】その後、図６（ｂ）に示すように、ｎ形ソ
ース領域３３ａの中央部分をｐ形半導体層１３の表面側
からｎ形半導体層１２に達するまでエッチングすること
によって、ｐ形半導体層１３を貫通しｎ形半導体層１２
に達するトレンチ３１を形成し、さらに、図６（ｃ）に
示すようにトレンチ３１の内壁に絶縁層３２を形成する
（第５の工程）。トレンチ３１は、たとえば、ＲＩＥや
ＩＣＰなどのドライエッチング法によって形成できる。
また、絶縁層３２は、たとえば、ウエット酸化、ドライ
酸化、水素燃焼酸化などによって形成できる。また、絶
縁層３２は、酸化物（たとえば酸化アルミニウム）や窒
化物を、蒸着法やＣＶＤ法で成膜することによっても形
成できる。
ース領域３３ａの中央部分をｐ形半導体層１３の表面側
からｎ形半導体層１２に達するまでエッチングすること
によって、ｐ形半導体層１３を貫通しｎ形半導体層１２
に達するトレンチ３１を形成し、さらに、図６（ｃ）に
示すようにトレンチ３１の内壁に絶縁層３２を形成する
（第５の工程）。トレンチ３１は、たとえば、ＲＩＥや
ＩＣＰなどのドライエッチング法によって形成できる。
また、絶縁層３２は、たとえば、ウエット酸化、ドライ
酸化、水素燃焼酸化などによって形成できる。また、絶
縁層３２は、酸化物（たとえば酸化アルミニウム）や窒
化物を、蒸着法やＣＶＤ法で成膜することによっても形
成できる。
【００６９】その後、図６（ｄ）に示すように、絶縁層
３２上に配置されたゲート電極３４と、ｎ形ソース領域
３３に接するように配置されたソース電極１９と、基板
１１の裏面上に配置されたドレイン電極２０とを形成す
る（第６の工程）。このようにして、電界効果トランジ
スタを製造できる。
３２上に配置されたゲート電極３４と、ｎ形ソース領域
３３に接するように配置されたソース電極１９と、基板
１１の裏面上に配置されたドレイン電極２０とを形成す
る（第６の工程）。このようにして、電界効果トランジ
スタを製造できる。
【００７０】上記実施形態５の製造方法によれば、実施
形態２で説明したＦＥＴ３０を容易に製造できる。
形態２で説明したＦＥＴ３０を容易に製造できる。
【００７１】（実施形態６）実施形態６では、本発明の
電界効果トランジスタの製造方法について、その他の一
例を説明する。
電界効果トランジスタの製造方法について、その他の一
例を説明する。
【００７２】実施形態６の製造方法について、製造工程
を図７に示す。実施形態６の製造方法では、まず、図７
（ａ）に示すように、基板１１上にｎ形半導体層１２を
形成し（第１の工程）、ｎ形半導体層１２の一部にボロ
ンなどの不純物をドーピングすることによって、ｎ形半
導体層１２の表面から内部にかけてｐ形領域１４を形成
し（第２の工程）、ｎ形半導体層１２上にｐ形半導体層
１３を形成する（第３の工程）。そして、ｐ形半導体層
１３上の一部にｎ形ソース領域４１ａを形成する（第４
の工程）。なお、ｎ形ソース領域４１ａは、中央部がな
い環状の形状に形成してもよい。ｎ形ソース領域４１ａ
は、不純物濃度が高いｎ形の半導体層をエピタキシャル
成長させたのち、フォトリソ工程およびエッチング工程
によって不要な部分を除去することにより形成できる。
を図７に示す。実施形態６の製造方法では、まず、図７
（ａ）に示すように、基板１１上にｎ形半導体層１２を
形成し（第１の工程）、ｎ形半導体層１２の一部にボロ
ンなどの不純物をドーピングすることによって、ｎ形半
導体層１２の表面から内部にかけてｐ形領域１４を形成
し（第２の工程）、ｎ形半導体層１２上にｐ形半導体層
１３を形成する（第３の工程）。そして、ｐ形半導体層
１３上の一部にｎ形ソース領域４１ａを形成する（第４
の工程）。なお、ｎ形ソース領域４１ａは、中央部がな
い環状の形状に形成してもよい。ｎ形ソース領域４１ａ
は、不純物濃度が高いｎ形の半導体層をエピタキシャル
成長させたのち、フォトリソ工程およびエッチング工程
によって不要な部分を除去することにより形成できる。
【００７３】その後、図７（ｂ）に示すように、ｎ形ソ
ース領域４１ａの中央部分をｎ形ソース領域４１ａの表
面側からｎ形半導体層１２に達するまでエッチングする
ことによって、ｐ形半導体層１３を貫通しｎ形半導体層
１２に達するトレンチ３１を形成し、図７（ｃ）に示す
ようにトレンチ３１の内壁に絶縁層３２を形成する（第
５の工程）。なお、トレンチ３１を形成することによっ
て、ｎ形ソース領域４１が形成される。
ース領域４１ａの中央部分をｎ形ソース領域４１ａの表
面側からｎ形半導体層１２に達するまでエッチングする
ことによって、ｐ形半導体層１３を貫通しｎ形半導体層
１２に達するトレンチ３１を形成し、図７（ｃ）に示す
ようにトレンチ３１の内壁に絶縁層３２を形成する（第
５の工程）。なお、トレンチ３１を形成することによっ
て、ｎ形ソース領域４１が形成される。
【００７４】その後、図７（ｄ）に示すように、絶縁層
３２上に配置されたゲート電極３４と、ｎ形ソース領域
４１に接するように配置されたソース電極４２と、基板
１１の裏面上に配置されたドレイン電極２０とを形成す
る（第６の工程）。このようにして、電界効果トランジ
スタを製造できる。
３２上に配置されたゲート電極３４と、ｎ形ソース領域
４１に接するように配置されたソース電極４２と、基板
１１の裏面上に配置されたドレイン電極２０とを形成す
る（第６の工程）。このようにして、電界効果トランジ
スタを製造できる。
【００７５】上記実施形態６の製造方法によれば、実施
形態３で説明したＦＥＴ４０を容易に製造できる。
形態３で説明したＦＥＴ４０を容易に製造できる。
【００７６】
【実施例】以下、実施例を用いて本発明をさらに詳細に
説明する。
説明する。
【００７７】（実施例１）実施例１では、実施形態４で
説明した製造方法によってＦＥＴ１０を製造した一例に
ついて、図５を参照しながら説明する。
説明した製造方法によってＦＥＴ１０を製造した一例に
ついて、図５を参照しながら説明する。
【００７８】まず、ｎ形の６Ｈ−ＳｉＣ（０００１）の
Ｓｉ面から［１１−２０］方向に４度オフカットしたＳ
ｉＣ基板（基板１１）を用意した。このＳｉＣ基板は、
３×１０18ｃｍ-3の濃度で窒素がドーピングされた基板
であった。そして、ＳｉＣ基板の表面を洗浄した。その
後、ＳｉＣ基板の表面に、１．３×１０16ｃｍ-3の濃度
で窒素がドーピングされたｎ形エピタキシャル層（ｎ形
半導体層１２）を、７μｍの厚さになるようにＣＶＤ法
によって形成した。
Ｓｉ面から［１１−２０］方向に４度オフカットしたＳ
ｉＣ基板（基板１１）を用意した。このＳｉＣ基板は、
３×１０18ｃｍ-3の濃度で窒素がドーピングされた基板
であった。そして、ＳｉＣ基板の表面を洗浄した。その
後、ＳｉＣ基板の表面に、１．３×１０16ｃｍ-3の濃度
で窒素がドーピングされたｎ形エピタキシャル層（ｎ形
半導体層１２）を、７μｍの厚さになるようにＣＶＤ法
によって形成した。
【００７９】次に、ｎ形エピタキシャル層の表面に金属
マスクを形成し、０．９ＭｅＶ〜７．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、３μｍ程度の深さのｐ
形領域１４を形成した（図５（ａ）参照）。ｐ形領域１
４は、中央の空いている部分の直径が１３μｍで外周部
分の直径が２３μｍのドーナツ形の形状となるように形
成した。
マスクを形成し、０．９ＭｅＶ〜７．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、３μｍ程度の深さのｐ
形領域１４を形成した（図５（ａ）参照）。ｐ形領域１
４は、中央の空いている部分の直径が１３μｍで外周部
分の直径が２３μｍのドーナツ形の形状となるように形
成した。
【００８０】次に、ｎ形エピタキシャル層の上に、１×
１０16ｃｍ-3の濃度でＡｌがドーピングされたｐ形エピ
タキシャル層（ｐ形半導体層１３）を、ＣＶＤ法によっ
て形成した（図５（ｂ）参照）。ｐ形エピタキシャル層
の厚さは、２μｍとした。このときの基板温度は１６０
０℃であり、イオン打ち込みによって形成されたｐ形領
域１４は、ｐ形エピタキシャル層の形成時に活性化され
た。なお、このｐ形エピタキシャル層の形成前に、少量
のシランを添加した不活性ガス中で１５００℃以上熱処
理を行うことによって、ｐ形領域１４を活性化してもよ
い。
１０16ｃｍ-3の濃度でＡｌがドーピングされたｐ形エピ
タキシャル層（ｐ形半導体層１３）を、ＣＶＤ法によっ
て形成した（図５（ｂ）参照）。ｐ形エピタキシャル層
の厚さは、２μｍとした。このときの基板温度は１６０
０℃であり、イオン打ち込みによって形成されたｐ形領
域１４は、ｐ形エピタキシャル層の形成時に活性化され
た。なお、このｐ形エピタキシャル層の形成前に、少量
のシランを添加した不活性ガス中で１５００℃以上熱処
理を行うことによって、ｐ形領域１４を活性化してもよ
い。
【００８１】次に、ｐ形エピタキシャル層の表面に金属
マスクを形成し、０．９ＭｅＶ〜６．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量、基板温度５００℃で
窒素イオンを打ち込み、ｎ形領域１５を形成した（図５
（ｃ）参照）。ｎ形領域１５の位置は、ドーナツ形のｐ
形領域１４の中央の空いている部分と一致しており、表
面の形状が直径１２μｍの円形になるように形成した。
このプロセスによって、深さが２μｍ以上のｎ形領域１
５が形成された。すなわち、ｎ形領域１５は、ｐ形エピ
タキシャル層（ｐ形半導体層１３）を貫通してｎ形エピ
タキシャル層（ｎ形半導体層１２）にまで達し、ｎ形領
域１５はｎ形エピタキシャル層と電気的に連続となっ
た。
マスクを形成し、０．９ＭｅＶ〜６．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量、基板温度５００℃で
窒素イオンを打ち込み、ｎ形領域１５を形成した（図５
（ｃ）参照）。ｎ形領域１５の位置は、ドーナツ形のｐ
形領域１４の中央の空いている部分と一致しており、表
面の形状が直径１２μｍの円形になるように形成した。
このプロセスによって、深さが２μｍ以上のｎ形領域１
５が形成された。すなわち、ｎ形領域１５は、ｐ形エピ
タキシャル層（ｐ形半導体層１３）を貫通してｎ形エピ
タキシャル層（ｎ形半導体層１２）にまで達し、ｎ形領
域１５はｎ形エピタキシャル層と電気的に連続となっ
た。
【００８２】次に、ｐ形エピタキシャル層上に別の金属
マスクを形成し、２０ｋｅＶのエネルギー、５×１０15
ｃｍ-2のドーズ量、基板温度５００℃で窒素イオンをｐ
形エピタキシャル層に打ち込み、ｎ形ソース領域１６を
形成した（図５（ｃ）参照）。ｎ形ソース領域１６は、
中央の空いている部分の直径が１６μｍ、外周の直径が
２６μｍのドーナツ形の形状になるように形成した。そ
して、中央の空いている部分にｎ形領域１５が配置され
るように形成した。次に、窒素イオンが打ち込まれた基
板を、Ａｒ雰囲気で１５００℃で１時間熱処理すること
によってイオンが打ち込まれた領域を活性化し、ｎ形領
域１５とｎ形ソース領域１６とを完成させた。実施例１
の電界効果トランジスタでは、チャネル領域２１（図１
（ａ）参照）の長さは２μｍである。
マスクを形成し、２０ｋｅＶのエネルギー、５×１０15
ｃｍ-2のドーズ量、基板温度５００℃で窒素イオンをｐ
形エピタキシャル層に打ち込み、ｎ形ソース領域１６を
形成した（図５（ｃ）参照）。ｎ形ソース領域１６は、
中央の空いている部分の直径が１６μｍ、外周の直径が
２６μｍのドーナツ形の形状になるように形成した。そ
して、中央の空いている部分にｎ形領域１５が配置され
るように形成した。次に、窒素イオンが打ち込まれた基
板を、Ａｒ雰囲気で１５００℃で１時間熱処理すること
によってイオンが打ち込まれた領域を活性化し、ｎ形領
域１５とｎ形ソース領域１６とを完成させた。実施例１
の電界効果トランジスタでは、チャネル領域２１（図１
（ａ）参照）の長さは２μｍである。
【００８３】次に、上記ＳｉＣ基板を酸化処理炉に導入
して、１１００℃でウェット酸化を３時間行った。これ
によって、ＳｉＣ基板および半導体層の表面が酸化さ
れ、厚さが４０ｎｍの酸化珪素層が形成された。
して、１１００℃でウェット酸化を３時間行った。これ
によって、ＳｉＣ基板および半導体層の表面が酸化さ
れ、厚さが４０ｎｍの酸化珪素層が形成された。
【００８４】次に、フォトリソエッチングによって、上
記酸化珪素層の不要な部分を除去し、Ｎｉのオーミック
電極を堆積させて熱処理することによって、ソース電極
１９およびドレイン電極２０を形成した。さらに、上記
酸化珪素層（絶縁層１７）上にポリシリコンからなるゲ
ート電極１８を形成した。ゲート電極１８は、中央の空
いている部分の直径が１１μｍで外周部分の直径が１６
μｍのドーナツ形の形状になるように形成した。また、
ソース電極１９は、中央の空いている部分の直径が２０
μｍで外周部分の直径が３０μｍのドーナツ形の形状に
なるように形成した。
記酸化珪素層の不要な部分を除去し、Ｎｉのオーミック
電極を堆積させて熱処理することによって、ソース電極
１９およびドレイン電極２０を形成した。さらに、上記
酸化珪素層（絶縁層１７）上にポリシリコンからなるゲ
ート電極１８を形成した。ゲート電極１８は、中央の空
いている部分の直径が１１μｍで外周部分の直径が１６
μｍのドーナツ形の形状になるように形成した。また、
ソース電極１９は、中央の空いている部分の直径が２０
μｍで外周部分の直径が３０μｍのドーナツ形の形状に
なるように形成した。
【００８５】なお、本実施例においては、６Ｈ−ＳｉＣ
（０００１）のＳｉ面から［１１−２０］方向に４度オ
フカットしたＳｉＣ基板を用いた。このＳｉＣ基板の代
わりに、表面がＳｉ面であるβ−ＳｉＣ（１１１）基
板、６Ｈのα−ＳｉＣ（０００１）基板、４Ｈのα−Ｓ
ｉＣ（０００１）基板、１５Ｒ−ＳｉＣ基板、またそれ
らの１０度以内のオフカット面基板を用いてもよい（以
下の実施例においても同様である）。また、β−ＳｉＣ
（１００）基板、β−ＳｉＣ（１１０）基板、６Ｈのα
−ＳｉＣ（０００１）基板、４Ｈのα−ＳｉＣ（０００
１）基板、α−ＳｉＣ（１−１００）基板、α−ＳｉＣ
（１１−２０）基板、またはそれらの１５度以内のオフ
カット面基板を用いてもよい（以下の実施例においても
同様である）。
（０００１）のＳｉ面から［１１−２０］方向に４度オ
フカットしたＳｉＣ基板を用いた。このＳｉＣ基板の代
わりに、表面がＳｉ面であるβ−ＳｉＣ（１１１）基
板、６Ｈのα−ＳｉＣ（０００１）基板、４Ｈのα−Ｓ
ｉＣ（０００１）基板、１５Ｒ−ＳｉＣ基板、またそれ
らの１０度以内のオフカット面基板を用いてもよい（以
下の実施例においても同様である）。また、β−ＳｉＣ
（１００）基板、β−ＳｉＣ（１１０）基板、６Ｈのα
−ＳｉＣ（０００１）基板、４Ｈのα−ＳｉＣ（０００
１）基板、α−ＳｉＣ（１−１００）基板、α−ＳｉＣ
（１１−２０）基板、またはそれらの１５度以内のオフ
カット面基板を用いてもよい（以下の実施例においても
同様である）。
【００８６】また、実施例１では、イオン打ち込みによ
ってｎ形ソース領域を形成したが、実施形態６で説明し
たようにエピタキシャル成長によって形成してもよい。
ってｎ形ソース領域を形成したが、実施形態６で説明し
たようにエピタキシャル成長によって形成してもよい。
【００８７】また、実施例１では、イオン打ち込みを行
う際に、０．９ＭｅＶ〜７．０ＭｅＶの範囲で７段階の
異なるエネルギーを選んで多段打ち込みをする場合と、
２０ｋｅＶのエネルギーでイオン打ち込みを行う場合と
について述べた。しかし、これに限らず、１ｋｅＶ以上
１０ＭｅＶ以下の範囲内のエネルギーでイオン打ち込み
を行うことができる（以下の実施例においても同様であ
る）。特に、上記エネルギー範囲で２種類以上の異なる
エネルギーを選び、イオンの多重打ち込みをすると、ド
ーパントの分布が略均一なボックスプロファイルを形成
できる（以下の実施例においても同様である）。上記多
段イオン注入によって形成されたｎ形またはｐ形領域
は、表面から１μｍ程度はドーピング濃度が薄い場合が
あるため、この部分をＲＩＥエッチングによって取り除
くと、さらによい結果が得られる（以下の実施形態にお
いても同様である）。
う際に、０．９ＭｅＶ〜７．０ＭｅＶの範囲で７段階の
異なるエネルギーを選んで多段打ち込みをする場合と、
２０ｋｅＶのエネルギーでイオン打ち込みを行う場合と
について述べた。しかし、これに限らず、１ｋｅＶ以上
１０ＭｅＶ以下の範囲内のエネルギーでイオン打ち込み
を行うことができる（以下の実施例においても同様であ
る）。特に、上記エネルギー範囲で２種類以上の異なる
エネルギーを選び、イオンの多重打ち込みをすると、ド
ーパントの分布が略均一なボックスプロファイルを形成
できる（以下の実施例においても同様である）。上記多
段イオン注入によって形成されたｎ形またはｐ形領域
は、表面から１μｍ程度はドーピング濃度が薄い場合が
あるため、この部分をＲＩＥエッチングによって取り除
くと、さらによい結果が得られる（以下の実施形態にお
いても同様である）。
【００８８】また、実施例１では、イオン打ち込みを行
う場合に、ＳｉＣ基板を５００℃に保った。しかし、こ
れに限らず、ＳｉＣ基板を３００℃以上に保つことによ
って、イオン打ち込みによって生じる損傷をイオン照射
中にある程度アニールでき、本発明のＦＥＴを製造でき
る（以下の実施例においても同様である）。
う場合に、ＳｉＣ基板を５００℃に保った。しかし、こ
れに限らず、ＳｉＣ基板を３００℃以上に保つことによ
って、イオン打ち込みによって生じる損傷をイオン照射
中にある程度アニールでき、本発明のＦＥＴを製造でき
る（以下の実施例においても同様である）。
【００８９】また、実施例１では、ＳｉＣ基板を１１０
０℃でウェット酸化することによって形成した酸化珪素
層をゲート絶縁層（絶縁層１７）として用いた。しか
し、この酸化珪素層の代わりに、たとえば、ＣＶＤ法に
よって形成された酸化珪素層、酸化アルミニウム層とい
った絶縁酸化物層、強誘電体層、または絶縁チッ化物層
を用いてもよい。
０℃でウェット酸化することによって形成した酸化珪素
層をゲート絶縁層（絶縁層１７）として用いた。しか
し、この酸化珪素層の代わりに、たとえば、ＣＶＤ法に
よって形成された酸化珪素層、酸化アルミニウム層とい
った絶縁酸化物層、強誘電体層、または絶縁チッ化物層
を用いてもよい。
【００９０】また、実施例１では、ｐ形領域１４、ｎ形
領域１５、およびｎ形ソース領域１６の形状をドーナツ
形または円形としたが、六角形の形状としてもよい。
領域１５、およびｎ形ソース領域１６の形状をドーナツ
形または円形としたが、六角形の形状としてもよい。
【００９１】また、実施例１では、チャネル領域がｐ形
の半導体で形成され、チャネル領域を移動するキャリア
が電子であるＦＥＴについて説明した。しかし、ＦＥＴ
中の半導体のｎ形とｐ形とを入れ替え、キャリアがホー
ルであるＦＥＴを作製した場合も同様の効果が得られた
（以下の実施例においても同様である）。
の半導体で形成され、チャネル領域を移動するキャリア
が電子であるＦＥＴについて説明した。しかし、ＦＥＴ
中の半導体のｎ形とｐ形とを入れ替え、キャリアがホー
ルであるＦＥＴを作製した場合も同様の効果が得られた
（以下の実施例においても同様である）。
【００９２】実施例１で説明した電界効果トランジスタ
は、６００Ｖ以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを１００×１００個並列に並べるこ
とによって、ｏｎ時の抵抗が１００ｍΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のＭＯＳＦＥＴを実現でき
た。
は、６００Ｖ以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを１００×１００個並列に並べるこ
とによって、ｏｎ時の抵抗が１００ｍΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のＭＯＳＦＥＴを実現でき
た。
【００９３】（実施例２）実施例２では、実施形態５で
説明した製造方法によってＦＥＴ３０を製造した一例に
ついて、図６を参照しながら説明する。
説明した製造方法によってＦＥＴ３０を製造した一例に
ついて、図６を参照しながら説明する。
【００９４】まず、ｎ形の６Ｈ−ＳｉＣ（０００１）の
Ｓｉ面から［１１−２０］方向に４度オフカットしたＳ
ｉＣ基板（基板１１）を用意した。このＳｉＣ基板は、
３×１０18ｃｍ-3の濃度で窒素がドーピングされた基板
であった。そして、ＳｉＣ基板の表面を洗浄した。その
後、ＳｉＣ基板の表面に、１．３×１０16ｃｍ-3の濃度
で窒素がドーピングされたｎ形エピタキシャル層（ｎ形
半導体層１２）を、７μｍの厚さになるようにＣＶＤ法
によって形成した。
Ｓｉ面から［１１−２０］方向に４度オフカットしたＳ
ｉＣ基板（基板１１）を用意した。このＳｉＣ基板は、
３×１０18ｃｍ-3の濃度で窒素がドーピングされた基板
であった。そして、ＳｉＣ基板の表面を洗浄した。その
後、ＳｉＣ基板の表面に、１．３×１０16ｃｍ-3の濃度
で窒素がドーピングされたｎ形エピタキシャル層（ｎ形
半導体層１２）を、７μｍの厚さになるようにＣＶＤ法
によって形成した。
【００９５】次に、ｎ形エピタキシャル層の表面に金属
マスクを形成し、０．９ＭｅＶ〜７．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、３μｍ程度の深さのｐ
形領域１４を形成した（図６（ａ）参照）。ｐ形領域１
４は、中央の空いている部分の直径が１３μｍで外周部
分の直径が２３μｍのドーナツ形の形状となるように形
成した。
マスクを形成し、０．９ＭｅＶ〜７．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、３μｍ程度の深さのｐ
形領域１４を形成した（図６（ａ）参照）。ｐ形領域１
４は、中央の空いている部分の直径が１３μｍで外周部
分の直径が２３μｍのドーナツ形の形状となるように形
成した。
【００９６】次に、ｎ形エピタキシャル層の上に、１×
１０16ｃｍ-3の濃度でＡｌがドーピングされたｐ形エピ
タキシャル層（ｐ形半導体層１３）を、厚さが２μｍに
なるようにＣＶＤ法によって形成した（図６（ａ）参
照）。このときの基板温度は１６００℃であり、イオン
打ち込みによって形成されたｐ形領域１４は、ｐ形エピ
タキシャル層の成長時に熱処理され活性化された。な
お、このｐ形エピタキシャル層の形成前に、少量のシラ
ンを添加した不活性ガス中で１５００℃以上熱処理を行
うことによって、ｐ形領域１４を活性化してもよい。
１０16ｃｍ-3の濃度でＡｌがドーピングされたｐ形エピ
タキシャル層（ｐ形半導体層１３）を、厚さが２μｍに
なるようにＣＶＤ法によって形成した（図６（ａ）参
照）。このときの基板温度は１６００℃であり、イオン
打ち込みによって形成されたｐ形領域１４は、ｐ形エピ
タキシャル層の成長時に熱処理され活性化された。な
お、このｐ形エピタキシャル層の形成前に、少量のシラ
ンを添加した不活性ガス中で１５００℃以上熱処理を行
うことによって、ｐ形領域１４を活性化してもよい。
【００９７】次に、ｐ形エピタキシャル層上に金属マス
クを形成し、２０ｋｅＶのエネルギー、５×１０15ｃｍ
-2のドーズ量、基板温度５００℃でｐ形エピタキシャル
層に窒素イオンを打ち込んだ。これによって、ｎ形ソー
ス領域３３ａを形成した。ｎ形ソース領域３３ａは、中
央の空いている部分の直径が９μｍ以下で外周の直径が
１９μｍのドーナツ形の形状に形成した。そして、ｎ形
ソース領域３３ａは、その中央の空いている部分が、ｐ
形領域１４の中央の空いている部分に含まれるような位
置に形成した。なお、ｎ形ソース領域３３ａは、ドーナ
ツ形ではなく円形に形成してもよい。次に、窒素イオン
が打ち込まれた基板を、Ａｒ雰囲気で１５００℃で１時
間熱処理して、これらのイオン打ち込み層を活性化し、
ｎ形ソース領域３３ａを完成させた。
クを形成し、２０ｋｅＶのエネルギー、５×１０15ｃｍ
-2のドーズ量、基板温度５００℃でｐ形エピタキシャル
層に窒素イオンを打ち込んだ。これによって、ｎ形ソー
ス領域３３ａを形成した。ｎ形ソース領域３３ａは、中
央の空いている部分の直径が９μｍ以下で外周の直径が
１９μｍのドーナツ形の形状に形成した。そして、ｎ形
ソース領域３３ａは、その中央の空いている部分が、ｐ
形領域１４の中央の空いている部分に含まれるような位
置に形成した。なお、ｎ形ソース領域３３ａは、ドーナ
ツ形ではなく円形に形成してもよい。次に、窒素イオン
が打ち込まれた基板を、Ａｒ雰囲気で１５００℃で１時
間熱処理して、これらのイオン打ち込み層を活性化し、
ｎ形ソース領域３３ａを完成させた。
【００９８】次に、ｐ形エピタキシャル層の表面からエ
ッチングすることによって、ｐ形エピタキシャル層を貫
通し、ｎ形エピタキシャル層に達するトレンチ３１を形
成した（図６（ｂ）参照）。トレンチ３１は、その底面
３１ａがドーナツ形のｐ形領域１４と中心を同じくする
直径９μｍの円形となるように形成した。また、トレン
チ３１は、その側壁３１ｂがｐ形エピタキシャル層の表
面に対して直角に近い角度（７５度以上）を有するよう
に形成した。
ッチングすることによって、ｐ形エピタキシャル層を貫
通し、ｎ形エピタキシャル層に達するトレンチ３１を形
成した（図６（ｂ）参照）。トレンチ３１は、その底面
３１ａがドーナツ形のｐ形領域１４と中心を同じくする
直径９μｍの円形となるように形成した。また、トレン
チ３１は、その側壁３１ｂがｐ形エピタキシャル層の表
面に対して直角に近い角度（７５度以上）を有するよう
に形成した。
【００９９】次に、上記ＳｉＣ基板を酸化処理炉に導入
して、１１００℃でウェット酸化を３時間行った。Ｓｉ
Ｃ基板および半導体層の表面は酸化され、厚さが４０ｎ
ｍ以上の酸化珪素からなる絶縁層が形成された。これに
よって、トレンチ３１の内壁を覆うように絶縁層３２が
形成された。このとき、トレンチ３１の側壁上の絶縁層
３２の厚さは、約１００ｎｍであった。
して、１１００℃でウェット酸化を３時間行った。Ｓｉ
Ｃ基板および半導体層の表面は酸化され、厚さが４０ｎ
ｍ以上の酸化珪素からなる絶縁層が形成された。これに
よって、トレンチ３１の内壁を覆うように絶縁層３２が
形成された。このとき、トレンチ３１の側壁上の絶縁層
３２の厚さは、約１００ｎｍであった。
【０１００】次に、不要な酸化珪素層をフォトリソエッ
チングによって除去し、Ｎｉのオーミック電極を堆積さ
せ熱処理してソース電極１９、ドレイン電極２０を形成
した。このとき、ソース電極１９は、ｐ形エピタキシャ
ル層（ｐ形半導体層１３）およびｎ形ソース領域３３に
接するように形成した。また、ソース電極１９は、ドー
ナツ形の形状で、中央の空いている部分の直径をトレン
チ３１の開口部よりも大きい１４μｍとし、外周の直径
を２６μｍとした。また、トレンチ３１内に埋め込むよ
うに絶縁層３２上にポリシリコンからなるゲート電極３
４を形成した。このようにして、本発明の電界効果トラ
ンジスタを製造した。
チングによって除去し、Ｎｉのオーミック電極を堆積さ
せ熱処理してソース電極１９、ドレイン電極２０を形成
した。このとき、ソース電極１９は、ｐ形エピタキシャ
ル層（ｐ形半導体層１３）およびｎ形ソース領域３３に
接するように形成した。また、ソース電極１９は、ドー
ナツ形の形状で、中央の空いている部分の直径をトレン
チ３１の開口部よりも大きい１４μｍとし、外周の直径
を２６μｍとした。また、トレンチ３１内に埋め込むよ
うに絶縁層３２上にポリシリコンからなるゲート電極３
４を形成した。このようにして、本発明の電界効果トラ
ンジスタを製造した。
【０１０１】実施例２の電界効果トランジスタでは、チ
ャネル領域３５（図３（ａ）参照）の長さは、ｐ形エピ
タキシャル層の厚さからｎ形ソース領域３３の厚さを引
いた長さに対応し、１．９μｍ程度である。
ャネル領域３５（図３（ａ）参照）の長さは、ｐ形エピ
タキシャル層の厚さからｎ形ソース領域３３の厚さを引
いた長さに対応し、１．９μｍ程度である。
【０１０２】なお、実施例２では、イオン打ち込みによ
ってｎ形ソース領域を形成したが、実施形態６で説明し
たようにエピタキシャル成長によって形成してもよい。
ってｎ形ソース領域を形成したが、実施形態６で説明し
たようにエピタキシャル成長によって形成してもよい。
【０１０３】また、実施例２では、ＳｉＣ基板を１１０
０℃でウェット酸化することによって形成した酸化珪素
層をゲート絶縁層（絶縁層１７）として用いた。しか
し、この酸化珪素層の代わりに、たとえば、ＣＶＤ法に
よって形成された酸化珪素層、酸化アルミニウム層とい
った絶縁酸化物層、強誘電体層、または絶縁チッ化物層
を用いてもよい。この場合、ゲート絶縁層の厚さを２０
０ｎｍ以下とすることによって、良好なＭＯＳＦＥＴ動
作が得られた。
０℃でウェット酸化することによって形成した酸化珪素
層をゲート絶縁層（絶縁層１７）として用いた。しか
し、この酸化珪素層の代わりに、たとえば、ＣＶＤ法に
よって形成された酸化珪素層、酸化アルミニウム層とい
った絶縁酸化物層、強誘電体層、または絶縁チッ化物層
を用いてもよい。この場合、ゲート絶縁層の厚さを２０
０ｎｍ以下とすることによって、良好なＭＯＳＦＥＴ動
作が得られた。
【０１０４】また、実施例２では、ｐ形領域１４および
ｎ形ソース領域３３の形状をドーナツ形または円形とし
たが、六角形の形状としてもよい。
ｎ形ソース領域３３の形状をドーナツ形または円形とし
たが、六角形の形状としてもよい。
【０１０５】実施例２で説明した電界効果トランジスタ
は、６００Ｖ以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを１００×１００個並列に並べるこ
とによって、ｏｎ時の抵抗が１００ｍΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のＭＯＳＦＥＴを実現でき
た。
は、６００Ｖ以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを１００×１００個並列に並べるこ
とによって、ｏｎ時の抵抗が１００ｍΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のＭＯＳＦＥＴを実現でき
た。
【０１０６】（実施例３）実施例３では、実施形態６で
説明した製造方法によってＦＥＴ４０を製造した一例に
ついて、図７を参照しながら説明する。
説明した製造方法によってＦＥＴ４０を製造した一例に
ついて、図７を参照しながら説明する。
【０１０７】まず、ｎ形の６Ｈ−ＳｉＣ（０００１）の
Ｓｉ面から［１１−２０］方向に４度オフカットしたＳ
ｉＣ基板（基板１１）を用意した。このＳｉＣ基板は、
３×１０18ｃｍ-3の濃度で窒素がドーピングされた基板
であった。そして、ＳｉＣ基板の表面を洗浄した。その
後、ＳｉＣ基板の表面に、１．３×１０16ｃｍ-3の濃度
で窒素がドーピングされたｎ形エピタキシャル層（ｎ形
半導体層１２）を、７μｍの厚さになるようにＣＶＤ法
によって形成した。
Ｓｉ面から［１１−２０］方向に４度オフカットしたＳ
ｉＣ基板（基板１１）を用意した。このＳｉＣ基板は、
３×１０18ｃｍ-3の濃度で窒素がドーピングされた基板
であった。そして、ＳｉＣ基板の表面を洗浄した。その
後、ＳｉＣ基板の表面に、１．３×１０16ｃｍ-3の濃度
で窒素がドーピングされたｎ形エピタキシャル層（ｎ形
半導体層１２）を、７μｍの厚さになるようにＣＶＤ法
によって形成した。
【０１０８】次に、ｎ形エピタキシャル層の表面に金属
マスクを形成し、０．９ＭｅＶ〜７．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、３μｍ程度の深さのｐ
形領域１４を形成した（図７（ａ）参照）。ｐ形領域１
４は、中央の空いている部分の直径が１３μｍで外周部
分の直径が２３μｍのドーナツ形の形状となるように形
成した。
マスクを形成し、０．９ＭｅＶ〜７．０ＭｅＶの範囲で
７段階の異なるイオンエネルギーを選び、それぞれにつ
いて３×１０14ｃｍ-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、３μｍ程度の深さのｐ
形領域１４を形成した（図７（ａ）参照）。ｐ形領域１
４は、中央の空いている部分の直径が１３μｍで外周部
分の直径が２３μｍのドーナツ形の形状となるように形
成した。
【０１０９】次に、ｎ形エピタキシャル層の上に、１×
１０16ｃｍ-3の濃度でＡｌがドーピングされたｐ形エピ
タキシャル層（ｐ形半導体層１３）を、厚さが２μｍに
なるようにＣＶＤ法によって形成した（図７（ａ）参
照）。このときの基板温度は１６００℃であり、イオン
打ち込みによって形成されたｐ形領域１４は、ｐ形エピ
タキシャル層の成長時に熱処理され活性化された。
１０16ｃｍ-3の濃度でＡｌがドーピングされたｐ形エピ
タキシャル層（ｐ形半導体層１３）を、厚さが２μｍに
なるようにＣＶＤ法によって形成した（図７（ａ）参
照）。このときの基板温度は１６００℃であり、イオン
打ち込みによって形成されたｐ形領域１４は、ｐ形エピ
タキシャル層の成長時に熱処理され活性化された。
【０１１０】次に、ｐ形エピタキシャル層上に、１×１
０19ｃｍ-3の濃度で窒素がドーピングされたｎ形エピタ
キシャル層を形成した。そして、このｎ形エピタキシャ
ル層の一部をフォトリソ工程とエッチング工程によって
除去し、直径が１９μｍの円形のｎ形ソース領域４１ａ
を形成した（図７（ａ）参照）。
０19ｃｍ-3の濃度で窒素がドーピングされたｎ形エピタ
キシャル層を形成した。そして、このｎ形エピタキシャ
ル層の一部をフォトリソ工程とエッチング工程によって
除去し、直径が１９μｍの円形のｎ形ソース領域４１ａ
を形成した（図７（ａ）参照）。
【０１１１】次に、ｎ形ソース領域４１ａの表面側から
エッチングすることによって、ｐ形エピタキシャル層を
貫通し、ｎ形エピタキシャル層に達するトレンチ３１を
形成した（図７（ｂ）参照）。トレンチ３１は、その底
面３１ａがドーナツ形のｐ形領域１４と中心を同じくす
る直径９μｍの円形となるように形成した。また、トレ
ンチ３１は、その側壁３１ｂがｐ形エピタキシャル層の
表面に対して直角に近い角度（７５度以上）を有するよ
うに形成した。
エッチングすることによって、ｐ形エピタキシャル層を
貫通し、ｎ形エピタキシャル層に達するトレンチ３１を
形成した（図７（ｂ）参照）。トレンチ３１は、その底
面３１ａがドーナツ形のｐ形領域１４と中心を同じくす
る直径９μｍの円形となるように形成した。また、トレ
ンチ３１は、その側壁３１ｂがｐ形エピタキシャル層の
表面に対して直角に近い角度（７５度以上）を有するよ
うに形成した。
【０１１２】次に、上記ＳｉＣ基板を酸化処理炉に導入
して、１１００℃でウェット酸化を３時間行った。Ｓｉ
Ｃ基板および半導体層の表面は酸化され、酸化珪素から
なる絶縁層（厚さ：４０ｎｍ以上）が形成された。これ
によって、トレンチ３１の内壁を覆うように絶縁層３２
が形成された。
して、１１００℃でウェット酸化を３時間行った。Ｓｉ
Ｃ基板および半導体層の表面は酸化され、酸化珪素から
なる絶縁層（厚さ：４０ｎｍ以上）が形成された。これ
によって、トレンチ３１の内壁を覆うように絶縁層３２
が形成された。
【０１１３】次に、不要な酸化珪素層をフォトリソエッ
チングによって除去した。そして、Ｎｉからなるオーミ
ック電極を堆積させ熱処理してソース電極４２、ドレイ
ン電極２０を形成した。このとき、ソース電極４２は、
ｐ形エピタキシャル層（ｐ形半導体層１３）およびｎ形
ソース領域４１に接するように形成した。また、ソース
電極４２は、ドーナツ形の形状で、中央の空いている部
分の直径をトレンチ３１の開口部よりも大きい１４μｍ
とし、外周の直径を２６μｍとした。また、トレンチ３
１内に埋め込むように絶縁層３２上にポリシリコンから
なるゲート電極３４を形成した。このようにして、本発
明の電界効果トランジスタを製造した。
チングによって除去した。そして、Ｎｉからなるオーミ
ック電極を堆積させ熱処理してソース電極４２、ドレイ
ン電極２０を形成した。このとき、ソース電極４２は、
ｐ形エピタキシャル層（ｐ形半導体層１３）およびｎ形
ソース領域４１に接するように形成した。また、ソース
電極４２は、ドーナツ形の形状で、中央の空いている部
分の直径をトレンチ３１の開口部よりも大きい１４μｍ
とし、外周の直径を２６μｍとした。また、トレンチ３
１内に埋め込むように絶縁層３２上にポリシリコンから
なるゲート電極３４を形成した。このようにして、本発
明の電界効果トランジスタを製造した。
【０１１４】実施例３の電界効果トランジスタでは、チ
ャネル領域３５（図４（ａ）参照）の長さは、ｐ形エピ
タキシャル層の厚さに対応し、２μｍ程度である。
ャネル領域３５（図４（ａ）参照）の長さは、ｐ形エピ
タキシャル層の厚さに対応し、２μｍ程度である。
【０１１５】なお、本実施例においては、ｐ形領域１４
およびｎ形ソース領域４１の形状をドーナツ形または円
形としたが、六角形の形状としてもよい。
およびｎ形ソース領域４１の形状をドーナツ形または円
形としたが、六角形の形状としてもよい。
【０１１６】実施例３で説明した電界効果トランジスタ
は、６００Ｖ以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを１００×１００個並列に並べるこ
とによって、ｏｎ時の抵抗が１００ｍΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のＭＯＳＦＥＴを実現でき
た。
は、６００Ｖ以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを１００×１００個並列に並べるこ
とによって、ｏｎ時の抵抗が１００ｍΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のＭＯＳＦＥＴを実現でき
た。
【０１１７】以上、本発明の実施の形態について例を挙
げて説明したが、本発明は、上記実施の形態に限定され
ず本発明の技術的思想に基づき他の実施形態に適用する
ことができる。
げて説明したが、本発明は、上記実施の形態に限定され
ず本発明の技術的思想に基づき他の実施形態に適用する
ことができる。
【０１１８】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタによれば、耐圧が高く損失が低い電界効果
トランジスタを実現できる。特に、ＳｉＣからなる基板
および半導体層を用いることによって、耐圧が高く電流
容量も大きい大電力用に適した低損失の縦型電界効果ト
ランジスタが得られる。また、本発明の電界効果トラン
ジスタをマトリクス状に多数形成することによって、高
電流・高電圧を制御できるパワーＭＯＳＦＥＴが実現で
きる。
トランジスタによれば、耐圧が高く損失が低い電界効果
トランジスタを実現できる。特に、ＳｉＣからなる基板
および半導体層を用いることによって、耐圧が高く電流
容量も大きい大電力用に適した低損失の縦型電界効果ト
ランジスタが得られる。また、本発明の電界効果トラン
ジスタをマトリクス状に多数形成することによって、高
電流・高電圧を制御できるパワーＭＯＳＦＥＴが実現で
きる。
【０１１９】また、本発明の電界効果トランジスタの製
造方法によれば、本発明の電界効果トランジスタを容易
に製造できる。
造方法によれば、本発明の電界効果トランジスタを容易
に製造できる。
【図１】 本発明の電界効果トランジスタの一例につい
て（ａ）断面および（ｂ）機能を示す図である。
て（ａ）断面および（ｂ）機能を示す図である。
【図２】 図１に示した電界効果トランジスタについて
（ａ）一部の平面および（ｂ）他の一部の平面を示す図
である
（ａ）一部の平面および（ｂ）他の一部の平面を示す図
である
【図３】 本発明の電界効果トランジスタの他の一例に
ついて（ａ）断面および（ｂ）機能を示す図である。
ついて（ａ）断面および（ｂ）機能を示す図である。
【図４】 本発明の電界効果トランジスタのその他の一
例について（ａ）断面および（ｂ）機能を示す図であ
る。
例について（ａ）断面および（ｂ）機能を示す図であ
る。
【図５】 本発明の電界効果トランジスタの製造方法に
ついて一例を示す工程図である。
ついて一例を示す工程図である。
【図６】 本発明の電界効果トランジスタの製造方法に
ついて他の一例を示す工程図である。
ついて他の一例を示す工程図である。
【図７】 本発明の電界効果トランジスタの製造方法に
ついてその他の一例を示す工程図である。
ついてその他の一例を示す工程図である。
【図８】 従来の電界効果トランジスタについて（ａ）
一例および（ｂ）他の一例を示す断面図である。
一例および（ｂ）他の一例を示す断面図である。
【図９】 従来の電界効果トランジスタについてその他
の一例を示す断面図である。
の一例を示す断面図である。
１０、３０、４０ 電界効果トランジスタ
１１ 基板
１２ ｎ形半導体層
１３ ｐ形半導体層
１３ａ 表面
１４ ｐ形領域
１５ ｎ形領域
１６、３３、４１ ｎ形ソース領域
１７、３２ 絶縁層
１８、３４ ゲート電極
１９、４２ ソース電極
２０ ドレイン電極
２１、３５ チャネル領域
２２、３６、４３ 空乏領域
３１ トレンチ
３１ａ 底面
３１ｂ 側壁
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 29/163
(72)発明者 内田 正雄
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 高橋 邦方
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平９−36359（ＪＰ，Ａ)
特開2001−267570（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (6)
- 【請求項１】 ｎ形半導体層と、前記ｎ形半導体層上に
形成されたｐ形半導体層とを備える電界効果トランジス
タであって、 前記ｐ形半導体層と接するように前記ｎ形半導体層中に
埋め込まれたｐ形領域と、 前記ｎ形半導体層に電気的に接続されたドレイン電極
と、 前記ｐ形半導体層に接するように配置されたｎ形ソース
領域と、 前記ｐ形半導体層に隣接して配置された絶縁層と、 前記絶縁層上に配置されたゲート電極とを備え、 前記ｎ形半導体層と前記ｐ形半導体層と前記ｐ形領域と
が、バンドギャップが２ｅＶ以上のワイドギャップ半導
体からなり、 前記ｎ形半導体層に達するように前記ｐ形半導体層を貫
通するｎ形領域をさらに備え、 前記ｎ形ソース領域は、前記ｐ形半導体層の表面部分で
あって前記ｎ形領域の周囲に配置され前記表面部分以外
は前記ｐ形半導体層に囲まれており、 前記ゲート電極は、前記絶縁層を挟んで、前記ｎ形領域
と前記ｎ形ソース領域との間の前記ｐ形半導体層に対応
する位置に配置されており、 前記ｐ形領域が平面的に見て前記ｎ形領域の周囲に配置
されている ことを特徴とする電界効果トランジスタ。 - 【請求項２】 前記ワイドギャップ半導体がＳｉＣであ
る請求項１に記載の電界効果トランジスタ。 - 【請求項３】 ＳｉＣからなる基板をさらに含み、前記
ｎ形半導体層が前記基板上に形成されており、 前記基板が、表面がＳｉ面であるβ−ＳｉＣ（１１１）
基板、６Ｈのα−ＳｉＣ（０００１）基板、４Ｈのα−
ＳｉＣ（０００１）基板、１５Ｒ−ＳｉＣ基板、または
それらの１０度以内のオフカット面基板、あるいは、β
−ＳｉＣ（１００）基板、β−ＳｉＣ（１１０）基板、
６Ｈのα−ＳｉＣ（１−１００）基板、４Ｈのα−Ｓｉ
Ｃ（１−１００）基板、α−ＳｉＣ（１１−２０）基
板、またはそれらの１５度以内のオフカット面基板であ
る請求項２に記載の電界効果トランジスタ。 - 【請求項４】 前記ｐ形領域の深さが１μｍ以上１０μ
ｍ以下である請求項１に記載の電界効果トランジスタ。 - 【請求項５】 ｎ形半導体層と、前記ｎ形半導体層上に
形成されたｐ形半導体層とを備える電界効果トランジス
タの製造方法であって、 ｎ形の基板上に前記ｎ形半導体層を形成する第１の工程
と、 前記ｎ形半導体層の一部に不純物をドーピングすること
によって前記ｎ形半導体層の表面から内部にかけてｐ形
領域を形成する第２の工程と、 前記ｎ形半導体層上に前記ｐ形半導体層を形成する第３
の工程と、 前記ｐ形半導体層の一部に不純物をドーピングすること
によって、前記ｐ形半導体層を貫通し前記ｎ形半導体層
に達するｎ形領域と、前記ｐ形半導体層の表面部分であ
って前記ｎ形領域の周囲に形成され前記表面部分以外は
前記ｐ形半導体層に囲まれたｎ形ソース領域とを形成す
る第４の工程と、 前記ｎ形領域と前記ｎ形ソース領域との間の前記ｐ形半
導体層を覆うように絶縁層を形成する第５の工程と、 前記絶縁層上に配置されたゲート電極と、前記ｎ形ソー
ス領域に接するように配置されたソース電極と、前記基
板の裏面上に配置されたドレイン電極とを形成する第６
の工程とを含み、 前記ｎ形半導体層と前記ｐ形半導体層と前記ｐ形領域と
が、バンドギャップが２ｅＶ以上のワイドギャップ半導
体からなることを特徴とする電界効果トランジスタの製
造方法。 - 【請求項６】 ｎ形半導体層と、前記ｎ形半導体層上に
形成されたｐ形半導体層とを備える電界効果トランジス
タの製造方法であって、 ｎ形の基板上に前記ｎ形半導体層を形成する第１の工程
と、 前記ｎ形半導体層の一部に不純物をドーピングすること
によって前記ｎ形半導体層の表面から内部にかけてｐ形
領域を形成する第２の工程と、 前記ｎ形半導体層上に前記ｐ形半導体層を形成する第３
の工程と、 前記ｐ形半導体層上に、ｎ形の半導体からなるｎ形ソー
ス領域を形成する第４の工程と、 前記ｎ形ソース領域の中央部を前記ｎ形ソース領域の表
面側から前記ｎ形半導体層に達するまでエッチングする
ことによって、前記ｐ形半導体層を貫通し前記ｎ形半導
体層に達するトレンチを形成し、前記トレンチの内壁に
絶縁層を形成する第５の工程と、 前記絶縁層の内部に配置されたゲート電極と、前記ｎ形
ソース領域に接するように配置されたソース電極と、前
記基板の裏面上に配置されたドレイン電極とを形成する
第６の工程とを含み、 前記ｎ形半導体層と前記ｐ形半導体層と前記ｐ形領域と
が、バンドギャップが２ｅＶ以上のワイドギャップ半導
体からなることを特徴とする電界効果トランジスタの製
造方法。
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|---|---|---|---|
| JP2000105428 | 2000-04-06 | ||
| JP2000-105428 | 2000-04-06 | ||
| JP2001107247A JP3434278B2 (ja) | 2000-04-06 | 2001-04-05 | 電界効果トランジスタおよびその製造方法 |
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| JP2001352065A JP2001352065A (ja) | 2001-12-21 |
| JP3434278B2 true JP3434278B2 (ja) | 2003-08-04 |
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-
2001
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