JP2001352065A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- 230000005669 field effect Effects 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 312
- 239000000758 substrate Substances 0.000 claims abstract description 138
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 22
- 229910021431 alpha silicon carbide Inorganic materials 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 25
- 238000005468 ion implantation Methods 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 235000012489 doughnuts Nutrition 0.000 description 15
- 229910052757 nitrogen Inorganic materials 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- -1 nitride compound Chemical class 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000009279 wet oxidation reaction Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000012447 hatching Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
タ、およびその製造方法を提供する。 【解決手段】 n形の基板11と、n形の基板11上に
形成されたn形半導体層12と、n形半導体層12上に
形成されたp形半導体層13と、n形半導体層12中に
埋め込まれたp形領域14と、n形半導体層12および
p形半導体層13に埋め込まれたn形領域15と、p形
半導体層13の表面側に配置されたn形ソース領域16
と、p形半導体層13上に配置された絶縁層17と、絶
縁層17上に配置されたゲート電極18と、ソース電極
19およびドレイン電極20とを備える。そして、n形
半導体層12、p形半導体層13およびp形領域14
は、バンドギャップが2eV以上のワイドギャップ半導
体からなる。
Description
導体を用いた電界効果トランジスタおよびその製造方法
に関する。
スタ(絶縁ゲート形半導体素子)が提案されているが、
電界効果トランジスタ(以下、FETという場合があ
る)では、耐圧が高く損失が少ないことが求められてい
る。
て説明する。Siを用いた従来のFET101につい
て、断面図を図8(a)に示す。FET101は、n形
の基板102と、基板102上にエピタキシャル成長さ
れたn形半導体層103と、n形半導体層103にボロ
ンを注入することによって形成したp形領域104とを
備える。さらにFET101は、p形領域104の表面
近傍の一部にリンを注入することによって形成したn形
領域105と、n形半導体層103とn形領域105と
の間のp形領域104を覆うように形成された絶縁層
(ゲート絶縁層)106と、絶縁層106上に形成され
たゲート電極107aと、p形領域104とn形領域1
05とに接するように形成されたソース電極107b
と、基板102の裏面に形成されたドレイン電極107
cとを備える。
バイアスを印加することによって、p形領域104に形
成される反転層がチャネルとして機能する。FET10
1では、off時の耐圧を十分大きくとるために、n形
半導体層103のドーピング濃度を低く抑える必要があ
り、n形半導体層103の電気抵抗が大きくなる。
FET101aについて、断面図を図8(b)に示す。
図8(b)を参照して、FET101aは、SiCから
なるn形の基板108上にCVD法によってエピタキシ
ャル成長されたn形半導体層103およびp形半導体層
109を備える。また、FET101aは、p形半導体
層109の表面の一部に形成されたn+領域105aを
備える。このように、FET101aは、n+/p/n
積層構造を有する。また、FET101aは、n+領域
105aの表面から、p形半導体層109を貫通しn形
半導体層103にまで達するトレンチTを備える。ま
た、FET101aは、トレンチTの内壁を酸化処理す
ることによって形成された絶縁層(ゲート絶縁層)10
6と、絶縁層106上に形成されたゲート電極107a
と、n+領域105aおよびp形半導体層109に接す
るように形成されたソース電極107bと、基板108
の裏面に形成されたドレイン電極107cとを備える。
FET101aでは、ゲート電極107aに印加される
電圧によってon/offされるチャネル領域は、トレ
ンチTの壁面にあたる、p形半導体層109と絶縁層1
06との界面付近に形成される。この従来技術の内容
は、たとえば、Silicon Carbide; A
Review of Fundamental Qu
estionsand Applications t
o Current Device Technolo
gy, edited by W.J.Choyke,
H.Matsunami, and G.Pensl
(Akademie Verlag,1997,Vo
l.II pp.369−388)に開示されている。
は、n形半導体層103のドーピング濃度および厚み
は、素子に求められる耐圧によって決まる。通常Si−
MOSFETにおいて数百Vの耐圧を得るためには、1
014cm-3程度の低ドーピング濃度で数十ミクロンの厚
さのn形半導体層103が必要となり、on時の抵抗が
かなり大きな値となるという問題があった。また、n形
半導体層103のドーピング濃度を低くして厚いエピタ
キシャル層を形成する場合には、形成に要する時間が長
くなり、コストが高くなる等の問題があった。
iCは、方向性を有する結晶であり、結晶方位に対して
酸化速度が異なることが知られている。α−SiC(0
001)のSi面は酸化速度が最も遅い面であり、この
面が180度回転したα−SiC(000−1)のC面
は酸化速度が最も速い面である。複数の異なる結晶方位
に対応する表面を含むトレンチを酸化処理して酸化絶縁
層を形成すると、結晶方位によって形成される酸化絶縁
層の厚さが異なってしまう。このため、酸化珪素絶縁層
の厚さがトレンチ内部で不均一となり、ゲート電極とS
iC半導体との間の絶縁層106に印加される電界が不
均一になってしまう。たとえば、結晶性が良好なエピタ
キシャル層が得られるα−SiC(0001)のSi面
の基板を用いてFET101aを形成した場合は、図8
(b)に示すように、ウェハ表面とトレンチTの底面に
は比較的薄い絶縁層106が形成され、トレンチTの壁
面には比較的厚い絶縁層106が形成される。ゲート電
極107aは、トレンチTの底面に形成された絶縁層1
06の表面にも形成されているので、トレンチTの壁面
に位置するチャネル部分上の絶縁層106よりも、トレ
ンチTの底面に形成された絶縁層106に大きな電界が
印加されることとなる。このような場合において、耐圧
が高い電界効果トランジスタを形成するために絶縁耐圧
を考慮した十分な厚みの絶縁層106を形成すると、チ
ャネル部分(トレンチTの壁面に接する半導体層の部
分)に隣接して非常に厚い絶縁層106が形成されるこ
ととなる。しかしながら、チャネル部分に隣接して厚い
絶縁層106が形成されると、ゲート電圧に対する素子
のレスポンスの効率が悪くなり、素子のon/offの
ために高い電圧をゲートに印加する必要が生じるという
問題点があった。また、チャネル部分に隣接して形成さ
れる絶縁層106の層厚を最適な厚さにした場合には、
トレンチTの底面に形成される絶縁層106が薄くなっ
てしまい、この部分の絶縁耐圧が低下するという問題が
あった。このため、上記従来技術においては、α−Si
C(0001)Si面などの基板を用いて高効率・高絶
縁耐圧を達成できる高耐圧パワー素子を形成することが
困難であった。
て、Tihanyiが開示しているパワーMOSFET
200について、図9に示す。FET200は、n形の
内部領域201と、ベース領域203と、ソース領域2
04と、ドレイン領域207と、複数のp形の付加的領
域211と、2つの付加的領域211の間に配置された
n形の付加的領域212とを備える。付加的領域212
は、内部領域201よりも高濃度にドーピングされてい
る。
用いて数百ボルト〜数キロボルトの耐圧のFET200
を形成するためには、厚さ方向Aにおける付加的領域2
11および212の長さを、数十μm以上とする必要が
ある。このような付加的領域211および212を形成
するためには、エピタキシャル成長と、イオン打ち込み
とを5回程度繰り返す必要があり、プロセスが非常に複
雑になる。また、エピタキシャル成長を繰り返すことに
よって形成される界面が多数存在するため、熱履歴によ
って破壊されやすいという問題があった。
が高く損失が低い電界効果トランジスタ、およびその製
造方法を提供することを目的とする。
め、本発明の電界効果トランジスタは、n形半導体層
と、前記n形半導体層上に形成されたp形半導体層とを
備える電界効果トランジスタであって、前記p形半導体
層と接するように前記n形半導体層中に埋め込まれたp
形領域と、前記n形半導体層に電気的に接続されたドレ
イン電極と、前記p形半導体層に接するように配置され
たn形ソース領域と、前記p形半導体層に隣接して配置
された絶縁層と、前記絶縁層上に配置されたゲート電極
とを備え、前記n形半導体層と前記p形半導体層と前記
p形領域とが、バンドギャップが2eV以上のワイドギ
ャップ半導体からなることを特徴とする。上記本発明の
電界効果トランジスタによれば、耐圧が高く損失が低い
電界効果トランジスタが得られる。
前記ワイドギャップ半導体がSiCであってもよい。上
記構成によれば、SiCの高熱伝導性、高絶縁耐圧など
の物性が反映された高耐圧で大電流を制御できるパワー
素子を実現できる。特に、SiCからなる基板および半
導体層を用いることによって、耐圧が高く電流容量も大
きい低損失の縦型電界効果トランジスタが得られる。
SiCからなる基板をさらに含み、前記n形半導体層が
前記基板上に形成されており、前記基板が、表面がSi
面であるβ−SiC(111)基板、6Hのα−SiC
(0001)基板、4Hのα−SiC(0001)基
板、15R−SiC基板、またはそれらの10度以内の
オフカット面基板であってもよい。あるいは、前記基板
は、β−SiC(100)基板、β−SiC(110)
基板、6Hのα−SiC(1−100)基板、4Hのα
−SiC(1−100)基板、α−SiC(11−2
0)基板、またはそれらの15度以内のオフカット面基
板であってもよい。上記構成によれば、結晶性がよい半
導体層を容易にエピタキシャル成長できるため、製造が
容易で特性が高い電界効果トランジスタが得られる。
前記n形半導体層に達するように前記p形半導体層を貫
通するn形領域をさらに備え、前記n形ソース領域は、
前記p形半導体層の表面部分であって前記n形領域の周
囲に配置され前記表面部分以外は前記p形半導体層に囲
まれており、前記ゲート電極は、前記絶縁層を挟んで、
前記n形領域と前記n形ソース領域との間の前記p形半
導体層に対応する位置に配置されており、前記p形領域
が前記n形領域の周囲に配置されていてもよい。上記構
成によれば、特に耐圧が高く損失が低い電界効果トラン
ジスタが得られる。
前記n形半導体層に達するように前記p形半導体層を貫
通するトレンチをさらに備え、前記絶縁層は少なくとも
前記トレンチの側壁上に配置されており、前記n形ソー
ス領域は、前記p形半導体層の表面部分であって前記絶
縁層の周囲に配置されており、前記p形領域が前記トレ
ンチの周囲に配置されていてもよい。上記構成によれ
ば、特に耐圧が高く損失が低い電界効果トランジスタが
得られる。
前記側壁上の前記絶縁層の平均厚さが、500nm以下
であってもよい。
前記n形半導体層の平均厚さと前記p形半導体層の平均
厚さとの合計が20μm以下であってもよい。上記構成
によれば、製造が特に容易になる。
前記p形領域の深さが10μm以下であってもよい。上
記構成によれば、製造が特に容易になる。
造方法は、n形半導体層と、前記n形半導体層上に形成
されたp形半導体層とを備える電界効果トランジスタの
製造方法であって、n形の基板上に前記n形半導体層を
形成する第1の工程と、前記n形半導体層の一部に不純
物をドーピングすることによって前記n形半導体層の表
面から内部にかけてp形領域を形成する第2の工程と、
前記n形半導体層上に前記p形半導体層を形成する第3
の工程とを含み、前記n形半導体層と前記p形半導体層
と前記p形領域とが、バンドギャップが2eV以上のワ
イドギャップ半導体からなることを特徴とする。上記本
発明の製造方法によれば、耐圧が高く損失が低い本発明
の電界効果トランジスタを容易に製造できる。
程ののちに、前記p形半導体層の一部に不純物をドーピ
ングすることによって、前記p形半導体層を貫通し前記
n形半導体層に達するn形領域と、前記p形半導体層の
表面部分であって前記n形領域の周囲に形成され前記表
面部分以外は前記p形半導体層に囲まれたn形ソース領
域とを形成する第4の工程と、前記n形領域と前記n形
ソース領域との間の前記p形半導体層を覆うように絶縁
層を形成する第5の工程と、前記絶縁層上に配置された
ゲート電極と、前記n形ソース領域に接するように配置
されたソース電極と、前記基板の裏面上に配置されたド
レイン電極とを形成する第6の工程とをさらに含んでも
よい。
程ののちに、前記p形半導体層の一部に不純物をドーピ
ングすることによって、前記p形半導体層の表面部分に
n形ソース領域を形成する第4の工程と、前記n形ソー
ス領域の中央部分を前記p形半導体層の表面側から前記
n形半導体層に達するまでエッチングすることによっ
て、前記p形半導体層を貫通し前記n形半導体層に達す
るトレンチを形成し、前記トレンチの内壁に絶縁層を形
成する第5の工程と、前記絶縁層の内部に配置されたゲ
ート電極と、前記n形ソース領域に接するように配置さ
れたソース電極と、前記基板の裏面上に配置されたドレ
イン電極とを形成する第6の工程とをさらに含んでもよ
い。
程ののちに、前記p形半導体層上に、n形の半導体から
なるn形ソース領域を形成する第4の工程と、前記n形
ソース領域の中央部を前記n形ソース領域の表面側から
前記n形半導体層に達するまでエッチングすることによ
って、前記p形半導体層を貫通し前記n形半導体層に達
するトレンチを形成し、前記トレンチの内壁に絶縁層を
形成する第5の工程と、前記絶縁層の内部に配置された
ゲート電極と、前記n形ソース領域に接するように配置
されたソース電極と、前記基板の裏面上に配置されたド
レイン電極とを形成する第6の工程とをさらに含んでも
よい。
て、図面を参照しながら一例を説明する。
導体層と、上記n形半導体層上に形成されたp形半導体
層とを備える電界効果トランジスタである。この電界効
果トランジスタは、p形半導体層と接するようにn形半
導体層中に埋め込まれたp形領域と、n形半導体層に電
気的に接続されたドレイン電極と、p形半導体層に接す
るように配置されたn形ソース領域と、p形半導体層に
隣接して配置された絶縁層と、絶縁層上に配置されたゲ
ート電極とを備える。そして、n形半導体層とp形半導
体層とp形領域とが、バンドギャップが2eV以上のワ
イドギャップ半導体からなる。
造方法は、n形半導体層と、n形半導体層上に形成され
たp形半導体層とを備える電界効果トランジスタの製造
方法である。この製造方法は、n形の基板上にn形半導
体層を形成する第1の工程と、n形半導体層の一部に不
純物をドーピングすることによってn形半導体層の表面
から内部にかけてp形領域を形成する第2の工程と、n
形半導体層上にp形半導体層を形成する第3の工程とを
含む。そして、n形半導体層とp形半導体層とp形領域
とが、バンドギャップが2eV以上のワイドギャップ半
導体からなる。以下、実施の形態の具体例について説明
する。
電界効果トランジスタの一例について説明する。実施形
態1の電界効果トランジスタ10(以下、FET10と
いう場合がある)の断面図を図1(a)に示す。
形の基板11と、基板11上に形成されたn形半導体層
12と、n形半導体層12上に形成されたp形半導体層
13(ハッチングは省略する)とを備える。さらに、F
ET10は、n形半導体層12中に埋め込まれたp形領
域14と、n形半導体層12およびp形半導体層13に
埋め込まれたn形領域15と、p形半導体層13の表面
側に配置されたn形ソース領域16と、p形半導体層1
3上に配置された絶縁層(ゲート絶縁層)17と、絶縁
層17上に配置されたゲート電極18と、ソース電極1
9およびドレイン電極20とを備える。そして、n形半
導体層12、p形半導体層13およびp形領域14は、
バンドギャップEgが2eV以上(好ましくは、2.5
≦Eg)のワイドギャップ半導体からなる。ワイドギャ
ップ半導体には、たとえば炭化珪素(SiC)を用いる
ことができる。また、Ga、InおよびAlから選ばれ
る少なくとも1つの元素と、窒素とを含む3族窒化物系
化合物半導体(たとえば、GaN)を用いることもでき
る。
n形の3族窒化物系化合物半導体基板を用いることがで
きる。具体的には、表面がSi面であるβ−SiC(1
11)基板、6Hのα−SiC(0001)基板、4H
のα−SiC(0001)基板、15R−SiC基板、
またはそれらの10度以内のオフカット面基板を用いる
ことができる。また、β−SiC(100)基板、β−
SiC(110)基板、6Hのα−SiC(1−10
0)基板、4Hのα−SiC(1−100)基板、また
はα−SiC(11−20)基板、またはそれらの15
度以内のオフカット面基板を用いることもできる。これ
らの基板を用いることによって、結晶性がよいSiC層
を容易にエピタキシャル成長させることができ、平滑な
表面が得られる。
形の3族窒化物系化合物半導体を用いることができる。
また、p形半導体層13には、p形のSiCやp形の3
族窒化物系化合物半導体を用いることができる。n形半
導体層12の厚さは、たとえば、1μm〜100μmの
範囲内である。p形半導体層13の厚さは、たとえば、
0.5μm〜10μmの範囲内である。FET10で
は、n形半導体層12およびp形半導体層13がワイド
ギャップ半導体からなるため、n形半導体層12および
p形半導体層13を薄くできる(以下の実施形態におい
ても同様である)。たとえば、n形半導体層12の平均
厚さとp形半導体層13の平均厚さの合計を20μm以
下とすることが可能である。このため、エピタキシャル
成長とイオン注入とを複数回繰り返す必要がなく、製造
が容易で信頼性が高いFETが得られる。
中央があいている六角形といったような環状の形状を有
する。p形領域14はp形半導体層13に接するように
n形半導体層12中に埋め込まれており、p形領域14
とp形半導体層13とは電気的に連続である。p型領域
14の深さは、たとえば、1μm〜10μmの範囲内で
ある。p形領域14がドーナツ形である場合について、
n形半導体層12とp形半導体層13との界面を、p形
半導体層13側から見たときの図を図2(a)に示す
(ハッチングは省略する)。図2(a)に示すように、
p形領域14は、n形領域15の周囲であってn形領域
15に接触しない位置に形成される。p形領域14は、
n形半導体層12の一部に不純物をドーピングすること
によって形成でき、SiCや3族窒化物系化合物半導体
などからなる。本発明のFETでは、p形領域14が埋
め込まれているn形半導体層12の不純物濃度はほぼ均
一である。具体的には、n形半導体層12内の不純物濃
度のばらつきは、1桁以内であることが好ましい。n形
半導体層12の不純物濃度は、特別に高濃度にする必要
はない。
央部に位置するn形半導体層12に達するように、p形
半導体層13を貫通する。n形領域15は、p形半導体
層13の一部に不純物をドーピングすることによって形
成でき、SiCや3族窒化物系化合物半導体などからな
る。
しないように、n形領域15の周囲に位置するp形半導
体層13の表面13aの部分に形成される。すなわち、
n形ソース領域16は、p形半導体層13の表面部分で
あってn形領域15の周囲に形成され表面部分以外はp
形半導体層13に囲まれている。n形ソース領域16
は、p形半導体層13の一部に不純物を高濃度でドーピ
ングすることによって形成でき、SiCや3族窒化物系
化合物半導体などからなる。n形ソース領域16は、た
とえば環状の形状を有する。n形ソース領域16がドー
ナツ形の形状を有する場合の一例について、p形半導体
層13の表面13aの上面図を図2(b)に示す。
3aのうちn形領域15とn形ソース領域16とに挟ま
れた部分に位置する表面13aを少なくとも覆うように
p形半導体層13上に配置される。絶縁層17は、たと
えば、酸化珪素や酸化アルミニウムといった絶縁性酸化
物、強誘電体、または絶縁性チッ化物によって形成でき
る。
n形領域15とn形ソース領域16との間のp形半導体
層13に対応する位置に配置される。ソース電極19
は、p形半導体層13とn形ソース領域16とに接する
ように配置される。ドレイン電極20は、基板11の裏
面上に形成されている。ドレイン電極20は、電気的に
連続に、すなわち、実質的にオーミックにn形半導体層
12と接続されている。FET10では、p形半導体層
13のうち、ゲート電極18に対応する部分(n形領域
15とn形ソース領域16との間の部分)がチャネル領
域21として機能する。
−n形ソース領域16−チャネル領域21−n形領域1
5−n形半導体層12−基板11−ドレイン電極20と
いう経路で流れる。FET10がoffの場合、ソース
電極19とドレイン電極20との間に印加される電圧
は、p形半導体層13およびp形領域14とn形半導体
層12との間で形成されるp−n接合に対して逆バイア
スとなる。FET10において空乏領域が形成される様
子を、図1(b)に模式的に示す。
領域14との間でp−n接合が形成されるため、p形領
域14の周りに空乏領域22(図1(b)中の斜線で示
す)が発生し、空乏領域22がp形領域14の周りに拡
がる。これは、off時に、n形領域15とドレイン電
極20との間に絶縁層が存在するのと同様の効果をもた
らし、n形領域15とドレイン電極20との間の電位ド
ロップを大きくする。そして、この電位ドロップによっ
てn形領域15とゲート電極18との間の電位差が小さ
くなるため、FET10のoff時に絶縁層17に加わ
る電界が小さくなり、FET10の耐圧が大きくなる。
さらに、off時の空乏領域22がn形半導体層12中
で十分な厚さに形成されるため、p形半導体層13中に
埋め込まれたn形領域15のドーピング濃度を高くして
も耐圧を高く保つことができる。n形領域15に高濃度
のドーピングを行うことによって、on時の電気的な抵
抗を低減することができ、FET10の損失を低減させ
ることができる。
が高く損失が低い電界効果トランジスタを実現できる。
また、FET10では、n形半導体層12、p形領域1
4、およびp形半導体層13を薄くできるため、製造が
容易である。さらに、本発明の電界効果トランジスタを
マトリクス状に複数形成することによって、高電流・高
電圧を制御できるパワーMOSFETを実現できる。
電界効果トランジスタについて、他の一例を説明する。
なお、上述した実施形態と同様の部分については、同一
の符号を付して重複する説明を省略する(以下の実施形
態においても同様である)。
(a)に示す。図3(a)を参照して、FET30は、
n形の基板11と、基板11上に形成されたn形半導体
層12と、n形半導体層12上に形成されたp形半導体
層13(ハッチングは省略する)とを備える。さらに、
FET30は、n形半導体層12中に埋め込まれたp形
領域14と、n形半導体層12に達するようにp形半導
体層13を貫通するトレンチ31と、トレンチ31の内
壁に配置された絶縁層32と、p形半導体層13の表面
13a側に配置されたn形ソース領域33と、ゲート電
極34と、ソース電極19と、ドレイン電極20とを備
える。
るようにp形半導体層13を貫通する溝である。そし
て、p形領域14は、p形半導体層13と接するように
n形半導体層12中に埋め込まれている。また、p形領
域14は、トレンチ31の周囲に配置されている。
側壁31b(図6(b)参照)上に配置されている。す
なわち、絶縁層32は、p形半導体層13に隣接して配
置されている。FET30では、側壁31b上の絶縁層
32の厚さを薄くすることができる。側壁31b上の絶
縁層32の厚さは、求められる特性によっても異なる
が、たとえば、10nm〜1000nm(好ましくは、
10nm〜100nm)の範囲内とすることが可能であ
る。側壁31b上の絶縁層32の厚さを薄くすることに
よって、応答速度が高い素子が得られる。ゲート電極3
4は絶縁層32上に配置されている。
の表面13a側であって絶縁層32の周囲に配置されて
おり、p形半導体層13と接している。
囲に位置するp形半導体層13がチャネル領域35とし
て機能する。そして、FET30では、電子が、ソース
電極19−n形ソース領域33−チャネル領域35−n
形半導体層12−基板11−ドレイン電極20という経
路で流れる。
9とドレイン電極20との間に印加される電圧は、p形
半導体層13およびp形領域14とn形半導体層12と
の間で形成されるp−n接合に対して逆バイアスとな
る。FET30において空乏領域が形成される様子を、
図3(b)に模式的に示す。
領域14との間でp−n接合が形成されるため、p形領
域14の周りに空乏領域36(図3(b)中の斜線で示
す)が発生し、p形領域14の周りに拡がる。これは、
off時に、トレンチ31の底面である底面31a直下
のn形半導体層12とドレイン電極20との間に絶縁層
が存在するのと同様の効果をもたらし、底面31aとド
レイン電極20との間の電位ドロップを大きくする。そ
して、この電位ドロップによって底面31aとゲート電
極18との間の電位差が小さくなり、FET30のof
f時に絶縁層32に加わる電界が小さくなるため、FE
T30の耐圧が大きくなる。
が高く損失が低い電界効果トランジスタが得られる。ま
た、FET30をマトリクス状に複数形成することによ
って、高電流・高電圧を制御できるパワーMOSFET
を実現できる。
電界効果トランジスタについてその他の一例を説明す
る。
(a)に示す。図4(a)を参照して、FET40は、
n形の基板11と、基板11上に形成されたn形半導体
層12と、n形半導体層12上に形成されたp形半導体
層13(ハッチングは省略する)とを備える。さらに、
FET40は、n形半導体層12中に埋め込まれたp形
領域14と、n形半導体層12に達するようにp形半導
体層13を貫通するトレンチ31と、トレンチ31の内
壁に配置された絶縁層32と、p形半導体層13上に配
置されたn形ソース領域41と、ゲート電極34と、ソ
ース電極42と、ドレイン電極20とを備える。
るようにp形半導体層13を貫通する溝である。p形領
域14は、トレンチ31の周囲に配置されている。
されている。FET40では、側壁31b(図7(b)
参照)上の絶縁層32の厚さを薄くすることができる。
側壁31b上の絶縁層32の厚さは、求められる特性に
よっても異なるが、たとえば、10nm〜1000nm
(好ましくは10nm〜500nm)の範囲内とするこ
とが可能である。側壁31b上の絶縁層32の厚さを薄
くすることによって、応答速度が高い素子が得られる。
ゲート電極34は絶縁層32上に配置されている。
上であって、トレンチ31の開口部の周囲に配置されて
いる。また、ソース電極42は、n形ソース領域41に
接するように配置されている。
2とドレイン電極20との間に印加される電圧は、p形
半導体層13およびp形領域14とn形半導体層12と
の間で形成されるp−n接合に対して逆バイアスとな
る。FET40において空乏領域43(図4(b)中に
おいて斜線で示す)が形成される様子を、図4(b)に
模式的に示す。
ET30と同様に、耐圧が高く損失が低い電界効果トラ
ンジスタが得られる。
電界効果トランジスタの製造方法について、一例を説明
する。
を図5に示す。実施形態4の製造方法では、まず、図5
(a)に示すように、n形の基板11上にn形半導体層
12を形成する(第1の工程)。そして、n形半導体層
12の一部にボロンなどの不純物をドーピングすること
によって、n形半導体層12の表面から内部にかけてp
形領域14を形成する(第2の工程)。基板11には、
実施形態1で説明した基板を用いることができ、たとえ
ば、(0001)Si面で劈開されたn+形α−SiC
基板を用いることができる。n形半導体層12は、CV
D法、近接法、またはMBE法などによって、n形の半
導体層を基板11上にエピタキシャル成長させることに
よって形成できる。n形半導体層12は薄いため、n形
半導体層12およびp形領域14の形成のためにエピタ
キシャル成長とイオン打ち込みとを複数回繰り返すこと
は必要とされない。
導体層12上にp形半導体層13を形成する(第3の工
程)。p形半導体層13は、n形半導体層12と同様の
方法でエピタキシャル成長させることができる。
導体層13の一部にリンや窒素などの不純物をドーピン
グすることによって、p形半導体層13を貫通しn形半
導体層12に達するn形領域15と、p形半導体層13
の表面部分であってn形領域15の周囲に配置されたn
形ソース領域16とを形成する(第4の工程)。
域15とn形ソース領域16との間のp形半導体層13
を少なくとも覆うように、p形半導体層13上に絶縁層
17を形成する(第5の工程)。また、絶縁層17上に
配置されたゲート電極18と、n形ソース領域16に接
するように配置されたソース電極19と、基板11の裏
面上に配置されたドレイン電極20とを形成する(第6
の工程)。このようにして、電界効果トランジスタを製
造できる。絶縁層17は、半導体層が形成された基板1
1を酸化処理することによって絶縁酸化層を形成したの
ち、不要な部分を除去することによって形成できる。ま
た、絶縁層17は、CVD法などによって形成してもよ
い。
ングは、たとえばイオン打ち込みによって行うことがで
きる。イオン打ち込みで不純物のドーピングを行う場合
には、以下のように行うことが好ましい。
込みのエネルギーが1keV〜10MeVの範囲内で行
われることが好ましい(以下の実施形態においても同様
である)。上記範囲であれば、通常のイオン打ち込み装
置を用いることができ、10nm〜数μm程度の深さの
不純物領域を容易に形成できる。イオン打ち込みのエネ
ルギーが1keV以下の場合には、n形領域15および
n形ソース領域16を十分な厚さに形成することができ
ず、素子の耐圧が低くなる。また、10MeVより大き
いエネルギーでイオン打ち込みを行うことは、装置の点
で容易でない。
形成する場合には、イオン打ち込みを行う際に、エネル
ギーが異なる2種類以上のイオンを多重に打ち込むこと
が好ましい(以下の実施形態においても同様である)。
これによって、深さ方向に対してドーパントの分布の偏
りが小さいボックス形の打ち込み領域を形成できる。
のエネルギーは、n形ソース領域16を形成する際のイ
オンのエネルギーよりも大きいことが好ましい。これに
よって、n形領域15が深く形成され、n形領域15と
n形半導体層12との間の電気的な連続性がよくなる。
したがって、上記構成によれば、on時の抵抗が小さく
なり、損失が小さい電界効果トランジスタが得られる。
5およびn形ソース領域16を形成する場合のイオンの
ドーズ量は、1014cm-2以上であることが好ましい
(以下の実施形態においても同様である)。ドーズ量を
1014cm-2以上とすることによって、n形領域15お
よびn形ソース領域16の抵抗が高くなることを防止で
きる。
行う場合には、基板11の温度を300℃以上に保つこ
とが好ましい(以下の実施形態においても同様であ
る)。これによって、イオン衝撃によって生じる格子欠
陥がイオン打ち込み中にある程度アニールされ、熱処理
後のドーパントの活性化が促進される。
形態1で説明したFET10を容易に製造できる。な
お、上記製造方法では、p形半導体層13の表面に形成
されるチャネル領域(図1のチャネル領域21参照)が
プロセス中にイオン衝撃やエッチングによるダメージを
受けないため、特性が高い電界効果トランジスタを製造
できる。
電界効果トランジスタの製造方法について、他の一例を
説明する。なお、上記実施形態4と同様の工程について
は、重複する説明を省略する(以下の実施形態において
も同様である)。
を図6に示す。実施形態5の製造方法では、まず、図6
(a)に示すように、n形の基板11上にn形半導体層
12を形成し(第1の工程)、n形半導体層12の一部
にボロンなどの不純物をドーピングすることによって、
n形半導体層12の表面から内部にかけてp形領域14
を形成し(第2の工程)、n形半導体層12上にp形半
導体層13を形成する(第3の工程)。そして、p形半
導体層13の一部にリンや窒素などの不純物をドーピン
グすることによって、p形半導体層13の表面部分にn
形ソース領域33aを形成する(第4の工程)。なお、
n形ソース領域33aは、中央部が空いた環状の形状に
形成してもよい。
ース領域33aの中央部分をp形半導体層13の表面側
からn形半導体層12に達するまでエッチングすること
によって、p形半導体層13を貫通しn形半導体層12
に達するトレンチ31を形成し、さらに、図6(c)に
示すようにトレンチ31の内壁に絶縁層32を形成する
(第5の工程)。トレンチ31は、たとえば、RIEや
ICPなどのドライエッチング法によって形成できる。
また、絶縁層32は、たとえば、ウエット酸化、ドライ
酸化、水素燃焼酸化などによって形成できる。また、絶
縁層32は、酸化物(たとえば酸化アルミニウム)や窒
化物を、蒸着法やCVD法で成膜することによっても形
成できる。
32上に配置されたゲート電極34と、n形ソース領域
33に接するように配置されたソース電極19と、基板
11の裏面上に配置されたドレイン電極20とを形成す
る(第6の工程)。このようにして、電界効果トランジ
スタを製造できる。
形態2で説明したFET30を容易に製造できる。
電界効果トランジスタの製造方法について、その他の一
例を説明する。
を図7に示す。実施形態6の製造方法では、まず、図7
(a)に示すように、基板11上にn形半導体層12を
形成し(第1の工程)、n形半導体層12の一部にボロ
ンなどの不純物をドーピングすることによって、n形半
導体層12の表面から内部にかけてp形領域14を形成
し(第2の工程)、n形半導体層12上にp形半導体層
13を形成する(第3の工程)。そして、p形半導体層
13上の一部にn形ソース領域41aを形成する(第4
の工程)。なお、n形ソース領域41aは、中央部がな
い環状の形状に形成してもよい。n形ソース領域41a
は、不純物濃度が高いn形の半導体層をエピタキシャル
成長させたのち、フォトリソ工程およびエッチング工程
によって不要な部分を除去することにより形成できる。
ース領域41aの中央部分をn形ソース領域41aの表
面側からn形半導体層12に達するまでエッチングする
ことによって、p形半導体層13を貫通しn形半導体層
12に達するトレンチ31を形成し、図7(c)に示す
ようにトレンチ31の内壁に絶縁層32を形成する(第
5の工程)。なお、トレンチ31を形成することによっ
て、n形ソース領域41が形成される。
32上に配置されたゲート電極34と、n形ソース領域
41に接するように配置されたソース電極42と、基板
11の裏面上に配置されたドレイン電極20とを形成す
る(第6の工程)。このようにして、電界効果トランジ
スタを製造できる。
形態3で説明したFET40を容易に製造できる。
説明する。
説明した製造方法によってFET10を製造した一例に
ついて、図5を参照しながら説明する。
Si面から[11−20]方向に4度オフカットしたS
iC基板(基板11)を用意した。このSiC基板は、
3×1018cm-3の濃度で窒素がドーピングされた基板
であった。そして、SiC基板の表面を洗浄した。その
後、SiC基板の表面に、1.3×1016cm-3の濃度
で窒素がドーピングされたn形エピタキシャル層(n形
半導体層12)を、7μmの厚さになるようにCVD法
によって形成した。
マスクを形成し、0.9MeV〜7.0MeVの範囲で
7段階の異なるイオンエネルギーを選び、それぞれにつ
いて3×1014cm-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、3μm程度の深さのp
形領域14を形成した(図5(a)参照)。p形領域1
4は、中央の空いている部分の直径が13μmで外周部
分の直径が23μmのドーナツ形の形状となるように形
成した。
1016cm-3の濃度でAlがドーピングされたp形エピ
タキシャル層(p形半導体層13)を、CVD法によっ
て形成した(図5(b)参照)。p形エピタキシャル層
の厚さは、2μmとした。このときの基板温度は160
0℃であり、イオン打ち込みによって形成されたp形領
域14は、p形エピタキシャル層の形成時に活性化され
た。なお、このp形エピタキシャル層の形成前に、少量
のシランを添加した不活性ガス中で1500℃以上熱処
理を行うことによって、p形領域14を活性化してもよ
い。
マスクを形成し、0.9MeV〜6.0MeVの範囲で
7段階の異なるイオンエネルギーを選び、それぞれにつ
いて3×1014cm-2のドーズ量、基板温度500℃で
窒素イオンを打ち込み、n形領域15を形成した(図5
(c)参照)。n形領域15の位置は、ドーナツ形のp
形領域14の中央の空いている部分と一致しており、表
面の形状が直径12μmの円形になるように形成した。
このプロセスによって、深さが2μm以上のn形領域1
5が形成された。すなわち、n形領域15は、p形エピ
タキシャル層(p形半導体層13)を貫通してn形エピ
タキシャル層(n形半導体層12)にまで達し、n形領
域15はn形エピタキシャル層と電気的に連続となっ
た。
マスクを形成し、20keVのエネルギー、5×1015
cm-2のドーズ量、基板温度500℃で窒素イオンをp
形エピタキシャル層に打ち込み、n形ソース領域16を
形成した(図5(c)参照)。n形ソース領域16は、
中央の空いている部分の直径が16μm、外周の直径が
26μmのドーナツ形の形状になるように形成した。そ
して、中央の空いている部分にn形領域15が配置され
るように形成した。次に、窒素イオンが打ち込まれた基
板を、Ar雰囲気で1500℃で1時間熱処理すること
によってイオンが打ち込まれた領域を活性化し、n形領
域15とn形ソース領域16とを完成させた。実施例1
の電界効果トランジスタでは、チャネル領域21(図1
(a)参照)の長さは2μmである。
して、1100℃でウェット酸化を3時間行った。これ
によって、SiC基板および半導体層の表面が酸化さ
れ、厚さが40nmの酸化珪素層が形成された。
記酸化珪素層の不要な部分を除去し、Niのオーミック
電極を堆積させて熱処理することによって、ソース電極
19およびドレイン電極20を形成した。さらに、上記
酸化珪素層(絶縁層17)上にポリシリコンからなるゲ
ート電極18を形成した。ゲート電極18は、中央の空
いている部分の直径が11μmで外周部分の直径が16
μmのドーナツ形の形状になるように形成した。また、
ソース電極19は、中央の空いている部分の直径が20
μmで外周部分の直径が30μmのドーナツ形の形状に
なるように形成した。
(0001)のSi面から[11−20]方向に4度オ
フカットしたSiC基板を用いた。このSiC基板の代
わりに、表面がSi面であるβ−SiC(111)基
板、6Hのα−SiC(0001)基板、4Hのα−S
iC(0001)基板、15R−SiC基板、またそれ
らの10度以内のオフカット面基板を用いてもよい(以
下の実施例においても同様である)。また、β−SiC
(100)基板、β−SiC(110)基板、6Hのα
−SiC(0001)基板、4Hのα−SiC(000
1)基板、α−SiC(1−100)基板、α−SiC
(11−20)基板、またはそれらの15度以内のオフ
カット面基板を用いてもよい(以下の実施例においても
同様である)。
ってn形ソース領域を形成したが、実施形態6で説明し
たようにエピタキシャル成長によって形成してもよい。
う際に、0.9MeV〜7.0MeVの範囲で7段階の
異なるエネルギーを選んで多段打ち込みをする場合と、
20keVのエネルギーでイオン打ち込みを行う場合と
について述べた。しかし、これに限らず、1keV以上
10MeV以下の範囲内のエネルギーでイオン打ち込み
を行うことができる(以下の実施例においても同様であ
る)。特に、上記エネルギー範囲で2種類以上の異なる
エネルギーを選び、イオンの多重打ち込みをすると、ド
ーパントの分布が略均一なボックスプロファイルを形成
できる(以下の実施例においても同様である)。上記多
段イオン注入によって形成されたn形またはp形領域
は、表面から1μm程度はドーピング濃度が薄い場合が
あるため、この部分をRIEエッチングによって取り除
くと、さらによい結果が得られる(以下の実施形態にお
いても同様である)。
う場合に、SiC基板を500℃に保った。しかし、こ
れに限らず、SiC基板を300℃以上に保つことによ
って、イオン打ち込みによって生じる損傷をイオン照射
中にある程度アニールでき、本発明のFETを製造でき
る(以下の実施例においても同様である)。
0℃でウェット酸化することによって形成した酸化珪素
層をゲート絶縁層(絶縁層17)として用いた。しか
し、この酸化珪素層の代わりに、たとえば、CVD法に
よって形成された酸化珪素層、酸化アルミニウム層とい
った絶縁酸化物層、強誘電体層、または絶縁チッ化物層
を用いてもよい。
領域15、およびn形ソース領域16の形状をドーナツ
形または円形としたが、六角形の形状としてもよい。
の半導体で形成され、チャネル領域を移動するキャリア
が電子であるFETについて説明した。しかし、FET
中の半導体のn形とp形とを入れ替え、キャリアがホー
ルであるFETを作製した場合も同様の効果が得られた
(以下の実施例においても同様である)。
は、600V以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを100×100個並列に並べるこ
とによって、on時の抵抗が100mΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のMOSFETを実現でき
た。
説明した製造方法によってFET30を製造した一例に
ついて、図6を参照しながら説明する。
Si面から[11−20]方向に4度オフカットしたS
iC基板(基板11)を用意した。このSiC基板は、
3×1018cm-3の濃度で窒素がドーピングされた基板
であった。そして、SiC基板の表面を洗浄した。その
後、SiC基板の表面に、1.3×1016cm-3の濃度
で窒素がドーピングされたn形エピタキシャル層(n形
半導体層12)を、7μmの厚さになるようにCVD法
によって形成した。
マスクを形成し、0.9MeV〜7.0MeVの範囲で
7段階の異なるイオンエネルギーを選び、それぞれにつ
いて3×1014cm-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、3μm程度の深さのp
形領域14を形成した(図6(a)参照)。p形領域1
4は、中央の空いている部分の直径が13μmで外周部
分の直径が23μmのドーナツ形の形状となるように形
成した。
1016cm-3の濃度でAlがドーピングされたp形エピ
タキシャル層(p形半導体層13)を、厚さが2μmに
なるようにCVD法によって形成した(図6(a)参
照)。このときの基板温度は1600℃であり、イオン
打ち込みによって形成されたp形領域14は、p形エピ
タキシャル層の成長時に熱処理され活性化された。な
お、このp形エピタキシャル層の形成前に、少量のシラ
ンを添加した不活性ガス中で1500℃以上熱処理を行
うことによって、p形領域14を活性化してもよい。
クを形成し、20keVのエネルギー、5×1015cm
-2のドーズ量、基板温度500℃でp形エピタキシャル
層に窒素イオンを打ち込んだ。これによって、n形ソー
ス領域33aを形成した。n形ソース領域33aは、中
央の空いている部分の直径が9μm以下で外周の直径が
19μmのドーナツ形の形状に形成した。そして、n形
ソース領域33aは、その中央の空いている部分が、p
形領域14の中央の空いている部分に含まれるような位
置に形成した。なお、n形ソース領域33aは、ドーナ
ツ形ではなく円形に形成してもよい。次に、窒素イオン
が打ち込まれた基板を、Ar雰囲気で1500℃で1時
間熱処理して、これらのイオン打ち込み層を活性化し、
n形ソース領域33aを完成させた。
ッチングすることによって、p形エピタキシャル層を貫
通し、n形エピタキシャル層に達するトレンチ31を形
成した(図6(b)参照)。トレンチ31は、その底面
31aがドーナツ形のp形領域14と中心を同じくする
直径9μmの円形となるように形成した。また、トレン
チ31は、その側壁31bがp形エピタキシャル層の表
面に対して直角に近い角度(75度以上)を有するよう
に形成した。
して、1100℃でウェット酸化を3時間行った。Si
C基板および半導体層の表面は酸化され、厚さが40n
m以上の酸化珪素からなる絶縁層が形成された。これに
よって、トレンチ31の内壁を覆うように絶縁層32が
形成された。このとき、トレンチ31の側壁上の絶縁層
32の厚さは、約100nmであった。
チングによって除去し、Niのオーミック電極を堆積さ
せ熱処理してソース電極19、ドレイン電極20を形成
した。このとき、ソース電極19は、p形エピタキシャ
ル層(p形半導体層13)およびn形ソース領域33に
接するように形成した。また、ソース電極19は、ドー
ナツ形の形状で、中央の空いている部分の直径をトレン
チ31の開口部よりも大きい14μmとし、外周の直径
を26μmとした。また、トレンチ31内に埋め込むよ
うに絶縁層32上にポリシリコンからなるゲート電極3
4を形成した。このようにして、本発明の電界効果トラ
ンジスタを製造した。
ャネル領域35(図3(a)参照)の長さは、p形エピ
タキシャル層の厚さからn形ソース領域33の厚さを引
いた長さに対応し、1.9μm程度である。
ってn形ソース領域を形成したが、実施形態6で説明し
たようにエピタキシャル成長によって形成してもよい。
0℃でウェット酸化することによって形成した酸化珪素
層をゲート絶縁層(絶縁層17)として用いた。しか
し、この酸化珪素層の代わりに、たとえば、CVD法に
よって形成された酸化珪素層、酸化アルミニウム層とい
った絶縁酸化物層、強誘電体層、または絶縁チッ化物層
を用いてもよい。この場合、ゲート絶縁層の厚さを20
0nm以下とすることによって、良好なMOSFET動
作が得られた。
n形ソース領域33の形状をドーナツ形または円形とし
たが、六角形の形状としてもよい。
は、600V以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを100×100個並列に並べるこ
とによって、on時の抵抗が100mΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のMOSFETを実現でき
た。
説明した製造方法によってFET40を製造した一例に
ついて、図7を参照しながら説明する。
Si面から[11−20]方向に4度オフカットしたS
iC基板(基板11)を用意した。このSiC基板は、
3×1018cm-3の濃度で窒素がドーピングされた基板
であった。そして、SiC基板の表面を洗浄した。その
後、SiC基板の表面に、1.3×1016cm-3の濃度
で窒素がドーピングされたn形エピタキシャル層(n形
半導体層12)を、7μmの厚さになるようにCVD法
によって形成した。
マスクを形成し、0.9MeV〜7.0MeVの範囲で
7段階の異なるイオンエネルギーを選び、それぞれにつ
いて3×1014cm-2のドーズ量でボロンイオンを打ち
込んだ。このプロセスによって、3μm程度の深さのp
形領域14を形成した(図7(a)参照)。p形領域1
4は、中央の空いている部分の直径が13μmで外周部
分の直径が23μmのドーナツ形の形状となるように形
成した。
1016cm-3の濃度でAlがドーピングされたp形エピ
タキシャル層(p形半導体層13)を、厚さが2μmに
なるようにCVD法によって形成した(図7(a)参
照)。このときの基板温度は1600℃であり、イオン
打ち込みによって形成されたp形領域14は、p形エピ
タキシャル層の成長時に熱処理され活性化された。
019cm-3の濃度で窒素がドーピングされたn形エピタ
キシャル層を形成した。そして、このn形エピタキシャ
ル層の一部をフォトリソ工程とエッチング工程によって
除去し、直径が19μmの円形のn形ソース領域41a
を形成した(図7(a)参照)。
エッチングすることによって、p形エピタキシャル層を
貫通し、n形エピタキシャル層に達するトレンチ31を
形成した(図7(b)参照)。トレンチ31は、その底
面31aがドーナツ形のp形領域14と中心を同じくす
る直径9μmの円形となるように形成した。また、トレ
ンチ31は、その側壁31bがp形エピタキシャル層の
表面に対して直角に近い角度(75度以上)を有するよ
うに形成した。
して、1100℃でウェット酸化を3時間行った。Si
C基板および半導体層の表面は酸化され、酸化珪素から
なる絶縁層(厚さ:40nm以上)が形成された。これ
によって、トレンチ31の内壁を覆うように絶縁層32
が形成された。
チングによって除去した。そして、Niからなるオーミ
ック電極を堆積させ熱処理してソース電極42、ドレイ
ン電極20を形成した。このとき、ソース電極42は、
p形エピタキシャル層(p形半導体層13)およびn形
ソース領域41に接するように形成した。また、ソース
電極42は、ドーナツ形の形状で、中央の空いている部
分の直径をトレンチ31の開口部よりも大きい14μm
とし、外周の直径を26μmとした。また、トレンチ3
1内に埋め込むように絶縁層32上にポリシリコンから
なるゲート電極34を形成した。このようにして、本発
明の電界効果トランジスタを製造した。
ャネル領域35(図4(a)参照)の長さは、p形エピ
タキシャル層の厚さに対応し、2μm程度である。
およびn形ソース領域41の形状をドーナツ形または円
形としたが、六角形の形状としてもよい。
は、600V以上の絶縁耐圧を示した。さらに、この電
界効果トランジスタを100×100個並列に並べるこ
とによって、on時の抵抗が100mΩ以下の低抵抗と
なり、低損失・高絶縁耐圧のMOSFETを実現でき
た。
げて説明したが、本発明は、上記実施の形態に限定され
ず本発明の技術的思想に基づき他の実施形態に適用する
ことができる。
トランジスタによれば、耐圧が高く損失が低い電界効果
トランジスタを実現できる。特に、SiCからなる基板
および半導体層を用いることによって、耐圧が高く電流
容量も大きい大電力用に適した低損失の縦型電界効果ト
ランジスタが得られる。また、本発明の電界効果トラン
ジスタをマトリクス状に多数形成することによって、高
電流・高電圧を制御できるパワーMOSFETが実現で
きる。
造方法によれば、本発明の電界効果トランジスタを容易
に製造できる。
て(a)断面および(b)機能を示す図である。
(a)一部の平面および(b)他の一部の平面を示す図
である
ついて(a)断面および(b)機能を示す図である。
例について(a)断面および(b)機能を示す図であ
る。
ついて一例を示す工程図である。
ついて他の一例を示す工程図である。
ついてその他の一例を示す工程図である。
一例および(b)他の一例を示す断面図である。
の一例を示す断面図である。
Claims (12)
- 【請求項1】 n形半導体層と、前記n形半導体層上に
形成されたp形半導体層とを備える電界効果トランジス
タであって、 前記p形半導体層と接するように前記n形半導体層中に
埋め込まれたp形領域と、 前記n形半導体層に電気的に接続されたドレイン電極
と、 前記p形半導体層に接するように配置されたn形ソース
領域と、 前記p形半導体層に隣接して配置された絶縁層と、 前記絶縁層上に配置されたゲート電極とを備え、 前記n形半導体層と前記p形半導体層と前記p形領域と
が、バンドギャップが2eV以上のワイドギャップ半導
体からなることを特徴とする電界効果トランジスタ。 - 【請求項2】 前記ワイドギャップ半導体がSiCであ
る請求項1に記載の電界効果トランジスタ。 - 【請求項3】 SiCからなる基板をさらに含み、前記
n形半導体層が前記基板上に形成されており、 前記基板が、表面がSi面であるβ−SiC(111)
基板、6Hのα−SiC(0001)基板、4Hのα−
SiC(0001)基板、15R−SiC基板、または
それらの10度以内のオフカット面基板、あるいは、β
−SiC(100)基板、β−SiC(110)基板、
6Hのα−SiC(1−100)基板、4Hのα−Si
C(1−100)基板、α−SiC(11−20)基
板、またはそれらの15度以内のオフカット面基板であ
る請求項2に記載の電界効果トランジスタ。 - 【請求項4】 前記n形半導体層に達するように前記p
形半導体層を貫通するn形領域をさらに備え、 前記n形ソース領域は、前記p形半導体層の表面部分で
あって前記n形領域の周囲に配置され前記表面部分以外
は前記p形半導体層に囲まれており、 前記ゲート電極は、前記絶縁層を挟んで、前記n形領域
と前記n形ソース領域との間の前記p形半導体層に対応
する位置に配置されており、 前記p形領域が前記n形領域の周囲に配置されている請
求項1に記載の電界効果トランジスタ。 - 【請求項5】 前記n形半導体層に達するように前記p
形半導体層を貫通するトレンチをさらに備え、 前記絶縁層は少なくとも前記トレンチの側壁上に配置さ
れており、 前記n形ソース領域は、前記p形半導体層の表面部分で
あって前記絶縁層の周囲に配置されており、 前記p形領域が前記トレンチの周囲に配置されている請
求項1に記載の電界効果トランジスタ。 - 【請求項6】 前記側壁上の前記絶縁層の平均厚さが、
500nm以下である請求項5に記載の電界効果トラン
ジスタ。 - 【請求項7】 前記n形半導体層の平均厚さと前記p形
半導体層の平均厚さとの合計が20μm以下である請求
項1に記載の電界効果トランジスタ。 - 【請求項8】 前記p形領域の深さが10μm以下であ
る請求項1に記載の電界効果トランジスタ。 - 【請求項9】 n形半導体層と、前記n形半導体層上に
形成されたp形半導体層とを備える電界効果トランジス
タの製造方法であって、 n形の基板上に前記n形半導体層を形成する第1の工程
と、 前記n形半導体層の一部に不純物をドーピングすること
によって前記n形半導体層の表面から内部にかけてp形
領域を形成する第2の工程と、 前記n形半導体層上に前記p形半導体層を形成する第3
の工程とを含み、 前記n形半導体層と前記p形半導体層と前記p形領域と
が、バンドギャップが2eV以上のワイドギャップ半導
体からなることを特徴とする電界効果トランジスタの製
造方法。 - 【請求項10】 前記第3の工程ののちに、 前記p形半導体層の一部に不純物をドーピングすること
によって、前記p形半導体層を貫通し前記n形半導体層
に達するn形領域と、前記p形半導体層の表面部分であ
って前記n形領域の周囲に形成され前記表面部分以外は
前記p形半導体層に囲まれたn形ソース領域とを形成す
る第4の工程と、 前記n形領域と前記n形ソース領域との間の前記p形半
導体層を覆うように絶縁層を形成する第5の工程と、 前記絶縁層上に配置されたゲート電極と、前記n形ソー
ス領域に接するように配置されたソース電極と、前記基
板の裏面上に配置されたドレイン電極とを形成する第6
の工程とをさらに含む請求項9に記載の電界効果トラン
ジスタの製造方法。 - 【請求項11】 前記第3の工程ののちに、 前記p形半導体層の一部に不純物をドーピングすること
によって、前記p形半導体層の表面部分にn形ソース領
域を形成する第4の工程と、 前記n形ソース領域の中央部分を前記p形半導体層の表
面側から前記n形半導体層に達するまでエッチングする
ことによって、前記p形半導体層を貫通し前記n形半導
体層に達するトレンチを形成し、前記トレンチの内壁に
絶縁層を形成する第5の工程と、 前記絶縁層の内部に配置されたゲート電極と、前記n形
ソース領域に接するように配置されたソース電極と、前
記基板の裏面上に配置されたドレイン電極とを形成する
第6の工程とをさらに含む請求項6に記載の電界効果ト
ランジスタの製造方法。 - 【請求項12】 前記第3の工程ののちに、 前記p形半導体層上に、n形の半導体からなるn形ソー
ス領域を形成する第4の工程と、 前記n形ソース領域の中央部を前記n形ソース領域の表
面側から前記n形半導体層に達するまでエッチングする
ことによって、前記p形半導体層を貫通し前記n形半導
体層に達するトレンチを形成し、前記トレンチの内壁に
絶縁層を形成する第5の工程と、 前記絶縁層の内部に配置されたゲート電極と、前記n形
ソース領域に接するように配置されたソース電極と、前
記基板の裏面上に配置されたドレイン電極とを形成する
第6の工程とをさらに含む請求項6に記載の電界効果ト
ランジスタの製造方法。
Priority Applications (1)
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---|---|---|---|
JP2001107247A JP3434278B2 (ja) | 2000-04-06 | 2001-04-05 | 電界効果トランジスタおよびその製造方法 |
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JP2000105428 | 2000-04-06 | ||
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Publications (2)
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Country Status (1)
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---|---|
JP (1) | JP3434278B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003228320A (ja) * | 2002-02-05 | 2003-08-15 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
JP2008503894A (ja) * | 2004-06-22 | 2008-02-07 | クリー インコーポレイテッド | 炭化ケイ素デバイスおよびその作製方法 |
JP2013098315A (ja) * | 2011-10-31 | 2013-05-20 | Toyota Motor Corp | スイッチング素子とその製造方法 |
JP2015026727A (ja) * | 2013-07-26 | 2015-02-05 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2015073051A (ja) * | 2013-10-04 | 2015-04-16 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0936359A (ja) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | 炭化けい素縦型fet |
JP2001267570A (ja) * | 2000-03-15 | 2001-09-28 | Mitsubishi Electric Corp | 半導体装置及び半導体装置製造方法 |
-
2001
- 2001-04-05 JP JP2001107247A patent/JP3434278B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0936359A (ja) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | 炭化けい素縦型fet |
JP2001267570A (ja) * | 2000-03-15 | 2001-09-28 | Mitsubishi Electric Corp | 半導体装置及び半導体装置製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003228320A (ja) * | 2002-02-05 | 2003-08-15 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
JP2008503894A (ja) * | 2004-06-22 | 2008-02-07 | クリー インコーポレイテッド | 炭化ケイ素デバイスおよびその作製方法 |
JP2013098315A (ja) * | 2011-10-31 | 2013-05-20 | Toyota Motor Corp | スイッチング素子とその製造方法 |
JP2015026727A (ja) * | 2013-07-26 | 2015-02-05 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
US10192960B2 (en) | 2013-07-26 | 2019-01-29 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
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