JP3846657B2 - 貼り合わせ基板およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて貼り合わせ接着される貼り合わせ基板及びその製造方法に関する。
【0002】
【従来の技術】
従来において、第1の半導体基板と第2の半導体基板との間に誘電体層を介在させて接着して形成されるSOI(Silicon on Insulator)基板が知られている。
【0003】
この種の貼り合わせ基板の製造方法は、第1の半導体基板と第2の半導体基板のうち、少なくとも一方に誘電体層、例えば、酸化膜(SiO2)を形成しておき、前記2枚の半導体基板を密着させ熱処理を施して、貼り合わせ基板を形成する。
【0004】
その後、基板の鏡面加工時に発生したダレにより生じる貼り合わせ基板周辺の未接着部分を研削及びエッチングにより除去し、デバイス形成層となる層を所望の厚みになるように研削した後、仕上げとして鏡面研磨後、SOI構造を有する貼り合わせ基板とする。
【0005】
このような従来の接着法による貼り合わせ基板は、例えば、図3(1)〜(5)に示すような順序で形成される。
【0006】
すなわち、まず、図3(1)に示した第1の半導体基板10と第2の半導体基板11は、ラッピング、エッチング及び表面研磨等の前処理が施されているものを用いる。
【0007】
次に、前記半導体基板10,11を用いて、図3(2)に示すように、第1の半導体基板10の表面に誘導体層となる酸化膜10aを形成する。その後第1の半導体基板10と第2の半導体基板11の双方の接着表面の清浄化処理を行い、図3(3)に示すように、前記半導体基板10,11を室温で密着し、温度800℃以上で熱処理することにより接着強度を増す。
【0008】
次に、図には示していないが、半導体基板10,11には、研磨時にウエーハ周辺にダレが発生しており、そのまま双方を接着すると未接着部が生じる。この未接着部は、貼り合わせ基板を洗浄又は研磨する際、前記未接着部分が剥がれて飛散すると発塵源となり、基板表面がダストで汚染されたり、その一部が表面に付着して加工時に傷つけられる。そこで、図3(4)に示すように、未接着部を研削し、エッチングによって除去する。その後、図3(5)に示すように第1の半導体基板10を貼り合わせ面とは反対側より研削等により薄膜化し、SOI層を所望の厚みになるように研磨を行う。
【0009】
このようにして従来の製造方法により半導体基板10,11の間に酸化膜10aを介在した貼り合わせ基板13が製造される。尚、SOI構造を有する貼り合わせ基板の厚みは、作製されるデバイスによって異なるが、一般にはSOI層が厚さ1〜30μm程度のものである。
【0010】
また、半導体基板10,11の間に酸化膜を介在させない直接接着の貼り合せ基板も同様の加工で作製される。
【0011】
【発明が解決しようとした課題】
従来の貼り合わせ基板13は、基板周辺部において、貼り合わせ基板に介在する酸化膜10aが表面に露出していた。このため、デバイス製造工程において、酸化膜を除去する工程があると、周辺部の表面に露出している酸化膜10aも一緒に除去され、図4に示すように、第1の半導体基板10と第2の半導体基板11との間に隙間が生じて、未接着部12Aが形成されていた。
【0012】
このような未接着部12Aは、後の工程において剥がれて飛散し、発塵源となりデバイス歩留の低下をひきおこす可能性があった。
【0013】
本発明は、前記各問題点に鑑みてなされたもので、貼り合わせ基板に介在する例えば、酸化膜等の誘電体層の周辺部を表面化しないように削除し、前記誘電体層を内在するように第1の半導体基板を第2の半導体基板に貼着して、未接着部が生じないように貼り合わせ基板を製造し、未接着部が剥がれて発塵源となるのを防止する製造方法を提供することを目的としている。
【0014】
【課題を解決するための手段】
請求項1に記載の発明は、第1の半導体基板と第2の半導体基板とをその間に誘電体層を介在させて貼り合わせた貼り合わせ基板において、薄膜化された第1の半導体基板の周辺部位を変形させて第2の半導体基板に貼着させることにより、上記誘電体層を貼り合わせ基板に内在させた貼り合わせ基板である。
請求項2に記載の発明に係る貼り合わせ基板の製造方法は、第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて貼り合わせ接着される貼り合わせ基板の製造方法において、少なくとも第1の半導体基板及び第2の半導体基板の間に誘電体層を介在させて貼り合わせて熱処理し、接着する工程と、貼り合わせ基板の周辺部の未接着部分を除去する工程と、貼り合わされた第1の半導体基板を貼り合わせ面とは反対側から薄膜化する工程と、その後、前記誘電体層の周辺部が表面化しないように削除し、削除された周辺部位において第1及び第2の半導体基板を貼着させることにより誘電体層を内在させる工程とを備えた構成の貼り合わせ基板の製造方法である。
【0015】
このように、第1の半導体基板と第2の半導体基板との間に介在する酸化膜等の誘電体層の周辺部のみ削除して、第1の半導体基板を第2の半導体基板に貼着させ、酸化膜等の誘電体層を貼り合わせ基板中に内在するよう製造すると、デバイス製造工程での発塵を防止することができる。
【0016】
【発明の実施の形態】
以下、本発明を詳細に説明する。
【0017】
図1は本発明に係る貼り合わせ基板の製造方法を示す工程図である。
【0018】
本発明に係る貼り合わせ基板の製造方法について、図1の製造方法を示す工程図に基づいて説明する。
【0019】
図1(1)は活性層側の基板となる第1の半導体基板1と支持側の基板となる第2の半導体基板2を示す。図1(2)に示すように、第1の半導体基板1に熱処理等を行って酸化膜1aを形成し、この酸化膜1aが誘電体層を構成する。次に、図1(3)に示すように、酸化膜(誘電体層)1aを間に介在させて第1の半導体基板1と第2の半導体基板2を貼り合わせる。そして、半導体基板1,2に熱処理を施し、接着強度を強めて貼り合わせ基板3を形成する。
【0020】
その後、第1の半導体基板1を裏面から所望の厚さに薄膜化し、所望の厚みの貼り合わせ半導体基板4を製造することとなるが、本発明の製造方法においては、デバイス製造工程におけるダスト等の発生及びそのダストによる半導体基板の欠陥等を防止するために、次に記載するように薄膜化する。
【0021】
すなわち、図1(4)に示すように、貼り合わせ後の工程として、周辺の未接着部を研削、エッチングにより除去したあと、第1の半導体基板1を厚さ10μm〜100μmとなるように、研削又はエッチング等により裏面から薄膜化を行う。次に、図1(5)に示すように、貼り合わせ半導体基板3に介在する酸化膜(誘電体層)1aの周辺部位を酸系のエッチング液、例えば、50%弗酸(50%HF)、フッ化水素アンモニウム(NH4HF2)等により削除する。従って、第1の半導体基板1と第2の半導体基板2は貼り合わせ接着界面において、その周辺部位に未接着部3Aを生じる。
【0022】
本例では、前述したように、第1の半導体基板1はその厚さが10μm〜100μmと薄膜化されており、柔軟性を有するため、自重によるたわみ、或は、液体の表面張力等が働いて、第1の半導体基板1のこの薄膜化された部位を変形させることができる。そこで、第1の半導体基板1のこの薄膜化された部位を変形させて、第2の半導体基板2に貼着する。これにより、図1(6)に示すように、酸化膜(誘電体層)1aは貼り合わせ基板3に内在された形となる。
【0023】
その後、必要に応じて、貼り合わせ基板3の薄膜化、熱処理等を行い所望の貼り合わせ基板4を形成する。
【0024】
このように誘電体層1aは、貼り合わせ基板3に内在される形となるため、その後の処理工程やさらにデバイス形成工程等において、周辺部の剥がれによって生じるダスト等の汚染物質の発生を低減することができ、良品率を向上することができる。
【0025】
次に、本発明の製造方法に係る他の具体例について説明する。図2は、本発明に係る貼り合わせ基板の製造方法を示す工程図である。
【0026】
図2(1)は、活性層側の基板となる第1の半導体基板5と支持側の基板となる第2の半導体基板6を示す。図1(2)に示すように、第1の半導体基板5に熱処理等を行って酸化膜5aを形成し、この酸化膜5aが誘電体層を構成する。次に、図1(3)に示すように、前記酸化膜(誘電体層)5aを間に介在させて第1の半導体基板5と第2の半導体基板6を貼り合わせる。そして、貼り合わせられた第1の半導体基板5と第2の半導体基板6に熱処理を施し、接着強度を強めて貼り合わせ基板7を形成する。そして、図2(4)に示すように、貼り合わせ基板7の外周の未接着部分を、研削・エッチングによって除去する。
【0027】
次に、図2(5)に示すように、非酸化性雰囲気中において、CVD膜9を形成する。例えば、モノシラン及びアンモニア(SiH4+NH3)ガス、ジクロルシラン及びアンモニア(SiH2Cl2+NH3)ガス等を用いてCVD窒化膜8を形成する。このため、貼り合わせ基板7は、CVD窒化膜8で覆われ、前記酸化膜(誘電体層)5aは、貼り合わせ基板7に内在される。
【0028】
その後、図2(6)に示すように、貼り合わせ基板7を裏面から薄膜化し、所望の厚みの貼り合わせ基板9を形成する。
【0029】
このように貼り合わせ基板9は、酸化膜(誘電体層)5aを内在した形で薄膜化されて製造されるため、未接着部が剥離することによって生じる汚染を防止することができる。また、酸化膜(誘電体層)5aが貼り合わせ基板9に内在されているため、デバイス製造工程時のダストの発生を低減することができる。
【0030】
なお、貼り合わせ半導体ウエーハ9に形成する膜は、前述したCVD窒化膜8のみならず、多結晶膜、適宜の非酸化CVD膜を形成してもよい。
【0031】
【発明の効果】
以上説明したように、請求項1に記載の発明に係る貼り合わせ基板によれば、デバイス工程での発塵を防止することができる。
また、請求項2に係る貼り合わせ基板の製造方法は、第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて貼り合わせ接着される貼り合わせ基板の製造方法において、少なくとも第1の半導体基板及び第2の半導体基板の間に誘電体層を介在させて貼り合わせて熱処理し、接着する工程と、貼り合わせ基板の周辺部の未接着部分を除去する工程と、貼り合わされた第1の半導体基板を貼り合わせ面とは反対側から薄膜化する工程と、その後、前記誘電体層の周辺部のみ削除し、削除された周辺部位において第1及び第2の半導体基板を貼着させることにより誘電体層を内在させる工程とを備えた構成の貼り合わせ基板の製造方法である。
【0032】
このように、第1の半導体基板と第2の半導体基板との間に介在する、例えば酸化膜等の誘電体層の周辺部のみ削除して、第1の半導体基板を第2の半導体基板に貼着させ、誘電体層を貼り合わせ基板中に内在するよう製造すると、デバイス製造工程での発塵を防止することができる。
【図面の簡単な説明】
【図1】 本発明に係り、貼り合わせ基板の製造方法示す工程図である。
【図2】 本発明に係り、貼り合わせ基板の製造方法を示す工程図である。
【図3】 従来例に係り、貼り合わせ基板の製造方法を示す工程図である。
【図4】 従来例に係り、貼り合わせ基板の製造方法を示す一の工程図である。
【符号の説明】
1 第1の半導体基板
1a 酸化膜(誘電体層)
2 第2の半導体基板
3 貼り合わせ基板
3A 未接着部
4 貼り合わせ基板
5 第1の半導体基板
5a 酸化膜(誘電体層)
6 第2の半導体基板
7 貼り合わせ基板
8 CVD膜
9 貼り合わせ基板
10 第1の半導体基板
10a 酸化膜
11 第2の半導体基板
12 貼り合わせ基板
12A 未接着部
13 貼り合わせ基板
Claims (2)
- 第1の半導体基板と第2の半導体基板とをその間に誘電体層を介在させて貼り合わせた貼り合わせ基板において、
薄膜化された第1の半導体基板の周辺部位を変形させて第2の半導体基板に貼着させることにより、上記誘電体層を貼り合わせ基板に内在させた貼り合わせ基板。 - 第1の半導体基板と第2の半導体基板の間に誘電体層を介在させて貼り合わせ接着される貼り合わせ基板の製造方法において、
少なくとも第1の半導体基板及び第2の半導体基板の間に誘電体層を介在させて貼り合わせて熱処理し、接着する工程と、
貼り合わせ基板の周辺部の未接着部分を除去する工程と、
貼り合わされた第1の半導体基板を貼り合わせ面とは反対側から薄膜化する工程と、
その後、前記誘電体層の周辺部のみ削除し、削除された周辺部位において第1及び第2の半導体基板を貼着させることにより誘電体層を内在させる工程とを備えたことを特徴とする貼り合わせ基板の製造方法。
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