JP3263645B2 - 表示用マイクロコンピュータ - Google Patents
表示用マイクロコンピュータInfo
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Description
パネル等)にキャラクタ(文字、数字、絵柄等)を表示
させるのに好適な表示用マイクロコンピュータに関す
る。
タを示すブロック図である。図3において、(101)
は液晶パネルであり、m本のコモン電極とn本のセグメ
ント電極とをマトリクス配置し、コモン電極及びセグメ
ント電極の交点のドットを点灯又は消灯させて所定キャ
ラクタを表示するものである。(102)は表示用RA
Mであり、液晶パネル(101)の1画面分のキャラク
タを構成するドットデータが液晶パネル(101)の表
示位置に1対1に対応するアドレスに書き込まれるもの
である。表示用RAM(102)に書き込まれると共に
読み出されるドットデータは、論理値「1」の時に点灯
を指示し且つ論理値「0」の時に消灯を指示し、液晶パ
ネル(101)の1画面毎に表示すべき内容に書き換え
られる。尚、表示用RAM(102)からのドットデー
タの読み出し速度は、液晶パネル(101)の1画面分
の液晶表示が完了するまでの周波数が予め定められた交
番周波数となる様に設定されている。(103)はパラ
レルシリアル変換回路であり、表示用RAM(102)
から読み出されるワード単位のドットデータをパラレル
状態からシリアル状態へ変換するものである。(10
4)はnビットのシフトレジスタであり、パラレルシリ
アル変換回路(103)から出力されるワード単位のシ
リアルデータをドットクロックDCLKに同期して順次
シフトし、液晶パネル(101)の1行分のドットデー
タを保持するものである。(105)はnビットのラッ
チ回路であり、シフトレジスタ(104)に保持された
nビットのドットデータをラッチクロックLCLKに同
期してラッチするものである。(106)は駆動回路で
あり、液晶パネル(101)の1行単位でコモン電極を
順次選択すると共にラッチ回路(105)のラッチデー
タに応じてセグメント電極を選択するものである。即
ち、駆動回路(106)は、選択されたコモン電極及び
セグメント電極の交差位置を点灯させる。この動作をm
回繰り返すと、液晶パネル(101)の1画面分のキャ
ラクタ表示が完了する。
及びセグメント電極の交差点は容量結合された状態とな
っている。図4は、コモン電極及びセグメント電極の交
差点における電圧の変化状態を表している。図Bの特性
図の横軸tは時間、縦軸Vはコモン電極及びセグメント
電極の交差点の電圧の絶対値を示し、斜線領域は液晶パ
ネル(101)の液晶表示がちらつく電圧範囲を示し、
周期Tは液晶パネル(101)の1画面表示に要する時
間(交番周波数の逆数)を示している。液晶パネル(1
01)のコモン電極及びセグメント電極の交差点は、コ
モン電極及びセグメント電極の間に所定デューティ且つ
所定バイアスに設定された電圧を印加することにより点
灯する。しかし、液晶パネル(101)のコモン電極及
びセグメント電極の間は容量結合されている為、コモン
電極及びセグメント電極の間に点灯電圧を1度印加した
だけでは、コモン電極及びセグメント電極の間の電圧の
絶対値は容量結合に基づく時定数に従って破線の様に徐
々に下降し、斜線領域に入ると液晶パネル(101)を
ちらつかせる原因となってしまう。そこで、液晶パネル
(101)のコモン電極及びセグメント電極の間に点灯
電圧を周期Tで繰り返し印加し、コモン電極及びセグメ
ント電極の間の電圧が斜線領域まで下降するのを防止
し、即ち、液晶パネル(101)がちらつくのを防止し
ている。
液晶パネル(101)が縦32ドットX横80ドット、
表示用RAM(102)の1ワードが8ビット、シフト
レジスタ(104)及びラッチ回路(105)が各々8
0ビットで構成された液晶表示装置において、交番周波
数を75Hzに設定した場合(交番周波数75Hzは液
晶表示がちらつかない周波数)、液晶パネル(101)
の1ドット表示の為の理想周波数は192KHz(=3
2X80X75Hz)となる。実際は、表示用RAM
(102)の読み出し時間、パラレルシリアル変換回路
(103)の変換時間、シフトレジスタ(104)のシ
フト時間、ラッチ回路(105)のラッチタイミング時
間等がかかる為、液晶パネル(101)の1ドット表示
の為の実際周波数は理想周波数の2倍の384KHz程
度となる。しかし、液晶パネル(101)の1ドット表
示に要する周波数が上記の値まで上昇すると、表示用マ
イクロコンピュータの消費電流が大きくなる問題があっ
た。 [問題点2]パラレルシリアル変換回路(103)及び
シフトレジスタ(104)を削除し、表示用RAM(1
02)の読み出しデータを1ワード単位で順次ラッチす
るラッチ回路を追加すると、液晶パネル(101)の1
ドット表示に要する周波数は48KHz(=384KH
z÷8)となり、表示用マイクロコンピュータの消費電
流を[問題点1]より小さくできる。さて、マイクロコ
ンピュータの動作発振源としては、RC/セラミック/
水晶発振器の何れかが使用される。例えば、RC/セラ
ミック発振器を使用する場合、RC/セラミック発振器
の発振周波数を表示周波数(48KHz)まで分周すれ
ばよいが、RC/セラミック発振器はそれ自体の消費電
流が大きい為、液晶表示用には適さない問題があった。
一方、水晶発振器はそれ自体の消費電流が小さいが、発
振周波数(32KHz)を表示周波数(48KHz)に
逓倍できない問題があった。特に、水晶発振器の発振周
波数でドット表示を実行すると、交番周波数が50Hz
(=32KHz÷2÷10÷32)となり、即ち、液晶
パネル(101)のコモン電極及びセグメント電極の交
差点の電圧が図Bの斜線領域まで下降し、液晶パネル
(101)のキャラクタ表示がちらつく問題があった。
表示パネルにおけるキャラクタ表示がちらつかない表示
用マイクロコンピュータを提供することを目的とする。
解決する為に成されたものであり、表示パネルに所定キ
ャラクタを表示させる為のキャラクタデータが前記表示
パネルの表示位置に1対1に対応するアドレスに書き込
まれる表示用RAMと、前記表示用RAMから読み出さ
れたキャラクタデータをラッチする第1ラッチ回路と、
前記第1ラッチ回路のラッチデータに対応するキャラク
タを前記表示パネルに表示させる駆動回路と、を有する
表示用マイクロコンピュータにおいて、前記表示用RA
Mの出力と前記第1ラッチ回路の入力との間に、前記表
示用RAMから読み出されたキャラクタデータを複数ワ
ード単位でラッチする第2ラッチ回路を設けたことを特
徴とする。
させる為のキャラクタデータが前記表示パネルの表示位
置に1対1に対応するアドレスに書き込まれる表示用R
AMと、前記表示用RAMから読み出されたキャラクタ
データを複数ビット単位で順次ラッチする初段ラッチ回
路と、前記初段ラッチ回路のラッチデータを一括でラッ
チする次段ラッチ回路と、前記次段ラッチ回路のラッチ
データに対応するキャラクタを前記表示パネルに表示さ
せる駆動回路と、を備え、前記表示用RAMは、複数分
割されたアドレス領域と、複数分割されたアドレス領域
の中の各アドレスに格納されたキャラクタデータを同時
出力できるだけの出力ビット数を有することを特徴とす
る。特に、前記表示パネルに所定キャラクタを表示させ
る時、前記表示用RAMの複数分割されたアドレス領域
の中の対応づけられた各アドレスを同時にアドレス指定
するアドレス回路を設けたことを特徴とする。
的に説明する。図1は本発明の表示用マイクロコンピュ
ータを説明する為の回路ブロック図である。図1におい
て、(1)は液晶パネル(表示パネル)であり、m本の
コモン電極とn本のセグメント電極とをマトリクス配置
し、コモン電極及びセグメント電極の交点を点灯又は消
灯させてドット表示を行うものである。
(1)の1画面分のキャラクタを構成するドットデータ
が液晶パネル(1)の表示位置に1対1に対応するアド
レスに書き込まれるものである。表示用RAM(2)に
書き込まれると共に読み出されるドットデータは、論理
値「1」の時に点灯を指示し且つ論理値「0」の時に消
灯を指示し、液晶パネル(1)の1画面毎に表示すべき
内容に書き換えられる。尚、表示用RAM(2)からの
ドットデータの読み出し速度は、液晶パネル(1)の1
画面分の液晶表示が完了するまでの周波数が予め定めら
れた交番周波数となる様に設定されている。
最下位ビットA0が論理値「0」の偶数アドレス領域、
及び、アドレスデータの最下位ビットA0が論理値
「1」の奇数アドレス領域に2分割され、偶数アドレス
領域及び奇数アドレス領域のドットデータを読み出す独
立した出力端子を有している。即ち、CPUのプログラ
ムで表示用RAM(2)をアドレス指定する時は、従来
通り1つのアドレスを順次指定し、液晶表示の為のアド
レスカウンタで表示用RAM(2)をアドレス指定する
時は、アドレスデータの下位2ビット目A1以降で定ま
る2つの偶数アドレス及び奇数アドレスを同時指定す
る。さて、表示用マイクロコンピュータのプログラム命
令を実行する為の1マシンサイクルは、図2に示す様
に、S1〜S6の6ステートから成る。1マシンサイク
ルを構成するS1、S3、S5はCPUのプログラムカ
ウンタによる表示用RAM(2)のアドレス指定に使用
され、S2、S4、S6(S1、S3、S5の反転)は
液晶表示の為のアドレスカウンタによる表示用RAM
(2)のアドレス指定に使用される。即ち、表示用RA
M(2)のアドレス指定はシングルポートで済み、表示
用RAM(2)の構成が複雑になるのを防止できる。
(5)から成る切換回路は、1マシンサイクルを構成す
るS1、S3、S5の論理和(S1+S3+S5)がハ
イレベルの時、CPUによる表示用RAM(2)のアド
レス指定時は、アドレスレジスタの値のうち偶数アドレ
スの最下位ビットA0(=論理値「0」)を表示用RA
M(2)のアドレス入力に供給し、また、1マシンサイ
クルを構成するS2、S4、S6の論理和(S2+S4
+S6)がハイレベルの時、液晶表示の為のアドレスカ
ウンタの値とは別に固定された最下位ビットA0(=論
理値「0」)を表示用RAM(2)のアドレス入力に切
り換えて供給するものである。一方、ANDゲート
(6)(7)及びORゲート(8)から成る切換回路
は、1マシンサイクルを構成するS1、S3、S5の論
理和(S1+S3+S5)がハイレベルの時、CPUに
よる表示用RAM(2)のアドレス指定時は、アドレス
レジスタの値のうち奇数アドレスの最下位ビットA0
(=論理値「1」)を表示用RAM(2)のアドレス入
力に供給し、また、1マシンサイクルを構成するS2、
S4、S6の論理和(S2+S4+S6)がハイレベル
の時、液晶表示の為のアドレスカウンタの値とは別に固
定された最下位ビットA0(=論理値「1」)を表示用
RAM(2)のアドレス入力に切り換えて供給するもの
である。尚、CPUによる表示用RAM(2)のアドレ
ス指定時は、最下位ビットA0は1回のアドレス指定の
度に論理値「1」又は「0」の何れか一方にしかならな
いので、表示用RAM(2)の偶数及び奇数の両方のア
ドレス領域の最下位ビットA0が同時に確定することは
ない。従って、CPU側で表示用RAM(2)をアドレ
ス指定する場合は、偶数又は奇数アドレスの何れか一方
から読み出しが行われる。これに対し、液晶表示の為の
アドレスカウンタの値の最下位ビットA0は、表示用R
AM(2)の偶数及び奇数アドレス領域で各々論理値
「0」及び「1」に常時固定されている。従って、液晶
表示側で表示用RAM(2)をアドレス指定する場合
は、1回のアドレス指定の度に最下位ビットA0を除く
アドレスカウンタの値An〜A1に応じて2つの偶数及
び奇数アドレスから同時に読み出しが行われる。AND
ゲート(9)(10)及びORゲート(11)から成る
切換回路は、1マシンサイクルを構成するS1、S3、
S5の論理和(S1+S3+S5)がハイレベルの時、
CPUによる表示用RAM(2)のアドレス指定時は、
最下位ビットA0を除くAn〜A1を表示用RAM
(2)のアドレス入力に供給し、また、1マシンサイク
ルを構成するS2、S4、S6の論理和(S2+S4+
S6)がハイレベルの時、液晶表示の為のアドレスカウ
ンタの値のうち最下位ビットA0を除くAn〜A1を表
示用RAM(2)のアドレス入力に切り換えて供給する
ものである。以上の3つの切換回路を設けることによ
り、1マシンサイクルを構成するS1〜S6のタイミン
グに応じて、CPU側で表示用RAM(2)をアドレス
指定する場合は表示用RAM(2)の偶数又は奇数アド
レスの何れか一方をアドレス指定して書き込み又は読み
出しを行い、液晶表示側で表示用RAM(2)をアドレ
ス指定する場合は表示用RAM(2)の1対1に対応す
る2つの偶数及び奇数アドレスの両方から読み出しを行
うことができる。
アドレス指定時における読み出しデータは、表示用RA
M(2)の1ワード分のデータバス(図示せず)を介し
て周辺回路(図示せず)へ転送される。しかし、表示用
RAM(2)の偶数及び奇数アドレスの両方の書き込み
データを周辺回路へ転送できる様に、表示用RAM
(2)の2ワード分の出力端子を1ワード分のデータバ
スと接続し、即ち、表示用RAM(2)の2ワードの出
力端子を切り換えて1ワード分のデータバスに転送しな
ければならない。ここで、表示用RAM(2)はプリチ
ャージ型のスタティックRAMであり、選択されていな
い偶数又は奇数アドレスの何れか一方の読み出しデータ
は全ビットが論理値「1」のまま変化せず、アドレス指
定されていないものと判断される為、表示用RAM
(2)の2ワード分の出力端子に対して1ワード分のデ
ータバスを兼用しても何ら支障はない。
り、液晶表示の際、表示用RAM(2)の2つの偶数及
び奇数アドレスから同時出力される2ワード分のドット
データをクロックLCLK1に同期してラッチするもの
である。(13)はnビットのラッチ回路であり、2ワ
ードのビット数を単位とする分割ブロックから成り、各
分割ブロックはクロックLCLK1の発生後順次発生す
るクロックT1、T2、T3・・・の供給を受ける。即
ち、ラッチ回路(13)は、ラッチ回路(12)のラッ
チデータを単位としてクロックT1、T2、T3・・・
に同期して順次ラッチするものである。(14)はnビ
ットのラッチ回路であり、ラッチ回路(13)のラッチ
データをクロックLCLK2に同期してラッチするもの
である。(15)は駆動回路であり、液晶パネル(1)
の1行単位でコモン電極を順次選択すると共にラッチ回
路(14)のラッチデータに応じてセグメント電極を選
択するものである。即ち、駆動回路(15)は、選択さ
れたコモン電極及びセグメント電極の交差位置を点灯さ
せる。この動作をm回繰り返すと、液晶パネル(10
1)の1画面分のキャラクタ表示が完了する。
X横80ドット、表示用RAM(2)の1ワードが8ビ
ット、ラッチ回路(12)が16ビット、ラッチ回路
(13)(14)が各々80ビットで構成された液晶表
示装置において、交番周波数の最低周波数を75Hzに
設定した場合(交番周波数75Hzは液晶表示がちらつ
かない最低保証周波数とする)を考える。この場合、液
晶パネル(1)の1ドット当たりの表示周波数は24K
Hz(=384KHz÷16)となり、水晶発振器の発
振周波数(32KHz)を分周して得ることができる。
また、水晶発振器を使用すると、交番周波数は100H
z(=32KHz÷2÷32÷5)となって最低周波数
を上回る為、液晶表示がちらつくことはない。
合、消費電流を低減でき、更に、液晶表示のちらつきを
確実に防止できる。尚、本発明の実施の形態において
は、表示用RAM(2)を偶数及び奇数アドレス領域に
2分割したが、アドレスデータの下位2ビット目以上を
使用して2↑2(↑はべき乗)以上に分割しても良い。
で、表示パネルにキャラクタ表示を行う場合、消費電流
を低減でき、更に、表示パネルのちらつきを確実に防止
できる利点が得られる。
る為の回路ブロック図である。
ルを示す波形図である。
為の回路ブロック図である。
ト (5)(8)(11) ORゲート (12)(13) ラッチ回路
Claims (3)
- 【請求項1】 表示パネルに所定キャラクタを表示させ
る為のキャラクタデータが前記表示パネルの表示位置に
1対1に対応するアドレスに書き込まれる表示用RAM
と、 第1クロックに同期して、前記表示用RAMの前記アド
レスから読み出されたキャラクタデータをラッチする第
1ラッチ回路と、 前記第1クロックの後に発生する第2クロックに同期し
て、前記第1ラッチ回路にラッチされたキャラクタデー
タを所定データ量まで順次ラッチする第2ラッチ回路
と、 前記第2ラッチ回路に所定量のキャラクタデータがラッ
チされると、前記第2ラッチ回路のラッチデータを一括
でラッチする第3ラッチ回路と、 前記次段ラッチ回路のラッチデータに対応するキャラク
タを前記表示パネルに表示させる駆動回路と、を備える
ことを特徴とする表示用マイクロコンピュータ。 - 【請求項2】 前記表示用RAMは、複数分割されたア
ドレス領域と、複数分割されたアドレス領域の中の各ア
ドレスに格納されたキャラクタデータを同時出力できる
だけの出力ビット数を有することを特徴とする請求項1
記載の表示用マイクロコンピュータ。 - 【請求項3】 前記表示パネルに所定キャラクタを表示
させる時、前記表示用RAMの複数分割されたアドレス
領域の中の対応づけられた各アドレスを同時にアドレス
指定するアドレス回路を設けたことを特徴とする請求項
2記載の表示用マイクロコンピュータ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32454797A JP3263645B2 (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
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KR1019980050782A KR100328897B1 (ko) | 1997-11-26 | 1998-11-25 | 표시용마이크로컴퓨터 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32454797A JP3263645B2 (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11161234A JPH11161234A (ja) | 1999-06-18 |
JP3263645B2 true JP3263645B2 (ja) | 2002-03-04 |
Family
ID=18167035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32454797A Expired - Fee Related JP3263645B2 (ja) | 1997-11-26 | 1997-11-26 | 表示用マイクロコンピュータ |
Country Status (3)
Country | Link |
---|---|
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KR (1) | KR100328897B1 (ja) |
TW (1) | TW403878B (ja) |
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1997
- 1997-11-26 JP JP32454797A patent/JP3263645B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-17 TW TW087118972A patent/TW403878B/zh not_active IP Right Cessation
- 1998-11-25 KR KR1019980050782A patent/KR100328897B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW403878B (en) | 2000-09-01 |
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KR19990045580A (ko) | 1999-06-25 |
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