JP3408408B2 - Ｃｒ発振回路 - Google Patents
Ｃｒ発振回路Info
- Publication number
- JP3408408B2 JP3408408B2 JP29281897A JP29281897A JP3408408B2 JP 3408408 B2 JP3408408 B2 JP 3408408B2 JP 29281897 A JP29281897 A JP 29281897A JP 29281897 A JP29281897 A JP 29281897A JP 3408408 B2 JP3408408 B2 JP 3408408B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- signal
- output
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＣＲ発振回路に関
し、特に発振出力信号のデューティ比検出機能を併有す
るＣＲ発振回路に関する。 【０００２】 【従来の技術】従来のＣＲ発振回路の１例の回路構成図
が図６に示される。図６は、当該ＣＲ発振回路をテスト
するために、ＬＳＩテスター用測定治具に含まれている
リレー回路４５および抵抗４６が、ＣＲ発振回路の入力
端子４３および出力端子４４に接続されているテスト状
態を示す図であり、当該リレー回路４５および抵抗４６
に対応して、本従来例のＣＲ発振回路は、図６に示され
るように、入力端子４３および出力端子４４と、容量３
２と、反転回路を形成するＰＭＯＳトランジスタ３３、
ＮＭＯＳトランジスタ３４およびＰＭＯＳトランジスタ
４１、ＮＭＯＳトランジスタ４２と、インバータ３５〜
３７と、シュミット・トリガー３８と、ＯＲ回路３９
と、ＡＮＤ回路４０とを備えて構成される。なお、当該
ＣＲ発振回路の発振回路としての通常動作時において
は、所望の発振周波数に対応して、ユーザにより、入力
端子４３と出力端子４４との間には、所定の抵抗が接続
されてＣＲ発振回路が形成される。また図５において
は、特に電源供給の記載が省略されて明示されていない
回路構成要素に対しても、所定の電源電圧が供給されて
いるものとする。このことは、以下の記載においても同
様である。 【０００３】図６において、ＣＲ発振回路のテスト時に
おいては、ＬＳＩテスター用測定治具に含まれるリレー
回路４５が閉路されて、入力端子４３および出力４４を
介して、当該ＣＲ発振回路の入力側に抵抗４６が挿入接
続される。これにより、抵抗４６およひ容量３２のＣＲ
回路と、インバータ３５〜３７、シュミット・トリガー
３８、ＯＲ回路３９、ＡＮＤ回路４０、反転回路を形成
するＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ
４２および同じく反転回路を形成するＰＭＯＳトランジ
スタ３３、ＮＭＯＳトランジスタ３４により構成される
ＣＲ発振回路は発振動作状態となり、容量３２と抵抗４
６により形成されるＣＲ回路の時定数に対応する発振周
波数のクロック信号が発生され、その発振出力信号は、
出力端子４４よりＬＳＩテスターに出力される。 【０００４】ＬＳＩテスターにおいては、出力端子４４
より出力されるクロック信号の発振出力を受けて、当該
ＬＳＩテスター内の電源電圧レベルおよび接地電位レベ
ルを参照して、それぞれ所定のサンプリング・タイミン
グにおいてレベルの比較照合が行われ、これらのサンプ
リング・タイミングにおいて、“Ｈ”レベルと“Ｌ”レ
ベルの存在の有無が確認される。図７（ａ）に示される
のは、上記の出力端子４４より外部に発振出力されるク
ロック信号が、正常な信号形態として出力される場合
に、前記ＬＳＩテスターにおいて、クロック信号の良否
判定を行う際のサンプリング・タイミングＴ1 〜Ｔ8 と
クロック信号との対応関係の二つの例を示した図であ
り、また、図７（ｂ）に示されるのは、同じく上記の出
力端子４４より外部に発振出力されるクロック信号が、
異常な信号形態として出力される場合に、クロック信号
の良否判定を行う際のサンプリング・タイミングＴ1 〜
Ｔ8 とクロック信号との対応関係の二つの例を示す図で
ある。図７（ａ）のクロック信号Ｃ1 およびＣ2 の場合
には、それぞれのデューティ比は略々０．５であり、正
常な発振出力の信号形態となっている。一方、図７
（ｂ）のクロック信号Ｃ3 の場合には、デューティ比は
０．５よりも極めて小さい値の異常な信号形態のなって
おり、クロック信号Ｃ4 の場合には、デューティ比は
０．５よりも極めて大きい値の異常な信号形態となって
いる。この場合に、従来のＣＲ発振回路に対応するテス
ト時における判定基準としては、これらのサンプリング
・タイミングの何れかのタイミングにおいて、“Ｈ”レ
ベルと“Ｌ”レベルの双方のレベルの存在が確認される
場合には、当該ＣＲ発振回路は正常な発振動作状態にあ
るものと判定され、また“Ｈ”レベルと“Ｌ”レベルの
内の何れか一方のレベルのみの存在が確認される場合に
は、ＣＲ発振回路の動作状態は異常であるものと判定さ
れている。従って、上記の図７（ｂ）に示される異常発
振によるクロック信号Ｃ3 およびＣ4 の場合において
も、従来のＣＲ発振回路においては、正常な発振状態に
あるものと判定されているのが実態である。 【０００５】 【発明が解決しようとする課題】上述した従来のＣＲ発
振回路においては、当該ＣＲ発振回路の動作の正常／異
常を判定するテスト時においては、ＬＳＩテスター等の
検査治具を用いて、ＣＲ発振回路の入力端子４３および
出力４４の間に外部から抵抗４６を挿入接続して、当該
ＣＲ発振回路の自己発振動作により発生されるクロック
信号に対するＬＳＩテスタによるサンプリング作用を介
して、“Ｈ”レベルと“Ｌ”レベルの双方のレベルの存
在の有無、即ちＣＲ発振回路が正常に発振しているか否
かの判定が行われているが、当該テスト方法において
は、単にＣＲ発振回路の発振の有無を判定しているのみ
であり、仮に当該ＣＲ発振回路が異常発振状態にあっ
て、図７（ｂ）におけるクロック信号Ｃ3 およびＣ4 の
ように、その発振デューティ比が０．５とは大きく異な
る異常状態にある場合においても、サンプリング・タイ
ムＴ1 〜Ｔ8 の何れかのタイミングにおいて、“Ｈ”レ
ベルと“Ｌ”レベルの双方のレベルが存在することが検
出され、ＣＲ発振回路の発振動作は正常であるものと判
定される。従って、その発振出力が実際に正常な発振出
力信号であるか否かの判定については確認することがで
きないという欠点がある。 【０００６】 【０００７】 【０００８】 【０００９】【課題を解決するための手段】本発明は、 一端を入出力
端とする容量と、この容量の出力をシュミット・トリガ
ー入力し反転出力する反転手段とを備え、この反転手段
および前記容量の出力間に外部抵抗が接続され、前記容
量および前記外部抵抗による時定数ＣＲに対応した周波
数の発振信号を出力するＣＲ発振回路において、自己発
振動作をテストするテストモード時に前記外部抵抗の代
わりに内部で切替え接続される内部抵抗と、前記テスト
モード時に前記反転手段および前記容量の出力間で前記
外部抵抗から前記内部抵抗に切替え接続するスイッチ手
段と、前記テストモード時に前記発振信号に対応したＣ
Ｒ発振出力信号を入力して所定時間遅延させて出力する
第１の遅延回路と、前記ＣＲ発振出力信号および前記第
１の遅延回路の出力信号を入力して論理積を取って出力
する第１のＡＮＤ回路と、前記ＣＲ発振出力信号を入力
して前記所定時間遅延させて出力する第２の遅延回路
と、前記ＣＲ発振出力信号および前記第２の遅延回路の
出力信号を入力して論理和を取って出力するＯＲ回路
と、テスト開始前にリセットされ前記第１のＡＮＤ回路
の出力信号を入力してカウントし第１のカウント信号を
出力する第１のカウント回路と、テスト開始前にリセッ
トされ前記ＯＲ回路の出力信号を入力してカウントし第
２のカウント信号を出力する第２のカウント回路と、前
記第１および第２のカウント回路のカウント出力信号を
入力して論理積を取って正常／異常判別信号を出力する
第２のＡＮＤ回路とを有するパルス幅検出手段と、を備
えている。 【００１０】 【００１１】 【発明の実施の形態】次に、本発明について図面を参照
して説明する。 【００１２】図１は本発明の１実施形態の回路構成図で
ある。図１に示されるように、本実施形態は、外部入力
端子２０、外部出力端子２１および検出出力端子２２に
対応して、“Ｈ”レベル入力によりＯＦＦ状態となるト
ランスファゲート１〜４と、抵抗５と、インバータ６お
よび１０〜１２と、容量７と、それぞれ反転回路を形成
するＰＭＯＳトランジスタ８、ＮＭＯＳトランジスタ９
およびＰＭＯＳトランジスタ１６、ＮＭＯＳトランジス
タ１７と、シュミット・トリガー１３と、ＯＲ回路１４
と、ＡＮＤ回路１５と、ＮＡＮＤ回路１８と、パルス幅
検出回路１９とを備えて構成される。また、図２は、パ
ルス幅検出回路１９の回路構成例を示す図であり、遅延
回路２４および２５と、ＡＮＤ回路２６および３２と、
ＯＲ回路２７と、Ｄフリップフロップ２８〜３１とを備
えて構成される。 【００１３】図１において、テストモードにおいては、
自己発振許可信号１０１は“Ｈ”レベルに設定されて入
力され、これにより、トランスファゲート１および２は
ＯＦＦ状態となり、トランスファゲート３および４はＯ
Ｎ状態となる。この状態においては、抵抗５は容量７と
ともにＣＲ発振回路のＣＲ回路として組込まれ、これら
の抵抗５および容量７の時定数に対応する所定の発振周
波数において発振動作状態となる。このＣＲ発振回路自
体の構成および動作については、前述の従来例の場合と
同様である。また、外部入力端子２０および外部出力端
子２１は、トランスファゲート１および２がＯＦＦ状態
となることにより、当該ＣＲ発振回路との間の接続状態
からは切離されるが、これは、ＣＲ発振回路のテスト時
においては、外部入力端子２０および外部出力端子２１
に外部配線等が付加される場合においても、当該外部配
線によるＣＲ発振回路に対する影響を排除するためであ
る。 【００１４】また、上記テストモードにおけるＣＲ発振
回路の発振動作の開始に伴ない、ＰＭＯＳトランジスタ
１６およびＮＭＯＳトランジスタ１７により形成される
反転回路の出力信号は、帰還信号としてシュミット・ト
リガー１３に帰還入力されて発振動作状態が維持される
が、当該反転回路より出力されるＣＲ発振出力信号は、
同時にＮＡＮＤ回路１８の一方の入力端に入力される。
当該ＮＡＮＤ回路１８の他方の入力端に対しては、前記
テストモード時に対応して、所定のＣＲ発振テスト許可
信号１０２が“Ｈ”レベルにて入力されており、ＮＡＮ
Ｄ回路１８においては、前記ＣＲ発振出力信号とＣＲ発
振テスト許可信号１０２との論理積がとられ、ＮＡＮＤ
回路１８より出力されるＣＲ発振出力信号１０３はパル
ス幅検出回路１９の一方の入力端に入力される。 【００１５】このパルス幅検出回路１９は、図２の回路
構成例に示されるように、遅延回路２３および２４と、
ＡＮＤ回路２５および３１と、ＯＲ回路２６と、それぞ
れカウンタ回路を形成するＤフリップフロップ２７およ
び２９と、Ｄフリップフロップ２８および３０とを備え
て構成される。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）は、当該パルス幅
検出回路１９の正常動作時における動作タイミングを示
す図であり、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）と、図５（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）は、それ
ぞれ当該パルス幅検出回路１９の異常動作時における動
作タイミングを示す図である。 【００１６】図２において、Ｄフリップフロップ２７〜
３０は、テスト開始前において、セット信号１０４によ
り、予めＱ端子出力信号のレベルが“Ｌ”レベルとなる
ように設定されている。テストモード時においては、上
述のように、“Ｈ”レベルのＣＲ発振テスト許可信号１
０２の入力に対応して、ＮＡＮＤ回路１８より出力され
てパルス幅検出回路１９に入力されるＣＲ発振出力信号
１０３は、遅延回路２３および２４において所定の遅延
時間Ｔd だけ遅延されて、それぞれ遅延信号１０５およ
び１０６として出力され、対応するＡＮＤ回路２５およ
び２６の一方の入力端に入力されるとともに、対応する
ＡＮＤ回路２５およびＯＲ回路２６のもう一方の入力端
に対して直接入力される。なお、上記の遅延時間Ｔd
は、ＣＲ発振回路の正常発振動作時における発振信号の
パルス幅を参照して、当該パルス幅よりも小さい特定の
値に設定される。このように遅延時間Ｔd を設定するこ
とにより、ＣＲ発振回路が正常に発振動作している場合
には、ＡＮＤ回路２５による論理積出力信号１０７は、
ＣＲ発振信号１０３のパルス幅よりも小さい時間幅の
“Ｈ”レベルのパルス信号として出力されてＤフリップ
フロップ２７のＣ入力端子に入力される。またＯＲ回路
２６による論理和出力信号１０８は、ＣＲ発振信号１０
３のパルス幅よりも大きい時間幅の“Ｈ”レベルのパル
ス信号として出力されてＤフリップフロップ２８のＣ入
力端子に入力される。 【００１７】Ｄフリップフロップ２７のＤ入力端子はＱ
反転出力端子に接続されており、当該Ｑ反転出力端子
は、Ｄフリップフロップ２９のＣ入力端子に接続されて
いる。Ｄフリップフロップ２９のＤ入力端子には電源電
圧が供給されており、これらのＤフリップフロップ２７
および２９は、Ｄフリップフロップ２９のＱ出力端子を
出力端とするカウンタ回路を形成している。従って、Ｄ
フリップフロップ２９のＱ出力端子からは、論理積出力
信号１０７に対応するカウント出力信号１０９が出力さ
れてＡＮＤ回路３１の一方の入力端に入力される。同様
に、Ｄフリップフロップ２８および３０も、Ｄフリップ
フロップ２７および２９の場合と同様にカウンタ回路を
形成しており、Ｄフリップフロップ３０のＱ出力端子か
らは、論理和出力信号１０８の入力に対応するカウント
出力信号１１０が出力されてＡＮＤ回路３１の他方の入
力端に入力される。ＡＮＤ回路３１においては、これら
のカウント出力信号の論理積がとられて、その論理積出
力信号は、ＣＲ発振回路の発振動作が正常であるか否か
を判定するための正常／異常判別信号１１１として外部
に出力される。なお、この場合において、ＣＲ発振回路
の発振動作が正常である場合には、それぞれＤフリップ
フロップ２７および２８に入力される前記論理積出力信
号１０７および論理和出力信号１０８のパルス信号は、
それぞれ少なくとも連続的に２発以上発生するパルス信
号として形成されており、ＣＲ発振回路が正常発振状態
にある場合には、正常／異常判別信号１１１は“Ｈ”レ
ベルの信号としてパルス幅検出回路１９より出力され
る。即ち、正常／異常判別信号１１１が“Ｈ”レベルの
場合には、ＣＲ発振回路の発振動作は正常であるものと
判定され、また逆に正常／異常判別信号１１１が“Ｌ”
レベルの場合には、発振動作が異常であるものと判定さ
れる。このように、パルス幅検出回路１９における遅延
回路２３および２４の遅延時間を、期待される発振出力
信号のパルス幅に見合う適切な時間に設定することによ
り、出力される正常／異常判別信号１１１のレベル識別
により、ＣＲ発振回路の異常の有無を確実に判定するこ
とができる。 【００１８】なお、前述の図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）の動作タ
イミング図には、ＣＲ発振回路の発振動作が正常動作状
態時におけるＣＲ発振出力信号１０３、遅延信号１０５
および１０６、論理積出力信号１０７、論理和出力信号
１０８、カウント出力信号１０９、カウント出力信号１
１０および正常／異常判別信号１１１が示されており、
また図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）の動作タイミング図には、ＣＲ発振
回路の発振動作が異常動作状態時（デューティ比が０．
５より極めて小さい状態）におけるＣＲ発振出力信号１
０３、遅延信号１０５および１０６、論理積出力信号１
０７、論理和出力信号１０８、カウント出力信号１０
９、カウント出力信号１１０および正常／異常判別信号
１１１が示され、図５（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）の動作タイミング
図には、ＣＲ発振回路の発振動作が異常動作状態時（デ
ューティ比が０．５より極めて大きい状態）におけるＣ
Ｒ発振出力信号１０３、遅延信号１０５および１０６、
論理積出力信号１０７、論理和出力信号１０８、カウン
ト出力信号１０９、カウント出力信号１１０および正常
／異常判別信号１１１が示されている。図３（ｇ）と図
４（ｇ）／図５（ｇ）に示される正常／異常判別信号１
１１の検出レベルの対比により明らかように、正常／異
常判別信号１１１のレベル識別により、ＣＲ発振回路の
異常の有無を確実に判定することができる。 【００１９】 【発明の効果】以上説明したように、本発明は、発振出
力信号のパルス幅が、予め設定されているパルス幅以上
のパルス幅であるか否かを判別する機能を持つパルス幅
検出回路より出力される正常／異常判別信号のレベル判
定により、ＣＲ発振回路の異常動作の有無判定を確実に
行うことができるという効果がある。
し、特に発振出力信号のデューティ比検出機能を併有す
るＣＲ発振回路に関する。 【０００２】 【従来の技術】従来のＣＲ発振回路の１例の回路構成図
が図６に示される。図６は、当該ＣＲ発振回路をテスト
するために、ＬＳＩテスター用測定治具に含まれている
リレー回路４５および抵抗４６が、ＣＲ発振回路の入力
端子４３および出力端子４４に接続されているテスト状
態を示す図であり、当該リレー回路４５および抵抗４６
に対応して、本従来例のＣＲ発振回路は、図６に示され
るように、入力端子４３および出力端子４４と、容量３
２と、反転回路を形成するＰＭＯＳトランジスタ３３、
ＮＭＯＳトランジスタ３４およびＰＭＯＳトランジスタ
４１、ＮＭＯＳトランジスタ４２と、インバータ３５〜
３７と、シュミット・トリガー３８と、ＯＲ回路３９
と、ＡＮＤ回路４０とを備えて構成される。なお、当該
ＣＲ発振回路の発振回路としての通常動作時において
は、所望の発振周波数に対応して、ユーザにより、入力
端子４３と出力端子４４との間には、所定の抵抗が接続
されてＣＲ発振回路が形成される。また図５において
は、特に電源供給の記載が省略されて明示されていない
回路構成要素に対しても、所定の電源電圧が供給されて
いるものとする。このことは、以下の記載においても同
様である。 【０００３】図６において、ＣＲ発振回路のテスト時に
おいては、ＬＳＩテスター用測定治具に含まれるリレー
回路４５が閉路されて、入力端子４３および出力４４を
介して、当該ＣＲ発振回路の入力側に抵抗４６が挿入接
続される。これにより、抵抗４６およひ容量３２のＣＲ
回路と、インバータ３５〜３７、シュミット・トリガー
３８、ＯＲ回路３９、ＡＮＤ回路４０、反転回路を形成
するＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ
４２および同じく反転回路を形成するＰＭＯＳトランジ
スタ３３、ＮＭＯＳトランジスタ３４により構成される
ＣＲ発振回路は発振動作状態となり、容量３２と抵抗４
６により形成されるＣＲ回路の時定数に対応する発振周
波数のクロック信号が発生され、その発振出力信号は、
出力端子４４よりＬＳＩテスターに出力される。 【０００４】ＬＳＩテスターにおいては、出力端子４４
より出力されるクロック信号の発振出力を受けて、当該
ＬＳＩテスター内の電源電圧レベルおよび接地電位レベ
ルを参照して、それぞれ所定のサンプリング・タイミン
グにおいてレベルの比較照合が行われ、これらのサンプ
リング・タイミングにおいて、“Ｈ”レベルと“Ｌ”レ
ベルの存在の有無が確認される。図７（ａ）に示される
のは、上記の出力端子４４より外部に発振出力されるク
ロック信号が、正常な信号形態として出力される場合
に、前記ＬＳＩテスターにおいて、クロック信号の良否
判定を行う際のサンプリング・タイミングＴ1 〜Ｔ8 と
クロック信号との対応関係の二つの例を示した図であ
り、また、図７（ｂ）に示されるのは、同じく上記の出
力端子４４より外部に発振出力されるクロック信号が、
異常な信号形態として出力される場合に、クロック信号
の良否判定を行う際のサンプリング・タイミングＴ1 〜
Ｔ8 とクロック信号との対応関係の二つの例を示す図で
ある。図７（ａ）のクロック信号Ｃ1 およびＣ2 の場合
には、それぞれのデューティ比は略々０．５であり、正
常な発振出力の信号形態となっている。一方、図７
（ｂ）のクロック信号Ｃ3 の場合には、デューティ比は
０．５よりも極めて小さい値の異常な信号形態のなって
おり、クロック信号Ｃ4 の場合には、デューティ比は
０．５よりも極めて大きい値の異常な信号形態となって
いる。この場合に、従来のＣＲ発振回路に対応するテス
ト時における判定基準としては、これらのサンプリング
・タイミングの何れかのタイミングにおいて、“Ｈ”レ
ベルと“Ｌ”レベルの双方のレベルの存在が確認される
場合には、当該ＣＲ発振回路は正常な発振動作状態にあ
るものと判定され、また“Ｈ”レベルと“Ｌ”レベルの
内の何れか一方のレベルのみの存在が確認される場合に
は、ＣＲ発振回路の動作状態は異常であるものと判定さ
れている。従って、上記の図７（ｂ）に示される異常発
振によるクロック信号Ｃ3 およびＣ4 の場合において
も、従来のＣＲ発振回路においては、正常な発振状態に
あるものと判定されているのが実態である。 【０００５】 【発明が解決しようとする課題】上述した従来のＣＲ発
振回路においては、当該ＣＲ発振回路の動作の正常／異
常を判定するテスト時においては、ＬＳＩテスター等の
検査治具を用いて、ＣＲ発振回路の入力端子４３および
出力４４の間に外部から抵抗４６を挿入接続して、当該
ＣＲ発振回路の自己発振動作により発生されるクロック
信号に対するＬＳＩテスタによるサンプリング作用を介
して、“Ｈ”レベルと“Ｌ”レベルの双方のレベルの存
在の有無、即ちＣＲ発振回路が正常に発振しているか否
かの判定が行われているが、当該テスト方法において
は、単にＣＲ発振回路の発振の有無を判定しているのみ
であり、仮に当該ＣＲ発振回路が異常発振状態にあっ
て、図７（ｂ）におけるクロック信号Ｃ3 およびＣ4 の
ように、その発振デューティ比が０．５とは大きく異な
る異常状態にある場合においても、サンプリング・タイ
ムＴ1 〜Ｔ8 の何れかのタイミングにおいて、“Ｈ”レ
ベルと“Ｌ”レベルの双方のレベルが存在することが検
出され、ＣＲ発振回路の発振動作は正常であるものと判
定される。従って、その発振出力が実際に正常な発振出
力信号であるか否かの判定については確認することがで
きないという欠点がある。 【０００６】 【０００７】 【０００８】 【０００９】【課題を解決するための手段】本発明は、 一端を入出力
端とする容量と、この容量の出力をシュミット・トリガ
ー入力し反転出力する反転手段とを備え、この反転手段
および前記容量の出力間に外部抵抗が接続され、前記容
量および前記外部抵抗による時定数ＣＲに対応した周波
数の発振信号を出力するＣＲ発振回路において、自己発
振動作をテストするテストモード時に前記外部抵抗の代
わりに内部で切替え接続される内部抵抗と、前記テスト
モード時に前記反転手段および前記容量の出力間で前記
外部抵抗から前記内部抵抗に切替え接続するスイッチ手
段と、前記テストモード時に前記発振信号に対応したＣ
Ｒ発振出力信号を入力して所定時間遅延させて出力する
第１の遅延回路と、前記ＣＲ発振出力信号および前記第
１の遅延回路の出力信号を入力して論理積を取って出力
する第１のＡＮＤ回路と、前記ＣＲ発振出力信号を入力
して前記所定時間遅延させて出力する第２の遅延回路
と、前記ＣＲ発振出力信号および前記第２の遅延回路の
出力信号を入力して論理和を取って出力するＯＲ回路
と、テスト開始前にリセットされ前記第１のＡＮＤ回路
の出力信号を入力してカウントし第１のカウント信号を
出力する第１のカウント回路と、テスト開始前にリセッ
トされ前記ＯＲ回路の出力信号を入力してカウントし第
２のカウント信号を出力する第２のカウント回路と、前
記第１および第２のカウント回路のカウント出力信号を
入力して論理積を取って正常／異常判別信号を出力する
第２のＡＮＤ回路とを有するパルス幅検出手段と、を備
えている。 【００１０】 【００１１】 【発明の実施の形態】次に、本発明について図面を参照
して説明する。 【００１２】図１は本発明の１実施形態の回路構成図で
ある。図１に示されるように、本実施形態は、外部入力
端子２０、外部出力端子２１および検出出力端子２２に
対応して、“Ｈ”レベル入力によりＯＦＦ状態となるト
ランスファゲート１〜４と、抵抗５と、インバータ６お
よび１０〜１２と、容量７と、それぞれ反転回路を形成
するＰＭＯＳトランジスタ８、ＮＭＯＳトランジスタ９
およびＰＭＯＳトランジスタ１６、ＮＭＯＳトランジス
タ１７と、シュミット・トリガー１３と、ＯＲ回路１４
と、ＡＮＤ回路１５と、ＮＡＮＤ回路１８と、パルス幅
検出回路１９とを備えて構成される。また、図２は、パ
ルス幅検出回路１９の回路構成例を示す図であり、遅延
回路２４および２５と、ＡＮＤ回路２６および３２と、
ＯＲ回路２７と、Ｄフリップフロップ２８〜３１とを備
えて構成される。 【００１３】図１において、テストモードにおいては、
自己発振許可信号１０１は“Ｈ”レベルに設定されて入
力され、これにより、トランスファゲート１および２は
ＯＦＦ状態となり、トランスファゲート３および４はＯ
Ｎ状態となる。この状態においては、抵抗５は容量７と
ともにＣＲ発振回路のＣＲ回路として組込まれ、これら
の抵抗５および容量７の時定数に対応する所定の発振周
波数において発振動作状態となる。このＣＲ発振回路自
体の構成および動作については、前述の従来例の場合と
同様である。また、外部入力端子２０および外部出力端
子２１は、トランスファゲート１および２がＯＦＦ状態
となることにより、当該ＣＲ発振回路との間の接続状態
からは切離されるが、これは、ＣＲ発振回路のテスト時
においては、外部入力端子２０および外部出力端子２１
に外部配線等が付加される場合においても、当該外部配
線によるＣＲ発振回路に対する影響を排除するためであ
る。 【００１４】また、上記テストモードにおけるＣＲ発振
回路の発振動作の開始に伴ない、ＰＭＯＳトランジスタ
１６およびＮＭＯＳトランジスタ１７により形成される
反転回路の出力信号は、帰還信号としてシュミット・ト
リガー１３に帰還入力されて発振動作状態が維持される
が、当該反転回路より出力されるＣＲ発振出力信号は、
同時にＮＡＮＤ回路１８の一方の入力端に入力される。
当該ＮＡＮＤ回路１８の他方の入力端に対しては、前記
テストモード時に対応して、所定のＣＲ発振テスト許可
信号１０２が“Ｈ”レベルにて入力されており、ＮＡＮ
Ｄ回路１８においては、前記ＣＲ発振出力信号とＣＲ発
振テスト許可信号１０２との論理積がとられ、ＮＡＮＤ
回路１８より出力されるＣＲ発振出力信号１０３はパル
ス幅検出回路１９の一方の入力端に入力される。 【００１５】このパルス幅検出回路１９は、図２の回路
構成例に示されるように、遅延回路２３および２４と、
ＡＮＤ回路２５および３１と、ＯＲ回路２６と、それぞ
れカウンタ回路を形成するＤフリップフロップ２７およ
び２９と、Ｄフリップフロップ２８および３０とを備え
て構成される。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）は、当該パルス幅
検出回路１９の正常動作時における動作タイミングを示
す図であり、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）と、図５（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）は、それ
ぞれ当該パルス幅検出回路１９の異常動作時における動
作タイミングを示す図である。 【００１６】図２において、Ｄフリップフロップ２７〜
３０は、テスト開始前において、セット信号１０４によ
り、予めＱ端子出力信号のレベルが“Ｌ”レベルとなる
ように設定されている。テストモード時においては、上
述のように、“Ｈ”レベルのＣＲ発振テスト許可信号１
０２の入力に対応して、ＮＡＮＤ回路１８より出力され
てパルス幅検出回路１９に入力されるＣＲ発振出力信号
１０３は、遅延回路２３および２４において所定の遅延
時間Ｔd だけ遅延されて、それぞれ遅延信号１０５およ
び１０６として出力され、対応するＡＮＤ回路２５およ
び２６の一方の入力端に入力されるとともに、対応する
ＡＮＤ回路２５およびＯＲ回路２６のもう一方の入力端
に対して直接入力される。なお、上記の遅延時間Ｔd
は、ＣＲ発振回路の正常発振動作時における発振信号の
パルス幅を参照して、当該パルス幅よりも小さい特定の
値に設定される。このように遅延時間Ｔd を設定するこ
とにより、ＣＲ発振回路が正常に発振動作している場合
には、ＡＮＤ回路２５による論理積出力信号１０７は、
ＣＲ発振信号１０３のパルス幅よりも小さい時間幅の
“Ｈ”レベルのパルス信号として出力されてＤフリップ
フロップ２７のＣ入力端子に入力される。またＯＲ回路
２６による論理和出力信号１０８は、ＣＲ発振信号１０
３のパルス幅よりも大きい時間幅の“Ｈ”レベルのパル
ス信号として出力されてＤフリップフロップ２８のＣ入
力端子に入力される。 【００１７】Ｄフリップフロップ２７のＤ入力端子はＱ
反転出力端子に接続されており、当該Ｑ反転出力端子
は、Ｄフリップフロップ２９のＣ入力端子に接続されて
いる。Ｄフリップフロップ２９のＤ入力端子には電源電
圧が供給されており、これらのＤフリップフロップ２７
および２９は、Ｄフリップフロップ２９のＱ出力端子を
出力端とするカウンタ回路を形成している。従って、Ｄ
フリップフロップ２９のＱ出力端子からは、論理積出力
信号１０７に対応するカウント出力信号１０９が出力さ
れてＡＮＤ回路３１の一方の入力端に入力される。同様
に、Ｄフリップフロップ２８および３０も、Ｄフリップ
フロップ２７および２９の場合と同様にカウンタ回路を
形成しており、Ｄフリップフロップ３０のＱ出力端子か
らは、論理和出力信号１０８の入力に対応するカウント
出力信号１１０が出力されてＡＮＤ回路３１の他方の入
力端に入力される。ＡＮＤ回路３１においては、これら
のカウント出力信号の論理積がとられて、その論理積出
力信号は、ＣＲ発振回路の発振動作が正常であるか否か
を判定するための正常／異常判別信号１１１として外部
に出力される。なお、この場合において、ＣＲ発振回路
の発振動作が正常である場合には、それぞれＤフリップ
フロップ２７および２８に入力される前記論理積出力信
号１０７および論理和出力信号１０８のパルス信号は、
それぞれ少なくとも連続的に２発以上発生するパルス信
号として形成されており、ＣＲ発振回路が正常発振状態
にある場合には、正常／異常判別信号１１１は“Ｈ”レ
ベルの信号としてパルス幅検出回路１９より出力され
る。即ち、正常／異常判別信号１１１が“Ｈ”レベルの
場合には、ＣＲ発振回路の発振動作は正常であるものと
判定され、また逆に正常／異常判別信号１１１が“Ｌ”
レベルの場合には、発振動作が異常であるものと判定さ
れる。このように、パルス幅検出回路１９における遅延
回路２３および２４の遅延時間を、期待される発振出力
信号のパルス幅に見合う適切な時間に設定することによ
り、出力される正常／異常判別信号１１１のレベル識別
により、ＣＲ発振回路の異常の有無を確実に判定するこ
とができる。 【００１８】なお、前述の図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）の動作タ
イミング図には、ＣＲ発振回路の発振動作が正常動作状
態時におけるＣＲ発振出力信号１０３、遅延信号１０５
および１０６、論理積出力信号１０７、論理和出力信号
１０８、カウント出力信号１０９、カウント出力信号１
１０および正常／異常判別信号１１１が示されており、
また図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）および（ｇ）の動作タイミング図には、ＣＲ発振
回路の発振動作が異常動作状態時（デューティ比が０．
５より極めて小さい状態）におけるＣＲ発振出力信号１
０３、遅延信号１０５および１０６、論理積出力信号１
０７、論理和出力信号１０８、カウント出力信号１０
９、カウント出力信号１１０および正常／異常判別信号
１１１が示され、図５（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）および（ｇ）の動作タイミング
図には、ＣＲ発振回路の発振動作が異常動作状態時（デ
ューティ比が０．５より極めて大きい状態）におけるＣ
Ｒ発振出力信号１０３、遅延信号１０５および１０６、
論理積出力信号１０７、論理和出力信号１０８、カウン
ト出力信号１０９、カウント出力信号１１０および正常
／異常判別信号１１１が示されている。図３（ｇ）と図
４（ｇ）／図５（ｇ）に示される正常／異常判別信号１
１１の検出レベルの対比により明らかように、正常／異
常判別信号１１１のレベル識別により、ＣＲ発振回路の
異常の有無を確実に判定することができる。 【００１９】 【発明の効果】以上説明したように、本発明は、発振出
力信号のパルス幅が、予め設定されているパルス幅以上
のパルス幅であるか否かを判別する機能を持つパルス幅
検出回路より出力される正常／異常判別信号のレベル判
定により、ＣＲ発振回路の異常動作の有無判定を確実に
行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の１実施形態の回路構成を示す図であ
る。 【図２】本実施形態におけるパルス検出回路の回路構成
を示す図である。 【図３】正常発振動作時におけるパルス幅検出回路の動
作タイミング図である。 【図４】異常発振動作時（デューティ比がが０．５より
極めて小さい状態）におけるパルス幅検出回路の動作タ
イミング図である。 【図５】異常発振動作時（デューティ比がが０．５より
極めて大きい状態）におけるパルス幅検出回路の動作タ
イミング図である。 【図６】従来例のテスト時における回路構成を示す図で
ある。 【図７】本従来例における発振出力信号のサンプリング
・タイミング図である。 【符号の説明】 １〜４ トランスファゲート ５、４６ 抵抗 ６、１０〜１２、３５〜３７ インバータ ７、３２ 容量 ８、１６、３３、４１ ＰＯＭＳトランジスタ ９、１７、３４、４２ ＮＭＯＳトランジスタ １３、３８ シュミット・トリガー １４、２６、３９ ＯＲ回路 １５、２５、３１ ＡＮＤ回路 １８、４０ ＮＡＮＤ回路 １９ パルス幅検出回路 ２０、４３ 外部入力端子 ２１、４４ 外部出力端子 ２２ 検出出力端子 ２３、２４ 遅延回路 ２７〜３０ Ｄフリップフロップ ４５ リレー回路 １０１ 自己発振許可信号 １０２ ＣＲ発振テスト許可信号 １０３ ＣＲ発振出力信号 １０４ セット信号 １０５、１０６ 遅延信号 １０７ 論理積出力信号 １０８ 論理和出力信号 １０９、１１０ カウント出力信号 １１１ 正常／異常判別信号
る。 【図２】本実施形態におけるパルス検出回路の回路構成
を示す図である。 【図３】正常発振動作時におけるパルス幅検出回路の動
作タイミング図である。 【図４】異常発振動作時（デューティ比がが０．５より
極めて小さい状態）におけるパルス幅検出回路の動作タ
イミング図である。 【図５】異常発振動作時（デューティ比がが０．５より
極めて大きい状態）におけるパルス幅検出回路の動作タ
イミング図である。 【図６】従来例のテスト時における回路構成を示す図で
ある。 【図７】本従来例における発振出力信号のサンプリング
・タイミング図である。 【符号の説明】 １〜４ トランスファゲート ５、４６ 抵抗 ６、１０〜１２、３５〜３７ インバータ ７、３２ 容量 ８、１６、３３、４１ ＰＯＭＳトランジスタ ９、１７、３４、４２ ＮＭＯＳトランジスタ １３、３８ シュミット・トリガー １４、２６、３９ ＯＲ回路 １５、２５、３１ ＡＮＤ回路 １８、４０ ＮＡＮＤ回路 １９ パルス幅検出回路 ２０、４３ 外部入力端子 ２１、４４ 外部出力端子 ２２ 検出出力端子 ２３、２４ 遅延回路 ２７〜３０ Ｄフリップフロップ ４５ リレー回路 １０１ 自己発振許可信号 １０２ ＣＲ発振テスト許可信号 １０３ ＣＲ発振出力信号 １０４ セット信号 １０５、１０６ 遅延信号 １０７ 論理積出力信号 １０８ 論理和出力信号 １０９、１１０ カウント出力信号 １１１ 正常／異常判別信号
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/0231
H03K 3/03
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 一端を入出力端とする容量と、この容量
の出力をシュミット・トリガー入力し反転出力する反転
手段とを備え、この反転手段および前記容量の出力間に
外部抵抗が接続され、前記容量および前記外部抵抗によ
る時定数ＣＲに対応した周波数の発振信号を出力するＣ
Ｒ発振回路において、自己発振動作をテストするテスト
モード時に前記外部抵抗の代わりに内部で切替え接続さ
れる内部抵抗と、前記テストモード時に前記反転手段お
よび前記容量の出力間で前記外部抵抗から前記内部抵抗
に切替え接続するスイッチ手段と、 前記テストモード時に前記発振信号に対応したＣＲ発振
出力信号を入力して所定時間遅延させて出力する第１の
遅延回路と、前記ＣＲ発振出力信号および前記第１の遅
延回路の出力信号を入力して論理積を取って出力する第
１のＡＮＤ回路と、前記ＣＲ発振出力信号を入力して前
記所定時間遅延させて出力する第２の遅延回路と、前記
ＣＲ発振出力信号および前記第２の遅延回路の出力信号
を入力して論理和を取って出力するＯＲ回路と、テスト
開始前にリセットされ前記第１のＡＮＤ回路の出力信号
を入力してカウントし第１のカウント信号を出力する第
１のカウント回路と、テスト開始前にリセットされ前記
ＯＲ回路の出力信号を入力してカウントし第２のカウン
ト信号を出力する第２のカウント回路と、前記第１およ
び第２のカウント回路のカウント出力信号を入力して論
理積を取って正常／異常判別信号を出力する第２のＡＮ
Ｄ回路とを有するパルス幅検出手段と、 を備えるＣＲ発振回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29281897A JP3408408B2 (ja) | 1997-10-24 | 1997-10-24 | Ｃｒ発振回路 |
| EP98119868A EP0911640A3 (en) | 1997-10-24 | 1998-10-20 | Oscillatory circuit having built-in test circuit |
| TW087117368A TW449957B (en) | 1997-10-24 | 1998-10-20 | Oscillatory circuit having built-in test circuit for checking oscillating signal for duty factor |
| US09/176,325 US6084482A (en) | 1997-10-24 | 1998-10-22 | Oscillatory circuit having built-in test circuit for checking oscillating signal for duty factor |
| KR1019980044540A KR100287008B1 (ko) | 1997-10-24 | 1998-10-23 | 발진신호의 충격계수를 점검하기 위한 테스트 회로를 내장한발진회로 |
| CN98124172A CN1100381C (zh) | 1997-10-24 | 1998-10-24 | 具有检测振荡信号的占空因数的机内测试电路的振荡电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29281897A JP3408408B2 (ja) | 1997-10-24 | 1997-10-24 | Ｃｒ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127058A JPH11127058A (ja) | 1999-05-11 |
| JP3408408B2 true JP3408408B2 (ja) | 2003-05-19 |
Family
ID=17786753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29281897A Expired - Fee Related JP3408408B2 (ja) | 1997-10-24 | 1997-10-24 | Ｃｒ発振回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6084482A (ja) |
| EP (1) | EP0911640A3 (ja) |
| JP (1) | JP3408408B2 (ja) |
| KR (1) | KR100287008B1 (ja) |
| CN (1) | CN1100381C (ja) |
| TW (1) | TW449957B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020036694A1 (en) * | 1998-05-07 | 2002-03-28 | Merril Jonathan R. | Method and system for the storage and retrieval of web-based educational materials |
| US6426641B1 (en) * | 1998-10-21 | 2002-07-30 | International Business Machines Corporation | Single pin performance screen ring oscillator with frequency division |
| CA2308820A1 (en) | 2000-05-15 | 2001-11-15 | The Governors Of The University Of Alberta | Wireless radio frequency technique design and method for testing of integrated circuits and wafers |
| KR100415425B1 (ko) * | 2000-11-18 | 2004-01-16 | 팬아시아 페이퍼 코리아 주식회사 | 두께 센서 테스트 장비 |
| JP2002237200A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体装置およびその検査方法 |
| KR100446305B1 (ko) * | 2002-08-20 | 2004-09-01 | 삼성전자주식회사 | 제어 가능한 슈미트 트리거를 이용한 전원 전압 및 온도에무관한 ｒｃ 오실레이터 |
| KR100529390B1 (ko) * | 2004-02-19 | 2005-11-17 | 주식회사 하이닉스반도체 | 개회로 디지털 듀티 보정 회로 |
| KR100641706B1 (ko) * | 2004-11-03 | 2006-11-03 | 주식회사 하이닉스반도체 | 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법 |
| US8054119B2 (en) * | 2005-04-19 | 2011-11-08 | International Business Machines Corporation | System and method for on/off-chip characterization of pulse-width limiter outputs |
| JP2009529823A (ja) * | 2006-03-10 | 2009-08-20 | エヌエックスピー ビー ヴィ | 水晶発振子のためのパルス整形回路 |
| US7358785B2 (en) * | 2006-04-06 | 2008-04-15 | International Business Machines Corporation | Apparatus and method for extracting a maximum pulse width of a pulse width limiter |
| US7330061B2 (en) * | 2006-05-01 | 2008-02-12 | International Business Machines Corporation | Method and apparatus for correcting the duty cycle of a digital signal |
| US7411427B1 (en) * | 2006-07-28 | 2008-08-12 | Zilog, Inc. | Clock input filter circuit |
| US8299777B2 (en) * | 2009-12-30 | 2012-10-30 | Echostar Technologies L.L.C. | Calculating a parasitic capacitance of an oscillator circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4245289A (en) * | 1978-10-25 | 1981-01-13 | Rockwell International Corporation | Power supply monitor |
| CA1254957A (en) * | 1986-11-07 | 1989-05-30 | Mitel Corporation | Frequency doubler |
| US4761604A (en) * | 1987-04-27 | 1988-08-02 | Tektronix, Inc. | Identification of carrier frequency for pulsed signals |
| US5404890A (en) * | 1993-06-11 | 1995-04-11 | R. J. Reynolds Tobacco Company | Cigarette filter |
| US5481228A (en) * | 1993-10-15 | 1996-01-02 | Hewlett-Packard Corporation | Method and apparatus for controlling oscillator duty cycle |
| US5481536A (en) * | 1993-10-29 | 1996-01-02 | Siemens Aktiengesellschaft | Method for restoring a prescribed sequence for unordered cell streams in ATM switching technology |
| US5481563A (en) * | 1994-03-14 | 1996-01-02 | Network Systems Corporation | Jitter measurement using a statistically locked loop |
| US5594388A (en) * | 1995-06-07 | 1997-01-14 | American Microsystems, Inc. | Self-calibrating RC oscillator |
-
1997
- 1997-10-24 JP JP29281897A patent/JP3408408B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-20 EP EP98119868A patent/EP0911640A3/en not_active Withdrawn
- 1998-10-20 TW TW087117368A patent/TW449957B/zh active
- 1998-10-22 US US09/176,325 patent/US6084482A/en not_active Expired - Fee Related
- 1998-10-23 KR KR1019980044540A patent/KR100287008B1/ko not_active IP Right Cessation
- 1998-10-24 CN CN98124172A patent/CN1100381C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1219800A (zh) | 1999-06-16 |
| KR100287008B1 (ko) | 2001-04-16 |
| EP0911640A2 (en) | 1999-04-28 |
| CN1100381C (zh) | 2003-01-29 |
| US6084482A (en) | 2000-07-04 |
| KR19990037340A (ko) | 1999-05-25 |
| EP0911640A3 (en) | 1999-06-16 |
| JPH11127058A (ja) | 1999-05-11 |
| TW449957B (en) | 2001-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3408408B2 (ja) | Ｃｒ発振回路 | |
| KR900008192B1 (ko) | 테스트 회로를 갖는 반도체 장치 | |
| JPH01259274A (ja) | 集積回路の試験方式 | |
| JPH1195859A (ja) | 集積回路内蔵発振回路 | |
| US5945850A (en) | Edge signal restoration circuit and method | |
| JP3278153B2 (ja) | 試験回路及び方法 | |
| US6765414B2 (en) | Low frequency testing, leakage control, and burn-in control for high-performance digital circuits | |
| US5923201A (en) | Clock signal generating circuit | |
| JP2811969B2 (ja) | 位相同期回路 | |
| US7152195B2 (en) | Scan test circuit | |
| JP2004208108A (ja) | 集積回路 | |
| EP0911970A2 (en) | Edge detection circuit | |
| JP2896955B2 (ja) | 集積回路装置のテスト方法 | |
| JP2599759B2 (ja) | フリップフロップテスト方式 | |
| JP4039543B2 (ja) | 遅延回路 | |
| JPH05327422A (ja) | Ｄフリップフロップ回路 | |
| JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
| JP2000323965A (ja) | Ｃｒ発振回路及びそのテスト方法 | |
| JPH09214296A (ja) | 半導体装置のシュミット入力バッファ回路とその検査方法 | |
| KR100480568B1 (ko) | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 | |
| KR930003179Y1 (ko) | 직류출력 테스트 회로 | |
| JP3457870B2 (ja) | タイムドメインフィルター | |
| JPS6123835Y2 (ja) | ||
| JP3469970B2 (ja) | 発振装置 | |
| JP3062117B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020312 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030225 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |