JP5925445B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5925445B2
JP5925445B2 JP2011179489A JP2011179489A JP5925445B2 JP 5925445 B2 JP5925445 B2 JP 5925445B2 JP 2011179489 A JP2011179489 A JP 2011179489A JP 2011179489 A JP2011179489 A JP 2011179489A JP 5925445 B2 JP5925445 B2 JP 5925445B2
Authority
JP
Japan
Prior art keywords
diffusion layer
type diffusion
contact
insulating film
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011179489A
Other languages
English (en)
Other versions
JP2013042071A (ja
Inventor
津村 和宏
和宏 津村
嘉胤 廣瀬
嘉胤 廣瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2011179489A priority Critical patent/JP5925445B2/ja
Publication of JP2013042071A publication Critical patent/JP2013042071A/ja
Application granted granted Critical
Publication of JP5925445B2 publication Critical patent/JP5925445B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、パッドを備える半導体装置に関する。特に、ワイヤボンディングに用いられるパッドを備える半導体装置に関する。
従来の半導体装置について説明する。図10は、ワイヤボンディングに用いられるパッドを備える従来の半導体装置のパッド部の断面図である。この半導体装置においては、ワイヤボンディングされるパッド57の下方に、コンタクト58及び保護用のダイオード55が設けられている。ダイオード55のアノードであるP型ウェル55aは、接地端子に接続される。ダイオード55のカソードであるN型拡散層55bは、コンタクト58を介してパッド57に接続される(例えば、特許文献1参照)。
特開2008−166628号公報
ここで、従来の技術では、ワイヤボンディングがパッド57に対して実施されると、ワイヤボンディングの衝撃で発生した応力により、パッド57の下の層間絶縁膜にクラックが入ることがある。このクラックを通し、パッド57が、他のアルミやポリシリコンなどの金属膜や拡散層とショートすることがある。
本発明は、上記課題に鑑みてなされ、パッド下のクラックによるショート不良が起こりにくい半導体装置を提供する。
本発明は、上記課題を解決するため、ワイヤボンディングに用いられるパッドを備える半導体装置において、半導体基板と、前記半導体基板の表面に設けられるウェルと、前記ウェルの表面に設けられる第二導電型拡散層と、前記ウェルの上に、前記第二導電型拡散層を囲うよう設けられるフィールド絶縁膜と、前記ウェルの表面に、前記フィールド絶縁膜を囲うよう設けられる第一導電型拡散層と、前記第二導電型拡散層の上に設けられる層間絶縁膜と、前記第二導電型拡散層と金属層とを接続し、前記第二導電型拡散層の上の前記層間絶縁膜を囲うよう設けられるコンタクトと、前記層間絶縁膜及び前記コンタクトの上に設けられる前記金属膜と、前記金属膜における前記パッド開口部を定義する開口部を備え、金属膜の上に設けられる保護膜と、からなるパッド部を備えている半導体装置とする。
本発明では、パッドの下の層間絶縁膜はコンタクトで囲われているので、ワイヤボンディング時に生じたパッドの下の層間絶縁膜のクラックはコンタクトの外周縁よりも外側に入らない。よって、クラックを通し、パッドが、外周縁よりも外側のアルミやポリシリコンなどの金属膜や拡散層とショートすることが防げる。
半導体装置のパッド部を示す図であり、(A)は断面図であり、(B)は平面図である。 半導体装置のパッド部を示す回路図である。 半導体装置のパッド部を示す平面図である。 半導体装置のパッド部を示す図であり、(A)は断面図であり、(B)は平面図である。 半導体装置のパッド部を示す回路図である。 半導体装置のパッド部を示す平面図である。 半導体装置のパッド部を示す図であり、(A)は半導体装置の断面図であり、(B)は(A)の半導体装置の平面図である。 半導体装置のパッド部を示す回路図である。 半導体装置のパッド部を示す平面図である。 従来の半導体装置のパッド部の断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
まず、半導体装置の構造について説明する。図1は、半導体装置のパッド部を示す図であり、(A)は(B)のX−X断面図であり、(B)は平面図である。
パッド部10は、図1の(A)に示すように、半導体基板11、P型ウェル12、N型拡散層13、P型拡散層14、フィールド絶縁膜15、層間絶縁膜16、コンタクト17、金属膜18、及び、金属膜18におけるパッド開口部18aを定義する開口部を備える保護膜19を備える。P型ウェル12とN型拡散層13とP型拡散層14とは、ダイオード14aを構成する。
P型ウェル12は、半導体基板11の表面に設けられる。N型拡散層13は、P型ウェル12の表面に設けられる。フィールド絶縁膜15は、P型ウェル12の上に、N型拡散層13を囲うよう設けられる。P型拡散層14は、P型ウェル12の表面に、フィールド絶縁膜15を囲うよう設けられる。層間絶縁膜16は、N型拡散層13の上に設けられる。コンタクト17は、N型拡散層13と金属層18とを接続し、N型拡散層13の上の層間絶縁膜16を囲んで設けられる。金属膜18は、層間絶縁膜16及びコンタクト17の上に設けられる。保護膜19は、金属膜18におけるパッド開口部18aを定義する開口部を備え、金属膜18の上に設けられる。ここで、図1の(B)に示すように、N型拡散層13は、コンタクト17の外周縁17aよりも外側まで設けられる。また、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられる。
半導体装置を動作させるためには、パッド開口部18aには、所定の電圧が印加される。また、P型拡散層14には、接地電圧VSS(第二電源電圧)が印加される。
ここで、ワイヤボンディングがパッド開口部18aに対して実施されると、ワイヤボンディングの衝撃で発生した応力により、パッド開口部18aの下の層間絶縁膜16にクラックが入ることがある。このクラックを通して、金属膜18とN型拡散層13とがショートすることがある。しかし、金属膜18とN型拡散層13とは、コンタクト17で接続され、同電位になっているので、ショートしても問題ない。また、パッド開口部18aの下の層間絶縁膜16はコンタクト17で囲われているので、ワイヤボンディング時に生じたパッド開口部18aの下の層間絶縁膜16のクラックはコンタクト17の外周縁17aよりも外側に広がらない。よって、金属膜18は、クラックを介して、外周縁17aよりも外側にあるアルミやポリシリコンなどの金属膜や拡散層とショートすることがない。
次に、パッド部10の回路について説明する。図2は、パッド部を示す等価回路図である。
パッド開口部18aを構成する金属膜18は、ダイオード14aのカソードであるN型拡散層13及び内部回路の入力端子に接続される。ダイオード14aのアノードであるP型ウェル12及びP型拡散層14は、接地端子に接続される。
[効果]
以上のような構成においては、パッド開口部18aの下の層間絶縁膜16はコンタクト17で囲われているので、ワイヤボンディング時に生じたパッド開口部18aの下の層間絶縁膜16のクラックはコンタクト17の外周縁17aよりも外側に入らない。よって、金属層18が、クラックを通し、外周縁17aよりも外側のアルミやポリシリコンなどの金属膜や拡散層とショートすることを防止できる。
[変形例1]
ダイオード14aは、図1では、アノードをP型ウェル12及びP型拡散層14とし、カソードをN型拡散層13としている。変形例1においては、図示しないが、アノードをP型拡散層14とし、カソードをN型ウェル(図示せず)及びN型拡散層13とする。
[変形例2]
図1に示した実施例では、N型拡散層13は、コンタクト17の内周縁17bの内側全面に設けられている。変形例2においては、図3に示すように、N型拡散層13を内側全面には設けず、枠状に配置する。そのためN型拡散層13がない領域もある。
[変形例3]
図1で示した実施例では、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられている。しかし、変形例3においては、図示しないが、パッド開口部18aの開口端は、コンタクト17の外周縁17aよりも外側に設けられる。この時、コンタクト17がターゲットにならないように、ワイヤボンディングがパッド開口部18aに対して実施される。つまり、コンタクト17は、パッド開口部18aの開口端の内側に、且つ、パッド開口部18aにおけるワイヤボンディングされる領域の外側に設けられる。
まず、半導体装置の構造について説明する。図4は、半導体装置のパッド部を示す図であり、(A)は(B)のX−X断面図であり、(B)は平面図である。
実施例1との差異は次の通りである。P型ウェル12がN型ウェル22に変更され、N型拡散層13がP型拡散層23に変更され、P型拡散層14がN型拡散層24に変更されている。N型ウェル22とP型拡散層23とN型拡散層24とは、ダイオード24aを構成する。また、N型拡散層24には、電源電圧VDD(第一電源電圧)が印加される。
次に、パッド部10の回路について説明する。図5は、パッド部を示す等価回路図である。
金属膜18は、ダイオード24aのアソードであるP型拡散層23及び内部回路の入力端子に接続される。ダイオード24aのカソードであるN型ウェル22及びN型拡散層24は、電源端子に接続される。
[変形例1]
図4で示した実施例では、ダイオード24aは、アノードをP型拡散層23とし、カソードをN型ウェル22及びN型拡散層24としている。図示しないが、アノードをP型ウェル(図示せず)及びP型拡散層23とし、カソードをN型拡散層24としても良い。
[変形例2]
図4で示した実施例では、P型拡散層23は、コンタクト17の内周縁17bの内側全面に設けられている。しかし、図6に示すように、P型拡散層23を枠状に設け、内側全面には設けなくても良い。
[変形例3]
図4では、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられている。しかし、図示しないが、パッド開口部18aの開口端を、コンタクト17の外周縁17aよりも外側に設けても良い。この時、コンタクト17がターゲットにならないように、ワイヤボンディングがパッド開口部18aに対して実施される。つまり、コンタクト17は、パッド開口部18aの開口端の内側に、且つ、パッド開口部18aにおけるワイヤボンディングされる領域の外側に設けられる。
まず、半導体装置の構造について説明する。図7は、半導体装置のパッド部を示す図であり、(A)は(B)のX−X断面図であり、(B)は平面図である。
パッド部10は、図7の(A)に示すように、半導体基板11、P型ウェル12、N型拡散層13、P型拡散層14、N型ウェル22、P型拡散層23、N型拡散層24、フィールド絶縁膜15、層間絶縁膜16、コンタクト17、金属膜18、及び、金属膜18におけるパッド開口部18aを定義する開口部を備える保護膜19を備える。P型ウェル12とN型拡散層13とP型拡散層14とは、ダイオード14aを構成する。N型ウェル22とP型拡散層23とN型拡散層24とは、ダイオード24aを構成する。
P型ウェル12は、半導体基板11の表面に設けられる。N型拡散層13は、P型ウェル12の表面に設けられる。N型ウェル22は、半導体基板11の表面に設けられる。P型拡散層23は、N型ウェル22の表面に設けられる。フィールド絶縁膜15は、P型ウェル12及びN型ウェル22の上に、N型拡散層13を囲うよう設けられ、且つ、P型拡散層23を囲うよう設けられる。P型拡散層14は、P型ウェル12の表面に、フィールド絶縁膜15に隣接して設けられる。N型拡散層24は、N型ウェル22の表面に、フィールド絶縁膜15に隣接して設けられる。層間絶縁膜16は、N型拡散層13及びP型拡散層23の上に設けられる。コンタクト17は、N型拡散層13及びP型拡散層23と金属層18とを接続し、N型拡散層13及びP型拡散層23の上の層間絶縁膜16を囲うよう設けられる。この時、図7の(B)に示すように、フィールド絶縁膜15とコンタクト17との間に、不純物が注入されていないポリシリコンなどの絶縁膜15aが設けられている。金属膜18は、層間絶縁膜16及びコンタクト17の上に設けられる。保護膜19は、金属膜18におけるパッド開口部18aを定義する開口部を備え、金属膜18の上に設けられる。ここで、図1の(B)に示すように、N型拡散層13及びP型拡散層23は、コンタクト17の外周縁17aよりも外側まで設けられる。また、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられる。
半導体装置を動作させるために、金属膜18には、所定の電圧が印加される。また、P型拡散層14には、接地電圧VSSが印加される。また、N型拡散層24に、電源電圧VDDが印加される。
ここで、絶縁膜15aは、コンタクト17とP型ウェル12とのショート及びコンタクト17とN型ウェル22とのショートを防止している。
次に、パッド部10の回路について説明する。図8は、パッド部を示す回路図である。
金属膜18は、ダイオード14aのカソードであるN型拡散層13及び内部回路の入力端子に接続される。ダイオード14aのアノードであるP型ウェル12及びP型拡散層14は、接地端子に接続される。また、パッド開口部18aは、ダイオード24aのアソードであるP型拡散層23及び内部回路の入力端子に接続される。ダイオード24aのカソードであるN型ウェル22及びN型拡散層24は、電源端子に接続される。
[変形例1]
N型拡散層13は、コンタクト17の内周縁17bの内側において、図7では、全面に設けているが、図9に示すように、全面に設けなくても良い。P型拡散層23も同様である。
[変形例2]
図7では、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられている。しかし、図示しないが、パッド開口部18aの開口端を、コンタクト17の外周縁17aよりも外側に設けても良い。この時、コンタクト17がターゲットにならないように、ワイヤボンディングがパッド開口部18aに対して実施される。つまり、コンタクト17は、パッド開口部18aの開口端の内側に、且つ、パッド開口部18aにおけるワイヤボンディングされる領域の外側に設けられる。
[変形例3]
図7では、コンタクト17とP型ウェル12とのショート及びコンタクト17とN型ウェル22とのショートを防止するように、絶縁膜15aを設けている。しかし、図示しないが、前述のショートの危険性が無い場合、絶縁膜15aは設けなくても良い。この時、例えば、半導体製造プロセス上、N型拡散層13及びP型拡散層23がフィールド絶縁膜15の下まで延長して設けられる。
[変形例4]
図7では、コンタクト17とP型ウェル12とのショート及びコンタクト17とN型ウェル22とのショートを防止するように、絶縁膜15aを設けている。しかし、図示しないが、絶縁膜ではなくて導体膜を設けても良い。この時、N型拡散層13とP型拡散層23とはコンタクト17で短絡されているので、導体膜がN型拡散層13及びP型拡散層23に接しても良い。しかし、導体膜はP型ウェル12及びN型ウェル22には接しない。導体膜には、例えば、不純物がイオン注入されたポリシリコンやシリサイド化されたポリシリコン等を用いることができる。
10 パッド部
11 半導体基板
12 P型ウェル
13 N型拡散層
14 P型拡散層
14a ダイオード
15 フィールド絶縁膜
16 層間絶縁膜
17 コンタクト
17a 外周縁
17b 内周縁
18 金属膜
18a パッド開口部
19 保護膜

Claims (3)

  1. 半導体基板と、
    前記半導体基板の表面に設けられるP型の第一ウェルと、
    前記第一ウェルの表面に設けられる第一N型拡散層と、
    前記半導体基板の表面に設けられるN型の第二ウェルと、
    前記第二ウェルの表面に設けられる第一P型拡散層と、
    前記第一ウェル及び前記第二ウェルの上に、前記第一N型拡散層を囲うよう設けられ、且つ、前記第一P型拡散層を囲うよう設けられたフィールド絶縁膜と、
    前記第一ウェルの表面に、前記フィールド絶縁膜に隣接して設けられた第二P型拡散層と、
    前記第二ウェルの表面に、前記フィールド絶縁膜に隣接して設けられた第二N型拡散層と、
    前記第一N型拡散層及び前記第一P型拡散層の上に設けられた層間絶縁膜と、
    前記第一N型拡散層及び前記第一P型拡散層と金属膜とを接続し、前記第一N型拡散層及び前記第一P型拡散層の上の前記層間絶縁膜に、前記層間絶縁膜の中心部を囲うよう設けられたコンタクトと、
    前記層間絶縁膜及び前記コンタクトの上に設けられた前記金属膜と、
    前記金属膜におけるパッド開口部を定義する開口部を備え、前記金属膜の上に設けられた保護膜と、
    からなるパッド部を備えている半導体装置。
  2. 前記第一N型拡散層及び前記第一P型拡散層は、前記コンタクトの外周縁よりも外側まで設けられ、前記パッド開口部は、前記コンタクトの内周縁よりも内側に設けられている、請求項記載の半導体装置。
  3. 前記フィールド絶縁膜と前記コンタクトとの間に設けられる絶縁膜、をさらに備えている請求項または記載の半導体装置。
JP2011179489A 2011-08-19 2011-08-19 半導体装置 Expired - Fee Related JP5925445B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011179489A JP5925445B2 (ja) 2011-08-19 2011-08-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011179489A JP5925445B2 (ja) 2011-08-19 2011-08-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2013042071A JP2013042071A (ja) 2013-02-28
JP5925445B2 true JP5925445B2 (ja) 2016-05-25

Family

ID=47890181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011179489A Expired - Fee Related JP5925445B2 (ja) 2011-08-19 2011-08-19 半導体装置

Country Status (1)

Country Link
JP (1) JP5925445B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016062967A (ja) 2014-09-16 2016-04-25 株式会社東芝 半導体装置およびその製造方法
JP7459490B2 (ja) 2019-11-28 2024-04-02 株式会社ソシオネクスト 半導体ウェハ及び半導体装置
WO2024121936A1 (ja) * 2022-12-06 2024-06-13 日清紡マイクロデバイス株式会社 Esd保護ダイオードとその構造

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01128465A (ja) * 1987-11-13 1989-05-22 Fujitsu Ltd 静電破壊防止素子を具備した半導体装置
JPH01262654A (ja) * 1988-04-14 1989-10-19 Toshiba Corp 半導体装置
JPH02278760A (ja) * 1989-04-19 1990-11-15 Seiko Epson Corp 半導体集積回路装置
JPH03102748U (ja) * 1990-02-06 1991-10-25
US5138413A (en) * 1990-10-22 1992-08-11 Harris Corporation Piso electrostatic discharge protection device
JP3237269B2 (ja) * 1993-02-23 2001-12-10 セイコーエプソン株式会社 半導体装置及びその製造方法
US5446302A (en) * 1993-12-14 1995-08-29 Analog Devices, Incorporated Integrated circuit with diode-connected transistor for reducing ESD damage
JPH10294476A (ja) * 1997-04-22 1998-11-04 Hitachi Ltd 半導体装置およびその製造方法
JP3948822B2 (ja) * 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路
JP3788439B2 (ja) * 2003-03-27 2006-06-21 株式会社デンソー 半導体装置の製造方法
JP4517843B2 (ja) * 2004-12-10 2010-08-04 エルピーダメモリ株式会社 半導体装置

Also Published As

Publication number Publication date
JP2013042071A (ja) 2013-02-28

Similar Documents

Publication Publication Date Title
US8436430B2 (en) Diodes with embedded dummy gate electrodes
JP5593438B2 (ja) オプトエレクトロニクス半導体チップ
US20130181349A1 (en) Semiconductor device having through-substrate via
US8237192B2 (en) Light emitting diode chip with overvoltage protection
JP2007019412A (ja) 半導体装置およびその製造方法
US8125041B2 (en) Semiconductor device
JP5925445B2 (ja) 半導体装置
JP2007142087A (ja) 半導体装置
JP5359072B2 (ja) 半導体装置
US11373996B2 (en) Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof
KR102296270B1 (ko) 양면 냉각 파워 모듈 및 이의 제조방법
TWI578576B (zh) 發光二極體晶片
JP2009032968A (ja) 半導体装置及びその製造方法
JP2015109292A (ja) 半導体モジュール
JP2020043200A (ja) 半導体装置
JP2017143214A (ja) 半導体装置の製造方法
JP6095698B2 (ja) パワー半導体における電流センサのための半導体装置
JP2009218307A (ja) Mos型半導体装置
JP2000294802A (ja) 半導体装置
JP2014056994A (ja) 実装基板および発光装置
WO2016039073A1 (ja) 半導体装置および半導体装置の製造方法
JP2012195428A (ja) 複合半導体装置
JP5265932B2 (ja) 半導体装置
US9997642B2 (en) Diode, diode string circuit, and electrostatic discharge protection device having doped region and well isolated from each other
WO2014115484A1 (ja) Esd保護素子を有する半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140611

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150825

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20151208

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160303

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20160311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160420

R150 Certificate of patent or registration of utility model

Ref document number: 5925445

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees