JP5925445B2 - 半導体装置 - Google Patents
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Description
パッド開口部18aを構成する金属膜18は、ダイオード14aのカソードであるN型拡散層13及び内部回路の入力端子に接続される。ダイオード14aのアノードであるP型ウェル12及びP型拡散層14は、接地端子に接続される。
以上のような構成においては、パッド開口部18aの下の層間絶縁膜16はコンタクト17で囲われているので、ワイヤボンディング時に生じたパッド開口部18aの下の層間絶縁膜16のクラックはコンタクト17の外周縁17aよりも外側に入らない。よって、金属層18が、クラックを通し、外周縁17aよりも外側のアルミやポリシリコンなどの金属膜や拡散層とショートすることを防止できる。
ダイオード14aは、図1では、アノードをP型ウェル12及びP型拡散層14とし、カソードをN型拡散層13としている。変形例1においては、図示しないが、アノードをP型拡散層14とし、カソードをN型ウェル(図示せず)及びN型拡散層13とする。
図1に示した実施例では、N型拡散層13は、コンタクト17の内周縁17bの内側全面に設けられている。変形例2においては、図3に示すように、N型拡散層13を内側全面には設けず、枠状に配置する。そのためN型拡散層13がない領域もある。
図1で示した実施例では、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられている。しかし、変形例3においては、図示しないが、パッド開口部18aの開口端は、コンタクト17の外周縁17aよりも外側に設けられる。この時、コンタクト17がターゲットにならないように、ワイヤボンディングがパッド開口部18aに対して実施される。つまり、コンタクト17は、パッド開口部18aの開口端の内側に、且つ、パッド開口部18aにおけるワイヤボンディングされる領域の外側に設けられる。
図4で示した実施例では、ダイオード24aは、アノードをP型拡散層23とし、カソードをN型ウェル22及びN型拡散層24としている。図示しないが、アノードをP型ウェル(図示せず)及びP型拡散層23とし、カソードをN型拡散層24としても良い。
図4で示した実施例では、P型拡散層23は、コンタクト17の内周縁17bの内側全面に設けられている。しかし、図6に示すように、P型拡散層23を枠状に設け、内側全面には設けなくても良い。
図4では、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられている。しかし、図示しないが、パッド開口部18aの開口端を、コンタクト17の外周縁17aよりも外側に設けても良い。この時、コンタクト17がターゲットにならないように、ワイヤボンディングがパッド開口部18aに対して実施される。つまり、コンタクト17は、パッド開口部18aの開口端の内側に、且つ、パッド開口部18aにおけるワイヤボンディングされる領域の外側に設けられる。
ここで、絶縁膜15aは、コンタクト17とP型ウェル12とのショート及びコンタクト17とN型ウェル22とのショートを防止している。
金属膜18は、ダイオード14aのカソードであるN型拡散層13及び内部回路の入力端子に接続される。ダイオード14aのアノードであるP型ウェル12及びP型拡散層14は、接地端子に接続される。また、パッド開口部18aは、ダイオード24aのアソードであるP型拡散層23及び内部回路の入力端子に接続される。ダイオード24aのカソードであるN型ウェル22及びN型拡散層24は、電源端子に接続される。
N型拡散層13は、コンタクト17の内周縁17bの内側において、図7では、全面に設けているが、図9に示すように、全面に設けなくても良い。P型拡散層23も同様である。
図7では、パッド開口部18aは、コンタクト17の内周縁17bよりも内側に設けられている。しかし、図示しないが、パッド開口部18aの開口端を、コンタクト17の外周縁17aよりも外側に設けても良い。この時、コンタクト17がターゲットにならないように、ワイヤボンディングがパッド開口部18aに対して実施される。つまり、コンタクト17は、パッド開口部18aの開口端の内側に、且つ、パッド開口部18aにおけるワイヤボンディングされる領域の外側に設けられる。
図7では、コンタクト17とP型ウェル12とのショート及びコンタクト17とN型ウェル22とのショートを防止するように、絶縁膜15aを設けている。しかし、図示しないが、前述のショートの危険性が無い場合、絶縁膜15aは設けなくても良い。この時、例えば、半導体製造プロセス上、N型拡散層13及びP型拡散層23がフィールド絶縁膜15の下まで延長して設けられる。
図7では、コンタクト17とP型ウェル12とのショート及びコンタクト17とN型ウェル22とのショートを防止するように、絶縁膜15aを設けている。しかし、図示しないが、絶縁膜ではなくて導体膜を設けても良い。この時、N型拡散層13とP型拡散層23とはコンタクト17で短絡されているので、導体膜がN型拡散層13及びP型拡散層23に接しても良い。しかし、導体膜はP型ウェル12及びN型ウェル22には接しない。導体膜には、例えば、不純物がイオン注入されたポリシリコンやシリサイド化されたポリシリコン等を用いることができる。
11 半導体基板
12 P型ウェル
13 N型拡散層
14 P型拡散層
14a ダイオード
15 フィールド絶縁膜
16 層間絶縁膜
17 コンタクト
17a 外周縁
17b 内周縁
18 金属膜
18a パッド開口部
19 保護膜
Claims (3)
- 半導体基板と、
前記半導体基板の表面に設けられるP型の第一ウェルと、
前記第一ウェルの表面に設けられる第一N型拡散層と、
前記半導体基板の表面に設けられるN型の第二ウェルと、
前記第二ウェルの表面に設けられる第一P型拡散層と、
前記第一ウェル及び前記第二ウェルの上に、前記第一N型拡散層を囲うよう設けられ、且つ、前記第一P型拡散層を囲うよう設けられたフィールド絶縁膜と、
前記第一ウェルの表面に、前記フィールド絶縁膜に隣接して設けられた第二P型拡散層と、
前記第二ウェルの表面に、前記フィールド絶縁膜に隣接して設けられた第二N型拡散層と、
前記第一N型拡散層及び前記第一P型拡散層の上に設けられた層間絶縁膜と、
前記第一N型拡散層及び前記第一P型拡散層と金属膜とを接続し、前記第一N型拡散層及び前記第一P型拡散層の上の前記層間絶縁膜に、前記層間絶縁膜の中心部を囲うよう設けられたコンタクトと、
前記層間絶縁膜及び前記コンタクトの上に設けられた前記金属膜と、
前記金属膜におけるパッド開口部を定義する開口部を備え、前記金属膜の上に設けられた保護膜と、
からなるパッド部を備えている半導体装置。 - 前記第一N型拡散層及び前記第一P型拡散層は、前記コンタクトの外周縁よりも外側まで設けられ、前記パッド開口部は、前記コンタクトの内周縁よりも内側に設けられている、請求項1記載の半導体装置。
- 前記フィールド絶縁膜と前記コンタクトとの間に設けられる絶縁膜、をさらに備えている請求項1または2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011179489A JP5925445B2 (ja) | 2011-08-19 | 2011-08-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011179489A JP5925445B2 (ja) | 2011-08-19 | 2011-08-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013042071A JP2013042071A (ja) | 2013-02-28 |
JP5925445B2 true JP5925445B2 (ja) | 2016-05-25 |
Family
ID=47890181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011179489A Expired - Fee Related JP5925445B2 (ja) | 2011-08-19 | 2011-08-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5925445B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016062967A (ja) | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP7459490B2 (ja) | 2019-11-28 | 2024-04-02 | 株式会社ソシオネクスト | 半導体ウェハ及び半導体装置 |
WO2024121936A1 (ja) * | 2022-12-06 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | Esd保護ダイオードとその構造 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01128465A (ja) * | 1987-11-13 | 1989-05-22 | Fujitsu Ltd | 静電破壊防止素子を具備した半導体装置 |
JPH01262654A (ja) * | 1988-04-14 | 1989-10-19 | Toshiba Corp | 半導体装置 |
JPH02278760A (ja) * | 1989-04-19 | 1990-11-15 | Seiko Epson Corp | 半導体集積回路装置 |
JPH03102748U (ja) * | 1990-02-06 | 1991-10-25 | ||
US5138413A (en) * | 1990-10-22 | 1992-08-11 | Harris Corporation | Piso electrostatic discharge protection device |
JP3237269B2 (ja) * | 1993-02-23 | 2001-12-10 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
US5446302A (en) * | 1993-12-14 | 1995-08-29 | Analog Devices, Incorporated | Integrated circuit with diode-connected transistor for reducing ESD damage |
JPH10294476A (ja) * | 1997-04-22 | 1998-11-04 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3948822B2 (ja) * | 1998-04-21 | 2007-07-25 | ローム株式会社 | 半導体集積回路 |
JP3788439B2 (ja) * | 2003-03-27 | 2006-06-21 | 株式会社デンソー | 半導体装置の製造方法 |
JP4517843B2 (ja) * | 2004-12-10 | 2010-08-04 | エルピーダメモリ株式会社 | 半導体装置 |
-
2011
- 2011-08-19 JP JP2011179489A patent/JP5925445B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013042071A (ja) | 2013-02-28 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150513 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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|
A711 | Notification of change in applicant |
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A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160303 |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5925445 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
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R350 | Written notification of registration of transfer |
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