JP3401102B2 - Circuit board and method of manufacturing the same, electronic device package, green sheet - Google Patents

Circuit board and method of manufacturing the same, electronic device package, green sheet

Info

Publication number
JP3401102B2
JP3401102B2 JP31848794A JP31848794A JP3401102B2 JP 3401102 B2 JP3401102 B2 JP 3401102B2 JP 31848794 A JP31848794 A JP 31848794A JP 31848794 A JP31848794 A JP 31848794A JP 3401102 B2 JP3401102 B2 JP 3401102B2
Authority
JP
Japan
Prior art keywords
circuit board
conductor layer
wiring
copper
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31848794A
Other languages
Japanese (ja)
Other versions
JPH08181441A (en
Inventor
正英 岡本
昌作 石原
昭一 岩永
徳宏 阿美
真人 中村
二三幸 小林
則夫 千石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP31848794A priority Critical patent/JP3401102B2/en
Publication of JPH08181441A publication Critical patent/JPH08181441A/en
Application granted granted Critical
Publication of JP3401102B2 publication Critical patent/JP3401102B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体部品を取り付け
たり、電気信号の入出力のためのピンを取り付けて機能
モジュールを構成するのに好適な多層回路基板及びその
製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer circuit board suitable for mounting a semiconductor component or a pin for inputting / outputting an electric signal to form a functional module, and a manufacturing method thereof.

【0002】[0002]

【従来の技術】回路基板は、その内部,表面に導体(通
常は、銅)からなる配線回路が形成されている。そし
て、表面に形成されている配線回路のうち、他の電子部
品の端子(あるいは、他の電子部品と接続するための入
出力用ピン)が接合される部分は、パッドとされてい
る。電気信号入出力用ピンの取り付け等は、該パッド
に、薄膜導体層、金属めっき層等を介してろう付けする
ことで行われている。
2. Description of the Related Art A circuit board has a wiring circuit made of a conductor (usually copper) formed inside and on the surface thereof. Then, in the wiring circuit formed on the surface, a portion to which a terminal of another electronic component (or an input / output pin for connecting to another electronic component) is joined is a pad. The electrical signal input / output pins are attached by brazing to the pads via a thin film conductor layer, a metal plating layer and the like.

【0003】配線回路間を絶縁する絶縁体が、ガラス、
セラミックスでできている場合、配線回路を構成する導
体と、絶縁体と、の接合が弱いと考えられる。そのた
め、両者の接合(接着)性について様々な検討がなされ
てきた。また、接合性を改善するための技術も提案され
てきた。
The insulator for insulating between the wiring circuits is glass,
When it is made of ceramics, it is considered that the conductors forming the wiring circuit and the insulators are not sufficiently bonded. Therefore, various studies have been made on the bonding (adhesion) properties of the two. Also, a technique for improving the bondability has been proposed.

【0004】例えば、特開平6−204656号公報に
は、添加物の無い純金属導体層とセラミックス基板とを
接合した場合でも、高い接合強度が得られることを述べ
ている。そして、その理由として、接合界面付近におい
て導体金属とセラミックス中の金属との合金層が形成さ
れることを挙げている。
For example, Japanese Unexamined Patent Publication No. 6-204656 describes that high bonding strength can be obtained even when a pure metal conductor layer containing no additive is bonded to a ceramic substrate. The reason is that an alloy layer of the conductor metal and the metal in the ceramic is formed near the bonding interface.

【0005】特公平5−63110号公報には、チタネ
ート系カップリング剤を銅ペーストに添加することで、
銅導体層とガラスセラミックスとの接着性を向上させる
技術が開示されている。
Japanese Patent Publication No. 5-63110 discloses that a titanate coupling agent is added to a copper paste.
A technique for improving the adhesiveness between the copper conductor layer and the glass ceramics is disclosed.

【0006】特開平4−367575号公報には、アル
ミニウム等の金属を銅ペーストに添加することで、銅導
体層とガラスセラミックスとの接着性を向上させる技術
が開示されている。
Japanese Unexamined Patent Publication No. 4-375575 discloses a technique for improving the adhesiveness between a copper conductor layer and glass ceramics by adding a metal such as aluminum to a copper paste.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、特開平
6−204656号公報に記載されている事実は、銅導
体とガラスセラミックスとを接着する場合には、あては
まるものではなかった。
However, the fact described in JP-A-6-204656 has not been applicable when the copper conductor and the glass ceramic are bonded.

【0008】また、特公平5−63110号公報、特開
平4−367575号公報に記載の技術は、銅導体とガ
ラスセラミックスとの接着強度を高めることはできるも
のの、逆に、銅導体でできたパッドへのピンの取付けが
困難になるという問題があった。これは、該先行技術に
おいて銅ペーストに添加している無機物は、ろう剤,め
っきと接着性が低いものであり、パッドの表面にはこれ
らの無機物が露出しているからである。
Further, although the techniques described in Japanese Patent Publication No. 5-63110 and Japanese Patent Laid-Open No. 4-375575 can increase the adhesive strength between the copper conductor and the glass ceramic, on the contrary, the technique is made of the copper conductor. There is a problem that it becomes difficult to attach the pin to the pad. This is because the inorganic substance added to the copper paste in the prior art has low adhesiveness to the brazing agent and plating, and these inorganic substances are exposed on the surface of the pad.

【0009】本発明は、ガラスセラミックスとの接合性
(接着性)が良好で、かつ入出力ピン接続のための金属
めっき層もしくはろう剤との接合性(接着性)も良好な
回路基板およびその製造方法を提供することを目的とす
る。また、このような回路基板の材料となるグリーンシ
ートを提供することを目的とする。さらに、このような
回路基板とこれに搭載された電子デバイスとを含んで構
成される電子デバイス実装体を提供することを目的とす
る。
According to the present invention, a circuit board having good bondability (adhesiveness) with glass ceramics and good bondability (adhesiveness) with a metal plating layer or brazing agent for connecting input / output pins, and a circuit board thereof. It is intended to provide a manufacturing method. Moreover, it aims at providing the green sheet used as a material of such a circuit board. Furthermore, it aims at providing the electronic device mounting body comprised including such a circuit board and the electronic device mounted in this.

【0010】[0010]

【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、その第1の態様としては、
銅の融点以下の温度で焼結可能なガラスセラミックスを
含んで構成される絶縁体と、上記絶縁体の表面に設けら
れ、少なくともその一部が複数層からなる配線と、を備
え、上記配線の複数層からなる部分は、銅を主成分とし
接合強化剤を含んで構成され、上記絶縁体に接して配置
された第1種導体層と、上記接合強化剤を含むことなく
銅を主成分として構成され、上記配線の最表面側に配置
された第2種導体層と、を含んで構成されること、を特
徴とする回路基板が提供される。
The present invention has been made to achieve the above object, and a first aspect thereof is as follows.
An insulator composed of glass ceramics that can be sintered at a temperature equal to or lower than the melting point of copper, and a wiring provided on the surface of the insulator, at least a part of which is composed of a plurality of layers, The part composed of a plurality of layers is composed of copper as a main component and containing a bond strengthening agent, and the first-type conductor layer arranged in contact with the insulator and copper as a main component without containing the bond strengthening agent. And a second-type conductor layer arranged on the outermost surface side of the wiring, the circuit board being provided.

【0011】上記接合強化剤は、アルミナ、ムライト、
チタン、酸化チタン、クロム、酸化クロム、マンガン、
二酸化マンガンからなる群から選ばれた少なくとも1種
を含んだものであることが好ましい。
The above-mentioned bond strengthening agent is alumina, mullite,
Titanium, titanium oxide, chromium, chromium oxide, manganese,
It preferably contains at least one selected from the group consisting of manganese dioxide.

【0012】上記第1種導体層中における上記接合強化
剤の体積割合は、1〜15%であることが好ましい。
The volume ratio of the bonding enhancer in the first-type conductor layer is preferably 1 to 15%.

【0013】本発明の第2の態様としては、銅の融点以
下の温度で焼結可能なガラスセラミックスを含んで構成
される絶縁体と、上記絶縁体の表面に設けられ、少なく
ともその一部が複数層からなる配線と、を備え、上記配
線の複数層からなる部分は、銅とチタンの合金を含んで
構成され、上記絶縁体に接して配置された合金導体層
と、上記接合強化剤を含むことなく銅を主成分として構
成され、上記配線の最表面側に配置された第2種導体層
と、を含んで構成されることを特徴とする回路基板が提
供される。
In a second aspect of the present invention, an insulator containing glass ceramics that can be sintered at a temperature equal to or lower than the melting point of copper and a surface of the insulator, at least a part of which is provided, The wiring comprising a plurality of layers, the portion comprising a plurality of layers of the wiring is configured to include an alloy of copper and titanium, the alloy conductor layer arranged in contact with the insulator, and the bonding strengthening agent. There is provided a circuit board characterized by being composed mainly of copper without being included, and including a second-type conductor layer arranged on the outermost surface side of the wiring.

【0014】上述の各態様における回路基板において
は、上記第2種導体層のさらに外側に設けられた金めっ
き層を有することが好ましい。上記金めっき層は、置換
金めっき層であることが好ましい。
The circuit board in each of the above-mentioned aspects preferably has a gold plating layer provided outside the second type conductor layer. The gold plating layer is preferably a displacement gold plating layer.

【0015】本発明の第3の態様としては、上述した回
路基板と、上記第2種導体層の上に配置されたろう剤
と、上記ろう剤によって回路基板に固定された、導体か
らなるピンと、を有することを特徴とする回路基板が提
供される。
According to a third aspect of the present invention, the circuit board described above, a brazing agent disposed on the second-type conductor layer, and a pin made of a conductor fixed to the circuit board by the brazing agent. There is provided a circuit board having:

【0016】本発明の第4の態様としては、上述の回路
基板と、該回路基板に搭載された半導体素子と、を含ん
で構成される電子デバイス実装体が提供される。
As a fourth aspect of the present invention, there is provided an electronic device package including the above-mentioned circuit board and a semiconductor element mounted on the circuit board.

【0017】本発明の第4の態様としては、その表面に
配線を形成されたグリーンシートにおいて、上記配線の
少なくとも一部は複数層からなり、該配線の複数層から
なる部分は、銅を主成分とし接合強化剤を含んで構成さ
れ、上記絶縁体に接して配置された第1種導体層と、上
記接合強化剤を含むことなく銅を主成分として構成さ
れ、上記配線の最表面側に配置された第2種導体層と、
を含んで構成されること、を特徴とするグリーンシート
が提供される。
According to a fourth aspect of the present invention, in a green sheet having wiring formed on its surface, at least a part of the wiring is formed of a plurality of layers, and the portion of the wiring formed of a plurality of layers is mainly made of copper. And a first-type conductor layer that is configured to include a bond strengthening agent as a component and is disposed in contact with the insulator, and is configured to include copper as a main component without including the bond strengthening agent, and to the outermost surface side of the wiring. A second conductive layer arranged,
A green sheet characterized by comprising:

【0018】この場合、上記接合強化剤は、アルミナ、
ムライト、チタン、酸化チタン、クロム、酸化クロム、
マンガン、二酸化マンガンからなる群から選ばれた少な
くとも1種を含んだものであることが好ましい。
In this case, the bond strengthening agent is alumina,
Mullite, titanium, titanium oxide, chromium, chromium oxide,
It preferably contains at least one selected from the group consisting of manganese and manganese dioxide.

【0019】本発明の第5の態様としては、その表面に
配線を形成されたグリーンシートにおいて、上記配線の
少なくとも一部は複数層からなり、該配線の複数層から
なる部分は、銅とチタンの合金を含んで構成され、上記
絶縁体に接して配置された合金導体層と、上記接合強化
剤を含むことなく銅を主成分として構成され、上記配線
の最表面側に配置された第2種導体層と、を含んで構成
されることを特徴とするグリーンシートが提供される。
As a fifth aspect of the present invention, in a green sheet having wiring formed on its surface, at least a part of the wiring is formed of a plurality of layers, and the portion of the wiring formed of a plurality of layers is made of copper and titanium. An alloy conductor layer that is configured to include the above alloy and that is disposed in contact with the above-mentioned insulator, and that is configured to include copper as a main component without including the above-mentioned bonding strengthening agent and that is disposed on the outermost surface side of the above wiring. Provided is a green sheet comprising: a seed conductor layer.

【0020】本発明の第6の態様としては、表面に配線
の形成されたグリーンシートを積層し、これを焼結する
ことで回路基板を製造する回路基板の製造方法におい
て、最外側に位置させるグリーンシートの積層において
は、上述のグリーンシートを用い、これを上記第2種導
体層を外側に位置させるような向きで積層することを特
徴とする回路基板の製造方法が提供される。
According to a sixth aspect of the present invention, in a method of manufacturing a circuit board, a green sheet having wiring formed on the surface thereof is laminated and the green sheet is sintered to be positioned at the outermost side. In the stacking of the green sheets, there is provided a method for manufacturing a circuit board, characterized in that the above-mentioned green sheets are used, and the green sheets are stacked in such an orientation that the second type conductor layer is located outside.

【0021】[0021]

【作用】LSI素子と基板の接続信頼性を高めるため
に、回路基板の絶縁体には、銅の融点以下の温度で焼結
可能なガラスセラミックス製のものを使用する。具体的
には、低熱膨張であるホウケイ酸ガラス、コージェライ
ト析出型結晶化ガラス及び2Al23・B23および/
またはAl23・B23析出型結晶化ガラスなどを主成
分としたものを使用可能である。なお、本明細書中、”
ガラスセラミックス”という言葉は、非晶質のガラス
粉末と結晶性のセラミックスの粉末とを混合し焼成した
もの、結晶製のガラスあるいはセラミックス、の両方
含めた意味で用いている。
In order to improve the connection reliability between the LSI element and the substrate, the insulator of the circuit substrate is made of glass ceramics that can be sintered at a temperature lower than the melting point of copper. Specifically, borosilicate glass, cordierite precipitation type crystallized glass and 2Al 2 O 3 · B 2 O 3 and /
Alternatively, a material containing Al 2 O 3 .B 2 O 3 precipitation type crystallized glass as a main component can be used. In this specification, "
The term "glass ceramics" is used to include both amorphous glass powder and crystalline ceramic powder mixed and fired, and crystalline glass or ceramics.

【0022】第1種導体層は、銅を主成分としこれに接
合強化剤を含ませたものとする。接合強化剤としては、
ガラスセラミック多層回路基板の焼結温度で軟化して形
状が変化することがなく、かつ、上記のようなガラスセ
ラミックスとの間にアンカー効果による接着性向上が見
られる、アルミナ、ムライト等の耐火物の粉末を使用可
能である。もしくは、上記のようなガラスセラミックス
と反応して反応層を形成することによって、銅とガラス
セラミックスとの接着性を向上させる効果のあるチタ
ン、酸化チタン、クロム、酸化クロム等を使用可能であ
る。さらには、マンガン、二酸化マンガンを使用可能で
ある。
The first-type conductor layer contains copper as a main component and contains a bond strengthening agent. As a bond strengthening agent,
Refractory materials such as alumina and mullite that do not soften and change their shape at the sintering temperature of the glass-ceramic multilayer circuit board and that show improved adhesion due to the anchor effect with the above-mentioned glass-ceramics. The powder of can be used. Alternatively, it is possible to use titanium, titanium oxide, chromium, chromium oxide or the like, which has the effect of improving the adhesiveness between copper and glass ceramics by forming a reaction layer by reacting with the above glass ceramics. Furthermore, manganese and manganese dioxide can be used.

【0023】焼成後の配線部の固有抵抗を出来る限り低
くするためには、接合強化剤の添加量はできるだけ少量
に抑えることが好ましい。従って、添加量が少なくても
前述のアンカー効果およびケミカルボンドが期待できる
ように、接合強化剤の平均粒径は5μm以下とすること
が望ましい。
In order to make the specific resistance of the wiring portion after firing as low as possible, it is preferable to suppress the addition amount of the bond strengthening agent to the smallest possible amount. Therefore, it is desirable that the average particle diameter of the bonding strengthening agent be 5 μm or less so that the above-mentioned anchor effect and chemical bond can be expected even if the addition amount is small.

【0024】接合強化剤の添加量は、1体積%以上、1
5体積%以下とすることが好ましい。この1体積%とい
う下限は、前述のアンカー効果およびケミカルボンドが
期待できる最低限の量としての観点から決定されたもの
である。15体積%という上限は、焼成後の該銅導体部
の固有抵抗が銅本来のそれに近く、充分に低くなるよう
にとの観点から決定されたものである。
The addition amount of the bond strengthening agent is 1% by volume or more and 1
It is preferably 5% by volume or less. The lower limit of 1% by volume is determined from the viewpoint of the above-mentioned anchor effect and the minimum amount of chemical bonds that can be expected. The upper limit of 15% by volume is determined from the viewpoint that the specific resistance of the copper conductor portion after firing is close to that of the original copper and is sufficiently low.

【0025】上述の第1種導体層に代わって、銅とチタ
ンの合金を含んで構成される合金導体層を用いても良
い。この合金導体層を、銅粉末および銅とチタンの合金
粉末を含んだペーストを印刷することで形成する場合に
は、銅粉末および銅とチタンの合金粉末の平均粒径は、
ガラスセラミックスとの焼成収縮整合の点から2〜8μ
mが望ましい。
Instead of the above-mentioned type 1 conductor layer, an alloy conductor layer containing an alloy of copper and titanium may be used. When this alloy conductor layer is formed by printing a paste containing copper powder and an alloy powder of copper and titanium, the average particle diameter of the copper powder and the alloy powder of copper and titanium is:
2-8μ from the point of firing shrinkage matching with glass ceramics
m is desirable.

【0026】絶縁体表面の配線は、実際には第1種導体
層(あるいは、合金導体層)と第2種導体層とをそれぞ
れ一つずつ含んだ構造、すなわち、全体としては2層構
造とすることが好ましい。
The wiring on the surface of the insulator is actually a structure including one type 1 conductor layer (or alloy conductor layer) and one type 2 conductor layer, that is, a two-layer structure as a whole. Preferably.

【0027】第2種導体層のさらに外側に、適宜、金め
っき層(特に、置換金めっき層)を設けてもよい。金め
っき層を設けた状態での本発明の回路基板の要部拡大図
を図1に示した。
A gold plating layer (particularly, a displacement gold plating layer) may be appropriately provided further outside the second type conductor layer. FIG. 1 shows an enlarged view of a main part of the circuit board of the present invention in which the gold plating layer is provided.

【0028】ピンの取り付けは、ろう剤(例えば、Au
Sn)を用いて行う。この場合、金めっき層はろう剤中
に溶け込んでしまい、図2のごとく、事実上存在しなく
なることが多い。
The pin is attached by using a brazing agent (for example, Au).
Sn). In this case, the gold plating layer dissolves in the brazing agent, and as shown in FIG.

【0029】上述の回路基板を作製する方法としては、
回路の形成しやすさ、取扱いの容易さなどからグリーン
シート法を用いるのが望ましい。
As a method of manufacturing the above-mentioned circuit board,
It is desirable to use the green sheet method from the viewpoint of easy circuit formation and easy handling.

【0030】グリーンシートは、原料粉末と樹脂、溶剤
等を混合撹拌して得たスラリーを脱気した後、グリーン
シート作製機によって作製される。この方法において
は、スラリーの粘度及びドクターブレードの間隙等の調
整によってグリーンシートの厚さを変えることが可能で
あるが、割れ等のないシートを作るためにシートの厚さ
は0.1〜1.0mmが望ましい。このシートを用途に
応じて、穴明け、導体ペースト充填、配線、パターンを
印刷した後、複数枚積層し、焼成する。上述の第1種導
体層、第2種導体層、合金導体層も、この焼成前に印刷
しておく。また、積層に際しては、第2種導体層を外側
に位置させるような向きで積層する。
The green sheet is produced by a green sheet producing machine after deaeration of the slurry obtained by mixing and stirring raw material powder, resin, solvent and the like. In this method, the thickness of the green sheet can be changed by adjusting the viscosity of the slurry and the gap of the doctor blade, but the thickness of the green sheet is 0.1 to 1 in order to produce a sheet without cracks. 0.0 mm is desirable. This sheet is punched, filled with a conductor paste, printed with a wiring, and printed with a pattern according to the application, and then laminated and fired. The above-mentioned first type conductor layer, second type conductor layer, and alloy conductor layer are also printed before this firing. In addition, upon stacking, the second-type conductor layer is stacked in such an orientation that it is positioned outside.

【0031】焼成雰囲気としては、導体が酸化せず、樹
脂が飛散除去される非酸化性雰囲気もしくは真空中が望
ましい。雰囲気圧は、通常、常圧でよいが、必要に応じ
て加圧してもよい。焼成温度は、900〜1050℃で
ある。焼結時間は、通常0.5〜3時間である。また焼
成時、通常積層基板を加圧しないが、必要に応じて加圧
焼成してもよい。
The firing atmosphere is preferably a non-oxidizing atmosphere or a vacuum in which the conductor is not oxidized and the resin is scattered and removed. The atmospheric pressure is usually normal pressure, but may be increased if necessary. The firing temperature is 900 to 1050 ° C. The sintering time is usually 0.5 to 3 hours. In addition, the laminated substrate is not usually pressurized during firing, but may be pressurized and fired if necessary.

【0032】本発明の回路基板は、絶縁体(ガラスセラ
ミックス)側に位置する第1種導体層は、銅以外にアル
ミナ、ムライト、チタン、酸化チタン、クロム、酸化ク
ロム、マンガン、二酸化マンガン等の無機物を含むた
め、アンカー効果およびケミカル・ボンド等によって基
板材であるガラスセラミックスとの接着性が良好であ
る。
In the circuit board of the present invention, the first-type conductor layer located on the insulator (glass ceramics) side is made of alumina, mullite, titanium, titanium oxide, chromium, chromium oxide, manganese, manganese dioxide, etc. in addition to copper. Since it contains an inorganic substance, it has good adhesion to the glass ceramics which is the substrate material due to the anchor effect, chemical bond and the like.

【0033】一方、外側に位置する第2種導体層は無機
物としては銅粉のみからなるペーストを焼成してなるた
め、表面のほぼ全面に金属(銅)が露出している。その
ため、金属めっき層との接着性、ろう剤との接着性がと
もに良好である。
On the other hand, since the second type conductor layer located on the outer side is formed by firing a paste made of only copper powder as an inorganic substance, metal (copper) is exposed on almost the entire surface. Therefore, both the adhesiveness with the metal plating layer and the adhesiveness with the brazing agent are good.

【0034】これらの2つの層(第1種導体層と第2種
導体層、あるいは、合金導体層と第2種導体層)はどち
らも銅が主成分であり、また、銅の融点に近い温度で焼
成するため、両層間の接着性は極めて良好である。
Both of these two layers (the first type conductor layer and the second type conductor layer, or the alloy conductor layer and the second type conductor layer) have copper as a main component and are close to the melting point of copper. Since it is fired at a temperature, the adhesion between both layers is extremely good.

【0035】[0035]

【実施例】以下、本発明を実施例によりさらに具体的に
説明するが、本発明はこれら実施例に限定されない。
EXAMPLES The present invention will now be described in more detail with reference to examples, but the present invention is not limited to these examples.

【0036】実施例1 まずグリーンシートを作製するためのスラリーを作る。Example 1 First, a slurry for making a green sheet is made.

【0037】スラリーは、平均粒径3μmのホウケイ酸
ガラス粉末63重量部と、平均粒径3μmのムライト粉
末37重量部と、メタクリル酸系のバインダを20重量
部と、トリクロルエチレン124重量部と、テトラクロ
ルエチレン32重量部と、n−ブチルアルコール44重
量部とを加え、ボールミルで24時間湿式混合して作製
する。ここで使用したホウケイ酸ガラスの組成は、Si
O2が84wt%、B2O3が9wt%、Al2O3が
3wt%、アルカリ金属酸化物が4wt%の組成からな
るものである。次に真空脱気処理により適当な粘度に調
整することでスラリーができる。
The slurry contained 63 parts by weight of borosilicate glass powder having an average particle size of 3 μm, 37 parts by weight of mullite powder having an average particle size of 3 μm, 20 parts by weight of a methacrylic acid-based binder, and 124 parts by weight of trichloroethylene. 32 parts by weight of tetrachloroethylene and 44 parts by weight of n-butyl alcohol are added and wet-mixed for 24 hours in a ball mill to prepare. The composition of the borosilicate glass used here is Si
The composition is 84 wt% O2, 9 wt% B2O3, 3 wt% Al2O3, and 4 wt% alkali metal oxide. Next, a slurry is formed by adjusting the viscosity to an appropriate value by vacuum deaeration treatment.

【0038】このスラリーを、ドクターブレードを用い
てシリコーンコートしたポリエステルフィルム上に0.
5mm厚さに塗布し、その後乾燥してグリーンシートを
作製した。
This slurry was applied to a polyester film silicone-coated with a doctor blade in an amount of 0.
It was applied to a thickness of 5 mm and then dried to produce a green sheet.

【0039】次に、このグリーンシートに、ポンチで直
径160μmの穴(スルーホール)を450μmピッチ
で明け、導体ペーストを印刷充填した。さらに導体ペー
ストの印刷により、表面層、信号拡大層、シールド層、
電源拡大層、電源層、X,Y配線層、変換層および裏面
層を形成した。
Next, holes (through holes) having a diameter of 160 μm were punched in the green sheet at a pitch of 450 μm with a punch, and a conductor paste was printed and filled. Furthermore, by printing conductor paste, surface layer, signal spreading layer, shield layer,
A power supply expansion layer, a power supply layer, an X, Y wiring layer, a conversion layer and a back surface layer were formed.

【0040】スルーホールに充填する導体ペーストは、
平均粒径3μmの還元銅粉末を50〜100体積%、前
述の平均粒径3μmのホウケイ酸ガラス粉末を50〜0
体積%で配合し、この混合粉末100重量部に、エチル
ヒドロキシエチルセルロース30重量部、ブチルカルビ
トールアセテート100 重量部を加えたものを、30
分間らいかい機にて混合し、その後、三本ロールを数回
通して混練し、適当な粘度に調整して作製した。
The conductor paste filling the through holes is
50 to 100% by volume of reduced copper powder having an average particle diameter of 3 μm, and 50 to 0% of borosilicate glass powder having an average particle diameter of 3 μm described above.
30% by weight of ethyl hydroxyethyl cellulose and 100 parts by weight of butyl carbitol acetate were added to 100 parts by weight of the mixed powder to obtain 30% by weight.
It was prepared by mixing for 3 minutes with a squeegee machine, and then kneading by passing through three rolls several times to adjust to an appropriate viscosity.

【0041】表面層、信号拡大層、シールド層、電源拡
大層、電源層、X、Y配線層、変換層の印刷に使用した
銅ペーストは、無機成分が銅のみからなる一般の銅ペー
ストである。
The copper paste used for printing the surface layer, the signal expansion layer, the shield layer, the power supply expansion layer, the power supply layer, the X, Y wiring layer, and the conversion layer is a general copper paste whose inorganic component is only copper. .

【0042】裏面層には、2種類のペースト(以下”第
1のペースト”、”第2のペースト”と呼ぶ)を印刷す
る。本実施例では、この第1のペーストは、特許請求の
範囲において言う第1種導体層を形成するためのもので
ある。第2のペーストは、第2種導体層を形成するため
のものである。裏面層は、第1のペーストをまず印刷
し、続いて同じ位置(パターン)に、第2のペーストを
印刷することで、作製した。第1のペーストは、平均粒
径3μmの還元銅粉末を85〜99体積%、平均粒径2
μmのαアルミナ粉末を15〜1体積%で配合し、この
混合粉末100重量部にエチルヒドロキシエチルセルロ
ース30重量部、ブチルカルビトールアセテート100
重量部を加えたものを、30分らいかい機にて混合
し、その後、三本ロールを数回通して混練し、適当な粘
度に調整したものある。第2のペーストは、無機成分が
銅のみからなる一般の銅ペーストである。
Two kinds of pastes (hereinafter referred to as "first paste" and "second paste") are printed on the back surface layer. In this embodiment, the first paste is for forming the first type conductor layer referred to in the claims. The second paste is for forming the second type conductor layer. The back surface layer was produced by first printing the first paste and then printing the second paste at the same position (pattern). The first paste is 85 to 99% by volume of reduced copper powder having an average particle diameter of 3 μm and an average particle diameter of 2
[mu] m [alpha] -alumina powder was blended in an amount of 15 to 1% by volume.
The mixture in which parts by weight are added is mixed for 30 minutes by a raiser, and then the mixture is kneaded by passing it through a triple roll several times to adjust the viscosity to an appropriate value. The second paste is a general copper paste whose inorganic component is only copper.

【0043】このようにして作製したグリーンシート6
0枚を位置合わせして積層した後、熱間プレスにより圧
着した。圧着条件は、温度130℃、圧力は150kg
f/cm2 である。圧着後、脱脂のため100℃/h
r以下の昇温速度で昇温し、850℃で15時間保持し
た。雰囲気は銅を酸化させず、グリーンシートのバイン
ダを飛散除去できるN2+H2+H2O気流中である。そ
の後、雰囲気をN2に変え、さらに1000℃で2時間
焼成した。
Green sheet 6 produced in this way
After 0 sheets were aligned and laminated, they were pressure-bonded by a hot press. The pressure bonding conditions are a temperature of 130 ° C and a pressure of 150 kg.
f / cm 2 . After crimping, 100 ℃ / h for degreasing
The temperature was raised at a heating rate of r or less and kept at 850 ° C. for 15 hours. The atmosphere is an N 2 + H 2 + H 2 O gas stream that does not oxidize copper and can scatter and remove the binder of the green sheet. After that, the atmosphere was changed to N 2 and firing was further performed at 1000 ° C. for 2 hours.

【0044】作製したガラスセラミック多層回路基板の
裏面導体層とガラスセラミックスとの接着強度を調べた
ところ、ピール強度が20kgf/m、引張り強度が8
00kgf/cm2以上と良好であった。またこの裏面
導体層に置換Auめっきを施したところ、ほぼ全面置換
Auめっきされ、密着性も良好であった。さらにその上
にAuSnはんだを用いて、CuZr製の電気信号入出
力用ピンをろう付けしたところ、ピンの接着性も良好で
あった。
When the adhesive strength between the back surface conductor layer of the produced glass-ceramic multilayer circuit board and the glass ceramic was examined, the peel strength was 20 kgf / m and the tensile strength was 8.
It was as good as 00 kgf / cm 2 or more. Further, when the back surface conductor layer was subjected to the displacement Au plating, the entire surface was subjected to the displacement Au plating, and the adhesion was good. Further, when AuSn solder was used to braze CuZr electrical signal input / output pins thereon, the pin adhesion was also good.

【0045】実施例2 本実施例は、グリーンシートの裏面層に印刷する上述の
第1のペーストの具体的組成が、実施例1とは異なる。
それ以外の点は、実施例1と同様である。
Example 2 This example is different from Example 1 in the specific composition of the above-mentioned first paste printed on the back surface layer of the green sheet.
The other points are the same as in the first embodiment.

【0046】本実施例では、第1のペーストとして、平
均粒径3μmの還元銅粉末を85〜99体積%、平均粒
径2μmのチタン粉末を15〜1体積%を配合し、この
混合粉末100 重量部にエチルヒドロキシエチルセル
ロース30重量部、ブチルカルビトールアセテート10
0 重量部を加えたものを、30分らいかい機にて混合
後、三本ロールを数回通して混練し、適当な粘度に調整
して作製したもの使用した。本実施例でのこの第1のペ
ーストが、特許請求の範囲において言う”合金導体層”
を形成するために用いられる。
In this embodiment, as the first paste, 85 to 99% by volume of reduced copper powder having an average particle diameter of 3 μm and 15 to 1% by volume of titanium powder having an average particle diameter of 2 μm are mixed, and the mixed powder 100 30 parts by weight of ethyl hydroxyethyl cellulose and 10 parts of butyl carbitol acetate
The mixture prepared by adding 0 parts by weight was used for 30 minutes after being mixed by a raiser and kneaded by passing through a three-roll mill several times to adjust to an appropriate viscosity. This first paste in this embodiment is the "alloy conductor layer" referred to in the claims.
Used to form the.

【0047】本実施例のガラスセラミック多層回路基板
の裏面導体層と、ガラスセラミックスと、の接着強度を
調べたところ、ピール強度が22kgf/m、引張り強
度が800kgf/cm2以上と良好であった。またこ
の裏面導体層に置換Auめっきを施したところ、ほぼ全
面置換Auめっきされ、密着性も良好であった。さらに
その上にAuSnはんだを用いて、CuZr製の電気信
号入出力用ピンをろう付けしたところ、ピンの接着性も
良好であった。
When the adhesive strength between the back surface conductor layer of the glass-ceramic multilayer circuit board of the present example and the glass ceramic was examined, the peel strength was 22 kgf / m and the tensile strength was 800 kgf / cm 2 or more. . Further, when the back surface conductor layer was subjected to the displacement Au plating, the entire surface was subjected to the displacement Au plating, and the adhesion was good. Further, when AuSn solder was used to braze CuZr electrical signal input / output pins thereon, the pin adhesion was also good.

【0048】実施例3 本実施例は、グリーンシートの裏面層に印刷する上述の
第1のペーストの具体的組成が、実施例1とは異なる。
それ以外の点は、実施例1と同様である。
Example 3 This example is different from Example 1 in the specific composition of the above-mentioned first paste printed on the back surface layer of the green sheet.
The other points are the same as in the first embodiment.

【0049】本実施例では第1のペーストとして、平均
粒径3μmの銅チタン合金粉末(チタン0.1重量%)
100 重量部にエチルヒドロキシエチルセルロース3
0重量部、ブチルカルビトールアセテート100 重量
部を加えたものを、30分らいかい機にて混合後、三本
ロールを数回通して混練し、適当な粘度に調整して作製
したものを使用した。
In this embodiment, as the first paste, a copper-titanium alloy powder having an average particle size of 3 μm (titanium 0.1% by weight) is used.
Ethyl hydroxyethyl cellulose 3 in 100 parts by weight
A mixture prepared by adding 0 parts by weight and 100 parts by weight of butyl carbitol acetate was mixed for 30 minutes on a raider machine, kneaded through a three-roll mill several times, and adjusted to an appropriate viscosity. did.

【0050】本実施例のガラスセラミック多層回路基板
の裏面導体層と、ガラスセラミックスと、の接着強度を
調べたところ、ピール強度が30kgf/m、引張り強
度が800kgf/cm2以上と良好であった。またこ
の裏面導体層に置換Auめっきを施したところ、ほぼ全
面置換Auめっきされ、密着性も良好であった。さらに
その上にAuSnはんだを用いて、CuZr製の電気信
号入出力用ピンをろう付けしたところ、ピンの接着性も
良好であった。
When the adhesive strength between the back surface conductor layer of the glass-ceramic multilayer circuit board of the present example and the glass ceramic was examined, the peel strength was 30 kgf / m and the tensile strength was 800 kgf / cm 2 or more. . Further, when the back surface conductor layer was subjected to the displacement Au plating, the entire surface was subjected to the displacement Au plating, and the adhesion was good. Further, when AuSn solder was used to braze CuZr electrical signal input / output pins thereon, the pin adhesion was also good.

【0051】実施例4 本実施例は、グリーンシートの裏面層に印刷する上述の
第1のペーストの具体的組成が、実施例1とは異なる。
それ以外の点は、実施例1と同様である。
Example 4 This example is different from Example 1 in the specific composition of the above-mentioned first paste printed on the back surface layer of the green sheet.
The other points are the same as in the first embodiment.

【0052】本実施例では第1のペーストとして、平均
粒径3μmの還元銅粉末を85〜99体積%、平均粒径
2μmのムライト粉末を15〜1体積%で配合し、この
混合粉末100 重量部にエチルヒドロキシエチルセル
ロース30重量部、ブチルカルビトールアセテート10
0 重量部を加えたものを、30分らいかい機にて混合
後、三本ロールを数回通して混練し、適当な粘度に調整
して作製したものを使用した。
In the present embodiment, as the first paste, 85 to 99% by volume of reduced copper powder having an average particle size of 3 μm and 15 to 1% by volume of mullite powder having an average particle size of 2 μm were mixed, and 100% by weight of this mixed powder. 30 parts by weight of ethyl hydroxyethyl cellulose, 10 parts of butyl carbitol acetate
The mixture prepared by adding 0 parts by weight was mixed for 30 minutes with a kneader and then kneaded through a three-roll mill several times to adjust the viscosity to an appropriate value.

【0053】本実施例のガラスセラミック多層回路基板
の裏面導体層と、ガラスセラミックスと、の接着強度を
調べたところ、ピール強度が19kgf/m、引張り強
度が800kgf/cm2以上と良好であった。またこ
の裏面導体層の上に直接AuSnはんだを用いて、Cu
Zr製の電気信号入出力用ピンをろう付けしたところ、
ピンの接着性も良好であった。
When the adhesive strength between the back surface conductor layer of the glass-ceramic multilayer circuit board of this example and the glass ceramics was examined, the peel strength was 19 kgf / m and the tensile strength was 800 kgf / cm 2 or more, which were good. . Also, by directly using AuSn solder on this back surface conductor layer, Cu
When the Zr-made electrical signal input / output pins were brazed,
The pin adhesion was also good.

【0054】実施例5 本実施例は、実施例1〜4で作製したガラスセラミック
多層回路基板1を含んで構成される電子素子の実装体で
ある。
Example 5 This example is a mounting body of an electronic element constituted by including the glass ceramic multilayer circuit board 1 produced in Examples 1 to 4.

【0055】実施例1〜4で作製したガラスセラミック
多層回路基板1には、ライン配線2およびスルーホール
3が形成されている。このガラスセラミック多層回路基
板1の上面に、銅とポリイミドとを用いて多層回路4を
形成した。さらに、LSIチップ5をはんだ6により装
着した。その後、この裏面導体層に置換Auめっきを施
し、その上にAuSnはんだを用いて、CuZr製の電
気信号入出力用ピンをろう付けした。このようにして作
成されたモジュールの内部構成を図3に示した。このモ
ジュールでは、LSIチップ5との高精度の接続が図ら
れている。
Line wirings 2 and through holes 3 are formed on the glass-ceramic multilayer circuit board 1 produced in Examples 1 to 4. A multilayer circuit 4 was formed on the upper surface of the glass ceramic multilayer circuit board 1 using copper and polyimide. Further, the LSI chip 5 was mounted with solder 6. Then, substitutional Au plating was applied to the back surface conductor layer, and AuSn solder was used to braze CuZr electrical signal input / output pins. The internal structure of the module thus created is shown in FIG. In this module, highly accurate connection with the LSI chip 5 is achieved.

【0056】絶縁材料8の機械的強度が大きいため、ピ
ン7のろう付け、LSIチップ5のはんだ付け等による
ピン付け部周辺にはクラックは認められなかった。また
基板に反り、変形等は認められなかった。
Since the insulating material 8 has a high mechanical strength, no crack was observed around the pin-attached portion due to the brazing of the pin 7 or the soldering of the LSI chip 5. Further, the substrate was not warped or deformed.

【0057】実施例6 本実施例は、実施例1〜4で作製したガラスセラミック
多層回路基板1を含んで構成される電子素子の実装体で
ある。
Example 6 This example is an electronic element mounting body including the glass ceramic multilayer circuit board 1 produced in Examples 1 to 4.

【0058】本実施例では、ガラスセラミック多層回路
基板1と、LSIチップ5と、の間に多層回路基板1と
同じ材質のキャリア基板9をはさんでいる。そして、キ
ャリア基板9の上面端部およびLSIチップ5上面にお
いて、キャップ11をはんだ6により接合することで、
キャリア基板9を封止している。
In this embodiment, a carrier substrate 9 made of the same material as the multilayer circuit board 1 is sandwiched between the glass ceramic multilayer circuit board 1 and the LSI chip 5. Then, by joining the cap 11 with the solder 6 on the upper end portion of the carrier substrate 9 and the upper surface of the LSI chip 5,
The carrier substrate 9 is sealed.

【0059】ガラスセラミック多層回路基板1は、実施
例1〜4で作製したものである。キャリア基板9の上面
には、実施例5と同様、薄膜多層配線4が形成されてい
る。LSIチップ5と多層回路基板1との接続は、実施
例5と同様、はんだ6によってなされている。
The glass-ceramic multilayer circuit board 1 was produced in Examples 1 to 4. On the upper surface of the carrier substrate 9, the thin film multilayer wiring 4 is formed as in the fifth embodiment. The connection between the LSI chip 5 and the multilayer circuit board 1 is made by the solder 6 as in the fifth embodiment.

【0060】実施例7 本実施例は、接合強化剤(ここでは、アルミナ)の添加
量を様々に変更したものである。これ以外の点は、実施
例1と同様である。この回路基板について、絶縁体(ガ
ラスセラミックス基板)と表面導体層(これは、第1種
導体層および第2種導体層から成る)との接着強度、表
面導体層の比抵抗を測定した結果を、図5に示した。
Example 7 In this example, the addition amount of the bond strengthening agent (here, alumina) was variously changed. The other points are similar to those of the first embodiment. For this circuit board, the adhesion strength between the insulator (glass-ceramic substrate) and the surface conductor layer (which is composed of the first type conductor layer and the second type conductor layer) and the specific resistance of the surface conductor layer were measured. , As shown in FIG.

【0061】図5からわかるように、接着強度は約1体
積%を境としてその挙動が大きく変化する。添加量が1
体積%以下では、急激に接着強度が低下し始める。
As can be seen from FIG. 5, the behavior of the adhesive strength greatly changes at the boundary of about 1% by volume. Addition amount is 1
If it is less than the volume%, the adhesive strength will start to suddenly decrease.

【0062】一方、導体層の比抵抗は、添加量の増大と
ともに連続的に増大している。銅とほぼ同等の抵抗値
(ここでは、約2.3μΩ・cmを基準とした)を保つ
ためには、15体積%を超えることは好ましくない。
On the other hand, the specific resistance of the conductor layer continuously increases as the added amount increases. In order to maintain a resistance value almost equal to that of copper (here, based on about 2.3 μΩ · cm), it is not preferable to exceed 15% by volume.

【0063】最後に、本発明を適用可能な基板の具体的
組成のいくつか挙げておく。本発明の基板としては、以
下の組成I,II,III,IVの材料を使用可能であ
る。
Finally, some specific compositions of the substrate to which the present invention can be applied will be given. Materials having the following compositions I, II, III, and IV can be used as the substrate of the present invention.

【0064】 組成I SiO2 50〜55 wt% Al23 18〜23 wt% MgO 18〜25 wt% P25 0〜 3 wt% B23 0〜 3 wt% 組成II アルカリ土類酸化物 9〜30 wt% B23 35〜58 wt% Al23 15〜37 wt% SiO2 0〜23 wt% 組成III MgO 28 wt% B23 47 wt% Al23 25 wt% SiO2 0 wt% 組成IV MgO 15 wt% B23 55 wt% Al23 10 wt% SiO2 20 wt%[0064] Composition I SiO 2 50~55 wt% Al 2 O 3 18~23 wt% MgO 18~25 wt% P 2 O 5 0~ 3 wt% B 2 O 3 0~ 3 wt% composition II alkaline earth oxide 9~30 wt% B 2 O 3 35~58 wt% Al 2 O 3 15~37 wt% SiO 2 0~23 wt% composition III MgO 28 wt% B 2 O 3 47 wt% Al 2 O 3 25 wt% SiO 2 0 wt% Composition IV MgO 15 wt% B 2 O 3 55 wt% Al 2 O 3 10 wt% SiO 2 20 wt%

【0065】[0065]

【発明の効果】以上説明したとおり本発明によれば、裏
面導体層と基材のガラスセラミックスとの接着性および
裏面導体層と金属めっき層、ろう剤との接着性を両立さ
せることができる。
As described above, according to the present invention, the adhesion between the back surface conductor layer and the glass ceramic of the base material and the adhesion between the back surface conductor layer, the metal plating layer and the brazing agent can be made compatible.

【0066】ガラスセラミックスと銅の熱膨張差は大き
く、ガラスセラミックスと無機物としては銅粉のみから
なるペーストを焼成してなる銅導体層の間に、アルミナ
等の無機物を含有した銅導体層が挿入され、この層の熱
膨張係数はガラスセラミックスと銅の熱膨張係数の中間
の値となるため、熱膨張係数が傾斜し、熱膨張差による
熱応力を緩和する効果もある。
The difference in thermal expansion between glass ceramics and copper is large, and a copper conductor layer containing an inorganic substance such as alumina is inserted between the glass ceramics and a copper conductor layer formed by firing a paste containing only copper powder as an inorganic substance. Since the coefficient of thermal expansion of this layer is an intermediate value between the coefficients of thermal expansion of glass ceramics and copper, the coefficient of thermal expansion is inclined and there is also an effect of relaxing the thermal stress due to the difference in thermal expansion.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のガラスセラミック多層回路基板の断面
図である。
FIG. 1 is a cross-sectional view of a glass ceramic multilayer circuit board of the present invention.

【図2】本発明のガラスセラミック多層回路基板に電気
信号入出力用ピンを取り付けた状態を示す断面図であ
る。
FIG. 2 is a cross-sectional view showing a state in which electric signal input / output pins are attached to the glass ceramic multilayer circuit board of the present invention.

【図3】本発明のガラスセラミック多層回路基板にLS
Iチップを実装した、電子素子の実装体の内部構造を示
す模式図である。
FIG. 3 shows the glass ceramic multilayer circuit board of the present invention with LS.
It is a schematic diagram which shows the internal structure of the mounting body of the electronic element which mounted the I chip.

【図4】本発明のガラスセラミック多層回路基板にLS
Iチップを実装した、電子素子の実装体の内部構造を示
す模式図である。
FIG. 4 shows the glass ceramic multilayer circuit board of the present invention with LS.
It is a schematic diagram which shows the internal structure of the mounting body of the electronic element which mounted the I chip.

【図5】接合強化剤の添加量と接着強度との関係、およ
び、接合強化剤の添加量と比抵抗との関係を測定した結
果を示すグラフである。
FIG. 5 is a graph showing the results of measuring the relationship between the added amount of the bond strengthening agent and the adhesive strength, and the relationship between the added amount of the bond strengthening agent and the specific resistance.

【符号の説明】[Explanation of symbols]

1…ガラスセラミック多層回路基板 2…スルーホール 3…第1種導体層(あるいは、合金導体層) 4…第2種導体層 5…置換金めっき層 6…AuSnろう材 7…電気信号入出力用ピン 8…ライン配線 9…絶縁材料 10…薄膜多層回路 11…はんだ 12…LSIチップ 13…キャリア基板 14…キャップ 1. Glass-ceramic multilayer circuit board 2 ... Through hole 3 ... Type 1 conductor layer (or alloy conductor layer) 4 ... Second-type conductor layer 5 ... Substitution gold plating layer 6 ... AuSn brazing material 7 ... Electrical signal input / output pin 8 ... Line wiring 9 ... Insulation material 10 ... Thin film multilayer circuit 11 ... Solder 12 ... LSI chip 13 ... Carrier substrate 14 ... Cap

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩永 昭一 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 生産技術研究所 内 (72)発明者 阿美 徳宏 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 生産技術研究所 内 (72)発明者 中村 真人 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 生産技術研究所 内 (72)発明者 小林 二三幸 神奈川県秦野市堀山下1番地 株式会社 日立製作所 汎用コンピュータ事業部 内 (72)発明者 千石 則夫 神奈川県秦野市堀山下1番地 株式会社 日立製作所 汎用コンピュータ事業部 内 (56)参考文献 特開 平1−197378(JP,A) 特開 平1−112605(JP,A) 特開 平5−58764(JP,A) 特開 昭60−124892(JP,A) 特開 平6−13755(JP,A) 特開 平6−237082(JP,A) (58)調査した分野(Int.Cl.7,DB名) H05K 3/46 C04B 37/02 H05K 1/09 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shoichi Iwanaga, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa, Ltd., Production Engineering Laboratory, Hitachi, Ltd. (72) Tokuhiro Ami, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi, Ltd., Production Technology Laboratory (72) Inventor, Masato Nakamura, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Prefecture, Ltd. Hitachi, Ltd. Production Technology Laboratory, (72) Inventor Fumiyuki Kobayashi Horiyamashita, Hadano City, Kanagawa Prefecture No. 1 General-purpose computer division, Hitachi, Ltd. (72) Inventor Norio Sengoku No. 1 Horiyamashita, Horiyamashita, Hadano-shi, Kanagawa (56) General-purpose computer division, Hitachi, Ltd. (56) Reference JP-A-1-197378 (JP, A) ) JP-A 1-112605 (JP, A) JP-A 5-58764 (JP, A) JP-A-6 0-124892 (JP, A) JP-A-6-13755 (JP, A) JP-A-6-237082 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H05K 3/46 C04B 37/02 H05K 1/09

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】銅の融点以下の温度で焼結可能なガラスセ
ラミックスを含んで構成される絶縁体と、 上記絶縁体の表面に設けられ、少なくともその一部が複
数層からなる配線と、を備え、 上記配線の複数層からなる部分は、 銅を主成分とし接合強化剤を含んで構成され、上記絶縁
体に接して配置された第1種導体層と、 上記接合強化剤を含むことなく銅を主成分として構成さ
れ、上記配線の最表面側に配置された第2種導体層と、
を含んで構成される回路基板であって、 上記接合強化剤は、アルミナまたはムライト、もしくは
アルミナおよびムライトの両方であり、かつ該アルミナ
およびムライトは、前記ガラスセラミックスの焼結温度
で軟化して形状が変化することがないことを特徴とする
回路基板。
1. An insulator including glass ceramics that can be sintered at a temperature equal to or lower than the melting point of copper, and a wiring provided on the surface of the insulator and at least a part of which is composed of a plurality of layers. And a portion of the wiring, which is composed of a plurality of layers, contains copper as a main component and contains a bond strengthening agent, and includes a first-type conductor layer arranged in contact with the insulator, and does not include the bond strengthening agent. A second-type conductor layer composed mainly of copper and arranged on the outermost surface side of the wiring;
A circuit board configured to include a, the bonding reinforcing agent, Ri both der alumina or mullite or alumina and mullite, and the alumina
And mullite are the sintering temperature of the glass ceramics.
A circuit board that does not change its shape by being softened by .
【請求項2】銅の融点以下の温度で焼結可能なガラスセ
ラミックスを含んで構成される絶縁体と、 上記絶縁体の表面に設けられ、少なくともその一部が複
数層からなる配線と、を備え、 上記配線の複数層からなる部分は、 銅を主成分とし接合強化剤を含んで構成され、上記絶縁
体に接して配置された第1種導体層と、 上記接合強化剤を含むことなく銅を主成分として構成さ
れ、上記配線の最表面側に配置された第2種導体層と、
を含んで構成される回路基板であって、 上記接合強化剤は、酸化チタン、クロム、酸化クロム、
マンガン、および、二酸化マンガンからなる群のうちの
いずれか一つ、もしくは、前記群のなかから選択した二
以上の組み合わせであり、かつ前記酸化チタン、クロ
ム、酸化クロム、マンガン、および、二酸化マンガン
は、前記ガラスセラミックスの焼結温度で軟化して形状
が変化することがないことを特徴とする回路基板。
2. An insulator including glass ceramics that can be sintered at a temperature equal to or lower than the melting point of copper, and a wiring provided on the surface of the insulator and at least a part of which is composed of a plurality of layers. And a portion of the wiring, which is composed of a plurality of layers, contains copper as a main component and contains a bond strengthening agent, and includes a first-type conductor layer arranged in contact with the insulator, and does not include the bond strengthening agent. A second-type conductor layer composed mainly of copper and arranged on the outermost surface side of the wiring;
A circuit board including: the bonding strengthening agent is titanium oxide, chromium, chromium oxide,
Manganese, and, any one of the group consisting of manganese dioxide, or, Ri two or more Kumiawasedea selected from among the group, and the titanium oxide, black
System, chromium oxide, manganese, and manganese dioxide
Is a shape that softens at the sintering temperature of the glass ceramics
The circuit board is characterized by not changing .
【請求項3】請求項1に記載の回路基板において、 上記第1種導体層中における上記アルミナの体積割合
は、1〜15%であること、 を特徴とする回路基板。
3. The circuit board according to claim 1, wherein the volume ratio of the alumina in the first-type conductor layer is 1 to 15%.
【請求項4】請求項1または2に記載の回路基板におい
て、 上記第2種導体層のさらに外側に設けられた金めっき層
を有すること、 を特徴とする回路基板。
4. The circuit board according to claim 1, further comprising a gold plating layer provided outside the second type conductor layer.
【請求項5】請求項4に記載の回路基板において、 上記金めっき層は、置換金めっき層であること、 を特徴とする回路基板。5. The circuit board according to claim 4, The gold plating layer is a displacement gold plating layer, Circuit board characterized by. 【請求項6】請求項1または2に記載の回路基板と、 上記第2種導体層の上に配置されたろう剤と、 上記ろう剤によって回路基板に固定された、導体からな
るピンと、 を有することを特徴とする回路基板。
6. A circuit board according to claim 1 or 2, a brazing agent disposed on the second type conductor layer, and a pin made of a conductor fixed to the circuit board by the brazing agent. A circuit board characterized by the above.
【請求項7】請求項1,2,3,4,5または6に記載
の回路基板と、 該回路基板に搭載された半導体素子と、 を含んで構成される電子デバイス実装体。
7. An electronic device mounting body comprising the circuit board according to claim 1, 2, 3, 4, 5 or 6, and a semiconductor element mounted on the circuit board.
【請求項8】その表面に配線を形成されたグリーンシー
トにおいて、 上記配線の少なくとも一部は複数層からなり、該配線の
複数層からなる部分は、 銅を主成分とし接合強化剤を含んで構成され、上記絶縁
体に接して配置された第1種導体層と、 上記接合強化剤を含むことなく銅を主成分として構成さ
れ、上記配線の最表面側に配置された第2種導体層と、
を含んで構成され、 上記接合強化剤は、アルミナまたはムライト、もしくは
アルミナおよびムライトの両方であり、かつ該アルミナ
およびムライトは、前記ガラスセラミックスの焼結温度
で軟化して形状が変化することがないことを特徴とする
グリーンシート。
8. A green sheet having wiring formed on the surface thereof, wherein at least a part of the wiring is formed of a plurality of layers, and the portion of the wiring formed of a plurality of layers contains copper as a main component and a bonding enhancer. A first-kind conductor layer that is configured to be arranged in contact with the insulator, and a second-kind conductor layer that is composed of copper as a main component without including the bonding enhancer and that is arranged on the outermost surface side of the wiring. When,
It is configured to include a, the bonding reinforcing agent, Ri both der alumina or mullite or alumina and mullite, and the alumina
And mullite are the sintering temperature of the glass ceramics.
A green sheet that does not change its shape when softened by .
【請求項9】その表面に配線を形成されたグリーンシー
トにおいて、 上記配線の少なくとも一部は複数層からなり、該配線の
複数層からなる部分は、 銅を主成分とし接合強化剤を含んで構成され、上記絶縁
体に接して配置された第1種導体層と、 上記接合強化剤を含むことなく銅を主成分として構成さ
れ、上記配線の最表面側に配置された第2種導体層と、
を含んで構成され、 上記接合強化剤は、酸化チタン、クロム、酸化クロム、
マンガン、および、二酸化マンガンからなる群のうちの
いずれか一つ、もしくは、前記群のなかから選択した二
以上の組み合わせであり、かつ前記酸化チタン、クロ
ム、酸化クロム、マンガン、および、二酸化マンガン
は、前記ガラスセラミックスの焼結温度で軟化して形状
が変化することがないことを特徴とするグリーンシー
ト。
9. A green sheet having wiring formed on the surface thereof, wherein at least a part of the wiring has a plurality of layers, and the portion having a plurality of layers of the wiring contains copper as a main component and contains a bonding enhancer. A first-kind conductor layer that is configured to be arranged in contact with the insulator, and a second-kind conductor layer that is composed of copper as a main component without including the bonding enhancer and that is arranged on the outermost surface side of the wiring. When,
The bond strengthening agent comprises titanium oxide, chromium, chromium oxide,
Manganese, and, any one of the group consisting of manganese dioxide, or, Ri two or more Kumiawasedea selected from among the group, and the titanium oxide, black
System, chromium oxide, manganese, and manganese dioxide
Is a shape that softens at the sintering temperature of the glass ceramics
Is a green sheet that does not change .
【請求項10】表面に配線の形成されたグリーンシート
を積層し、これを焼結することで回路基板を製造する回
路基板の製造方法において、 最外側に位置させるグリーンシートの積層においては、
請求項8または9に記載のグリーンシートを用い、これ
を上記第2種導体層を外側に位置させるような向きで積
層すること、 を特徴とする回路基板の製造方法。
10. A circuit board manufacturing method for manufacturing a circuit board by laminating green sheets having wiring formed on the surface thereof and sintering the laminated green sheets, wherein in laminating the green sheets located at the outermost side,
A method for manufacturing a circuit board, comprising: using the green sheet according to claim 8 or 9, and stacking the green sheet so that the second type conductor layer is located outside.
JP31848794A 1994-12-21 1994-12-21 Circuit board and method of manufacturing the same, electronic device package, green sheet Expired - Fee Related JP3401102B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31848794A JP3401102B2 (en) 1994-12-21 1994-12-21 Circuit board and method of manufacturing the same, electronic device package, green sheet

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31848794A JP3401102B2 (en) 1994-12-21 1994-12-21 Circuit board and method of manufacturing the same, electronic device package, green sheet

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2001208444A Division JP2002134885A (en) 2001-07-09 2001-07-09 Circuit board, manufacturing method thereof, electronic device mounting body, and green sheet

Publications (2)

Publication Number Publication Date
JPH08181441A JPH08181441A (en) 1996-07-12
JP3401102B2 true JP3401102B2 (en) 2003-04-28

Family

ID=18099672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31848794A Expired - Fee Related JP3401102B2 (en) 1994-12-21 1994-12-21 Circuit board and method of manufacturing the same, electronic device package, green sheet

Country Status (1)

Country Link
JP (1) JP3401102B2 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005209681A (en) * 2004-01-20 2005-08-04 Murata Mfg Co Ltd Conductive paste and manufacturing method for laminated ceramic electronic component
US7388296B2 (en) 2005-06-09 2008-06-17 Ngk Spark Plug Co., Ltd. Wiring substrate and bonding pad composition
JP4844317B2 (en) * 2006-09-22 2011-12-28 株式会社村田製作所 Ceramic electronic component and manufacturing method thereof
JP5101169B2 (en) * 2007-05-30 2012-12-19 新光電気工業株式会社 Wiring board and manufacturing method thereof
EP2774461B1 (en) * 2011-11-03 2018-09-12 CeramTec GmbH Circuit board made of ain with copper structures
JP5967836B2 (en) * 2012-03-14 2016-08-10 日本特殊陶業株式会社 Ceramic substrate and manufacturing method thereof
JP6026898B2 (en) * 2013-01-25 2016-11-16 京セラ株式会社 Ceramic wiring board
JP6346518B2 (en) * 2014-07-28 2018-06-20 株式会社ノリタケカンパニーリミテド Heat dissipation board
US9967976B2 (en) * 2014-12-25 2018-05-08 Sumitomo Electric Industries, Ltd. Substrate for printed circuit board, printed circuit board, and method for producing substrate for printed circuit board
CN111540604B (en) * 2020-05-07 2022-05-31 无锡太湖学院 Preparation method of multilayer flaky ceramic electronic component

Also Published As

Publication number Publication date
JPH08181441A (en) 1996-07-12

Similar Documents

Publication Publication Date Title
JP3528037B2 (en) Manufacturing method of glass ceramic substrate
JP3401102B2 (en) Circuit board and method of manufacturing the same, electronic device package, green sheet
EP0997941B1 (en) Conductive paste and ceramic printed circuit substrate using the same
US5138426A (en) Ceramic joined body
JP4038602B2 (en) Conductive paste and ceramic multilayer substrate
JP2006074008A (en) High thermal cycle conductor system
JP2002134885A (en) Circuit board, manufacturing method thereof, electronic device mounting body, and green sheet
JP3538549B2 (en) Wiring board and method of manufacturing the same
JPH0613755A (en) Ceramic multilayer wiring board and manufacture thereof
JPH11284296A (en) Wiring board
JP2003224338A (en) Glass ceramic wiring substrate
JPH11186727A (en) Wiring board and manufacture thereof
JPH06334351A (en) Conductor paste and ceramic multilayer interconnection board using same
JP4646362B2 (en) Conductor composition and wiring board using the same
JP2002050865A (en) Glass-ceramic wiring board and method of manufacturing it
JP3130914B2 (en) Multilayer circuit board
JP2004327945A (en) Ceramic electronic circuit component
JP2669033B2 (en) Manufacturing method of ceramic circuit board
JPH0828558B2 (en) Ceramic substrate and method for manufacturing the same
JP2002084051A (en) Metallized copper composition, low-temperature sintered ceramic wiring board, and method of manufacturing the same
JPH0283995A (en) Ceramic multilayer circuit board and its applications
JPH09191063A (en) Circuit board, its manufacture, electronic device mounting element and green sheet
JP3905991B2 (en) Glass ceramic wiring board
JP2001077511A (en) Manufacture of ceramic board
JP3241945B2 (en) Glass ceramic multilayer circuit board and method of manufacturing the same

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees