JP3399046B2

JP3399046B2 - ホール素子

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Publication number: JP3399046B2
Application number: JP25450193A
Authority: JP
Inventors: 隆宇田川
Original assignee: Showa Denko KK
Current assignee: Showa Denko KK
Priority date: 1993-10-12
Filing date: 1993-10-12
Publication date: 2003-04-21
Anticipated expiration: 2018-04-21
Also published as: JPH07111347A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ＧａＩｎＡｓとのヘテロ接合から
なるホール素子に係わり特に、素子の高感度化に関す
る。

【０００２】

【従来の技術】磁界を検知し、その強度、即ち磁界強度
に応じて電気信号を発生する、いわゆる磁電変換素子の
一つとしてホール（Ｈａｌｌ）素子が知られている。こ
のホール素子は磁場を印加した際に、ホール効果として
知られている半導体内の電子の運動によって発生するホ
ール電圧を検知量とする一種の磁気センサーであり、磁
気を検出媒体とする回転検出、位置検出センサー、或は
電流センサー等としての他、磁界強度測定用の測定子
（プローブ）などとして応用され、産業界で利用されて
いる。

【０００３】ホール素子用の半導体材料としてはシリコ
ン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の
他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジ
ウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素
周期律表の第 III族に属する元素と同じく第Ｖ族に属す
る二つの元素を化合させてなる III−Ｖ族２元化合物半
導体も使用される。しかし、従来の化合物半導体からな
るホール素子を見れば、用いる半導体の物性に依ってホ
ール素子の特性上に一長一短が存在する。例えば、Ｇａ
Ａｓから成るホール素子はＧａＡｓ半導体のバンドギャ
ップが比較的大きい事により素子特性の温度変化は少な
いものの、逆に移動度が多少低いため積感度はＩｎＳｂ
から成るホール素子に比較し低いという欠点がある。一
方、ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャ
ップが低いため特性の温度変化は大きいが、高い積感度
が得られる利点を有している。

【０００４】最近では、自動車エンジンの精密な回転制
御等、高温環境下に於ける精密センシング技術の必要性
が高まり、高いホール電圧を出力する能力を有し、且つ
温度による素子特性の変化を低く抑制した新たな高性能
ホール素子が要望されるに至っている。ここで、ホール
電圧は半導体材料のホール係数に依存し、ホール係数が
大きい程、ホール電圧の出力能力は高い。また、このホ
ール係数は半導体材料の移動度に比例して増加する。従
って、高いホール出力電圧を得るには、即ち高感度なホ
ール素子を得るには高い電子移動度を発現する半導体材
料を使用する必要がある。

【０００５】このため、産業界からの高性能ホール素子
の要望と相まって半導体材料の物性面からの検討も進
み、近年では、２次元的に閉じ込められた、いわゆる２
次元電子ガス（two-dimensional electron gas）により
顕現される高移動度特性を利用したホール素子も提案さ
れるに至っている（例えば、特公平３−２５０３５）。
しかし、この様な２次元電子を利用するホール素子の研
究、開発の歴史は古く、Ｓｉ半導体と二酸化珪素（Ｓｉ
Ｏ₂ ）とのヘテロ接合構造、いわゆるＳｉＭＯＳ（meta
l-oxide-semiconductor ）構造により発現される２次元
電子を利用したホール素子も１９６０年代半ばに既に報
告されている（例えば、R.C. GALLAGHER and W.S. CORA
K, Solid-State Electronics, 第９巻（１９６６年）、
５７１〜５８０頁）。更には、ＳｉＭＯＳ構造を有する
ホール素子の理論的な解明もなされるに至っている（例
えば、RICHARD S. HEMMERT, Solid-State Electronics,
第１７巻（１９７４年）、１０３９〜１０４３頁）。

【０００６】また、最近ではＧａＡｓやＩｎＰ等の２元
系化合物半導体と従来と同様の III−Ｖ族化合物半導体
でも三種類の元素を混合させてなるヒ化ガリウム・アル
ミニウム（Ａｌ_x Ｇａ_1-x Ａｓ：ｘは混晶比を表す。）
やヒ化ガリウム・インジウム（Ｇａ_x Ｉｎ_1-x Ａｓ：ｘ
は混晶比を表す。）などの化合物三元混晶とのヘテロ接
合により、２次元電子ガスを形成する方法もある（例え
ば、特公昭５９−４６４２５及びＵＳＰ４，１６３，３
２７）。この様な２次元電子ガスを得るためのヘテロ接
合は、真性半導体と同真性半導体に比較し高いバンドギ
ャップを備えているＮ形の半導体から構成される。例え
ば、ＡｌＧａＡｓをＮ形半導体としＧａＡｓを真性半導
体とする２次元電子を得るためのヘテロ接合の組合せ
は、既に公知である（例えば、特公昭５９−４６４２５
及び特公昭５９−５３７１４）。この様な公知の組合せ
に基づくヘテロ接合により形成された２次元電子ガスを
用いる半導体装置としては、ショットキー接合特性を有
するゲート電極を具備した高移動度電界効果型トランジ
スタとして実現されるに至っている。

【０００７】この様な公知の組合せとしては、他に上記
引例中にＧａ_x Ｉｎ_1-x ＡｓとＩｎＰとのヘテロ接合が
挙げられている。この他、２次元電子ガスを得るための
種々の III−Ｖ族化合物半導体材料相互によるヘテロ接
合の組合せが既に公知となっているに加え、ゲルマニウ
ム（Ｇｅ）などの単体半導体材料とのヘテロ接合による
２次元電子の形成例も既に挙げられている（特公昭５９
−５３７１４）。いずれにしても、２次元電子ガスを形
成するに肝要な事は、電子親和力を互いに異にする半導
体を結合させることにある。

【０００８】ここで、２次元電子を利用したホール素子
の高感度化という観点から、従来の技術の動向について
探るに、電子親和力を互いに異にする２次元電子ガスを
発現するために、既に知られているＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合系を基にＧａ_xＩｎ_1-x ＡｓをＮ形半導体
としＩｎＰを真性半導体としたヘテロ接合によってもた
らされる２次元電子ガスを磁気感応部とする、感度の高
いホール素子に関する提案もなされている（特公平３−
２５０３５）。

【０００９】また、極く最近ではヘテロ接合を形成する
組合わせは同一であるが、逆にＧａ_x Ｉｎ_1-x Ａｓに真
性半導体としての役目を担わせ、ＩｎＰをＮ形半導体と
した場合に於いても高感度ホール素子が実現されるに至
っている（例えば、奥山忍他、１９９２年秋季第５３
回応用物理学会学術講演会予稿集Ｎｏ．３（１９９２年
応用物理学会発行）、講演番号１６ａ−ＳＺＣ−１６、
１０７８頁）。この新たなＧａＩｎＡｓホール素子は特
性の温度変化も比較的小さく、且つまた室温移動度が極
めて高いために従来にない優れた積感度をもたらすと報
告されている。

【００１０】

【発明が解決しようとする課題】しかし、この様なＧａ
ＩｎＡｓ／ＩｎＰヘテロ接合系によって発現される高移
動度特性を利用した高感度ホール素子に於いても、定常
的に安定して所望の高感度特性が得られるとは限らな
い。それは、ＧａＩｎＡｓとＩｎＰとのヘテロ接合によ
り高い室温移動度が得られるという報告は既に、なされ
てはいるものの（例えば、小沼賢二郎他、１９９２年
秋季第５３回応用物理学会学術講演会講演予稿集Ｎｏ．
１（応用物理学会発行）、講演番号１８ａ−ＺＥ−３、
２８２頁）、同ヘテロ接合系に於ける高移動度が顕現さ
れる機構は未だ明白になっていない。このため、Ｇａ_x
Ｉｎ_1-x Ａｓに真性半導体としての役目を担わせたＩｎ
Ｐとのヘテロ接合ホール素子に於いては、高感度特性が
安定して得られないと言う欠点が存在していた。

【００１１】本発明は係る事態を克服すべくなされたも
ので、ＧａＩｎＡｓ／ＩｎＰヘテロ接合を含む高感度ホ
ール素子用の母体材料が、本来保有する高電子移動度特
性を安定して得るために、当該ヘテロ接合材料の構成要
素が具備すべき要件を明確にし、もって感度特性に優れ
るＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子を安定的
に得る新たな手段を提供する。

【００１２】

【課題を解決するための手段】本発明はＧａ_x Ｉｎ_1-x
ＡｓとＩｎＰ等の III−Ｖ族化合物半導体とのヘテロ接
合を含む母体材料がその高感度特性を如何なく、且つ安
定的に発現するために具備すべき要件を明確にする。即
ち、Ｇａ_x Ｉｎ_1-x Ａｓと他の III−Ｖ族化合物半導体
とのヘテロ接合によりもたらされる高移動度特性を利用
するホール素子に於いて、感磁部となす該Ｇａ_x Ｉｎ
_1-x Ａｓのキャリア濃度を１×１０¹⁵ｃｍ^-3以上、５×
１０¹⁷ｃｍ^-3以下とする。層厚は同層のキャリア濃度に
対応した空乏層の厚さより小さくする。Ｇａ_x Ｉｎ_1-x
ＡｓとＩｎＰとによりヘテロ接合を形成するにあって
は、当該ヘテロ接合の界面からの距離にして５０ｎｍ以
内のＩｎＰ層の内部に歪層を設ける。また、Ｇａ_x Ｉｎ
_1-x ＡｓとＡｌ_x Ｉｎ_1-x Ａｓとによりヘテロ接合を形
成するにあっては、ヘテロ接合の界面からの距離にして
５０ｎｍ以内のＡｌ_x Ｉｎ_1-x Ａｓ層内に歪を設ける。
これらにより、安定して高い電子移動度を顕現させ高感
度特性を有するホール素子を与えるものである。

【００１３】通常、ＧａＩｎＡｓヘテロ接合ホール素子
の形成に当たっては半絶縁性を有する高抵抗のＩｎＰ単
結晶基板が使用される。ホール素子の実用上としては比
抵抗が１０⁴ Ω・ｃｍ以上、１０⁸ Ω・ｃｍ以下のＩｎ
Ｐ単結晶を基板を用いるのが一般的である。これらの結
晶は液体封止チョクラルスキー（ＬＥＣ）法や、最近で
はＶＢ法と称される垂直ブリッジマン法等により製作
されている。

【００１４】このＩｎＰ単結晶基板上に感磁部層となす
ｎ形Ｇａ_x Ｉｎ_1-x Ａｓ層を形成するが、通常は感磁部
とするＧａ_x Ｉｎ_1-x Ａｓ層に高い電子移動度を保持さ
せるために、ＩｎＰ単結晶基板からのＦｅ不純物のＧａ
_x Ｉｎ_1-x Ａｓエピタキシャル成長層への拡散の抑制な
どを期して、先ずはＩｎＰ単結晶基板上にＩｎＰをバッ
ファ層（緩衝層）として堆積するのが一般的である。こ
のバッファ層を設けることにより結晶欠陥等のＧａ_x Ｉ
ｎ_1-x Ａｓエピタキシャル成長層への伝幡を抑制するな
どの効果を生じるため、Ｇａ_x Ｉｎ_1-x Ａｓ層の電子移
動度をいたずらに低下させずに、ＧａＩｎＡｓホール素
子の高感度特性を保持できるなどの利点を招く。また、
バッファ層にはＩｎＰに限らず他の材質、例えばＡｌ_x
Ｉｎ_1-xＡｓを用いても同様の効果が得られる。

【００１５】上記のＩｎＰバッファ層並びにＧａ_x Ｉｎ
_1-x Ａｓ層の成長方法には、特に制限はなく液相エピタ
キシャル成長法（ＬＰＥ法）、分子線エピタキシャル成
長法（ＭＢＥ法）や有機金属熱分解気相成長法、いわゆ
るＭＯＶＰＥ、或はまたＭＯＶＰＥとＭＢＥ双方を複合
させたＭＯ・ＭＢＥ法などが適用できる。

【００１６】また、前記Ｇａ_x Ｉｎ_1-x Ａｓの混晶比ｘ
については、０．３７≦ｘ≦０．５７とするのが望まし
い。何故ならば、ＩｎＰに格子整合するＧａ_x Ｉｎ_1-x
Ａｓの混晶比０．４７からｘがずれるに伴いＧａ_x Ｉｎ
_1-x ＡｓとＩｎＰとの格子定数の差、即ち格子不整合度
も顕著となり多量の結晶欠陥等を誘発し結晶性の低下を
招く。また、電子移動度の低下等の電気的特性をも悪化
させ、ホール素子の積感度の改善に多大な支障を来すか
らである。

【００１７】また、Ｇａ_x Ｉｎ_1-x Ａｓ層のキャリア濃
度については、このヘテロ接合系に於いて高移動度特性
を安定して発揮させるために最適な１×１０¹⁵ｃｍ^-3以
上、５×１０¹⁷ｃｍ^-3以下に限定する。何故ならば、キ
ャリア濃度が１×１０¹⁵ｃｍ^-3未満であると感磁層の抵
抗が高くなり、ホール素子とした場合の入力並びに出力
電極のオーミック特性の不安定性を生ずるからである。
一方、キャリア濃度が５×１０¹⁷ｃｍ^-3を越えると電子
移動度の低下が顕著となり、高い感度を有するホール素
子を得るに得策ではないからである。

【００１８】Ｇａ_x Ｉｎ_1-x Ａｓ感磁層の膜厚は前項に
記載のＧａ_x Ｉｎ_1-x Ａｓ層のキャリア濃度に対応した
空乏層領域の厚さより小さくする。この空乏層とは零バ
イアス下での空乏領域を指す。今、電子の単位電荷を
ｑ、ＧａＩｎＡｓの誘電率をＫs 、真空誘電率をε0 と
すれば、空乏層の領域（Ｗ）は次の式（１）で表せる
（河東田隆著、『半導体評価技術』１９９１年、産業
図書（株）発行、２３４頁）。

【化１】Ｖbiは拡散電位、Ｖは印加電圧を表す。Ｎ_d はドナー濃
度である。アクセプター濃度をＮ_a とするとｎ形層のキ
ャリア濃度（ｎ）とＮ_d 、Ｎ_a はｎ＝Ｎ_d −Ｎ_a の関係
にある。ここで、Ｎ_d ≫Ｎ_a の場合、ｎ＝Ｎ_d となる。
本発明に係わるＷはＶ＝０での値である。従って、Ｗは
式（１）を簡略した式（２）で与えられる。

【化２】 ε₀ は８．８５×１０^-14 Ｆ／ｃｍで、ｑは１．６×１
０^-19 Ｃである。Ｋsの値はＧａＡｓが１３．５、Ｉｎ
Ａｓが１１．５である（宮沢久雄著、『初学者のため
の半導体』１９９２年、玉川大学出版部発行）。両値か
ら補間法により求めると、例えばＩｎＰと格子整合する
Ｇａ0.47Ｉｎ0.53ＡｓのＫs 値は１２．４となる。従っ
て、Ｎ_d ＝５×１０¹⁷ｃｍ^-3の時、Ｖbi＝１とすれば、
Ｗ＝４８０Åとなる。Ｎ_d ＝１×１０¹⁵ｃｍ^-3では、
１．１μｍとなる。

【００１９】本発明の様にＧａＩｎＡ層の膜厚をそのキ
ャリア濃度に応じた空乏層の幅（Ｗ）以下とするのは、
ヘテロ接合界面にキャリア（電子）を蓄積させるためで
ある。ヘテロ界面に電子を蓄積するのは高い電子移動度
を顕現させるためである。零バイアスで空乏層の先端が
ＧａＩｎＡｓ層の内部を透過していない場合、ＧａＩｎ
Ａｓ層内に残存する電子が存在する。この状態を図５に
模式的に示す。これではＧａＩｎＡｓ層内の電子を効率
良くヘテロ界面に蓄積できず、電子移動度の向上に寄与
しない。ＧａＩｎＡｓ層内の電子をヘテロ界面に蓄積さ
せるには、ショットキー接合を形成し逆バイアスを印加
して空乏層を拡張させる必要がある。しかし、これは製
作工程の追加を伴い、ホール素子の素子化にとって煩雑
となる。ＧａＩｎＡｓ層の膜厚を空乏層幅以下とすれ
ば、零バイアスで空乏層の先端はＧａＩｎＡｓ層を通過
しヘテロ界面に到達する。よって、ＧａＩｎＡｓ層内の
電子は同層の内部から掃き出され、ヘテロ界面に蓄積し
電子移動度の向上が果たせる。この様子を図６に模式的
に示す。

【００２０】更に本発明者は、磁気感応部となすＧａ_x
Ｉｎ_1-x Ａｓ層とＩｎＰとでヘテロ接合を形成するにあ
っては、ＩｎＰ層の内部の当該ヘテロ界面からの距離に
して５０ｎｍ以内の範囲に歪を設けることに依って、更
なる高電子移動度化が果たされることを見出した。この
様なＩｎＰ層内に歪を設ける手法には幾つかの方法があ
るが、例えば、ＩｎＰ層をエピタキシャル成長させ、次
に磁気感応部となすＧａ_x Ｉｎ_1-x Ａｓ層を堆積させた
後の薄膜成長工程の中の冷却工程に於いて、薄膜成長後
のウエハの冷却速度を適宣調節することにより、比較的
容易に歪をＩｎＰ層内に導入出来る。本発明者が鋭意検
討した結果では、ＭＯＶＰＥ法に於けるＧａ_x Ｉｎ_1-x
Ａｓ及びＩｎＰ薄膜の一般的な成長温度である６００℃
前後から２００℃に約２０分間の時間を要して冷却す
る、即ち毎分２０℃前後の速度をもって冷却すると比較
的容易に歪を存在させることが出来る。また、ＩｎＰの
成長後、磁気感応部とするＧａ_x Ｉｎ_1-x Ａｓを成長す
るに当り、組成比ｘが磁気感応部とするＧａ_x Ｉｎ_1-x
Ａｓのそれと多少異なるＧａ_x Ｉｎ_1-x Ａｓを或る程度
の層厚をもって成長させ、然る後、予定の組成比のＧａ
_x Ｉｎ_1-x Ａｓを磁気感応部として成長させてもＩｎＰ
層内に歪は形成され得る。但し、この場合、磁気感応部
とするＧａ_x Ｉｎ_1-x Ａｓの組成比と異なる組成比を有
する、極端に厚いＧａ_x Ｉｎ_1-x ＡｓをＩｎＰと磁気感
応部とするＧａ_x Ｉｎ_1-x Ａｓとの中間に介在させる
と、ＩｎＰ内に導入される歪が存在する領域が適正範囲
を越え、逆に磁気感応部とするＧａ_x Ｉｎ_1-x Ａｓに高
電子移動度特性を付与出来なくなる。従って、この様な
組成比を変化させることによって歪を導入する方法を選
択するにあっては、歪を導入するためにＩｎＰとＧａ_x
Ｉｎ_1-x Ａｓ磁気感応部との中間に挿入するＧａ_x Ｉｎ
_1-x Ａｓの膜厚は最大１０ｎｍ程度に留めておくが良
い。

【００２１】Ｇａ_x Ｉｎ_1-x Ａｓとヘテロ接合させるの
は、何も前項に記載のＩｎＰに限定されずＡｌ_x Ｉｎ
_1-x Ａｓでも良い。Ａｌ_x Ｉｎ_1-x Ａｓを使用する場合
にあっても、同層内に歪を設ける手法は根本的にＩｎＰ
の場合と同様である。即ち、Ａｌ_x Ｉｎ_1-x Ａｓに設け
る歪層を存在させる領域もＧａ_x Ｉｎ_1-x Ａｓとのヘ
テロ接合界面からの距離にして５０ｎｍ以内の距離とす
る。これにより、Ａｌ_xＩｎ_1-x Ａｓを使用した場合に
於いても、歪を介在させずに単純にＧａ_x Ｉｎ_1- _x Ａｓ
とＡｌ_x Ｉｎ_1-x Ａｓとをヘテロ接合させた場合に比較
し格段の電子移動度の向上が果たされる。

【００２２】歪が存在する領域は、例えば透過電子顕微
鏡を用いる分析により確認できる。その一手法としてＣ
ＡＴ（ＣｏｍｐｏｓｉｔｏｎＡｎａｌｙｓｉｓｂｙ
Ｔｈｉｃｋｎｅｓｓ−ｆｒｉｎｇｅ）法がある（柿林
博司、永田文男、『応用物理』第５６巻、第８号
（１９８７）、１０４７頁）。同手法に依れば、物質に
依って、或いは同一物質でも組成の違いに依って間隔の
異なる干渉縞（フリンジ）が撮像される。この干渉縞の
断続性や直線性からヘテロ界面の急峻性なり、歪の存在
の有無を観測する。例としてＧａＩｎＡｓ／ＩｎＰヘテ
ロ接合のＣＡＴ像を模式的に図７に示す。ＩｎＰ層内に
歪が存在するとＩｎＰ層側の干渉縞が曲折する。曲折し
た干渉縞が直線状に復帰する迄に要するヘテロ界面から
の距離（図７に記号ｄで示す。）はＣＡＴ像から測長で
きる。本発明では、この距離（ｄ）を５０ｎｍ以下とす
る。

【００２３】一例として、歪を有することに依って果た
されるＧａ_x Ｉｎ_1-x Ａｓ／ＩｎＰヘテロ接合に於ける
電子移動度の高度化を実際に示す。図３は本発明に係わ
る歪を具備したＩｎＰ／Ｇａ_0.47Ｉｎ_0.53Ａｓヘテロ接
合材料の室温電子移動度とシート抵抗値との関係を示す
図である。ＩｎＰ層への歪の添加は、ヘテロ接合材料の
成長後の冷却速度を調節することにより行った。歪が存
在する領域はＣＡＴ法に依りヘテロ接合界面から距離に
して約２５ｎｍである。同図には従来の歪を具備してな
い同様のヘテロ接合ウエハの室温電子移動度も併せて示
す。通常の実用的なホール素子用のヘテロ接合材料のシ
ート抵抗である約１００から約２０００Ω／□の範囲で
比較すると、本発明に係わるウエハの有する電子移動度
は、従来の電子移動度を上回っている。例えば、約１０
００Ω／□のシート抵抗で、本発明に係わるヘテロ接合
材料の室温電子移動度は８，０００から１２，０００ｃ
ｍ² ／Ｖ・ｓ程度である。一方、従来例では高々６，０
００ｃｍ² ／Ｖ・ｓ程度である。

【００２４】ＩｎＰ単結晶基板上に成長させたＩｎＰ或
はＡｌ_x Ｉｎ_1-x ＡｓとＧａ_x Ｉｎ_1-x Ａｓ磁気感応部
から構成されるヘテロ接合を有するエピタキシャルウエ
ハを母体材料とし、ＧａＩｎＡｓホール素子を製作す
る。Ｇａ_x Ｉｎ_1-x Ａｓとヘテロ接合を形成するのがＩ
ｎＰかＡｌ_x Ｉｎ_1-x Ａｓかに依ってＧａＩｎＡｓホー
ル素子の製作法が大きく異なる訳ではないため、ここで
はＧａ_x Ｉｎ_1-x ＡｓとＩｎＰとのヘテロ接合からなる
ＧａＩｎＡｓホール素子の製作を例に挙げ説明を加え
る。先ず、公知のフォトリソグラフィー技術、エッチン
グ技術等の加工技術を駆使し、ホール素子としての機能
を発揮するＧａ_x Ｉｎ_1-x Ａｓ磁気感応部層及びＩｎＰ
バッファ層にいわゆるメサエッチングを施し、当該素子
機能領域をメサ状に加工する。このメサ加工に際し、十
字形に交差する２つの半導体メサ層は各々、互いに直交
する＜０バー１１＞並びに＜０バー１バー１＞方向に平
行に設ける。ここでメサ構造を得る方法につき、ここで
説明を加えるに、先ず当該母体材料の最表面であるＧａ
_x Ｉｎ_1-x Ａｓ磁気感応部層の表面に一般的なフォトレ
ジスト材を塗布し、その後、通常のフォトリソグラフィ
ー技術により磁気感応部及び入力用並びに出力用電極の
形成領域のみの該レジスト材を残存させる。それ以外の
領域に在るレジスト材は剥離し除去する。然る後、無機
酸を用いてＧａ_x Ｉｎ_1- _x Ａｓ磁気感応部層に対しエッ
チングを施す。このエッチングによりフォトレジスト材
が除去された領域にあるＧａ_x Ｉｎ_1-x Ａｓ層は、Ｇａ
ＩｎＡｓに対しエッチング作用を有する無機酸に曝され
る。当該領域に在るＧａ_x Ｉｎ_1-x Ａｓは選択的に除去
され、磁気感応部及び電極形成領域のみがメサ状に残存
することとなる。

【００２５】更に、エッチングを進行させこのＧａ_x Ｉ
ｎ_1-x Ａｓ磁気感応部層の直下に存在するＩｎＰバッフ
ァ層の部分をエッチングにより選択的に除去する。この
エッチングにより電極形成部及び磁気感応部領域の鉛直
方向の断面は、それを＜０バー１１＞と＜０バー１バー
１＞の互いに直交する結晶軸の方向から見れば、＜０バ
ー１１＞方向の断面にあっては台形状、いわゆる順メサ
形状の断面となり、逆に＜０バー１バー１＞結晶軸方向
にあっては逆台形状のいわゆる逆メサ状の断面を持ち合
わせることとなる。電気的に見ればこのメサエッチング
により電極形成部並びに磁気感応部領域からなる素子機
能部の絶縁性を確保できることとなる。しかし、当該メ
サエッチングについては成長層の全厚が５μｍを超える
と上記の如く結晶軸（結晶方位）に基づくエッチング形
状の差異が顕著となる。これによりホール素子の特性の
一つである不平衡電圧の増加を招き、もって不平衡率の
悪化をもたらす。よって、前述の様に当該ホール素子の
製作に供するエピタキシャル成長層の全体の膜厚は、主
にＩｎＰ或はＡｌ_x Ｉ_1-x ｎＡｓなりの層厚を調整する
ことにより、概ね５μｍ以下に設定した方が好都合であ
る。然るメサエッチングを施した後、入力用並びに出力
用電極を形成する。この形成に当たってはメサエッチン
グされたウエハの表面全体に一般のフォトレジスト材を
塗布する。然る後、電極を形成すべき領域を公知のフォ
トリソグラフィー法によりパターニングし入・出力電極
を形成する領域に在るフォトレジスト材のみを剥離、除
去し、直下に存在する磁気感応部層のＧａ_x Ｉｎ_1-x Ａ
ｓ層の表層を露出させる。

【００２６】次に電極材料となす金（Ａｕ）・ゲルマニ
ウム（Ｇｅ）合金を当該加工を施したレジスト材上に真
空蒸着させる。ここでは電極材料としてＡｕ・Ｇｅ合金
を使用したが、電極材料としては別段、これに限定され
ることはなくｎ形のＧａＩｎＡｓ結晶につきオーミック
性電極が得られる材料を使用すれば良い。

【００２７】次に、パッシベーション被膜とする絶縁性
を有する二酸化珪素（ＳｉＯ₂ ）膜を公知のプラズマＣ
ＶＤ法によりウエハ表面を被覆する。被覆膜としてここ
では、二酸化珪素膜を採用したが他の絶縁性を有する
膜、例えば窒化珪素（ＳｉＮ）などであっても良い。

【００２８】上記の如く製作された二酸化珪素絶縁膜を
一般的なレジスト材で被覆した。然る後、電極部と個々
の素子に分離する、いわゆるダイシングのために必要な
ダイシングラインを形成するための位置に相当する部分
のレジスト材を公知のフォトリソグラフィー技術により
除去し、直下のＳｉＯ₂ 絶縁膜を露出させた。更に、露
出したＳｉＯ₂ 絶縁膜をフッ化水素酸（ＨＦ）に浸し、
当該部分のＳｉＯ₂ 絶縁膜を溶解除去した。これにより
入・出力電極の表面並びにダイシングラインの形成部に
あってはＧａ_x Ｉｎ_1-x Ａｓ層の表面を露出させる。実
際に個々の素子に分離するにあっては、ダイシングライ
ンに相当する部分に露出しているＧａ_xＩｎ_1-x Ａｓ層
を適当な無機酸を利用しエッチング除去すれば良い。然
る後、Ｇａ_x Ｉｎ_1-x Ａｓ層の直下にあるＩｎＰ層を無
機酸により除去する。通常は更に、エッチングを進行さ
せＩｎＰ単結晶基板の表層部の一部迄除去する。この様
に図るのはダイシングに使用するスクライバーやブレー
ドなどが素子の分離の際にエピタキシャル成長層やヘテ
ロ界面に機械的な損傷を与えるのを予め低減するためで
ある。

【００２９】係る加工を施した後、当該ＧａＩｎＡｓホ
ール素子の電気的特性を評価する。従来のヘテロ接合の
構成によるＧａＩｎＡｓホール素子の特性も並行して評
価する。ここで、従来のホール素子とは、ＩｎＰ内に歪
は存在するものの、エピタキシャル成長後の冷却速度を
極端に大きく設定したため、歪層の存在領域が厚くなっ
てしまったヘテロ接合系から構成される素子を言う。比
較の結果を図４に素子状態での電子移動度の分布の差と
して示す。同図から明白な様に、本発明に係わるＧａＩ
ｎＡｓホール素子にあっては、平均の電子移動度として
従来例に比較しの高い値がもたらされている。

【００３０】

【作用】本発明のとおりに感磁層のキャリア濃度と層厚
を規定することにより、ＧａＩｎＡｓヘテロ接合ホール
素子用材料に高い電子移動度を付与する作用を有す。

【００３１】

【実施例】本発明を実施例を基に詳細に説明する。図１
は本発明に係わるＧａ_x Ｉｎ_1-x Ａｓを磁気感応部とす
るホール素子の模式的な平面図である。また、図２は図
１に示した平面模式図の破線Ａ−Ａ’の方向に沿った垂
直断面の概略図である。本文中に記載のヘテロ接合を含
むエピタキシャルウエハの形成に当たっては、鉄（Ｆ
ｅ）を添加してなる比抵抗が約１０⁶Ω・ｃｍの面方位
（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板（１０
１）に、第一の層として緩衝層となすアンドープＩｎＰ
層（１０２）を約１００ｎｍの厚さで成長させた。当該
ＩｎＰ層（１０２）のキャリア濃度をホール（Ｈａｌ
ｌ）効果法により測定した結果、約２×１０¹⁵ｃｍ^-3で
あった。

【００３２】然る後、上記のＩｎＰ緩衝層（１０２）上
にキャリア濃度が２×１０¹⁶cm^-3で組成比を０．４７と
したアンドープｎ形Ｇａ_0.47Ｉｎ_0.53Ａｓ（１０３）を
２５０ｎｍの厚さに堆積した。次に、Ｇａ_x Ｉｎ_1-x Ａ
ｓ磁気感応部層（１０３）を通常の有機フォトレジスト
材で全面を被覆し、その後、公知のフォトリソグラフィ
ー技術とエッチング技術を駆使し、入・出力電極を形成
すべき領域並びに磁気感応部となす領域（１０４）をメ
サ形状に加工した。本実施例ではメサエッチング加工に
は無機酸を使用した。

【００３３】その後、Ｇａ_x Ｉｎ_1-x Ａｓ層（１０３）
の表面を再び有機レジスト材で全面に亘り被覆した。次
に各々、一対をなす入力電極（１０５）と出力電極（１
０６）を形成すべき領域に存在する上記レジスト材のみ
を公知のフォトリソグラフィ技術を利用して除去し、Ｇ
ａ_x Ｉｎ_1-x Ａｓ層（１０３）の表面を露出させた。然
る後、Ｇｅを重量で約１３％程度含むＡｕ・Ｇｅ合金を
真空蒸着した。その後、当該ウエハを有機溶剤混合液に
浸し、レジスト材を剥離すると同時に蒸着によってレジ
スト材上に被着した素子の製作上不要となるＡｕ・Ｇｅ
合金膜をいわゆるリフトオフ法で除去した。次に、電極
となる合金膜を被着させたウエハを温度４２０℃で数分
間、オーミック性電極を得るために熱処理（アロイン
グ）した。

【００３４】更に、当該入・出力用の電極（１０５及び
１０６）と電気的の連結させてパッド電極（１０７）を
各電極に設けた。該パッド電極（１０７）は、上記に如
くメサエッチングにより露出させたＩｎＰ単結晶基板
（１０１）の表層部に載置した。これはアロイング時に
Ｇａ_x Ｉｎ_1-x Ａｓ磁気感応部層に直接、歪が導入され
るのを防止するためである。次に、上記工程を経たヘテ
ロ接合材料の表面をプラズマＣＶＤ法により二酸化珪素
膜（１０８）により上記の入・出力電極部以外の領域を
被覆した。また、当該酸化膜の堆積膜厚は、約４００ｎ
ｍとした。更に、素子の表面全体を再び一般のフォトレ
ジスト材で覆い、ウエハの全面に形成されたホール素子
を単体に分離しホール素子チップとなすためのダイシン
グライン（１０９）を形成すべくパターニングを施し
た。然る後、ダイシングライン（１０９）に相当する部
分に於いて、直下に存在する酸化膜（１０８）、Ｇａ_x
Ｉｎ_1-x Ａｓ磁気感応部結晶層（１０３）、並びにＩｎ
Ｐバッファ層（１０２）を順次、エッチングにより除去
した。更に、エッチングを進め、ＩｎＰ単結晶基板（１
０１）の表層部に至る迄、構成材料を除去し、ダイシン
グライン（１０９）となした。

【００３５】然る後、かくの如く製作した新たなホール
素子の電気的特性、特に積感度を従来のＧａＩｎＡｓホ
ール素子のそれと比較した。ここで言う従来のホール素
子とは、上記実施例に記載と同様のＧａ_0.47Ｉｎ_0.53Ａ
ｓ磁気感応部とＩｎＰ緩衝層とからヘテロ接合は構成さ
れているものの、ＩｎＰ層内に存在する歪の領域が本発
明の範囲を越えているヘテロ接合材料からなるホール素
子を指す。ちなみに従来のホール素子に於ける歪の存在
領域はヘテロ界面からの距離にして約６０ｎｍを越えて
いた。本発明に係わる場合と従来例とをホール素子化後
での平均の室温移動度をもって比較するに、従来例に於
いては、平均の移動度が約６，１００ｃｍ² ／V ・s で
あるのに対し、本発明に係わるホール素子にあっては約
９，４００ｃｍ² ／V ・s と明らかな有意差が認められ
た。この有意差は、前述の歪を備えてない従来のホール
素子と数値的にはほぼ、同一の結果となっている。

【００３６】

【発明の効果】磁気感応部となすＧａ_x Ｉｎ_1-x Ａｓと
ヘテロ接合をなす化合物半導体層内部の特定の領域の範
囲内に歪を設けるという簡便な、且つ新たな方法によ
り、高感度のＧａＩｎＡｓホール素子の安定的な供給を
もたらす効果がある。

【図面の簡単な説明】

【図１】本発明に係わるＧａＩｎＡｓヘテロ接合ホール
素子の平面を模式的に示す図である。

【図２】図１に示すホール素子の線Ａ−Ａ’に沿った垂
直断面の模式図である。

【図３】室温電子移動度とシート抵抗の関係を示す図で
ある。

【図４】電子移動度の分布を示す図である。

【図５】ＧａＩｎＡｓ膜厚と空乏層との関係を示す模式
図である（膜厚が零バイアスでの空乏層領域を上回る場
合）。

【図６】ＧａＩｎＡｓ膜厚と空乏層との関係を示す図で
ある（膜厚が零バイアスでの空乏層領域以下の場合）。

【図７】ＣＡＴ法による歪層の撮像例を示す模式図であ
る。

【符号の説明】

（１０１）Ｆｅ添加高抵抗ＩｎＰ単結晶基板（１０２）歪を有するＩｎＰ結晶層（１０３）Ｇａ_0.47Ｉｎ_0.53Ａｓ磁気感応層（１０４）メサ領域（１０５）入力電極（１０６）出力電極（１０７）パッド電極（１０８）酸化膜（１０９）ダイシングライン（２０１）空乏層（２０１−１）空乏層の先端（２０２）ヘテロ接合界面（２０３）電子（３０１）フリンジ

フロントページの続き (56)参考文献特開平５−218528（ＪＰ，Ａ) 特開平４−106988（ＪＰ，Ａ) 特開昭64−2384（ＪＰ，Ａ) 特開平７−79032（ＪＰ，Ａ) 特開平５−275767（ＪＰ，Ａ) 特開昭60−198877（ＪＰ，Ａ) 特開昭54−114089（ＪＰ，Ａ) 国際公開93／2479（ＷＯ，Ａ１) 電総研ニュース，第511号，ｐｐ．６ −10 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 43/06 H01L 43/14 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】リン化インジウム（ＩｎＰ）からなる緩衝
層と、キャリア濃度が１×１０¹⁵ｃｍ^-3以上５×１０¹⁷
ｃｍ^-3以下であり、且つ層厚を上記キャリア濃度に対応
した空乏層の厚さ以下とした砒化ガリウム・インジウム
混晶（Ｇａ_XＩｎ_1-XＡｓ：０．３７≦Ｘ≦０．５７）か
らなる感磁層とのヘテロ接合を具備してなるホール素子
に於いて、緩衝層が、感磁層とのヘテロ接合界面からの
距離にして５０ｎｍ以内の領域に、緩衝層に感磁層を接
合して設けた後の冷却工程に於ける冷却速度を調節する
ことにより、歪層を導入されていることを特徴とするホ
ール素子。
【請求項２】砒化アルミニウム・インジウム混晶（Ａｌ
ＩｎＡｓ）からなる緩衝層と、キャリア濃度が１×１０
¹⁵ｃｍ^-3以上５×１０¹⁷ｃｍ^-3以下であり、且つ層厚を
上記キャリア濃度に対応した空乏層の厚さ以下とした砒
化ガリウム・インジウム混晶（Ｇａ_XＩｎ_1-XＡｓ：０．
３７≦Ｘ≦０．５７）からなる感磁層とのヘテロ接合を
具備してなるホール素子に於いて、緩衝層が、感磁層と
のヘテロ接合界面からの距離にして５０ｎｍ以内の領域
に、緩衝層に感磁層を接合して設けた後の冷却工程に於
ける冷却速度を調節することにより、歪層を導入されて
いることを特徴とするホール素子。
【請求項３】リン化インジウム（ＩｎＰ）からなる緩衝
層と、キャリア濃度が１×１０¹⁵ｃｍ^-3以上５×１０¹⁷
ｃｍ^-3以下であり、且つ層厚を上記キャリア濃度に対応
した空乏層の厚さ以下とした砒化ガリウム・インジウム
混晶（Ｇａ_XＩｎ_1-XＡｓ：０．３７≦Ｘ≦０．５７）か
らなる感磁層とを具備してなるホール素子に於いて、緩
衝層と感磁層との間に感磁層とは異なる組成のＧａ_XＩ
ｎ_1-XＡｓ混晶層を介在させて設けることにより、緩衝
層が、介在するＧａ_XＩｎ_1-XＡｓ混晶層との接合界面か
らの距離にして５０ｎｍ以内の領域に、歪層を導入され
ていることを特徴とするホール素子。
【請求項４】砒化アルミニウム・インジウム混晶（Ａｌ
ＩｎＡｓ）からなる緩衝層と、キャリア濃度が１×１０
¹⁵ｃｍ^-3以上５×１０¹⁷ｃｍ^-3以下であり、且つ層厚を
上記キャリア濃度に対応した空乏層の厚さ以下とした砒
化ガリウム・インジウム混晶（Ｇａ_XＩｎ_1-XＡｓ：０．
３７≦Ｘ≦０．５７）からなる感磁層とを具備したホー
ル素子に於いて、緩衝層と感磁層との間に感磁層とは異
なる組成のＧａ_XＩｎ_1-XＡｓ混晶層を介在させて設ける
ことにより、緩衝層が、介在するＧａ_XＩｎ_1-XＡｓ混晶
層との接合界面からの距離にして５０ｎｍ以内の領域
に、歪層を導入されていることを特徴とするホール素
子。
【請求項５】緩衝層と感磁層との間に設ける、感磁層と
は異なる組成のＧａ_XＩｎ_1-XＡｓ混晶層の層厚を１０ｎ
ｍ以下とすることを特徴とする請求項３または４に記載
のホール素子。
【請求項６】リン化インジウム（ＩｎＰ）または砒化ア
ルミニウム・インジウム混晶（ＡｌＩｎＡｓ）からなる
緩衝層と、キャリア濃度が１×１０¹⁵ｃｍ^-3以上５×１
０¹⁷ｃｍ^-3以下であり、且つ層厚を上記キャリア濃度に
対応した空乏層の厚さ以下とした砒化ガリウム・インジ
ウム混晶（Ｇａ_XＩｎ_1-XＡｓ：０．３７≦Ｘ≦０．５
７）からなる感磁層とのヘテロ接合を具備してなるホー
ル素子の製造方法に於いて、緩衝層にヘテロ接合させて
Ｇａ_XＩｎ_1-XＡｓ感磁層を設けた後、冷却工程に於ける
冷却速度を毎分２０℃として、緩衝層の内部の該ヘテロ
接合界面より距離にして５０ｎｍ以下の領域に歪層を形
成することを特徴とするホール素子の製造方法。
【請求項７】６００℃から２００℃へ冷却する際の冷却
速度を毎分２０℃とすることを特徴とする請求項６に記
載のホール素子の製造方法。