JP3287054B2

JP3287054B2 - 磁電変換素子

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Publication number: JP3287054B2
Application number: JP05251393A
Authority: JP
Inventors: 隆宇田川
Original assignee: Showa Denko KK
Current assignee: Showa Denko KK
Priority date: 1993-03-12
Filing date: 1993-03-12
Publication date: 2002-05-27
Anticipated expiration: 2017-05-27
Also published as: JPH06268278A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はIII−Ｖ族化合物半導体
を磁界を検知するための機能を果たす結晶層（感磁部層
と称す。）として利用するホール素子に係わり、特にヒ
化ガリウム・インジウム（ＧａＩｎＡｓ）層を感磁部層
として備えた高感度なホール素子に関する。

【０００２】

【従来の技術】磁界を検知しその強度を電気信号に変換
する、いわゆる磁電変換素子の一つとしてホール（Ｈａ
ｌｌ）素子が知られている。ホール素子には通常シリコ
ン（Ｓｉ）、ゲルマニウム（Ｇｅ）など元素周期律の第
ＩＶ族に属する単体（元素）半導体や、ヒ化ガリウム
（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）などの周期
律の第 III族と第Ｖ族元素を化合してなる III−Ｖ族２
元化合物半導体、或はまたそれらを混合させた（混晶）
半導体が利用されている。いずれの半導体材料を用いた
場合に於いても、ホール素子はそれを構成する半導体材
料に磁場を印加した際に、これら半導体内の電子の運動
によって発生するホール（Ｈａｌｌ）電圧を利用した一
種のセンサーであり、回転センサー、位置センサーなど
として産業界で広く利用されるに至っている。

【０００３】ホール素子には上述の如くＳｉ単体半導体
の他、アンチモン化インジウム（ＩｎＳｂ）、ＩｎＡｓ
やＧａＡｓ等の III−Ｖ族化合物半導体も使用されてい
が、実際のホール素子にあっては例えばＩｎＳｂホール
素子に見られる様に、ＩｎＳｂバルク結晶そのものをホ
ール素子の磁気を検出する機能を有する部位（感磁部）
として利用する場合も有るが、多くは例えばＧａＡｓホ
ール素子の如く高抵抗の半導体単結晶基板等へのイオン
注入により、或はまた同様の単結晶基板上にＶＰＥ（Va
por Phase Epitaxy ）、ＭＯＶＰＥ（Metal-Organiic V
apor Phase Epitaxy、ＭＯＣＶＤ、ＯＭＶＰＥとも称さ
れる。）、ＭＢＥ（Molecular Beam Epitaxy）法等の気
相エピタキシャル成長法や液相エピタキシャル成長（Ｌ
ＰＥ）法により形成された半導体層が感磁部として利用
している。

【０００４】これら半導体層からなる感磁部はホール素
子の諸特性を担う重要な部位である。特に、高い磁界検
出能力を有する、いわゆる高感度（高い積感度）のホー
ル素子にあっては、この感磁部に半導体の物性の一つで
あるホール（Ｈａｌｌ）係数の大きな半導体材料を選択
する必要がある。ホール係数はまた、半導体材料の有す
る電子移動度に比例し、電子移動度が大きい程、大きな
ホール係数が得られ、しいては高感度のホール素子の実
現を促す。

【０００５】このため、最近では従来の２つの元素から
なるＧａＡｓやＩｎＳｂの様な２元III−Ｖ族化合物半
導体材料を感磁部とするホール素子ではなく、異なる３
つ或は４つの元素から構成される III−Ｖ族化合物半導
体多元素（多元）混晶を用いヘテロ（異種）接合を形成
し、これにより高い電子移動度を保有させ、もって高感
度ホール素子のための新たな材料とする試みもなされて
いる。この様なヘテロ接合を設けることによって、ヘテ
ロ接合を構成する各単一半導体材料には見られない新た
な物性が得られ、電子移動度の向上がもたらされる場合
があるからである。

【０００６】周期律表の第III族元素であるガリウム
（Ｇａ）とインジウム（Ｉｎ）並びに第Ｖ族のヒ素（Ａ
ｓ）からなるＧａx Ｉｎ1-x Ａｓ（ｘは混晶比（組成
比）を示す。）も III−Ｖ族化合物半導体混晶の一つで
あり、ＩｎＰとのヘテロ接合の形成により高移動度化が
果たされることから（例えば、小沼賢二郎他、１９９
２年秋季第５３回応用物理学会学術講演会講演予稿集Ｎ
ｏ．１（応用物理学会発行）、講演番号１８ａ−ＺＥ−
３、２８３頁）、最近では、当該ＧａＩｎＡｓ／ＩｎＰ
ヘテロ接合材料を利用して従来になく高い感度の新規な
化合物半導体ホール素子を得ようとする試みもなされて
いる（奥山忍他、１９９２年秋季第５３回応用物理学
会学術講演会講演予稿集Ｎｏ．３（１９９２年応用物理
学会発行）、講演番号１６ａ−ＳＺＣ−１６、１０７８
頁）。

【０００７】上記ヘテロ接合は具体的にはＦｅを添加し
てなる高抵抗の半絶縁性ＩｎＰ単結晶基板上に堆積させ
たＩｎＰバッファ層とＧａＩｎＡｓ層から構成されてい
る（奥山忍他、１９９２年秋季第５３回応用物理学会
学術講演会講演予稿集Ｎｏ．３、講演番号１６ａ−ＳＺ
Ｃ−１６、１０７８頁）。この様に従来例としてはｎ形
の伝導を呈するＩｎＰ結晶層をバッファ層として応用し
ている場合が多いが、本来、ホール素子用のバッファ層
としてはＧａＩｎＡｓ感磁部層からＩｎＰバッファ層へ
の動作電流の漏れを防ぐためにも高抵抗であることが望
ましい。しかし、この様な２元系のＩｎＰ結晶層をバッ
ファ層として利用する場合、多元混晶の成長に見受けら
れる如くの混晶比（組成比）の制御の煩わしさが回避で
きるなどの利点はあるものの、通常、ＩｎＰは不純物を
故意にドーピング（doping）しない、いわゆるアンドー
プ（undope）の状態でもｎ形の伝導を呈し高抵抗とはな
り難い欠点を有していた。

【０００８】この様な電気的な絶縁性が不完全な結晶層
をバッファ層とした場合、ホール素子を動作させるため
の動作電流を流通せしめた場合、当該バッファ層への動
作電流のリーク（leak）が発生し、信頼性のある素子動
作が果たせない場合が多いという問題も発生していた。

【０００９】

【発明が解決しようとする課題】本発明は上記の従来の
欠点に鑑み、感磁部となす半導体結晶層からの動作電流
の不必要な漏洩を防止する新たな施策を見い出し、ホー
ル素子の安定的な動作を得ると共に、従来に無く高い感
度を有するホール素子の実現を可能ならしめるためにな
されたものである。

【００１０】

【課題を解決するための手段】即ち、本発明はＧａＩｎ
Ａｓ層を感磁部層とするホール素子に於いて、感磁部層
と当該感磁部層を堆積せしめるために使用された高抵抗
のＩｎＰ基板との中間に、従来の如くの単一の化合物半
導体材料からなる単一結晶層ではなく、各々膜厚が１ｎ
ｍ以上１００ｎｍ以下で且つキャリア濃度が１×１０¹⁵
ｃｍ^-3未満の、バンドギャップが互いに異なる２種類の
半導体材料からなる結晶層を交互に積層させてなるバッ
ファ層を挿入せしめることによりリーク電流が極めて少
なく、もってホール素子の特性の一つである不平衡率の
増大を抑制し、また高信頼性の新規なホール素子を提供
するものである。

【００１１】通常、高感度のホール素子への応用を考慮
したＧａＩｎＡｓとＡｌＩｎＡｓから成るヘテロ接合を
形成する場合には、格子整合性と電気的な絶縁の必要性
などの観点から半絶縁性の高抵抗ＩｎＰ単結晶基板が使
用される。実用上は比抵抗が１０⁶ Ω・ｃｍ程度以上の
ＩｎＰ基板を用いるのが一般的であり、これらは液体カ
プセル引上げ法（Liquid Encapsulated Czochralski ；
ＬＥＣ法）やＶＢ（Vertical Bridgman ）法などと称さ
れる垂直ブリッジマン法などにより容易に製作でき、本
発明の実施にあたって材料の入手に困難が伴うことはな
い。

【００１２】この様な高抵抗ＩｎＰ基板上にＩｎＰ、Ａ
ｌ_X Ｉｎ_1-X Ａｓ並びにＧａ_X Ｉｎ_1-X Ａｓ（ｘはいず
れも混晶比を示し、通常は格子整合度の観点から〜０．
４≦ｘ≦〜０．６が望ましい。）を成長させる。これら
の成長方法に特に制限はなく液相エピタキシャル成長法
（Liquid Phase Epitaxial；ＬＰＥ法）に依っても、ま
た分子線エピタキシャル成長法（Molecular Beam Epita
xial；ＭＢＥ法）や有機金属熱分解気相成長法、いわゆ
るＭＯＶＰＥ（Metal Organic Chemical VaporDepositi
on ；ＭＯＣＶＤ、ＯＭＣＶＤやＯＭＶＰＥ法とも呼ば
れる。）法、ＭＢＥ法とＭＯＶＰＥ法双方を複合させた
ＭＯ・ＭＢＥ法などに依っても良い。しかし、現状では
基板として蒸気圧が比較的高いリン（元素記号Ｐ）を含
むＩｎＰ結晶を用いていることから、結晶層の成長前に
加熱されたＩｎＰ基板からのＰの蒸発、離散を低減する
に都合の良いＭＯＶＰＥ法が多用されており、特にＩｎ
の出発原料として結合価が１価のシクロペンタジエニル
インジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用する常圧（大気圧）
ＭＯＣＶＤ法では高品位のＩｎＰ並びにＧａＩｎＡｓな
どを得ることが出来る。

【００１３】更に具体的に説明を加えるに、例えばＩｎ
ＰとＧａ_X Ｉｎ_1-X Ａｓ（ｘは混晶比（組成比）を表
す。）とからなる積層された結晶層を得る場合、上述の
高抵抗ＩｎＰ単結晶基板上に先ず特定の膜厚とキャリア
濃度を有するＧａ_X Ｉｎ_1-X Ａｓ結晶層を堆積させ、然
る後に特定の膜厚とキャリア濃度のＩｎＰ結晶層を積層
させ、これらの半導体からなる交互に積層された結晶層
を得れば良い。この積層に際しては、堆積する順序に制
限は無く、また交互に積層させる結晶層の膜厚が同一で
あっても異なっていても良く、また同じ半導体材料から
なる結晶層に於いても結晶層の膜厚を積層する層毎に変
化させても構わない。要は、異なる半導体材料からなる
結晶層を交互に積層することにあり、その積層の数につ
いては、ホール素子の素子化工程等を勘案し考慮すれば
良い。同様に積層する半導体材料がＧａ_X Ｉｎ_1-X Ａｓ
とＡｌ_X Ｉｎ_1-X Ａｓ、或はＩｎＰとＡｌ_X Ｉｎ_1-X Ａ
ｓとである場合に於いても何等の差し支えは生じない。

【００１４】但し、上記の様な積層構造を構成する半導
体材料の各結晶層の膜厚は１ｎｍ以上とする。これは、
膜厚が１ｎｍ未満と極めて薄く、且つ積層する結晶層の
数が極端に少ない場合、本発明者らが鋭意、検討を加え
た結果では、ＩｎＰ単結晶基板からの不純物や結晶欠陥
のＧａ_X Ｉｎ_1-X Ａｓ結晶層への伝幡、拡散を充分に防
止できず、感磁部層の品質の向上を妨げる事態を招いた
からである。従って、本発明に係わる積層構造を構成す
る各半導体層が少なくとも備えるべき最低の膜厚は１ｎ
ｍとした。逆に、積層構造を構成する各半導体結晶層の
膜厚に上方の限界を設け１００ｎｍとするのは、後述す
るように素子化の際に採用されるメサエッチング工程の
煩雑さを回避することなど、主に素子化プロセスを勘案
してのことによる。即ち、上記の如くヘテロ接合を内包
する積層構造の結晶層の合計膜厚は、概ね５μｍ以下と
することにより、ホール素子の製作上必要とされるメサ
エッチングによるエッチング形状の差異に主に起因する
不平衡電圧の増大を防ぎ、しいては素子特性に於る不平
衡率の増大を抑制できる利点が生まれるからである。

【００１５】また、積層構造を形成する各結晶層のキャ
リア濃度は、半導体材料の種類に拘らず１０¹⁵ｃｍ^-3未
満とする。これはキャリア濃度を低く規定することによ
り当該積層構造に高抵抗性を付与させ、感磁部層からの
動作電流の外部層への漏洩を抑制するためである。異な
る半導体材料を各々、１層ずつ堆積させてなるのを１周
期とすれば、一般的には２から５周期からなる積層構造
を設ければ充分である。

【００１６】以上の如くの構成によりホール素子用ウエ
ハの有する電子移動度の格段の向上が果たされる。この
原因につき、２次イオン質量分析法、オージェ（Auger
）電子分光法などの種々の物理分析法やフォトルミネ
ッセンス法などの光学的な分析法により解析を進めた結
果、積層構造を構成する各半導体材料のバンドギャップ
の差に起因して電子的な作用による閉じ込め効果も移動
度の向上に寄与していることが判明した。

【００１７】この様なヘテロ接合材料からホール素子を
製作するわけであるが、製作に際しては、別段、特殊な
工夫は必要とせず、公知のフォトリソグラフィー技術、
エッチング技術等による加工技術を駆使して所望の形状
に加工し、然る後に素子の動作電流を入力するための入
力電極及びホール電圧を出力するための出力電極となる
オーミック電極を形成し、最終的にはダイシング工程を
経て個々の素子に分離すれば良い。このオーミック性電
極の形成について工程を追って若干の説明を加えるに、
先ず、感磁部材料の表面に各々一対の入力及び出力電極
となす金属膜を真空蒸着法などに依り被着させる。一般
にホール素子では電子移動度の観点から感磁部層として
ｎ形の伝導を呈する層を用いていることに対応して、ｎ
形層に対しオーミック性電極を形成し得る金（Ａｕ）・
ゲルマニウム（Ｇｅ）合金などの金属電極材料がもっぱ
ら使用される。本発明に係わるホール素子に於ても、通
常の電極形成方法に従い入・出力電極を形成すれば良
く、オーミック電極の形成上、本発明の材料に係わる特
異な技術上の問題点、課題等は付与されない。尚、オー
ミック電極用の金属材料として上記のＡｕ・Ｇｅ合金を
用いるのが一般的であるが、電極材料は特にこれに限定
する必要はないのは勿論である。然る後、被着せしめた
金属電極をオーミック電極となすべく熱処理を施す。こ
の熱処理は一般にアロイング（ａｌｌｏｙｉｎｇ）処理
と称され通常、Ａｕ・Ｇｅ合金のアロイイングは温度４
００℃前後で適宣、時間を設定して実施される。

【００１８】上記のアロイング工程は、オーミック電極
の直下にキャリア濃度の高い層を設けることによって省
くことができる。例えば、本発明に係わるヘテロ接合材
料の場合には、感磁部層の上部に１０¹⁹〜１０²⁰ｃｍ^-3
程度の高キャリア濃度の低抵抗ＧａＩｎＡｓ層をエピタ
キシャル成長法により設け、当該低抵抗層にＡｕ・Ｇｅ
合金を被着させれば、アロイングを施さずともオーミッ
ク電極と成すことが出来る。この方法をノンアロイコン
BR>タクト（ｎｏｎ−ａｌｌｏｙｃｏｎｔａｃｔ）と
言う。或はまた、エピタキシャル成長法ではなくイオン
注入法に依り、シリコン（Ｓｉ）等を電極形成領域に選
択的に注入し、高キャリア濃度の低抵抗層を形成しても
良い。また、選択的な領域にイオン注入する、いわゆる
選択イオン注入に限らず感磁部層の表面全面に亘りＳｉ
等を注入して高キャリア濃度層を形成し、然る後、電極
部となる領域以外の当該高キャリア濃度層を除去しても
ノンアロイコンタクトは形成され得る。

【００１９】上述の如くのプロセスを経て製作した新た
なホール素子を電気的な特性の評価に供した。また、従
来のＧａＩｎＡｓ感磁部層とＩｎＰからなるバッファ層
との単純なヘテロ接合を設けてなるホール素子の特性も
併せて評価した。この特性の比較により、本発明に依る
材料では、メサエッチングによる隣接素子相互間の絶縁
分離以前の状態に於いて隣接する入力電極相互間のリー
ク電流が低減され、絶縁分離の完全化が果たされるばか
りか、バッファ層へ漏れる動作電流が削減されるため、
不平衡率の極めて低いホール素子が顕現されていること
が如実に示された。

【００２０】

【作用】バンドギャップ（ｂａｎｄｇａｐ）の異なる
半導体材料を積層することにより、電子の閉じ込め効果
を利用して動作電流の不要な漏れを防止でき、不平衡率
の極めて低い高性能のＧａＩｎＡｓホール素子を提供で
きる。

【００２１】

【実施例】本発明を実施例を基に詳細に説明する。図１
は本発明に係わるＧａＩｎＡｓ結晶層とＡｌＩｎＡｓ結
晶層とを交互に積層させた上に感磁部となるヘテロ接合
構造を設けてなるホール素子の模式的な平面図である。
また、図２は図１に示した平面模式図の線Ａ−Ａ’の方
向に沿った垂直断面を拡大した概略図である。上記の構
造のエピタキシャルウエハの形成に当たっては、先ず鉄
（Ｆｅ）を添加してなる比抵抗が約１０⁷ Ω・ｃｍの面
方位（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板（１
０１）に、第一の層としてアンドープＡｌＩｎＡｓ層
（１０３）を約９０ｎｍの厚さで成長させた。当該Ａｌ
ＩｎＡｓ層（１０３）のキャリア濃度をホール（Ｈａｌ
ｌ）効果法により測定した結果、１０¹⁴ｃｍ^-3であっ
た。然る後、この高抵抗ＡｌＩｎＡｓ（１０３）とヘテ
ロ接合を形成する層としてキャリア濃度は８×１０¹⁴ｃ
ｍ^-3で混晶比を０．４７としたアンドープｎ形Ｇａ_0.47
Ｉｎ_0.53Ａｓ（１０２）を１０ｎｍの厚さに堆積し、Ｇ
ａＩｎＡｓとＡｌＩｎＡｓとからなるヘテロ接合を形成
した。本実施例に於いてはこの様なキャリア濃度と膜厚
を有するＧａＩｎＡｓ結晶層を合計５層、またＡｌＩｎ
Ａｓ結晶層を合計６層連続させて堆積させた５周期から
なるバッファ（buffer）層となした。このバッファ層の
最表面は図２の拡大した断面模式図に示す如くＡｌＩｎ
Ａｓ（１０３）となっている。本実施例では、ＩｎＰ基
板上に先ずＡｌＩｎＡｓ結晶層を堆積し、この結晶層を
合計６層設けたが、結晶層の堆積の順序並びに積層する
結晶層の数についてはこの限りでなく、ＧａＩｎＡｓ結
晶層を先ず堆積し、その後ＡｌＩｎＡｓ結晶層を堆積し
ても支障はない。但し、感磁部層としてＧａＩｎＡｓを
使用する関係から、積層構造の最表面はＧａＩｎＡｓで
はなくＡｌＩｎＡｓとなる様に構成するとホール素子の
特性を設計する上でも好都合である。

【００２２】更に、積層構造の最表面をなすＡｌＩｎＡ
ｓ結晶層上に、硫黄（元素記号Ｓ）を添加してなるキャ
リア濃度が３×１０¹⁶ｃｍ^-3で膜厚が４００ｎｍである
感磁部層となるｎ形ＧａＩｎＡｓ結晶層（１０４）を設
けた。本実施例ではＧａＩｎＡｓ、ＡｌＩｎＡｓ双方共
に、結合価が一価のシクロペンタジエニルインジウム
（化学式：Ｃ₅ Ｈ₅ Ｉｎ）をＩｎ源とする常圧（大気
圧）ＭＯＶＰＥ法で成長させたが、両層の成長方法は別
にこれに限定される必要性はなく、またＡｌＩｎＡｓ層
とＧａＩｎＡｓ層とで成長方法が異なっても差し支えは
無い。

【００２３】次に、最表層のｎ形ＧａＩｎＡｓ感磁部層
（１０４）を通常の有機フォトレジスト材で全面を被覆
し、その後、公知のフォトリソグラフィー技術とエッチ
ング技術を駆使し、入・出力電極を形成すべき領域並び
に感磁部となす領域（１０５）をメサ（ｍｅｓａ）形状
に加工した。本実施例ではメサエッチング加工には無機
酸を使用しているがエッチング溶剤はこれに限定される
ことはない。但し、ＧａＩｎＡｓ層の膜厚が厚過ぎると
前述した様にメサエッチングによる結晶層の剥離、除去
が進行するに伴い、結晶の方位（結晶軸）の違いに起因
するメサ形状の差異が顕著となり、このことがしいては
ホール素子の特性の一つである不平衡率の増大を招くこ
ととなる。

【００２４】その後、ＧａＩｎＡｓ層（１０４）の表面
を再び有機レジスト材で全面に亘り被覆した。次に各
々、一対をなす入力電極（１０６）と出力電極（１０
７）を形成すべき領域に存在する上記レジスト材のみを
公知のフォトリソグラフィ技術を利用して除去し、Ｇａ
ＩｎＡｓ層（１０４）の表面を露出せしめた。然る後、
Ｇｅを重量で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸
着した。その後、当該ヘテロ接合材料を有機溶剤混合液
に浸し、レジストを剥離すると同時に蒸着によってレジ
スト材上に被着した素子の製作上、不要となるＡｕ・Ｇ
ｅ合金膜をいわゆるリフトオフ（lift-off）法で除去し
た。次に、電極となる合金膜を被着させたウエハを温度
４２０℃で数分間、オーミック性電極を得るために熱処
理（アロイング；ａｌｌｏｙｉｎｇ）した。ここでは、
感磁部としてｎ形を呈するＧａＩｎＡｓ結晶層を用いて
いる関係から、上記のＡｕ・Ｇｅ合金をオーミック性電
極材料として利用しているが、電極とする材料はこれに
限定されることはない上に、電極の構造の面からもＡｕ
・Ｇｅ合金電極の表面上に更に金属膜を被着させた２層
構造、或は多層構造としても良い。更には、ＧａＩｎＡ
ｓ感磁部結晶層上に〜１０¹⁹ｃｍ^-3と高いキャリア濃度
を有する低抵抗のＧａＩｎＡｓ結晶層を堆積させ、アル
ミニウム（Ａｌ）やＡｕ等の単体を被着してもオーミッ
ク性電極、いわゆるノンアロイ（non-alloy ）オーミッ
クコンタクトを得ることも出来る。

【００２５】更に、上記工程を経たヘテロ接合材料の上
記の入・出力電極部以外の領域の表面をプラズマＣＶＤ
法を用いて二酸化珪素（ＳｉＯ₂ ）膜（１０８）により
被覆した。次に、酸化膜（１０８）上に一般的なフォト
レジスト材を塗布し、素子を個別に分離させるための直
線上の溝（１０９）（通常、ダイシングライン（ｄｉｃ
ｉｎｇｌｉｎｅ）と称す。）に相当する部分のフォト
レジスト材を公知のフォトリソグラフィー法に依って剥
離し、ＧａＩｎＡｓ結晶層（１０４）の表面を選択的に
露出せしめた。然る後、ダイシングライン（１０９）に
相当する露出したＧａＩｎＡｓ結晶層（１０４）の表面
を無機酸によりエッチングし、素子を個別に分離するに
適する深さ迄、当該ＧａＩｎＡｓ結晶層（１０４）を除
去した。

【００２６】かくの如く製作したホール素子の電気的特
性、特に隣接するホール素子間に於ける入力電極間のリ
ーク電流の大小を比較した。その結果、本発明に依るＧ
ａＩｎＡｓホール素子ではダイシングラインを挟む最近
接の入力電極間に１０Ｖの電圧を印加した際に測定され
るリーク電流は、従来例に比較し約１桁以上低減され数
百ｐＡから数ｎＡとなった。ここで、従来例とはキャリ
ア濃度が２×１０¹⁵ｃｍ^-3程度のｎ形のＩｎＰをバッフ
ァ層として採用し、これとＧａ_0.47Ｉｎ_0.53Ａｓ感磁部
層とからなるヘテロ接合を設けてなるＧａＩｎＡｓホー
ル素子を指す。また、本発明に係わるホール素子では不
平衡率が約６％と従来のホールの８〜１０％の不平衡率
に比べ低減されていることが確認された。

【００２７】

【発明の効果】本発明によれば動作電流のリークを防止
でき、安定的な動作を示し不平衡率の低い高感度なホー
ル素子を提供できる。

【図面の簡単な説明】

【図１】本発明に係わるＧａＩｎＡｓホール素子の概略
を示す平面図である。

【図２】図１に掲げる本発明に係わるホール素子の直線
Ａ−Ａ’の方向に沿った垂直断面を拡大して示した模式
図である。

【符号の説明】

（１０１）Ｆｅ添加高抵抗ＩｎＰ単結晶基板（１０２）ＧａＩｎＡｓ結晶層（１０３）ＡｌＩｎＡｓ結晶層（１０４）ＧａＩｎＡｓ感磁部層（１０５）メサ領域（１０６）入力電極（１０７）出力電極（１０８）酸化膜（１０９）ダイシングライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−5882（ＪＰ，Ａ) 特開昭60−198877（ＪＰ，Ａ) 特開昭57−177583（ＪＰ，Ａ) 特開平５−275767（ＪＰ，Ａ) 1992年秋季応用物理学会学術講演会講演予稿集，Ｎｏ．３，ｐ．1078，16ａ− ＳＺＣ−16 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 43/06 G01R 33/07 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】高抵抗のリン化インジウム（ＩｎＰ）単結
晶基板と、該ＩｎＰ単結晶基板上に設けられたバッファ
層と、該バッファ層上に設けられたヒ化ガリウム・イン
ジウム（ＧａＩｎＡｓ）からなる感磁部層とを備えたホ
ール素子に於いて、前記バッファ層が、各々膜厚が１ｎ
ｍ以上１００ｎｍ以下で且つキャリア濃度が１×１０¹⁵
ｃｍ^-3未満の、バンドギャップが互いに異なる２種類の
半導体材料からなる結晶層を交互に積層させてなること
を特徴とするホール素子。
【請求項２】上記のバッファ層は、ＩｎＰとＧａＩｎＡ
ｓからなる結晶層を交互に積層させてなることを特徴と
する請求項１に記載のホール素子。
【請求項３】上記のバッファ層は、ヒ化アルミニウム・
インジウム（ＡｌＩｎＡｓ）とＧａＩｎＡｓからなる結
晶層を交互に積層させてなることを特徴とする請求項１
に記載のホール素子。
【請求項４】上記のバッファ層は、ＡｌＩｎＡｓとＩｎ
Ｐからなる結晶層を交互に積層させてなることを特徴と
する請求項１に記載のホール素子。