JP3399053B2 - ヘテロ接合ホール素子 - Google Patents
ヘテロ接合ホール素子Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】III−Ｖ族化合物半導体ヘテロ接
合ホール素子に関する。 【０００２】 【従来の技術】磁電変換素子の一つとしてホール素子が
知られている。このホール素子は一種の磁気センサーで
あり、回転検出センサーや電流センサー等として利用さ
れている。最近では、産業界からの高性能ホール素子の
要望と相まってＧａＩｎＡｓとＩｎＰとのヘテロ接合か
らなる高感度ホール素子も開発されている（奥山 忍
他、１９９２年秋季第５３回応用物理学会学術講演会予
稿集Ｎｏ．３（応用物理学会発行）、講演番号１６ａ−
ＳＺＣ−１６、１０７８頁）。このヘテロ接合ホール素
子は温度特性も良く、感度特性にも優れている。 【０００３】ヘテロ接合ホール素子でも、従来のバルク
型のＩｎＳｂホール素子と同じくフレーム上にマウント
される。フレーム上にマウントされたホール素子はエポ
キシ樹脂等により外囲されモールド品となる。 【０００４】しかし、接合界面の物性に依って特性が左
右されるヘテロ接合ホール素子では、樹脂で外囲する際
にホール素子の特性に変化を及ぼすことが知られてい
る。これにより不平衡率の増大、積感度の悪化を来し、
ヘテロホール素子の特性が損なわれる欠点が従来からあ
った。 【０００５】不平衡率とは無磁界での出力電圧をＶ0 と
すれば式（１）で与えられる。Ｖ0は一般に不平衡電圧
と称される（片岡 照栄著「磁電変換素子」（昭和４６
年２月１日４版 日本工業新聞社発行、６１頁）。 不平衡率 ＝ Ｖ0 ／（Ｖ−Ｖ0 ） ・・・・・・ （１） ここで、Ｖは素子動作条件下でのホール電圧である。ホ
ール素子としては、不平衡電圧が小さく不平衡率が小さ
い程良い。積感度とは単位電流、単位磁界強度下でのホ
ール電圧を言う。積感度は高い程良い。積感度は材料の
電子移動度が大きい程高くなる。 【０００６】ヘテロ接合ホール素子の特性が損なわれる
のは、外囲器の加熱成形工程である。成形加熱に伴う外
囲器の伸縮による応力が囲繞されているホール素子に波
及する。ヘテロ接合部にも熱応力が掛かりヘテロ界面を
乱す。これによりヘテロ接合によってもたらされる高電
子移動度特性などが損なわれる。電子移動度の低下はホ
ール素子の感度を低下させる。 【０００７】 【発明が解決しようとする課題】ヘテロ接合界面へ掛か
る応力を低減するには、ヘテロ接合層と同一の熱膨張率
の外囲用樹脂を用いるのも良いと考えられる。しかし、
外囲器用樹脂はヘテロ接合層に比べ格段に厚い。従来の
ヘテロ接合層の厚さは、概ね５μｍ未満である。一方の
外囲樹脂の厚さは数ｍｍである。従って、外囲器の体積
が大きい故に僅かな膨張率の違いが大きな応力となって
ヘテロ接合部に掛かる。 【０００８】従来から、ヘテロ接合部に掛かる熱応力を
緩和する有力な方法はない。特に、素子形成領域に応力
緩和を促す加工を施した従来例はない。よって、特性に
優れるヘテロ接合ホール素子を安定して得るに至ってい
なかった。 【０００９】本発明は、ヘテロ接合界面に掛かる外囲器
の熱伸縮等に伴って発生する熱応力を緩和できる方法を
見出すことを目的とする。 【００１０】 【課題を解決するための手段】本発明は、ＧａＩｎＡｓ
／ＩｎＰ若しくはＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ接
合からなるホール素子に於いて、ホールクロス部以外の
素子の表面側の半導体基板に凹凸状の段差を有するのを
特徴とする。段差を形成する基板の表面側とは外囲器樹
脂に接する側の主面を言う。この段差の形成により外囲
器の伸縮に伴う応力を緩和する。 【００１１】ＧａＩｎＡｓ／ＩｎＰ若しくはＧａＩｎＡ
ｓ／ＡｌＩｎＡｓヘテロ接合はＦｅドープ等の半絶縁性
ＩｎＰ単結晶基板上に形成する。先ず、基板上にＩｎＰ
若しくはＡｌＩｎＡｓを緩衝層として堆積する。基板中
のＦｅ不純物の感磁層への拡散を抑制するためである。
感磁層内のＦｅ不純物量が増加すると、同層の電子移動
度が低下し不都合である。 【００１２】感磁層はＧａＩｎＡｓとするのが良い。Ｉ
ｎＰやＡｌＩｎＡｓに比べ高い電子移動度が得られるか
らである。また、禁止帯幅も両者より小さくオーミック
電極を形成し易い利点がある。本発明に係わる段差の加
工はＧａＩｎＡｓ感磁層の表面に施すのが一般的であ
る。Ｇａx Ｉｎ1-x ＡｓのＧａ組成比ｘは０．３７≦ｘ
≦０．５７とするのが望ましい。ＩｎＰに格子整合する
ｘ＝０．４７からずれると格子不整合度も顕著となり、
結晶性の低下を招くからである。また、電子移動度も低
下し、素子感度の改善に支障を来すからである。 【００１３】緩衝層及びＧａＩｎＡｓ感磁層の成長方法
には制限はない。分子線エピタキシャル成長（ＭＢＥ）
法や、有機金属熱分解気相成長（ＭＯＣＶＤ）法が使用
できる。ＭＯＣＶＤとＭＢＥを複合させたＭＯ・ＭＢＥ
法なども適用できる。 【００１４】外囲器と接触する側の基板のホールクロス
部と電極部以外の最表面に凹凸状の段差を形成する。段
差は周期的に設けると良い。２周期以上設けると効果的
である。段差は公知のパターニング技術、エッチング技
術等を利用すれば形成できる。 【００１５】段差を設ける領域は感磁部以外の領域とす
る。また、電極を形成する領域以外とする。感磁部の一
部に設けると感磁層の幅が変化してしまう。よって、動
作電流の流通を阻害するなどの悪影響を招く。図４にメ
サ型ホール素子に於ける好ましい段差の配置を、図５に
段差の配置が不適である場合の例を示す。図５に示す事
例は感磁部の一部に溝が存在する様に配置されている。
感磁層の一部が溝に奪われているため電流の流通領域が
狭まり入力若しくは出力抵抗の増大を招く。 【００１６】周期的な段差は直線状の溝を適当な領域に
設ければ形成される。格子状に溝を形成しても構わな
い。同心円状の溝でも良い。これらの溝は素子内に複数
設けると効果的である。偶数個の溝を設ける場合は素子
の中央部について対称に配置するのが良い。２個の同心
円状の溝を対称に配置した例を図６に示す。 【００１７】メサ型ホール素子を得るには、感磁層以外
の導電層をメサエッチングで除去する必要がある。感磁
層を他の領域と絶縁するためである。溝は感磁部のメサ
エッチング前に設けても良い。メサエッチング前に形成
する場合、溝はＧａＩｎＡｓに感磁層若しくはコンタク
ト層の表面から形成する。溝に相当する部分の層をエッ
チングし除去すれば良い。レジスト材のパターニングを
工夫すれば、溝の部分のみを選択的にエッチングでき
る。少なくとも導電層である感磁層を除去する迄エッチ
ングする。感磁部の絶縁化が果たせないためである。Ｉ
ｎＰ基板の表層部に達する迄進行させても構わない。メ
サエッチング後に設ける場合は、メサエッチングによっ
て除去した深さに依って溝を形成する表面が異なる。絶
縁のために感磁部以外の感磁層はメサエッチングにより
既に除去されているからである。ＩｎＰ緩衝層若しくは
ＩｎＰ基板表層部に溝を形成することとなる。溝は深く
とも１０μｍ程度とするのが良い。 【００１８】メサエッチングに依らず酸素やＦｅイオン
の注入で感磁部を絶縁化する方法もある。これらのイオ
ンはＧａＩｎＡｓ感磁層表面から注入される。注入され
たイオンは内部に侵入しその層を絶縁化する。メサエッ
チングをしないためにプレーナ型のホール素子が形成で
きる。プレーナ型ホール素子ではＧａＩｎＡｓ感磁層若
しくはコンタクト層表面から溝を形成する。この場合、
エッチングの深さは感磁層を除去する深さ迄到達させる
ことはない。何故ならば、イオン注入により感磁部とそ
うでない領域は絶縁化されているからである。 【００１９】溝が形成されたＧａＩｎＡｓ／ＩｎＰホー
ル素子の特性を評価した。外囲の前後で積感度、不平衡
率共にさしたる変化を生じなかった。従来例のごとく溝
が無い場合では、積感度はモールド後に約１０％低下し
た。不平衡率についてもモールド前の±６％程度から、
モールド後では±１２％と悪化した。 【００２０】 【作用】本発明の優位性はモールド時の樹脂の伸縮変形
に伴う歪を溝が吸収、緩和するために発揮される。外囲
工程などに於ける樹脂の熱変形に伴う熱応力を緩和する
作用を有する。 【００２１】 【実施例】以下、本発明をＧａＩｎＡｓ／ＩｎＰヘテロ
接合ホール素子についての実施例を基に説明する。図１
はＧａＩｎＡｓ／ＩｎＰヘテロ構造ホール素子の平面模
式図である。図２、図３は図１の破線Ａ−Ａ’、Ｂ−
Ｂ’に沿う断面模式図である。基板としてＦｅドープ半
絶縁性のＩｎＰ単結晶（１０１）を使用した。比抵抗は
約１×１０7 Ω・ｃｍであった。面方位は（１００）で
あった。厚さは約３５０μｍであった。 【００２２】基板（１０１）上には常圧ＭＯＣＶＤ法で
アンドープのＩｎＰ緩衝層を堆積した。膜厚は約１００
ｎｍとした。成長温度は６１０℃とした。ＩｎＰ層（１
０２）上には約４００ｎｍの厚さのｎ形Ｇａ0.47Ｉｎ
0.53Ａｓ感磁層（１０３）を堆積した。成長法はＩｎＰ
層（１０２）と同一である。成長温度も同じく６１０℃
とした。ＩｎＰ層（１０２）及び感磁層（１０３）のキ
ャリア濃度は２×１０15ｃｍ-3及び２×１０16ｃｍ-3で
あった。 【００２３】公知のフォトリソグラフィー技術により幅
が約８０μｍの感磁部を含むホールクロス領域（１０
９）と電極形成領域をパターニングした。これらの領域
に限りフォトレジスト材を残存させた。質量数が３２で
ある酸素イオンを加速電圧２００ＫＶで３×１０13ｃｍ
-2のドーズ量で注入した。これにより、ホールクロス領
域と電極領域とを他の領域から絶縁化した。絶縁化され
た領域を図１〜３に番号（１０８）で示す。 【００２４】入力用並びに出力用電極（１０４）はＡｕ
・Ｇｅ合金で形成した。電極の平面形状は長方形とし
た。入力抵抗は１ＫΩを中心に分布していた。 【００２５】ウエハの表、裏面をプラズマＣＶＤ法によ
るＳｉＯ2 絶縁膜（１０５）で被覆した。表、裏面共に
ＳｉＯ2 膜（１０５）の厚さは約３００ｎｍとした。Ｓ
ｉＯ2 膜（１０５）のパターニングを経てダイシングラ
イン（１０６）を形成した。 【００２６】ダイシングライン（１０６）の形成に併行
して、素子機能部以外の領域に凹凸状の直線溝（１０
７）を形成すべくパターニングした。その後、ダイシン
グライン（１０６）の形成に要したと同じく無機酸によ
りエッチングした。パターニングによりレジストが剥離
された領域にある層はエッチング除去され、溝（１０
７）となる。レジストが残存する領域はレジストがマス
ク材となりエッチングは進行しない。溝（１０７）は開
口幅が約２０μｍであり、＜０バー１バー１＞方向に沿
って形成した。段差が約５μｍの順メサ状のストライプ
溝（１０７）は感磁部以外の領域の４ケ所に配置した。 【００２７】溝（１０７）はホールクロス（１０９）か
らダイシングライン（１０６）に至る領域に設けた。溝
（１０７）を形成した領域は約１３０μｍ×約１３０μ
ｍである。この領域は相互に対称な位置に配置されてい
る。各領域には、１５μｍ幅の凹凸が８本、周期にして
４周期分設けられている。 【００２８】然る後、ダイシングライン（１０６）に沿
ってスクライブし、チップに分離した。フレームにマウ
ントした後、一般的な封止用エポキシ樹脂で外囲した。
外囲プロセスに要した最高の温度は１９０℃であった。 【００２９】室温での積感度並びに不平衡電圧を評価し
た。表１に結果を示す。本発明のホール素子は積感度は
モールドの前後で変化せず、約７１０Ｖ・Ａ／Ｔであっ
た。従来例では約１３％の低下を示し、モールド後では
６１７Ｖ・Ａ／Ｔに低下した。また、不平衡率は本発明
に依る素子では平均してモルード前後で±６％程度とほ
ぼ一定であった。従来例のそれは±１２％と明かに劣化
した。 【００３０】 【表１】【００３１】 【発明の効果】感度特性、不平衡率の劣化を抑制する効
果がある。
合ホール素子に関する。 【０００２】 【従来の技術】磁電変換素子の一つとしてホール素子が
知られている。このホール素子は一種の磁気センサーで
あり、回転検出センサーや電流センサー等として利用さ
れている。最近では、産業界からの高性能ホール素子の
要望と相まってＧａＩｎＡｓとＩｎＰとのヘテロ接合か
らなる高感度ホール素子も開発されている（奥山 忍
他、１９９２年秋季第５３回応用物理学会学術講演会予
稿集Ｎｏ．３（応用物理学会発行）、講演番号１６ａ−
ＳＺＣ−１６、１０７８頁）。このヘテロ接合ホール素
子は温度特性も良く、感度特性にも優れている。 【０００３】ヘテロ接合ホール素子でも、従来のバルク
型のＩｎＳｂホール素子と同じくフレーム上にマウント
される。フレーム上にマウントされたホール素子はエポ
キシ樹脂等により外囲されモールド品となる。 【０００４】しかし、接合界面の物性に依って特性が左
右されるヘテロ接合ホール素子では、樹脂で外囲する際
にホール素子の特性に変化を及ぼすことが知られてい
る。これにより不平衡率の増大、積感度の悪化を来し、
ヘテロホール素子の特性が損なわれる欠点が従来からあ
った。 【０００５】不平衡率とは無磁界での出力電圧をＶ0 と
すれば式（１）で与えられる。Ｖ0は一般に不平衡電圧
と称される（片岡 照栄著「磁電変換素子」（昭和４６
年２月１日４版 日本工業新聞社発行、６１頁）。 不平衡率 ＝ Ｖ0 ／（Ｖ−Ｖ0 ） ・・・・・・ （１） ここで、Ｖは素子動作条件下でのホール電圧である。ホ
ール素子としては、不平衡電圧が小さく不平衡率が小さ
い程良い。積感度とは単位電流、単位磁界強度下でのホ
ール電圧を言う。積感度は高い程良い。積感度は材料の
電子移動度が大きい程高くなる。 【０００６】ヘテロ接合ホール素子の特性が損なわれる
のは、外囲器の加熱成形工程である。成形加熱に伴う外
囲器の伸縮による応力が囲繞されているホール素子に波
及する。ヘテロ接合部にも熱応力が掛かりヘテロ界面を
乱す。これによりヘテロ接合によってもたらされる高電
子移動度特性などが損なわれる。電子移動度の低下はホ
ール素子の感度を低下させる。 【０００７】 【発明が解決しようとする課題】ヘテロ接合界面へ掛か
る応力を低減するには、ヘテロ接合層と同一の熱膨張率
の外囲用樹脂を用いるのも良いと考えられる。しかし、
外囲器用樹脂はヘテロ接合層に比べ格段に厚い。従来の
ヘテロ接合層の厚さは、概ね５μｍ未満である。一方の
外囲樹脂の厚さは数ｍｍである。従って、外囲器の体積
が大きい故に僅かな膨張率の違いが大きな応力となって
ヘテロ接合部に掛かる。 【０００８】従来から、ヘテロ接合部に掛かる熱応力を
緩和する有力な方法はない。特に、素子形成領域に応力
緩和を促す加工を施した従来例はない。よって、特性に
優れるヘテロ接合ホール素子を安定して得るに至ってい
なかった。 【０００９】本発明は、ヘテロ接合界面に掛かる外囲器
の熱伸縮等に伴って発生する熱応力を緩和できる方法を
見出すことを目的とする。 【００１０】 【課題を解決するための手段】本発明は、ＧａＩｎＡｓ
／ＩｎＰ若しくはＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ接
合からなるホール素子に於いて、ホールクロス部以外の
素子の表面側の半導体基板に凹凸状の段差を有するのを
特徴とする。段差を形成する基板の表面側とは外囲器樹
脂に接する側の主面を言う。この段差の形成により外囲
器の伸縮に伴う応力を緩和する。 【００１１】ＧａＩｎＡｓ／ＩｎＰ若しくはＧａＩｎＡ
ｓ／ＡｌＩｎＡｓヘテロ接合はＦｅドープ等の半絶縁性
ＩｎＰ単結晶基板上に形成する。先ず、基板上にＩｎＰ
若しくはＡｌＩｎＡｓを緩衝層として堆積する。基板中
のＦｅ不純物の感磁層への拡散を抑制するためである。
感磁層内のＦｅ不純物量が増加すると、同層の電子移動
度が低下し不都合である。 【００１２】感磁層はＧａＩｎＡｓとするのが良い。Ｉ
ｎＰやＡｌＩｎＡｓに比べ高い電子移動度が得られるか
らである。また、禁止帯幅も両者より小さくオーミック
電極を形成し易い利点がある。本発明に係わる段差の加
工はＧａＩｎＡｓ感磁層の表面に施すのが一般的であ
る。Ｇａx Ｉｎ1-x ＡｓのＧａ組成比ｘは０．３７≦ｘ
≦０．５７とするのが望ましい。ＩｎＰに格子整合する
ｘ＝０．４７からずれると格子不整合度も顕著となり、
結晶性の低下を招くからである。また、電子移動度も低
下し、素子感度の改善に支障を来すからである。 【００１３】緩衝層及びＧａＩｎＡｓ感磁層の成長方法
には制限はない。分子線エピタキシャル成長（ＭＢＥ）
法や、有機金属熱分解気相成長（ＭＯＣＶＤ）法が使用
できる。ＭＯＣＶＤとＭＢＥを複合させたＭＯ・ＭＢＥ
法なども適用できる。 【００１４】外囲器と接触する側の基板のホールクロス
部と電極部以外の最表面に凹凸状の段差を形成する。段
差は周期的に設けると良い。２周期以上設けると効果的
である。段差は公知のパターニング技術、エッチング技
術等を利用すれば形成できる。 【００１５】段差を設ける領域は感磁部以外の領域とす
る。また、電極を形成する領域以外とする。感磁部の一
部に設けると感磁層の幅が変化してしまう。よって、動
作電流の流通を阻害するなどの悪影響を招く。図４にメ
サ型ホール素子に於ける好ましい段差の配置を、図５に
段差の配置が不適である場合の例を示す。図５に示す事
例は感磁部の一部に溝が存在する様に配置されている。
感磁層の一部が溝に奪われているため電流の流通領域が
狭まり入力若しくは出力抵抗の増大を招く。 【００１６】周期的な段差は直線状の溝を適当な領域に
設ければ形成される。格子状に溝を形成しても構わな
い。同心円状の溝でも良い。これらの溝は素子内に複数
設けると効果的である。偶数個の溝を設ける場合は素子
の中央部について対称に配置するのが良い。２個の同心
円状の溝を対称に配置した例を図６に示す。 【００１７】メサ型ホール素子を得るには、感磁層以外
の導電層をメサエッチングで除去する必要がある。感磁
層を他の領域と絶縁するためである。溝は感磁部のメサ
エッチング前に設けても良い。メサエッチング前に形成
する場合、溝はＧａＩｎＡｓに感磁層若しくはコンタク
ト層の表面から形成する。溝に相当する部分の層をエッ
チングし除去すれば良い。レジスト材のパターニングを
工夫すれば、溝の部分のみを選択的にエッチングでき
る。少なくとも導電層である感磁層を除去する迄エッチ
ングする。感磁部の絶縁化が果たせないためである。Ｉ
ｎＰ基板の表層部に達する迄進行させても構わない。メ
サエッチング後に設ける場合は、メサエッチングによっ
て除去した深さに依って溝を形成する表面が異なる。絶
縁のために感磁部以外の感磁層はメサエッチングにより
既に除去されているからである。ＩｎＰ緩衝層若しくは
ＩｎＰ基板表層部に溝を形成することとなる。溝は深く
とも１０μｍ程度とするのが良い。 【００１８】メサエッチングに依らず酸素やＦｅイオン
の注入で感磁部を絶縁化する方法もある。これらのイオ
ンはＧａＩｎＡｓ感磁層表面から注入される。注入され
たイオンは内部に侵入しその層を絶縁化する。メサエッ
チングをしないためにプレーナ型のホール素子が形成で
きる。プレーナ型ホール素子ではＧａＩｎＡｓ感磁層若
しくはコンタクト層表面から溝を形成する。この場合、
エッチングの深さは感磁層を除去する深さ迄到達させる
ことはない。何故ならば、イオン注入により感磁部とそ
うでない領域は絶縁化されているからである。 【００１９】溝が形成されたＧａＩｎＡｓ／ＩｎＰホー
ル素子の特性を評価した。外囲の前後で積感度、不平衡
率共にさしたる変化を生じなかった。従来例のごとく溝
が無い場合では、積感度はモールド後に約１０％低下し
た。不平衡率についてもモールド前の±６％程度から、
モールド後では±１２％と悪化した。 【００２０】 【作用】本発明の優位性はモールド時の樹脂の伸縮変形
に伴う歪を溝が吸収、緩和するために発揮される。外囲
工程などに於ける樹脂の熱変形に伴う熱応力を緩和する
作用を有する。 【００２１】 【実施例】以下、本発明をＧａＩｎＡｓ／ＩｎＰヘテロ
接合ホール素子についての実施例を基に説明する。図１
はＧａＩｎＡｓ／ＩｎＰヘテロ構造ホール素子の平面模
式図である。図２、図３は図１の破線Ａ−Ａ’、Ｂ−
Ｂ’に沿う断面模式図である。基板としてＦｅドープ半
絶縁性のＩｎＰ単結晶（１０１）を使用した。比抵抗は
約１×１０7 Ω・ｃｍであった。面方位は（１００）で
あった。厚さは約３５０μｍであった。 【００２２】基板（１０１）上には常圧ＭＯＣＶＤ法で
アンドープのＩｎＰ緩衝層を堆積した。膜厚は約１００
ｎｍとした。成長温度は６１０℃とした。ＩｎＰ層（１
０２）上には約４００ｎｍの厚さのｎ形Ｇａ0.47Ｉｎ
0.53Ａｓ感磁層（１０３）を堆積した。成長法はＩｎＰ
層（１０２）と同一である。成長温度も同じく６１０℃
とした。ＩｎＰ層（１０２）及び感磁層（１０３）のキ
ャリア濃度は２×１０15ｃｍ-3及び２×１０16ｃｍ-3で
あった。 【００２３】公知のフォトリソグラフィー技術により幅
が約８０μｍの感磁部を含むホールクロス領域（１０
９）と電極形成領域をパターニングした。これらの領域
に限りフォトレジスト材を残存させた。質量数が３２で
ある酸素イオンを加速電圧２００ＫＶで３×１０13ｃｍ
-2のドーズ量で注入した。これにより、ホールクロス領
域と電極領域とを他の領域から絶縁化した。絶縁化され
た領域を図１〜３に番号（１０８）で示す。 【００２４】入力用並びに出力用電極（１０４）はＡｕ
・Ｇｅ合金で形成した。電極の平面形状は長方形とし
た。入力抵抗は１ＫΩを中心に分布していた。 【００２５】ウエハの表、裏面をプラズマＣＶＤ法によ
るＳｉＯ2 絶縁膜（１０５）で被覆した。表、裏面共に
ＳｉＯ2 膜（１０５）の厚さは約３００ｎｍとした。Ｓ
ｉＯ2 膜（１０５）のパターニングを経てダイシングラ
イン（１０６）を形成した。 【００２６】ダイシングライン（１０６）の形成に併行
して、素子機能部以外の領域に凹凸状の直線溝（１０
７）を形成すべくパターニングした。その後、ダイシン
グライン（１０６）の形成に要したと同じく無機酸によ
りエッチングした。パターニングによりレジストが剥離
された領域にある層はエッチング除去され、溝（１０
７）となる。レジストが残存する領域はレジストがマス
ク材となりエッチングは進行しない。溝（１０７）は開
口幅が約２０μｍであり、＜０バー１バー１＞方向に沿
って形成した。段差が約５μｍの順メサ状のストライプ
溝（１０７）は感磁部以外の領域の４ケ所に配置した。 【００２７】溝（１０７）はホールクロス（１０９）か
らダイシングライン（１０６）に至る領域に設けた。溝
（１０７）を形成した領域は約１３０μｍ×約１３０μ
ｍである。この領域は相互に対称な位置に配置されてい
る。各領域には、１５μｍ幅の凹凸が８本、周期にして
４周期分設けられている。 【００２８】然る後、ダイシングライン（１０６）に沿
ってスクライブし、チップに分離した。フレームにマウ
ントした後、一般的な封止用エポキシ樹脂で外囲した。
外囲プロセスに要した最高の温度は１９０℃であった。 【００２９】室温での積感度並びに不平衡電圧を評価し
た。表１に結果を示す。本発明のホール素子は積感度は
モールドの前後で変化せず、約７１０Ｖ・Ａ／Ｔであっ
た。従来例では約１３％の低下を示し、モールド後では
６１７Ｖ・Ａ／Ｔに低下した。また、不平衡率は本発明
に依る素子では平均してモルード前後で±６％程度とほ
ぼ一定であった。従来例のそれは±１２％と明かに劣化
した。 【００３０】 【表１】【００３１】 【発明の効果】感度特性、不平衡率の劣化を抑制する効
果がある。
【図面の簡単な説明】
【図１】本発明に係わるホール素子の平面模式図であ
る。 【図２】図１の破線Ａ−Ａ’に沿う断面模式図である。 【図３】図１の破線Ｂ−Ｂ’に沿う断面模式図である。 【図４】溝の好ましい配置を示す図である。 【図５】溝の不適な配置を示す図である。 【図６】対称に配置された同心円状の溝の例を示す図で
ある。 【符号の説明】 （１０１） 単結晶基板 （１０２） ＩｎＰ緩衝層 （１０３） Ｇａ0.47Ｉｎ0.53Ａｓ感磁層 （１０３−１） 溝の一部が感磁部層に侵入している領
域 （１０４） オーミック入・出力電極 （１０５） ＳｉＯ2 絶縁膜 （１０６） ダイシングライン （１０７） ストライプ溝 （１０８） イオン注入による絶縁化領域 （１０９） ホールクロス （１１０） メサ領域 （１１１） 素子形成領域
る。 【図２】図１の破線Ａ−Ａ’に沿う断面模式図である。 【図３】図１の破線Ｂ−Ｂ’に沿う断面模式図である。 【図４】溝の好ましい配置を示す図である。 【図５】溝の不適な配置を示す図である。 【図６】対称に配置された同心円状の溝の例を示す図で
ある。 【符号の説明】 （１０１） 単結晶基板 （１０２） ＩｎＰ緩衝層 （１０３） Ｇａ0.47Ｉｎ0.53Ａｓ感磁層 （１０３−１） 溝の一部が感磁部層に侵入している領
域 （１０４） オーミック入・出力電極 （１０５） ＳｉＯ2 絶縁膜 （１０６） ダイシングライン （１０７） ストライプ溝 （１０８） イオン注入による絶縁化領域 （１０９） ホールクロス （１１０） メサ領域 （１１１） 素子形成領域
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(56)参考文献 特開 平５−95139（ＪＰ，Ａ)
特開 平５−275767（ＪＰ，Ａ)
特開 平７−135356（ＪＰ，Ａ)
特開 平６−77556（ＪＰ，Ａ)
特開 平４−279071（ＪＰ，Ａ)
電総研ニュース，1992年８月，511号,
ｐｐ．６−10
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
G01R 33/07
Claims (1)
- (57)【特許請求の範囲】 【請求項１】ＧａＩｎＡｓからなる感磁層と、ＩｎＰま
たはＡｌＩｎＡｓからなる緩衝層とのヘテロ接合を有す
るヘテロ接合ホール素子において、感磁層の表面の感磁
部及び電極を形成する領域以外の領域に、凹凸状の段差
を具備したことを特徴とするヘテロ接合ホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30200193A JP3399053B2 (ja) | 1993-12-01 | 1993-12-01 | ヘテロ接合ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30200193A JP3399053B2 (ja) | 1993-12-01 | 1993-12-01 | ヘテロ接合ホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162058A JPH07162058A (ja) | 1995-06-23 |
| JP3399053B2 true JP3399053B2 (ja) | 2003-04-21 |
Family
ID=17903693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30200193A Expired - Fee Related JP3399053B2 (ja) | 1993-12-01 | 1993-12-01 | ヘテロ接合ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399053B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1283549A1 (en) * | 2001-08-02 | 2003-02-12 | STMicroelectronics S.r.l. | Semiconductor device with mechanical stress protection during wafer cutting, and manufacturing process thereof |
| WO2011148577A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | ホール素子回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04279071A (ja) * | 1991-03-07 | 1992-10-05 | Murata Mfg Co Ltd | ホール素子 |
| JP3044835B2 (ja) * | 1991-05-21 | 2000-05-22 | 昭和電工株式会社 | 磁電変換素子 |
| JP2793440B2 (ja) * | 1991-07-16 | 1998-09-03 | 旭化成工業株式会社 | 磁気センサおよびその製造方法 |
| JPH0595139A (ja) * | 1991-10-01 | 1993-04-16 | Asahi Chem Ind Co Ltd | ホール素子及びその製造法 |
| JPH07135356A (ja) * | 1993-11-10 | 1995-05-23 | Showa Denko Kk | ホール素子 |
-
1993
- 1993-12-01 JP JP30200193A patent/JP3399053B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電総研ニュース，１９９２年８月，５１１号，ｐｐ．６−１０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162058A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
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