JP2002043906A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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Abstract
検出が可能なIC組み込み用の発振停止検出回路を提供
する。 【解決手段】 クロック信号CKは遅延回路2で遅延さ
れてEOR3に与えられ、このEOR3で元のクロック
信号CKと比較される。EOR3の出力信号S3が
“H”でNMOS4がオン状態となり、キャパシタ7は
放電される。出力信号S3が“L”でPMOS5がオン
状態となり、キャパシタ7は抵抗6との時定数に従って
充電される。クロック信号CKが存在する間、EOR3
の出力信号S3は周期的に“H”,“L”に切り替わ
り、出力端子8の検出信号OUTは“L”に維持され
る。クロック信号CKが停止すると、出力信号S3は
“L”に固定され、キャパシタ7は充電されて出力端子
8の検出信号OUTは“H”になる。
Description
半導体集積回路(以下、「IC」という)等において、
その発振の停止を検出する発振停止検出回路に関するも
のである。
定周期の波形を作り、内部の同期信号に使用したり、外
部にその波形を出力するリアルタイムクロック等のIC
では、システムの電源が停止している期間でも、バック
アップ電源が供給されて発振回路とその周辺の回路のみ
が動作を続けるように構成されたものがある。このよう
なバックアップ機能を備えたICにおいて、バックアッ
プ状態が長時間継続すると、やがて、バックアップ用の
電池等の供給電圧が低下し、発振動作が停止する。発振
動作の停止後、システムの電源が投入されて通常状態に
なると、発振動作は再開されるが、時計の時刻やタイマ
の時間は誤った値となる。しかし、その値が誤っている
か否かを発振回路のみで認識することは不可能である。
そこで、バックアップ状態での発振動作の停止を検出す
るための発振停止検出回路を、そのIC内部に設けるこ
とが有効になる。
である。この発振停止検出回路は、図示しない発振回路
からクロック信号CLKが与えられる入力端子11を有
している。入力端子11には、NチャネルMOSトラン
ジスタ(以下、「NMOS」という)12と、Pチャネ
ルMOSトランジスタ(以下、「PMOS」という)1
3のゲートが接続されている。NMOS12のソースは
接地電位GNDに、ドレインはノードN11に接続され
ている。また、PMOS13のソースは抵抗14を介し
て電源電位VDDに、ドレインはノードN11に接続さ
れている。入力端子11には、更にインバータ15の入
力側が接続され、このインバータ15の出力側にNMO
S16とPMOS17のゲートが接続されている。NM
OS16のソースは接地電位GNDに、ドレインはノー
ドN12に接続されている。また、PMOS17のソー
スはPMOS13のソースに、ドレインはノードN12
に接続されている。
には、それぞれキャパシタ18,19が接続されてい
る。更に、ノードN11,N12は、2入力論理和ゲー
ト(以下、「OR」という)20の入力側に接続され、
このOR20の出力側が出力端子21に接続されてい
る。そして、入力端子11に与えられるクロック信号C
LKが停止すると、出力端子21から検出信号OUTが
出力されるようになっている。
ートである。図3の時刻T1で、入力端子11にレベル
“H”のクロック信号CLKが入力されると、NMOS
12及びPMOS13のゲートは“H”となる。これに
より、NMOS12はオン状態、PMOS13はオフ状
態となり、ノードN11はレベル“L”に下降する。
5で反転されて、NMOS16及びPMOS17のゲー
トに与えられる。これにより、NMOS16はオフ状
態、PMOS17はオン状態となり、ノードN12の電
位は上昇する。ところが、PMOS17のソースは、抵
抗14を介して電源電位VDDに接続され、かつノード
N12と接地電位GND間にはキャパシタ19が接続さ
れているので、このノードN12の電位の上昇は緩やか
である。このため、時刻T1から暫くの間、ノードN1
2の電位はOR20の閾値電圧Vt以下となり、このO
R20から出力される検出信号OUTは“L”となる。
UTが“L”の内に、入力端子11に入力されるクロッ
ク信号CLKが“L”に変化すると、NMOS16及び
PMOS17のゲートは“H”となる。これにより、N
MOS16はオン状態、PMOS17はオフ状態とな
り、キャパシタ19に充電されていた電荷はこのNMO
S16を介して放電し、ノードN12はレベル“L”に
下降する。
13はオン状態となり、ノードN11の電位は上昇す
る。ところが、PMOS13のソースは、抵抗14を介
して電源電位VDDに接続され、かつノードN11と接
地電位GND間にはキャパシタ18が接続されているの
で、このノードN11の電位の上昇は緩やかである。こ
のため、時刻T2から暫くの間、ノードN11の電位は
OR20の閾値電圧Vt以下となり、このOR20から
出力される検出信号OUTは“L”のままの状態を維持
する。
出信号OUTが“L”の内に、入力端子11に入力され
るクロック信号CLKが“H”に変化し、更に、時刻T
4において、OR20の検出信号OUTが“L”の内
に、入力端子11に入力されるクロック信号CLKが
“L”に変化しても、このOR20から出力される検出
信号OUTは、常に“L”の状態に維持される。
が停止し、入力端子11に与えられるクロック信号CL
Kが“H”の状態のままになったとする。NMOS12
はオン状態、PMOS13はオフ状態となるので、ノー
ドN11は“L”に下降する。一方、NMOS16はオ
フ状態、PMOS17はオン状態となり、ノードN12
の電位は上昇する。ノードN12の電位の上昇は緩やか
であり、暫くの間はOR20から出力される検出信号O
UTは“L”となる。しかし、この状態が継続すると時
刻T6において、ノードN12の電位がOR20の閾値
電圧Vtに達し、このOR20から出力される検出信号
OUTは“H”となる。
クロック信号CLKが“L”の状態で発振回路が停止す
ると、NMOS16はオン状態、PMOS17はオフ状
態となるので、ノードN12はレベル“L”に下降す
る。一方、NMOS12はオフ状態、PMOS13はオ
ン状態となり、ノードN11の電位は上昇する。ノード
N11の電位の上昇は緩やかであり、暫くの間はOR2
0から出力される検出信号OUTは“L”となる。しか
し、この状態が継続すると、ノードN11の電位がOR
20の閾値電圧Vtに達し、このOR20から出力され
る検出信号OUTは“H”となる。
は、クロック信号CLKの停止時のレベル“H”または
“L”に対応して2組の検出用の回路を備えている。そ
して、抵抗14及びキャパシタ18,19の値を、検出
対象のクロック信号CLKの周期に応じて適切に設定
し、安定したクロック信号CLKが入力されている間
は、検出信号OUTを“L”にして出力し、クロック信
号CLKが停止したときには検出信号OUTを“H”に
して出力するようにしている。
発振停止検出回路では、次のような課題があった。即
ち、クロック信号CLKが“H”または“L”で停止し
た場合に対応して、2組の検出用の回路を備えており、
構成が複雑であった。特に、安定した検出動作を保証す
るために、抵抗14及びキャパシタ18,19の値を大
きく設計しなければならず、発振停止検出回路のパター
ン面積が大きくなり、ICのチップサイズが大きくなる
という課題があった。
を解決し、パターン面積が小さく、かつ確実に発振停止
の検出が可能な発振停止検出回路を提供するものであ
る。
に、本発明の内の第1の発明は、発振停止検出回路にお
いて、一定周期を有する発振信号を所定の時間だけ遅延
させて遅延信号を出力する遅延手段と、前記発振信号と
前記遅延信号との排他的論理和をとることによって該発
振信号の存在を検出し、該発振信号が存在する時にパル
ス信号を前記一定周期で出力する検出手段と、前記発振
信号が停止しているか否かを示す検出信号を出力する出
力ノードと電源電位または接地電位との間に接続された
キャパシタを有し、前記パルス信号が与えられたときに
該キャパシタを放電させ、該パルス信号が与えられてい
ない間は一定の時定数に従って該キャパシタを充電する
充放電手段とを備えている。
止検出回路を構成したので、次のような作用が行われ
る。遅延手段において所定の時間だけ遅延させられた発
振信号は、検出手段において遅延前の発振信号との排他
的論理和がとられる。そして、発振信号が存在する間、
検出手段から一定周期でパルス信号が出力される。パル
ス信号は充放電手段に与えられ、出力ノードに接続され
たキャパシタが放電される。また、パルス信号が与えら
れていないときは、充放電手段のキャパシタは一定の時
定数に従って充電される。従って、発振信号が存在すれ
ば、キャパシタはパルス信号によって一定周期で充放電
が繰り返される。発振信号が停止するとパルス信号も停
止し、キャパシタは充電されて、出力ノードから発振信
号が停止した旨の検出信号が出力される。
て、一定周期を有する発振信号を分周し、デューティ比
が1/2で、周期がTのクロック信号を生成する分周手
段と、前記クロック信号をほぼT/2の時間だけ遅延さ
せて遅延信号を出力する遅延手段と、前記クロック信号
と前記遅延信号との排他的論理和をとることによって前
記発振信号の存在を検出し、該発振信号が存在する時に
パルス信号を出力する検出手段と、第1の発明と同様の
充放電手段とを備えている。
われる。発振信号は分周手段に与えられ、デューティ比
が1/2で、周期がTのクロック信号が生成される。遅
延手段においてほぼT/2の時間だけ遅延させられたク
ロック信号は、検出手段において遅延前のクロック信号
との排他的論理和がとられる。これにより、発振信号が
存在する間、検出手段からパルス信号が連続して出力さ
れる。パルス信号は充放電手段に与えられ、出力ノード
に接続されたキャパシタが放電される。発振信号が停止
するとパルス信号も停止し、キャパシタは充電されて、
出力ノードから発振信号が停止した旨の検出信号が出力
される。
路の回路図である。この発振停止検出回路はリアルタイ
ムクロック等のIC中に組み込まれるもので、図示しな
い発振回路から、例えばデューティ比1/2、周期Tの
クロック信号CKが与えられる入力端子1を有してい
る。入力端子1には、遅延手段を構成する遅延回路2の
入力側が接続されている。遅延回路2は、例えば偶数個
のインバータを縦続接続して構成したもので、クロック
信号CKを1/4周期だけ遅延させて出力するものであ
る。遅延回路2の出力側は、検出手段を構成する排他的
論理和ゲート(以下、「EOR」という)3の一方の入
力側に接続されている。EOR3の他方の入力側は、入
力端子1に接続されている。
するNMOS4、PMOS5、抵抗6、及びキャパシタ
7の内の、NMOS4とPMOS5のゲートが接続され
ている。NMOS4のソースは接地電位GNDに、ドレ
インはノードN1に接続されている。また、PMOS5
のソースは抵抗6を介して電源電位VDDに、ドレイン
はノードN1に接続されている。ノードN1と接地電位
GND間には、キャパシタ7が接続され、このノードN
1に出力端子8が接続されている。そして、入力端子1
1に与えられるクロック信号CKが停止すると発振の停
止が検出され、出力端子8から検出信号OUTが出力さ
れるようになっている。
ートである。以下、この図4を参照しつつ、図1の動作
を説明する。図4の時刻t1において、入力端子1のク
ロック信号CKがレベル“H”からレベル“L”に変化
すると、この時点では、遅延回路2の出力信号S2は
“H”となっているので、EOR3の出力信号S3は
“H”となる。出力信号S3はNMOS4及びPMOS
5のゲートに与えられ、NMOS4はオン状態、PMO
S5はオフ状態となり、キャパシタ7の電荷はこのNM
OS4を介して放電し、ノードN1は“L”に下降す
る。
刻t2において、遅延回路2の出力信号S2は“L”に
なる。この時点では、クロック信号CKは“L”のまま
であるので、EOR3の出力信号S3が“L”となり、
NMOS4はオフ状態、PMOS5はオン状態に変化す
る。これにより、電源電位VDDから抵抗6及びPMO
S5を介して、キャパシタ7に対する充電が開始され
る。しかし、抵抗6及びキャパシタ7による時定数の値
は大きく設定されているので、ノードN1の電位の上昇
は緩やかである。このため、時刻t1から暫くの間、ノ
ードN1の電位は閾値電圧Vt(例えば、Vt=VDD
/2)以下となる。
刻t3において、ノードN1の電位が閾値電圧Vt以下
の間に、入力端子1に入力されるクロック信号CKが
“H”に変化すると、遅延回路2の出力信号S2は
“L”となっているので、EOR3の出力信号S3は
“H”となる。これにより、NMOS4はオン状態、P
MOS5はオフ状態となり、キャパシタ7の電荷はこの
NMOS4を介して放電し、ノードN1は“L”に下降
する。
過した時刻t4において、遅延回路2の出力信号S2が
“H”になる。この時点では、クロック信号CKは
“H”のままであるので、EOR3の出力信号S3が
“L”となり、NMOS4はオフ状態、PMOS5はオ
ン状態に変化する。これにより、電源電位VDDから抵
抗6及びPMOS5を介して、キャパシタ7に対する充
電が開始される。しかし、ノードN1の電位の上昇は緩
やかであり、暫くの間、ノードN1の電位は閾値電圧V
t以下のままの状態が継続する。
た時刻t5において、入力端子1のクロック信号CKが
“H”から“L”に変化し、前述の時刻t1の状態に戻
り、同様の動作が繰り返される。このように、クロック
信号CKが一定の周期で規則的に入力端子1に与えられ
ている限り、ノードN1の電位は常に閾値電圧Vt以下
に保持され、出力端子8から出力される検出信号OUT
は“L”の状態に維持される。
路が停止し、入力端子1に与えられるクロック信号CK
が“H”の状態のままになったとする。所定の遅延時間
が経過した時刻t7において、遅延回路2の出力信号S
2は“H”となるので、この時点でEOR3の出力信号
S3が“L”となる。これにより、NMOS4はオフ状
態、PMOS5はオン状態となり、ノードN1の電位は
上昇する。ノードN1の電位の上昇は緩やかであり、暫
くの間は出力端子8から出力される検出信号OUTは
“L”となる。しかし、この状態が継続すると時刻t8
において、ノードN1の電位が閾値電圧Vtに達し、出
力端子8から出力される検出信号OUTは“H”とな
る。
ロック信号CKが“L”の状態で発振回路が停止する
と、所定の遅延時間の経過後、遅延回路2の出力信号S
2が“L”となるので、EOR3の出力信号S3は
“L”となる。これにより、NMOS4はオフ状態、P
MOS5はオン状態となり、ノードN1の電位は緩やか
に上昇し続けて閾値電圧Vtに達し、出力端子8から出
力される検出信号OUTは“H”となる。
停止検出回路は、検出対象のクロック信号CKを遅延さ
せる遅延回路2と、遅延回路2の出力信号S2とクロッ
ク信号CKとの排他的論理和をとるEOR3を有してい
る。これにより、クロック信号CKが“H”,“L”の
いずれの状態で停止しても、EOR3の出力信号S3は
“L”で停止する。これにより、1組の検出回路で発振
停止を検出することができ、回路構成の簡素化が可能に
なる。更に、パターン面積の大きなキャパシタ7は1個
だけで良いので、ICのチップサイズを小さくすること
ができるという利点がある。
路の回路図であり、図1中の要素と共通の要素には共通
の符号が付されている。この実施形態の発振停止検出回
路では、図1中のPMOS5のソースと電源電位VDD
との間に接続されていた抵抗6を削除し、PMOS5の
ソースを電源電位VDDに直接接続するとともに、NM
OS4のソースと接地電位GNDとの間に抵抗6Aを設
けている。また、図1中のノードN1と接地電位GND
間に接続されていたキャパシタ7に代えて、このノード
N1と電源電位VDD間にキャパシタ7Aを接続してい
る。その他の構成は、図1と同様である。
1の発振停止検出回路の動作とほぼ同様であり、同様の
利点を有する。但し、この発振停止検出回路では、検出
信号OUTの論理値が反転し、一定の周期で規則的にク
ロック信号CKが入力端子1に与えられている限り、ノ
ードN1の電位は常に閾値電圧Vt以上に保持され、出
力端子8から出力される検出信号OUTは“H”の状態
に維持される。また、クロック信号CKが停止すると、
出力端子8から出力される検出信号OUTは“L”にな
る。
路の回路図であり、図1中の要素と共通の要素には共通
の符号が付されている。この発振停止検出回路では、入
力端子1に分周手段を構成する分周回路9の入力側が接
続され、この分周回路9の出力側に遅延回路2AとEO
R3の入力側が接続されている。分周回路9は、図示し
ない発振回路から入力端子1に与えられるクロック信号
CKを、1/2に分周することによって、デューディ比
が正確に1/2で、周期Tのクロック信号CK1を生成
するものである。また、遅延回路2Aは、例えば偶数個
のインバータを縦続接続して構成したもので、クロック
信号CK1を時間T/2だけ遅延させて出力するもので
ある。その他の構成は、図1と同様である。
ートである。以下、この図7を参照しつつ、図6の動作
を説明する。図7に示すように、入力端子1に与えられ
た、例えばデューティ比1/4、周期2Tのクロック信
号CKは、分周回路9で1/2に分周され、デューディ
比が1/2で、周期Tのクロック信号CK1が生成され
る。
CK1が“H”から“L”に変化すると、丁度この時点
で、遅延回路2Aの出力信号S2Aは“L”から“H”
へ変化するので、EOR3の出力信号S3は“H”とな
る。出力信号S3はNMOS4及びPMOS5のゲート
に与えられるので、NMOS4はオン状態、PMOS5
はオフ状態となり、キャパシタ7の電荷はこのNMOS
4を介して放電し、ノードN1は“L”に下降する。
時刻t12において、クロック信号CK1が“L”から
“H”に変化すると、丁度この時点で、遅延回路2Aの
出力信号S2Aは“H”から“L”へ変化するので、E
OR3の出力信号S3は“H”のままである。従って、
NMOS4はオン状態、PMOS5はオフ状態であり、
ノードN1は“L”の状態を維持する。
Kが周期的に与えられている間は、クロック信号CK1
の変化と、遅延回路2Aの出力信号S2Aの変化のタイ
ミングが一致し、かつ、それらの信号のレベルが相補的
に交互に反転する。これにより、EOR3の出力信号S
3は常に“H”となり、ノードN1は“L”となって出
力端子8から出力される検出信号OUTは“L”の状態
に維持される。
回路が停止し、入力端子1に与えられるクロック信号C
Kが“H”または“L”の状態のままになったとする。
これにより、分周回路9から出力されるクロック信号C
K1が“H”のままで停止すると、遅くとも時刻t13
からの時間T/2以内の時刻t14において、遅延回路
2Aの出力信号S2Aは“H”となる。これにより、E
OR3の出力信号S3は“L”となり、NMOS4はオ
フ状態、PMOS5はオン状態となって、ノードN1の
電位は上昇を開始する。ノードN1の電位の上昇は緩や
かであり、暫くの間は出力端子8から出力される検出信
号OUTは“L”となる。しかし、この状態が継続する
と時刻t15において、ノードN1の電位が閾値電圧V
tに達し、出力端子8から出力される検出信号OUTは
“H”となる。
“L”の状態で発振回路が停止すると、所定の遅延時間
の経過後、遅延回路2Aの出力信号S2Aが“L”とな
るので、EOR3の出力信号S3は“L”となる。これ
により、NMOS4はオフ状態、PMOS5はオン状態
となり、ノードN1の電位は緩やかに上昇し続けて閾値
電圧Vtに達し、出力端子8から出力される検出信号O
UTは“H”となる。
停止検出回路は、検出対象のクロック信号CKを1/2
に分周してデューティ比1/2、周期Tのクロック信号
CK1を生成する分周回路9と、クロック信号CK1を
時間T/2だけ遅延させる遅延回路2Aと、遅延回路2
Aの出力信号S2Aとのクロック信号CK1との排他的
論理和をとるEOR3を有している。これにより、第1
の実施形態と同様の利点がある。また、クロック信号C
Kが検出されている間は、キャパシタ7は充電されるこ
とがないので、この静電容量は第1の実施形態に比べて
小容量で良く、しかも、確実にクロック信号CKの停止
を検出することができる。このため、パターン面積の大
きなキャパシタが不要になり、ICのチップサイズを更
に小さくすることができるという利点がある。
ず、種々の変形が可能である。この変形例としては、例
えば、次の(a)〜(d)のようなものがある。 (a) 遅延回路2,2Aは、偶数個のインバータを縦
続接続したものに限定されず、所定の遅延時間が得られ
るものであれば、どのような回路構成でも適用可能であ
る。
OS5、抵抗6、及びキャパシタ7の構成に限定され
ず、EOR3の出力信号S3によって、キャパシタ7が
確実に充放電される回路であれば良い。例えば、PMO
S5を削除してノードN1と電源電位VDD間に抵抗6
を接続した構成でも良い。
されず、例えば、1/4、1/8分周等のように、デュ
ーティ比が1/2のクロック信号CK1を得ることがで
きるものであれば良い。
て説明したが、独立した発振停止検出回路として使用す
ることも可能である。
によれば、発振信号を所定の時間だけ遅延させて遅延信
号を出力する遅延手段と、発振信号と遅延信号との排他
的論理和をとることによって発振信号の存在を検出する
検出手段を有している。更に、発振信号が存在する時に
出力されるパルス信号によってキャパシタを放電し、発
振信号が停止したときにキャパシタを充電する充放電手
段を有している。このため、発振停止時の発振信号のレ
ベルに関係なくキャパシタは1個で良く、ICのパター
ン面積を小さくすることができるという効果がある。
て、デューティ比が1/2で、周期がTのクロック信号
を生成する分周手段と、クロック信号をほぼT/2の時
間だけ遅延させる遅延手段と、遅延前後のクロック信号
の排他的論理和をとることによって発振信号の存在中は
常にパルス信号を出力する検出手段を有している。更
に、パルス信号によってキャパシタを放電し、このパル
ス信号が停止したときにキャパシタを充電する充放電手
段を有している。このため、小容量のキャパシタで確実
に発振の停止を検出することができ、しかも、ICのパ
ターン面積を更に小さくすることができるという効果が
ある。
路の回路図である。
路の回路図である。
路の回路図である。
Claims (2)
- 【請求項1】 一定周期を有する発振信号を所定の時間
だけ遅延させて遅延信号を出力する遅延手段と、 前記発振信号と前記遅延信号との排他的論理和をとるこ
とによって該発振信号の存在を検出し、該発振信号が存
在する時にパルス信号を前記一定周期で出力する検出手
段と、 前記発振信号が停止しているか否かを示す検出信号を出
力する出力ノードと電源電位または接地電位との間に接
続されたキャパシタを有し、前記パルス信号が与えられ
たときに該キャパシタを放電させ、該パルス信号が与え
られていない間は一定の時定数に従って該キャパシタを
充電する充放電手段とを、 備えたことを特徴とする発振停止検出回路。 - 【請求項2】 一定周期を有する発振信号を分周し、デ
ューティ比が1/2で、周期がTのクロック信号を生成
する分周手段と、 前記クロック信号をほぼT/2の時間だけ遅延させて遅
延信号を出力する遅延手段と、 前記クロック信号と前記遅延信号との排他的論理和をと
ることによって前記発振信号の存在を検出し、該発振信
号が存在する時にパルス信号を出力する検出手段と、 前記発振信号が停止しているか否かを示す検出信号を出
力する出力ノードと電源電位または接地電位との間に接
続されたキャパシタを有し、前記パルス信号が与えられ
たときに該キャパシタを放電させ、該パルス信号が与え
られていない間は一定の時定数に従って該キャパシタを
充電する充放電手段とを、 備えたことを特徴とする発振停止検出回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP2000221712A JP2002043906A (ja) | 2000-07-24 | 2000-07-24 | 発振停止検出回路 |
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