JP2002043906A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】
【課題】 パターン面積が小さく、かつ確実に発振停止
検出が可能なＩＣ組み込み用の発振停止検出回路を提供
する。 【解決手段】 クロック信号ＣＫは遅延回路２で遅延さ
れてＥＯＲ３に与えられ、このＥＯＲ３で元のクロック
信号ＣＫと比較される。ＥＯＲ３の出力信号Ｓ３が
“Ｈ”でＮＭＯＳ４がオン状態となり、キャパシタ７は
放電される。出力信号Ｓ３が“Ｌ”でＰＭＯＳ５がオン
状態となり、キャパシタ７は抵抗６との時定数に従って
充電される。クロック信号ＣＫが存在する間、ＥＯＲ３
の出力信号Ｓ３は周期的に“Ｈ”，“Ｌ”に切り替わ
り、出力端子８の検出信号ＯＵＴは“Ｌ”に維持され
る。クロック信号ＣＫが停止すると、出力信号Ｓ３は
“Ｌ”に固定され、キャパシタ７は充電されて出力端子
８の検出信号ＯＵＴは“Ｈ”になる。
検出が可能なＩＣ組み込み用の発振停止検出回路を提供
する。 【解決手段】 クロック信号ＣＫは遅延回路２で遅延さ
れてＥＯＲ３に与えられ、このＥＯＲ３で元のクロック
信号ＣＫと比較される。ＥＯＲ３の出力信号Ｓ３が
“Ｈ”でＮＭＯＳ４がオン状態となり、キャパシタ７は
放電される。出力信号Ｓ３が“Ｌ”でＰＭＯＳ５がオン
状態となり、キャパシタ７は抵抗６との時定数に従って
充電される。クロック信号ＣＫが存在する間、ＥＯＲ３
の出力信号Ｓ３は周期的に“Ｈ”，“Ｌ”に切り替わ
り、出力端子８の検出信号ＯＵＴは“Ｌ”に維持され
る。クロック信号ＣＫが停止すると、出力信号Ｓ３は
“Ｌ”に固定され、キャパシタ７は充電されて出力端子
８の検出信号ＯＵＴは“Ｈ”になる。
Description
【０００１】
【発明の属する技術分野】本発明は、発振回路を有する
半導体集積回路（以下、「ＩＣ」という）等において、
その発振の停止を検出する発振停止検出回路に関するも
のである。
半導体集積回路（以下、「ＩＣ」という）等において、
その発振の停止を検出する発振停止検出回路に関するも
のである。
【０００２】
【従来の技術】水晶発振回路やＣＲ発振回路を用いて一
定周期の波形を作り、内部の同期信号に使用したり、外
部にその波形を出力するリアルタイムクロック等のＩＣ
では、システムの電源が停止している期間でも、バック
アップ電源が供給されて発振回路とその周辺の回路のみ
が動作を続けるように構成されたものがある。このよう
なバックアップ機能を備えたＩＣにおいて、バックアッ
プ状態が長時間継続すると、やがて、バックアップ用の
電池等の供給電圧が低下し、発振動作が停止する。発振
動作の停止後、システムの電源が投入されて通常状態に
なると、発振動作は再開されるが、時計の時刻やタイマ
の時間は誤った値となる。しかし、その値が誤っている
か否かを発振回路のみで認識することは不可能である。
そこで、バックアップ状態での発振動作の停止を検出す
るための発振停止検出回路を、そのＩＣ内部に設けるこ
とが有効になる。
定周期の波形を作り、内部の同期信号に使用したり、外
部にその波形を出力するリアルタイムクロック等のＩＣ
では、システムの電源が停止している期間でも、バック
アップ電源が供給されて発振回路とその周辺の回路のみ
が動作を続けるように構成されたものがある。このよう
なバックアップ機能を備えたＩＣにおいて、バックアッ
プ状態が長時間継続すると、やがて、バックアップ用の
電池等の供給電圧が低下し、発振動作が停止する。発振
動作の停止後、システムの電源が投入されて通常状態に
なると、発振動作は再開されるが、時計の時刻やタイマ
の時間は誤った値となる。しかし、その値が誤っている
か否かを発振回路のみで認識することは不可能である。
そこで、バックアップ状態での発振動作の停止を検出す
るための発振停止検出回路を、そのＩＣ内部に設けるこ
とが有効になる。
【０００３】図２は、従来の発振停止検出回路の回路図
である。この発振停止検出回路は、図示しない発振回路
からクロック信号ＣＬＫが与えられる入力端子１１を有
している。入力端子１１には、ＮチャネルＭＯＳトラン
ジスタ（以下、「ＮＭＯＳ」という）１２と、Ｐチャネ
ルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１
３のゲートが接続されている。ＮＭＯＳ１２のソースは
接地電位ＧＮＤに、ドレインはノードＮ１１に接続され
ている。また、ＰＭＯＳ１３のソースは抵抗１４を介し
て電源電位ＶＤＤに、ドレインはノードＮ１１に接続さ
れている。入力端子１１には、更にインバータ１５の入
力側が接続され、このインバータ１５の出力側にＮＭＯ
Ｓ１６とＰＭＯＳ１７のゲートが接続されている。ＮＭ
ＯＳ１６のソースは接地電位ＧＮＤに、ドレインはノー
ドＮ１２に接続されている。また、ＰＭＯＳ１７のソー
スはＰＭＯＳ１３のソースに、ドレインはノードＮ１２
に接続されている。
である。この発振停止検出回路は、図示しない発振回路
からクロック信号ＣＬＫが与えられる入力端子１１を有
している。入力端子１１には、ＮチャネルＭＯＳトラン
ジスタ（以下、「ＮＭＯＳ」という）１２と、Ｐチャネ
ルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１
３のゲートが接続されている。ＮＭＯＳ１２のソースは
接地電位ＧＮＤに、ドレインはノードＮ１１に接続され
ている。また、ＰＭＯＳ１３のソースは抵抗１４を介し
て電源電位ＶＤＤに、ドレインはノードＮ１１に接続さ
れている。入力端子１１には、更にインバータ１５の入
力側が接続され、このインバータ１５の出力側にＮＭＯ
Ｓ１６とＰＭＯＳ１７のゲートが接続されている。ＮＭ
ＯＳ１６のソースは接地電位ＧＮＤに、ドレインはノー
ドＮ１２に接続されている。また、ＰＭＯＳ１７のソー
スはＰＭＯＳ１３のソースに、ドレインはノードＮ１２
に接続されている。
【０００４】ノードＮ１１，Ｎ１２と接地電位ＧＮＤ間
には、それぞれキャパシタ１８，１９が接続されてい
る。更に、ノードＮ１１，Ｎ１２は、２入力論理和ゲー
ト（以下、「ＯＲ」という）２０の入力側に接続され、
このＯＲ２０の出力側が出力端子２１に接続されてい
る。そして、入力端子１１に与えられるクロック信号Ｃ
ＬＫが停止すると、出力端子２１から検出信号ＯＵＴが
出力されるようになっている。
には、それぞれキャパシタ１８，１９が接続されてい
る。更に、ノードＮ１１，Ｎ１２は、２入力論理和ゲー
ト（以下、「ＯＲ」という）２０の入力側に接続され、
このＯＲ２０の出力側が出力端子２１に接続されてい
る。そして、入力端子１１に与えられるクロック信号Ｃ
ＬＫが停止すると、出力端子２１から検出信号ＯＵＴが
出力されるようになっている。
【０００５】図３は、図２の動作を示すタイミングチャ
ートである。図３の時刻Ｔ１で、入力端子１１にレベル
“Ｈ”のクロック信号ＣＬＫが入力されると、ＮＭＯＳ
１２及びＰＭＯＳ１３のゲートは“Ｈ”となる。これに
より、ＮＭＯＳ１２はオン状態、ＰＭＯＳ１３はオフ状
態となり、ノードＮ１１はレベル“Ｌ”に下降する。
ートである。図３の時刻Ｔ１で、入力端子１１にレベル
“Ｈ”のクロック信号ＣＬＫが入力されると、ＮＭＯＳ
１２及びＰＭＯＳ１３のゲートは“Ｈ”となる。これに
より、ＮＭＯＳ１２はオン状態、ＰＭＯＳ１３はオフ状
態となり、ノードＮ１１はレベル“Ｌ”に下降する。
【０００６】一方、クロック信号ＣＬＫはインバータ１
５で反転されて、ＮＭＯＳ１６及びＰＭＯＳ１７のゲー
トに与えられる。これにより、ＮＭＯＳ１６はオフ状
態、ＰＭＯＳ１７はオン状態となり、ノードＮ１２の電
位は上昇する。ところが、ＰＭＯＳ１７のソースは、抵
抗１４を介して電源電位ＶＤＤに接続され、かつノード
Ｎ１２と接地電位ＧＮＤ間にはキャパシタ１９が接続さ
れているので、このノードＮ１２の電位の上昇は緩やか
である。このため、時刻Ｔ１から暫くの間、ノードＮ１
２の電位はＯＲ２０の閾値電圧Ｖｔ以下となり、このＯ
Ｒ２０から出力される検出信号ＯＵＴは“Ｌ”となる。
５で反転されて、ＮＭＯＳ１６及びＰＭＯＳ１７のゲー
トに与えられる。これにより、ＮＭＯＳ１６はオフ状
態、ＰＭＯＳ１７はオン状態となり、ノードＮ１２の電
位は上昇する。ところが、ＰＭＯＳ１７のソースは、抵
抗１４を介して電源電位ＶＤＤに接続され、かつノード
Ｎ１２と接地電位ＧＮＤ間にはキャパシタ１９が接続さ
れているので、このノードＮ１２の電位の上昇は緩やか
である。このため、時刻Ｔ１から暫くの間、ノードＮ１
２の電位はＯＲ２０の閾値電圧Ｖｔ以下となり、このＯ
Ｒ２０から出力される検出信号ＯＵＴは“Ｌ”となる。
【０００７】時刻Ｔ２において、ＯＲ２０の検出信号Ｏ
ＵＴが“Ｌ”の内に、入力端子１１に入力されるクロッ
ク信号ＣＬＫが“Ｌ”に変化すると、ＮＭＯＳ１６及び
ＰＭＯＳ１７のゲートは“Ｈ”となる。これにより、Ｎ
ＭＯＳ１６はオン状態、ＰＭＯＳ１７はオフ状態とな
り、キャパシタ１９に充電されていた電荷はこのＮＭＯ
Ｓ１６を介して放電し、ノードＮ１２はレベル“Ｌ”に
下降する。
ＵＴが“Ｌ”の内に、入力端子１１に入力されるクロッ
ク信号ＣＬＫが“Ｌ”に変化すると、ＮＭＯＳ１６及び
ＰＭＯＳ１７のゲートは“Ｈ”となる。これにより、Ｎ
ＭＯＳ１６はオン状態、ＰＭＯＳ１７はオフ状態とな
り、キャパシタ１９に充電されていた電荷はこのＮＭＯ
Ｓ１６を介して放電し、ノードＮ１２はレベル“Ｌ”に
下降する。
【０００８】一方、ＮＭＯＳ１２はオフ状態、ＰＭＯＳ
１３はオン状態となり、ノードＮ１１の電位は上昇す
る。ところが、ＰＭＯＳ１３のソースは、抵抗１４を介
して電源電位ＶＤＤに接続され、かつノードＮ１１と接
地電位ＧＮＤ間にはキャパシタ１８が接続されているの
で、このノードＮ１１の電位の上昇は緩やかである。こ
のため、時刻Ｔ２から暫くの間、ノードＮ１１の電位は
ＯＲ２０の閾値電圧Ｖｔ以下となり、このＯＲ２０から
出力される検出信号ＯＵＴは“Ｌ”のままの状態を維持
する。
１３はオン状態となり、ノードＮ１１の電位は上昇す
る。ところが、ＰＭＯＳ１３のソースは、抵抗１４を介
して電源電位ＶＤＤに接続され、かつノードＮ１１と接
地電位ＧＮＤ間にはキャパシタ１８が接続されているの
で、このノードＮ１１の電位の上昇は緩やかである。こ
のため、時刻Ｔ２から暫くの間、ノードＮ１１の電位は
ＯＲ２０の閾値電圧Ｖｔ以下となり、このＯＲ２０から
出力される検出信号ＯＵＴは“Ｌ”のままの状態を維持
する。
【０００９】同様に、時刻Ｔ３において、ＯＲ２０の検
出信号ＯＵＴが“Ｌ”の内に、入力端子１１に入力され
るクロック信号ＣＬＫが“Ｈ”に変化し、更に、時刻Ｔ
４において、ＯＲ２０の検出信号ＯＵＴが“Ｌ”の内
に、入力端子１１に入力されるクロック信号ＣＬＫが
“Ｌ”に変化しても、このＯＲ２０から出力される検出
信号ＯＵＴは、常に“Ｌ”の状態に維持される。
出信号ＯＵＴが“Ｌ”の内に、入力端子１１に入力され
るクロック信号ＣＬＫが“Ｈ”に変化し、更に、時刻Ｔ
４において、ＯＲ２０の検出信号ＯＵＴが“Ｌ”の内
に、入力端子１１に入力されるクロック信号ＣＬＫが
“Ｌ”に変化しても、このＯＲ２０から出力される検出
信号ＯＵＴは、常に“Ｌ”の状態に維持される。
【００１０】ここで、例えば時刻Ｔ５において発振回路
が停止し、入力端子１１に与えられるクロック信号ＣＬ
Ｋが“Ｈ”の状態のままになったとする。ＮＭＯＳ１２
はオン状態、ＰＭＯＳ１３はオフ状態となるので、ノー
ドＮ１１は“Ｌ”に下降する。一方、ＮＭＯＳ１６はオ
フ状態、ＰＭＯＳ１７はオン状態となり、ノードＮ１２
の電位は上昇する。ノードＮ１２の電位の上昇は緩やか
であり、暫くの間はＯＲ２０から出力される検出信号Ｏ
ＵＴは“Ｌ”となる。しかし、この状態が継続すると時
刻Ｔ６において、ノードＮ１２の電位がＯＲ２０の閾値
電圧Ｖｔに達し、このＯＲ２０から出力される検出信号
ＯＵＴは“Ｈ”となる。
が停止し、入力端子１１に与えられるクロック信号ＣＬ
Ｋが“Ｈ”の状態のままになったとする。ＮＭＯＳ１２
はオン状態、ＰＭＯＳ１３はオフ状態となるので、ノー
ドＮ１１は“Ｌ”に下降する。一方、ＮＭＯＳ１６はオ
フ状態、ＰＭＯＳ１７はオン状態となり、ノードＮ１２
の電位は上昇する。ノードＮ１２の電位の上昇は緩やか
であり、暫くの間はＯＲ２０から出力される検出信号Ｏ
ＵＴは“Ｌ”となる。しかし、この状態が継続すると時
刻Ｔ６において、ノードＮ１２の電位がＯＲ２０の閾値
電圧Ｖｔに達し、このＯＲ２０から出力される検出信号
ＯＵＴは“Ｈ”となる。
【００１１】これとは逆に、入力端子１１に与えられる
クロック信号ＣＬＫが“Ｌ”の状態で発振回路が停止す
ると、ＮＭＯＳ１６はオン状態、ＰＭＯＳ１７はオフ状
態となるので、ノードＮ１２はレベル“Ｌ”に下降す
る。一方、ＮＭＯＳ１２はオフ状態、ＰＭＯＳ１３はオ
ン状態となり、ノードＮ１１の電位は上昇する。ノード
Ｎ１１の電位の上昇は緩やかであり、暫くの間はＯＲ２
０から出力される検出信号ＯＵＴは“Ｌ”となる。しか
し、この状態が継続すると、ノードＮ１１の電位がＯＲ
２０の閾値電圧Ｖｔに達し、このＯＲ２０から出力され
る検出信号ＯＵＴは“Ｈ”となる。
クロック信号ＣＬＫが“Ｌ”の状態で発振回路が停止す
ると、ＮＭＯＳ１６はオン状態、ＰＭＯＳ１７はオフ状
態となるので、ノードＮ１２はレベル“Ｌ”に下降す
る。一方、ＮＭＯＳ１２はオフ状態、ＰＭＯＳ１３はオ
ン状態となり、ノードＮ１１の電位は上昇する。ノード
Ｎ１１の電位の上昇は緩やかであり、暫くの間はＯＲ２
０から出力される検出信号ＯＵＴは“Ｌ”となる。しか
し、この状態が継続すると、ノードＮ１１の電位がＯＲ
２０の閾値電圧Ｖｔに達し、このＯＲ２０から出力され
る検出信号ＯＵＴは“Ｈ”となる。
【００１２】このように、従来の発振停止検出回路で
は、クロック信号ＣＬＫの停止時のレベル“Ｈ”または
“Ｌ”に対応して２組の検出用の回路を備えている。そ
して、抵抗１４及びキャパシタ１８，１９の値を、検出
対象のクロック信号ＣＬＫの周期に応じて適切に設定
し、安定したクロック信号ＣＬＫが入力されている間
は、検出信号ＯＵＴを“Ｌ”にして出力し、クロック信
号ＣＬＫが停止したときには検出信号ＯＵＴを“Ｈ”に
して出力するようにしている。
は、クロック信号ＣＬＫの停止時のレベル“Ｈ”または
“Ｌ”に対応して２組の検出用の回路を備えている。そ
して、抵抗１４及びキャパシタ１８，１９の値を、検出
対象のクロック信号ＣＬＫの周期に応じて適切に設定
し、安定したクロック信号ＣＬＫが入力されている間
は、検出信号ＯＵＴを“Ｌ”にして出力し、クロック信
号ＣＬＫが停止したときには検出信号ＯＵＴを“Ｈ”に
して出力するようにしている。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
発振停止検出回路では、次のような課題があった。即
ち、クロック信号ＣＬＫが“Ｈ”または“Ｌ”で停止し
た場合に対応して、２組の検出用の回路を備えており、
構成が複雑であった。特に、安定した検出動作を保証す
るために、抵抗１４及びキャパシタ１８，１９の値を大
きく設計しなければならず、発振停止検出回路のパター
ン面積が大きくなり、ＩＣのチップサイズが大きくなる
という課題があった。
発振停止検出回路では、次のような課題があった。即
ち、クロック信号ＣＬＫが“Ｈ”または“Ｌ”で停止し
た場合に対応して、２組の検出用の回路を備えており、
構成が複雑であった。特に、安定した検出動作を保証す
るために、抵抗１４及びキャパシタ１８，１９の値を大
きく設計しなければならず、発振停止検出回路のパター
ン面積が大きくなり、ＩＣのチップサイズが大きくなる
という課題があった。
【００１４】本発明は、前記従来技術が持っていた課題
を解決し、パターン面積が小さく、かつ確実に発振停止
の検出が可能な発振停止検出回路を提供するものであ
る。
を解決し、パターン面積が小さく、かつ確実に発振停止
の検出が可能な発振停止検出回路を提供するものであ
る。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、発振停止検出回路にお
いて、一定周期を有する発振信号を所定の時間だけ遅延
させて遅延信号を出力する遅延手段と、前記発振信号と
前記遅延信号との排他的論理和をとることによって該発
振信号の存在を検出し、該発振信号が存在する時にパル
ス信号を前記一定周期で出力する検出手段と、前記発振
信号が停止しているか否かを示す検出信号を出力する出
力ノードと電源電位または接地電位との間に接続された
キャパシタを有し、前記パルス信号が与えられたときに
該キャパシタを放電させ、該パルス信号が与えられてい
ない間は一定の時定数に従って該キャパシタを充電する
充放電手段とを備えている。
に、本発明の内の第１の発明は、発振停止検出回路にお
いて、一定周期を有する発振信号を所定の時間だけ遅延
させて遅延信号を出力する遅延手段と、前記発振信号と
前記遅延信号との排他的論理和をとることによって該発
振信号の存在を検出し、該発振信号が存在する時にパル
ス信号を前記一定周期で出力する検出手段と、前記発振
信号が停止しているか否かを示す検出信号を出力する出
力ノードと電源電位または接地電位との間に接続された
キャパシタを有し、前記パルス信号が与えられたときに
該キャパシタを放電させ、該パルス信号が与えられてい
ない間は一定の時定数に従って該キャパシタを充電する
充放電手段とを備えている。
【００１６】第１の発明によれば、以上のように発振停
止検出回路を構成したので、次のような作用が行われ
る。遅延手段において所定の時間だけ遅延させられた発
振信号は、検出手段において遅延前の発振信号との排他
的論理和がとられる。そして、発振信号が存在する間、
検出手段から一定周期でパルス信号が出力される。パル
ス信号は充放電手段に与えられ、出力ノードに接続され
たキャパシタが放電される。また、パルス信号が与えら
れていないときは、充放電手段のキャパシタは一定の時
定数に従って充電される。従って、発振信号が存在すれ
ば、キャパシタはパルス信号によって一定周期で充放電
が繰り返される。発振信号が停止するとパルス信号も停
止し、キャパシタは充電されて、出力ノードから発振信
号が停止した旨の検出信号が出力される。
止検出回路を構成したので、次のような作用が行われ
る。遅延手段において所定の時間だけ遅延させられた発
振信号は、検出手段において遅延前の発振信号との排他
的論理和がとられる。そして、発振信号が存在する間、
検出手段から一定周期でパルス信号が出力される。パル
ス信号は充放電手段に与えられ、出力ノードに接続され
たキャパシタが放電される。また、パルス信号が与えら
れていないときは、充放電手段のキャパシタは一定の時
定数に従って充電される。従って、発振信号が存在すれ
ば、キャパシタはパルス信号によって一定周期で充放電
が繰り返される。発振信号が停止するとパルス信号も停
止し、キャパシタは充電されて、出力ノードから発振信
号が停止した旨の検出信号が出力される。
【００１７】第２の発明は、発振停止検出回路におい
て、一定周期を有する発振信号を分周し、デューティ比
が１／２で、周期がＴのクロック信号を生成する分周手
段と、前記クロック信号をほぼＴ／２の時間だけ遅延さ
せて遅延信号を出力する遅延手段と、前記クロック信号
と前記遅延信号との排他的論理和をとることによって前
記発振信号の存在を検出し、該発振信号が存在する時に
パルス信号を出力する検出手段と、第１の発明と同様の
充放電手段とを備えている。
て、一定周期を有する発振信号を分周し、デューティ比
が１／２で、周期がＴのクロック信号を生成する分周手
段と、前記クロック信号をほぼＴ／２の時間だけ遅延さ
せて遅延信号を出力する遅延手段と、前記クロック信号
と前記遅延信号との排他的論理和をとることによって前
記発振信号の存在を検出し、該発振信号が存在する時に
パルス信号を出力する検出手段と、第１の発明と同様の
充放電手段とを備えている。
【００１８】第２の発明によれば、次のような作用が行
われる。発振信号は分周手段に与えられ、デューティ比
が１／２で、周期がＴのクロック信号が生成される。遅
延手段においてほぼＴ／２の時間だけ遅延させられたク
ロック信号は、検出手段において遅延前のクロック信号
との排他的論理和がとられる。これにより、発振信号が
存在する間、検出手段からパルス信号が連続して出力さ
れる。パルス信号は充放電手段に与えられ、出力ノード
に接続されたキャパシタが放電される。発振信号が停止
するとパルス信号も停止し、キャパシタは充電されて、
出力ノードから発振信号が停止した旨の検出信号が出力
される。
われる。発振信号は分周手段に与えられ、デューティ比
が１／２で、周期がＴのクロック信号が生成される。遅
延手段においてほぼＴ／２の時間だけ遅延させられたク
ロック信号は、検出手段において遅延前のクロック信号
との排他的論理和がとられる。これにより、発振信号が
存在する間、検出手段からパルス信号が連続して出力さ
れる。パルス信号は充放電手段に与えられ、出力ノード
に接続されたキャパシタが放電される。発振信号が停止
するとパルス信号も停止し、キャパシタは充電されて、
出力ノードから発振信号が停止した旨の検出信号が出力
される。
【００１９】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す発振停止検出回
路の回路図である。この発振停止検出回路はリアルタイ
ムクロック等のＩＣ中に組み込まれるもので、図示しな
い発振回路から、例えばデューティ比１／２、周期Ｔの
クロック信号ＣＫが与えられる入力端子１を有してい
る。入力端子１には、遅延手段を構成する遅延回路２の
入力側が接続されている。遅延回路２は、例えば偶数個
のインバータを縦続接続して構成したもので、クロック
信号ＣＫを１／４周期だけ遅延させて出力するものであ
る。遅延回路２の出力側は、検出手段を構成する排他的
論理和ゲート（以下、「ＥＯＲ」という）３の一方の入
力側に接続されている。ＥＯＲ３の他方の入力側は、入
力端子１に接続されている。
路の回路図である。この発振停止検出回路はリアルタイ
ムクロック等のＩＣ中に組み込まれるもので、図示しな
い発振回路から、例えばデューティ比１／２、周期Ｔの
クロック信号ＣＫが与えられる入力端子１を有してい
る。入力端子１には、遅延手段を構成する遅延回路２の
入力側が接続されている。遅延回路２は、例えば偶数個
のインバータを縦続接続して構成したもので、クロック
信号ＣＫを１／４周期だけ遅延させて出力するものであ
る。遅延回路２の出力側は、検出手段を構成する排他的
論理和ゲート（以下、「ＥＯＲ」という）３の一方の入
力側に接続されている。ＥＯＲ３の他方の入力側は、入
力端子１に接続されている。
【００２０】ＥＯＲ３の出力側には、充放電手段を構成
するＮＭＯＳ４、ＰＭＯＳ５、抵抗６、及びキャパシタ
７の内の、ＮＭＯＳ４とＰＭＯＳ５のゲートが接続され
ている。ＮＭＯＳ４のソースは接地電位ＧＮＤに、ドレ
インはノードＮ１に接続されている。また、ＰＭＯＳ５
のソースは抵抗６を介して電源電位ＶＤＤに、ドレイン
はノードＮ１に接続されている。ノードＮ１と接地電位
ＧＮＤ間には、キャパシタ７が接続され、このノードＮ
１に出力端子８が接続されている。そして、入力端子１
１に与えられるクロック信号ＣＫが停止すると発振の停
止が検出され、出力端子８から検出信号ＯＵＴが出力さ
れるようになっている。
するＮＭＯＳ４、ＰＭＯＳ５、抵抗６、及びキャパシタ
７の内の、ＮＭＯＳ４とＰＭＯＳ５のゲートが接続され
ている。ＮＭＯＳ４のソースは接地電位ＧＮＤに、ドレ
インはノードＮ１に接続されている。また、ＰＭＯＳ５
のソースは抵抗６を介して電源電位ＶＤＤに、ドレイン
はノードＮ１に接続されている。ノードＮ１と接地電位
ＧＮＤ間には、キャパシタ７が接続され、このノードＮ
１に出力端子８が接続されている。そして、入力端子１
１に与えられるクロック信号ＣＫが停止すると発振の停
止が検出され、出力端子８から検出信号ＯＵＴが出力さ
れるようになっている。
【００２１】図４は、図１の動作を示すタイミングチャ
ートである。以下、この図４を参照しつつ、図１の動作
を説明する。図４の時刻ｔ１において、入力端子１のク
ロック信号ＣＫがレベル“Ｈ”からレベル“Ｌ”に変化
すると、この時点では、遅延回路２の出力信号Ｓ２は
“Ｈ”となっているので、ＥＯＲ３の出力信号Ｓ３は
“Ｈ”となる。出力信号Ｓ３はＮＭＯＳ４及びＰＭＯＳ
５のゲートに与えられ、ＮＭＯＳ４はオン状態、ＰＭＯ
Ｓ５はオフ状態となり、キャパシタ７の電荷はこのＮＭ
ＯＳ４を介して放電し、ノードＮ１は“Ｌ”に下降す
る。
ートである。以下、この図４を参照しつつ、図１の動作
を説明する。図４の時刻ｔ１において、入力端子１のク
ロック信号ＣＫがレベル“Ｈ”からレベル“Ｌ”に変化
すると、この時点では、遅延回路２の出力信号Ｓ２は
“Ｈ”となっているので、ＥＯＲ３の出力信号Ｓ３は
“Ｈ”となる。出力信号Ｓ３はＮＭＯＳ４及びＰＭＯＳ
５のゲートに与えられ、ＮＭＯＳ４はオン状態、ＰＭＯ
Ｓ５はオフ状態となり、キャパシタ７の電荷はこのＮＭ
ＯＳ４を介して放電し、ノードＮ１は“Ｌ”に下降す
る。
【００２２】時刻ｔ１から時間がＴ／４だけ経過した時
刻ｔ２において、遅延回路２の出力信号Ｓ２は“Ｌ”に
なる。この時点では、クロック信号ＣＫは“Ｌ”のまま
であるので、ＥＯＲ３の出力信号Ｓ３が“Ｌ”となり、
ＮＭＯＳ４はオフ状態、ＰＭＯＳ５はオン状態に変化す
る。これにより、電源電位ＶＤＤから抵抗６及びＰＭＯ
Ｓ５を介して、キャパシタ７に対する充電が開始され
る。しかし、抵抗６及びキャパシタ７による時定数の値
は大きく設定されているので、ノードＮ１の電位の上昇
は緩やかである。このため、時刻ｔ１から暫くの間、ノ
ードＮ１の電位は閾値電圧Ｖｔ（例えば、Ｖｔ＝ＶＤＤ
／２）以下となる。
刻ｔ２において、遅延回路２の出力信号Ｓ２は“Ｌ”に
なる。この時点では、クロック信号ＣＫは“Ｌ”のまま
であるので、ＥＯＲ３の出力信号Ｓ３が“Ｌ”となり、
ＮＭＯＳ４はオフ状態、ＰＭＯＳ５はオン状態に変化す
る。これにより、電源電位ＶＤＤから抵抗６及びＰＭＯ
Ｓ５を介して、キャパシタ７に対する充電が開始され
る。しかし、抵抗６及びキャパシタ７による時定数の値
は大きく設定されているので、ノードＮ１の電位の上昇
は緩やかである。このため、時刻ｔ１から暫くの間、ノ
ードＮ１の電位は閾値電圧Ｖｔ（例えば、Ｖｔ＝ＶＤＤ
／２）以下となる。
【００２３】時刻ｔ１から時間がＴ／２だけ経過した時
刻ｔ３において、ノードＮ１の電位が閾値電圧Ｖｔ以下
の間に、入力端子１に入力されるクロック信号ＣＫが
“Ｈ”に変化すると、遅延回路２の出力信号Ｓ２は
“Ｌ”となっているので、ＥＯＲ３の出力信号Ｓ３は
“Ｈ”となる。これにより、ＮＭＯＳ４はオン状態、Ｐ
ＭＯＳ５はオフ状態となり、キャパシタ７の電荷はこの
ＮＭＯＳ４を介して放電し、ノードＮ１は“Ｌ”に下降
する。
刻ｔ３において、ノードＮ１の電位が閾値電圧Ｖｔ以下
の間に、入力端子１に入力されるクロック信号ＣＫが
“Ｈ”に変化すると、遅延回路２の出力信号Ｓ２は
“Ｌ”となっているので、ＥＯＲ３の出力信号Ｓ３は
“Ｈ”となる。これにより、ＮＭＯＳ４はオン状態、Ｐ
ＭＯＳ５はオフ状態となり、キャパシタ７の電荷はこの
ＮＭＯＳ４を介して放電し、ノードＮ１は“Ｌ”に下降
する。
【００２４】更に、時刻ｔ１から時間が３Ｔ／４だけ経
過した時刻ｔ４において、遅延回路２の出力信号Ｓ２が
“Ｈ”になる。この時点では、クロック信号ＣＫは
“Ｈ”のままであるので、ＥＯＲ３の出力信号Ｓ３が
“Ｌ”となり、ＮＭＯＳ４はオフ状態、ＰＭＯＳ５はオ
ン状態に変化する。これにより、電源電位ＶＤＤから抵
抗６及びＰＭＯＳ５を介して、キャパシタ７に対する充
電が開始される。しかし、ノードＮ１の電位の上昇は緩
やかであり、暫くの間、ノードＮ１の電位は閾値電圧Ｖ
ｔ以下のままの状態が継続する。
過した時刻ｔ４において、遅延回路２の出力信号Ｓ２が
“Ｈ”になる。この時点では、クロック信号ＣＫは
“Ｈ”のままであるので、ＥＯＲ３の出力信号Ｓ３が
“Ｌ”となり、ＮＭＯＳ４はオフ状態、ＰＭＯＳ５はオ
ン状態に変化する。これにより、電源電位ＶＤＤから抵
抗６及びＰＭＯＳ５を介して、キャパシタ７に対する充
電が開始される。しかし、ノードＮ１の電位の上昇は緩
やかであり、暫くの間、ノードＮ１の電位は閾値電圧Ｖ
ｔ以下のままの状態が継続する。
【００２５】そして、時刻ｔ１から時間がＴだけ経過し
た時刻ｔ５において、入力端子１のクロック信号ＣＫが
“Ｈ”から“Ｌ”に変化し、前述の時刻ｔ１の状態に戻
り、同様の動作が繰り返される。このように、クロック
信号ＣＫが一定の周期で規則的に入力端子１に与えられ
ている限り、ノードＮ１の電位は常に閾値電圧Ｖｔ以下
に保持され、出力端子８から出力される検出信号ＯＵＴ
は“Ｌ”の状態に維持される。
た時刻ｔ５において、入力端子１のクロック信号ＣＫが
“Ｈ”から“Ｌ”に変化し、前述の時刻ｔ１の状態に戻
り、同様の動作が繰り返される。このように、クロック
信号ＣＫが一定の周期で規則的に入力端子１に与えられ
ている限り、ノードＮ１の電位は常に閾値電圧Ｖｔ以下
に保持され、出力端子８から出力される検出信号ＯＵＴ
は“Ｌ”の状態に維持される。
【００２６】ここで、例えば時刻ｔ６において、発振回
路が停止し、入力端子１に与えられるクロック信号ＣＫ
が“Ｈ”の状態のままになったとする。所定の遅延時間
が経過した時刻ｔ７において、遅延回路２の出力信号Ｓ
２は“Ｈ”となるので、この時点でＥＯＲ３の出力信号
Ｓ３が“Ｌ”となる。これにより、ＮＭＯＳ４はオフ状
態、ＰＭＯＳ５はオン状態となり、ノードＮ１の電位は
上昇する。ノードＮ１の電位の上昇は緩やかであり、暫
くの間は出力端子８から出力される検出信号ＯＵＴは
“Ｌ”となる。しかし、この状態が継続すると時刻ｔ８
において、ノードＮ１の電位が閾値電圧Ｖｔに達し、出
力端子８から出力される検出信号ＯＵＴは“Ｈ”とな
る。
路が停止し、入力端子１に与えられるクロック信号ＣＫ
が“Ｈ”の状態のままになったとする。所定の遅延時間
が経過した時刻ｔ７において、遅延回路２の出力信号Ｓ
２は“Ｈ”となるので、この時点でＥＯＲ３の出力信号
Ｓ３が“Ｌ”となる。これにより、ＮＭＯＳ４はオフ状
態、ＰＭＯＳ５はオン状態となり、ノードＮ１の電位は
上昇する。ノードＮ１の電位の上昇は緩やかであり、暫
くの間は出力端子８から出力される検出信号ＯＵＴは
“Ｌ”となる。しかし、この状態が継続すると時刻ｔ８
において、ノードＮ１の電位が閾値電圧Ｖｔに達し、出
力端子８から出力される検出信号ＯＵＴは“Ｈ”とな
る。
【００２７】これとは逆に、入力端子１に与えられるク
ロック信号ＣＫが“Ｌ”の状態で発振回路が停止する
と、所定の遅延時間の経過後、遅延回路２の出力信号Ｓ
２が“Ｌ”となるので、ＥＯＲ３の出力信号Ｓ３は
“Ｌ”となる。これにより、ＮＭＯＳ４はオフ状態、Ｐ
ＭＯＳ５はオン状態となり、ノードＮ１の電位は緩やか
に上昇し続けて閾値電圧Ｖｔに達し、出力端子８から出
力される検出信号ＯＵＴは“Ｈ”となる。
ロック信号ＣＫが“Ｌ”の状態で発振回路が停止する
と、所定の遅延時間の経過後、遅延回路２の出力信号Ｓ
２が“Ｌ”となるので、ＥＯＲ３の出力信号Ｓ３は
“Ｌ”となる。これにより、ＮＭＯＳ４はオフ状態、Ｐ
ＭＯＳ５はオン状態となり、ノードＮ１の電位は緩やか
に上昇し続けて閾値電圧Ｖｔに達し、出力端子８から出
力される検出信号ＯＵＴは“Ｈ”となる。
【００２８】以上のように、この第１の実施形態の発振
停止検出回路は、検出対象のクロック信号ＣＫを遅延さ
せる遅延回路２と、遅延回路２の出力信号Ｓ２とクロッ
ク信号ＣＫとの排他的論理和をとるＥＯＲ３を有してい
る。これにより、クロック信号ＣＫが“Ｈ”，“Ｌ”の
いずれの状態で停止しても、ＥＯＲ３の出力信号Ｓ３は
“Ｌ”で停止する。これにより、１組の検出回路で発振
停止を検出することができ、回路構成の簡素化が可能に
なる。更に、パターン面積の大きなキャパシタ７は１個
だけで良いので、ＩＣのチップサイズを小さくすること
ができるという利点がある。
停止検出回路は、検出対象のクロック信号ＣＫを遅延さ
せる遅延回路２と、遅延回路２の出力信号Ｓ２とクロッ
ク信号ＣＫとの排他的論理和をとるＥＯＲ３を有してい
る。これにより、クロック信号ＣＫが“Ｈ”，“Ｌ”の
いずれの状態で停止しても、ＥＯＲ３の出力信号Ｓ３は
“Ｌ”で停止する。これにより、１組の検出回路で発振
停止を検出することができ、回路構成の簡素化が可能に
なる。更に、パターン面積の大きなキャパシタ７は１個
だけで良いので、ＩＣのチップサイズを小さくすること
ができるという利点がある。
【００２９】第２の実施形態 図５は、本発明の第２の実施形態を示す発振停止検出回
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この実施形態の発振停止検出回
路では、図１中のＰＭＯＳ５のソースと電源電位ＶＤＤ
との間に接続されていた抵抗６を削除し、ＰＭＯＳ５の
ソースを電源電位ＶＤＤに直接接続するとともに、ＮＭ
ＯＳ４のソースと接地電位ＧＮＤとの間に抵抗６Ａを設
けている。また、図１中のノードＮ１と接地電位ＧＮＤ
間に接続されていたキャパシタ７に代えて、このノード
Ｎ１と電源電位ＶＤＤ間にキャパシタ７Ａを接続してい
る。その他の構成は、図１と同様である。
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この実施形態の発振停止検出回
路では、図１中のＰＭＯＳ５のソースと電源電位ＶＤＤ
との間に接続されていた抵抗６を削除し、ＰＭＯＳ５の
ソースを電源電位ＶＤＤに直接接続するとともに、ＮＭ
ＯＳ４のソースと接地電位ＧＮＤとの間に抵抗６Ａを設
けている。また、図１中のノードＮ１と接地電位ＧＮＤ
間に接続されていたキャパシタ７に代えて、このノード
Ｎ１と電源電位ＶＤＤ間にキャパシタ７Ａを接続してい
る。その他の構成は、図１と同様である。
【００３０】このような発振停止検出回路の動作は、図
１の発振停止検出回路の動作とほぼ同様であり、同様の
利点を有する。但し、この発振停止検出回路では、検出
信号ＯＵＴの論理値が反転し、一定の周期で規則的にク
ロック信号ＣＫが入力端子１に与えられている限り、ノ
ードＮ１の電位は常に閾値電圧Ｖｔ以上に保持され、出
力端子８から出力される検出信号ＯＵＴは“Ｈ”の状態
に維持される。また、クロック信号ＣＫが停止すると、
出力端子８から出力される検出信号ＯＵＴは“Ｌ”にな
る。
１の発振停止検出回路の動作とほぼ同様であり、同様の
利点を有する。但し、この発振停止検出回路では、検出
信号ＯＵＴの論理値が反転し、一定の周期で規則的にク
ロック信号ＣＫが入力端子１に与えられている限り、ノ
ードＮ１の電位は常に閾値電圧Ｖｔ以上に保持され、出
力端子８から出力される検出信号ＯＵＴは“Ｈ”の状態
に維持される。また、クロック信号ＣＫが停止すると、
出力端子８から出力される検出信号ＯＵＴは“Ｌ”にな
る。
【００３１】第３の実施形態 図６は、本発明の第３の実施形態を示す発振停止検出回
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この発振停止検出回路では、入
力端子１に分周手段を構成する分周回路９の入力側が接
続され、この分周回路９の出力側に遅延回路２ＡとＥＯ
Ｒ３の入力側が接続されている。分周回路９は、図示し
ない発振回路から入力端子１に与えられるクロック信号
ＣＫを、１／２に分周することによって、デューディ比
が正確に１／２で、周期Ｔのクロック信号ＣＫ１を生成
するものである。また、遅延回路２Ａは、例えば偶数個
のインバータを縦続接続して構成したもので、クロック
信号ＣＫ１を時間Ｔ／２だけ遅延させて出力するもので
ある。その他の構成は、図１と同様である。
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。この発振停止検出回路では、入
力端子１に分周手段を構成する分周回路９の入力側が接
続され、この分周回路９の出力側に遅延回路２ＡとＥＯ
Ｒ３の入力側が接続されている。分周回路９は、図示し
ない発振回路から入力端子１に与えられるクロック信号
ＣＫを、１／２に分周することによって、デューディ比
が正確に１／２で、周期Ｔのクロック信号ＣＫ１を生成
するものである。また、遅延回路２Ａは、例えば偶数個
のインバータを縦続接続して構成したもので、クロック
信号ＣＫ１を時間Ｔ／２だけ遅延させて出力するもので
ある。その他の構成は、図１と同様である。
【００３２】図７は、図６の動作を示すタイミングチャ
ートである。以下、この図７を参照しつつ、図６の動作
を説明する。図７に示すように、入力端子１に与えられ
た、例えばデューティ比１／４、周期２Ｔのクロック信
号ＣＫは、分周回路９で１／２に分周され、デューディ
比が１／２で、周期Ｔのクロック信号ＣＫ１が生成され
る。
ートである。以下、この図７を参照しつつ、図６の動作
を説明する。図７に示すように、入力端子１に与えられ
た、例えばデューティ比１／４、周期２Ｔのクロック信
号ＣＫは、分周回路９で１／２に分周され、デューディ
比が１／２で、周期Ｔのクロック信号ＣＫ１が生成され
る。
【００３３】図７の時刻ｔ１１において、クロック信号
ＣＫ１が“Ｈ”から“Ｌ”に変化すると、丁度この時点
で、遅延回路２Ａの出力信号Ｓ２Ａは“Ｌ”から“Ｈ”
へ変化するので、ＥＯＲ３の出力信号Ｓ３は“Ｈ”とな
る。出力信号Ｓ３はＮＭＯＳ４及びＰＭＯＳ５のゲート
に与えられるので、ＮＭＯＳ４はオン状態、ＰＭＯＳ５
はオフ状態となり、キャパシタ７の電荷はこのＮＭＯＳ
４を介して放電し、ノードＮ１は“Ｌ”に下降する。
ＣＫ１が“Ｈ”から“Ｌ”に変化すると、丁度この時点
で、遅延回路２Ａの出力信号Ｓ２Ａは“Ｌ”から“Ｈ”
へ変化するので、ＥＯＲ３の出力信号Ｓ３は“Ｈ”とな
る。出力信号Ｓ３はＮＭＯＳ４及びＰＭＯＳ５のゲート
に与えられるので、ＮＭＯＳ４はオン状態、ＰＭＯＳ５
はオフ状態となり、キャパシタ７の電荷はこのＮＭＯＳ
４を介して放電し、ノードＮ１は“Ｌ”に下降する。
【００３４】時刻ｔ１１から時間がＴ／２だけ経過した
時刻ｔ１２において、クロック信号ＣＫ１が“Ｌ”から
“Ｈ”に変化すると、丁度この時点で、遅延回路２Ａの
出力信号Ｓ２Ａは“Ｈ”から“Ｌ”へ変化するので、Ｅ
ＯＲ３の出力信号Ｓ３は“Ｈ”のままである。従って、
ＮＭＯＳ４はオン状態、ＰＭＯＳ５はオフ状態であり、
ノードＮ１は“Ｌ”の状態を維持する。
時刻ｔ１２において、クロック信号ＣＫ１が“Ｌ”から
“Ｈ”に変化すると、丁度この時点で、遅延回路２Ａの
出力信号Ｓ２Ａは“Ｈ”から“Ｌ”へ変化するので、Ｅ
ＯＲ３の出力信号Ｓ３は“Ｈ”のままである。従って、
ＮＭＯＳ４はオン状態、ＰＭＯＳ５はオフ状態であり、
ノードＮ１は“Ｌ”の状態を維持する。
【００３５】このように、入力端子１にクロック信号Ｃ
Ｋが周期的に与えられている間は、クロック信号ＣＫ１
の変化と、遅延回路２Ａの出力信号Ｓ２Ａの変化のタイ
ミングが一致し、かつ、それらの信号のレベルが相補的
に交互に反転する。これにより、ＥＯＲ３の出力信号Ｓ
３は常に“Ｈ”となり、ノードＮ１は“Ｌ”となって出
力端子８から出力される検出信号ＯＵＴは“Ｌ”の状態
に維持される。
Ｋが周期的に与えられている間は、クロック信号ＣＫ１
の変化と、遅延回路２Ａの出力信号Ｓ２Ａの変化のタイ
ミングが一致し、かつ、それらの信号のレベルが相補的
に交互に反転する。これにより、ＥＯＲ３の出力信号Ｓ
３は常に“Ｈ”となり、ノードＮ１は“Ｌ”となって出
力端子８から出力される検出信号ＯＵＴは“Ｌ”の状態
に維持される。
【００３６】ここで、例えば時刻ｔ１３において、発振
回路が停止し、入力端子１に与えられるクロック信号Ｃ
Ｋが“Ｈ”または“Ｌ”の状態のままになったとする。
これにより、分周回路９から出力されるクロック信号Ｃ
Ｋ１が“Ｈ”のままで停止すると、遅くとも時刻ｔ１３
からの時間Ｔ／２以内の時刻ｔ１４において、遅延回路
２Ａの出力信号Ｓ２Ａは“Ｈ”となる。これにより、Ｅ
ＯＲ３の出力信号Ｓ３は“Ｌ”となり、ＮＭＯＳ４はオ
フ状態、ＰＭＯＳ５はオン状態となって、ノードＮ１の
電位は上昇を開始する。ノードＮ１の電位の上昇は緩や
かであり、暫くの間は出力端子８から出力される検出信
号ＯＵＴは“Ｌ”となる。しかし、この状態が継続する
と時刻ｔ１５において、ノードＮ１の電位が閾値電圧Ｖ
ｔに達し、出力端子８から出力される検出信号ＯＵＴは
“Ｈ”となる。
回路が停止し、入力端子１に与えられるクロック信号Ｃ
Ｋが“Ｈ”または“Ｌ”の状態のままになったとする。
これにより、分周回路９から出力されるクロック信号Ｃ
Ｋ１が“Ｈ”のままで停止すると、遅くとも時刻ｔ１３
からの時間Ｔ／２以内の時刻ｔ１４において、遅延回路
２Ａの出力信号Ｓ２Ａは“Ｈ”となる。これにより、Ｅ
ＯＲ３の出力信号Ｓ３は“Ｌ”となり、ＮＭＯＳ４はオ
フ状態、ＰＭＯＳ５はオン状態となって、ノードＮ１の
電位は上昇を開始する。ノードＮ１の電位の上昇は緩や
かであり、暫くの間は出力端子８から出力される検出信
号ＯＵＴは“Ｌ”となる。しかし、この状態が継続する
と時刻ｔ１５において、ノードＮ１の電位が閾値電圧Ｖ
ｔに達し、出力端子８から出力される検出信号ＯＵＴは
“Ｈ”となる。
【００３７】これとは逆に、クロック信号ＣＫ１が
“Ｌ”の状態で発振回路が停止すると、所定の遅延時間
の経過後、遅延回路２Ａの出力信号Ｓ２Ａが“Ｌ”とな
るので、ＥＯＲ３の出力信号Ｓ３は“Ｌ”となる。これ
により、ＮＭＯＳ４はオフ状態、ＰＭＯＳ５はオン状態
となり、ノードＮ１の電位は緩やかに上昇し続けて閾値
電圧Ｖｔに達し、出力端子８から出力される検出信号Ｏ
ＵＴは“Ｈ”となる。
“Ｌ”の状態で発振回路が停止すると、所定の遅延時間
の経過後、遅延回路２Ａの出力信号Ｓ２Ａが“Ｌ”とな
るので、ＥＯＲ３の出力信号Ｓ３は“Ｌ”となる。これ
により、ＮＭＯＳ４はオフ状態、ＰＭＯＳ５はオン状態
となり、ノードＮ１の電位は緩やかに上昇し続けて閾値
電圧Ｖｔに達し、出力端子８から出力される検出信号Ｏ
ＵＴは“Ｈ”となる。
【００３８】以上のように、この第３の実施形態の発振
停止検出回路は、検出対象のクロック信号ＣＫを１／２
に分周してデューティ比１／２、周期Ｔのクロック信号
ＣＫ１を生成する分周回路９と、クロック信号ＣＫ１を
時間Ｔ／２だけ遅延させる遅延回路２Ａと、遅延回路２
Ａの出力信号Ｓ２Ａとのクロック信号ＣＫ１との排他的
論理和をとるＥＯＲ３を有している。これにより、第１
の実施形態と同様の利点がある。また、クロック信号Ｃ
Ｋが検出されている間は、キャパシタ７は充電されるこ
とがないので、この静電容量は第１の実施形態に比べて
小容量で良く、しかも、確実にクロック信号ＣＫの停止
を検出することができる。このため、パターン面積の大
きなキャパシタが不要になり、ＩＣのチップサイズを更
に小さくすることができるという利点がある。
停止検出回路は、検出対象のクロック信号ＣＫを１／２
に分周してデューティ比１／２、周期Ｔのクロック信号
ＣＫ１を生成する分周回路９と、クロック信号ＣＫ１を
時間Ｔ／２だけ遅延させる遅延回路２Ａと、遅延回路２
Ａの出力信号Ｓ２Ａとのクロック信号ＣＫ１との排他的
論理和をとるＥＯＲ３を有している。これにより、第１
の実施形態と同様の利点がある。また、クロック信号Ｃ
Ｋが検出されている間は、キャパシタ７は充電されるこ
とがないので、この静電容量は第１の実施形態に比べて
小容量で良く、しかも、確実にクロック信号ＣＫの停止
を検出することができる。このため、パターン面積の大
きなキャパシタが不要になり、ＩＣのチップサイズを更
に小さくすることができるという利点がある。
【００３９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 遅延回路２，２Ａは、偶数個のインバータを縦
続接続したものに限定されず、所定の遅延時間が得られ
るものであれば、どのような回路構成でも適用可能であ
る。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 遅延回路２，２Ａは、偶数個のインバータを縦
続接続したものに限定されず、所定の遅延時間が得られ
るものであれば、どのような回路構成でも適用可能であ
る。
【００４０】（ｂ） 充放電手段は、ＮＭＯＳ４、ＰＭ
ＯＳ５、抵抗６、及びキャパシタ７の構成に限定され
ず、ＥＯＲ３の出力信号Ｓ３によって、キャパシタ７が
確実に充放電される回路であれば良い。例えば、ＰＭＯ
Ｓ５を削除してノードＮ１と電源電位ＶＤＤ間に抵抗６
を接続した構成でも良い。
ＯＳ５、抵抗６、及びキャパシタ７の構成に限定され
ず、ＥＯＲ３の出力信号Ｓ３によって、キャパシタ７が
確実に充放電される回路であれば良い。例えば、ＰＭＯ
Ｓ５を削除してノードＮ１と電源電位ＶＤＤ間に抵抗６
を接続した構成でも良い。
【００４１】（ｃ） 分周回路９は、１／２分周に限定
されず、例えば、１／４、１／８分周等のように、デュ
ーティ比が１／２のクロック信号ＣＫ１を得ることがで
きるものであれば良い。
されず、例えば、１／４、１／８分周等のように、デュ
ーティ比が１／２のクロック信号ＣＫ１を得ることがで
きるものであれば良い。
【００４２】（ｄ） ＩＣ中に組み込むことを前提とし
て説明したが、独立した発振停止検出回路として使用す
ることも可能である。
て説明したが、独立した発振停止検出回路として使用す
ることも可能である。
【００４３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、発振信号を所定の時間だけ遅延させて遅延信
号を出力する遅延手段と、発振信号と遅延信号との排他
的論理和をとることによって発振信号の存在を検出する
検出手段を有している。更に、発振信号が存在する時に
出力されるパルス信号によってキャパシタを放電し、発
振信号が停止したときにキャパシタを充電する充放電手
段を有している。このため、発振停止時の発振信号のレ
ベルに関係なくキャパシタは１個で良く、ＩＣのパター
ン面積を小さくすることができるという効果がある。
によれば、発振信号を所定の時間だけ遅延させて遅延信
号を出力する遅延手段と、発振信号と遅延信号との排他
的論理和をとることによって発振信号の存在を検出する
検出手段を有している。更に、発振信号が存在する時に
出力されるパルス信号によってキャパシタを放電し、発
振信号が停止したときにキャパシタを充電する充放電手
段を有している。このため、発振停止時の発振信号のレ
ベルに関係なくキャパシタは１個で良く、ＩＣのパター
ン面積を小さくすることができるという効果がある。
【００４４】第２の発明によれば、発振信号を分周し
て、デューティ比が１／２で、周期がＴのクロック信号
を生成する分周手段と、クロック信号をほぼＴ／２の時
間だけ遅延させる遅延手段と、遅延前後のクロック信号
の排他的論理和をとることによって発振信号の存在中は
常にパルス信号を出力する検出手段を有している。更
に、パルス信号によってキャパシタを放電し、このパル
ス信号が停止したときにキャパシタを充電する充放電手
段を有している。このため、小容量のキャパシタで確実
に発振の停止を検出することができ、しかも、ＩＣのパ
ターン面積を更に小さくすることができるという効果が
ある。
て、デューティ比が１／２で、周期がＴのクロック信号
を生成する分周手段と、クロック信号をほぼＴ／２の時
間だけ遅延させる遅延手段と、遅延前後のクロック信号
の排他的論理和をとることによって発振信号の存在中は
常にパルス信号を出力する検出手段を有している。更
に、パルス信号によってキャパシタを放電し、このパル
ス信号が停止したときにキャパシタを充電する充放電手
段を有している。このため、小容量のキャパシタで確実
に発振の停止を検出することができ、しかも、ＩＣのパ
ターン面積を更に小さくすることができるという効果が
ある。
【図１】本発明の第１の実施形態を示す発振停止検出回
路の回路図である。
路の回路図である。
【図２】従来の発振停止検出回路の回路図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図１の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態を示す発振停止検出回
路の回路図である。
路の回路図である。
【図６】本発明の第３の実施形態を示す発振停止検出回
路の回路図である。
路の回路図である。
【図７】図６の動作を示すタイミングチャートである。
１ 入力端子 ２，２Ａ 遅延回路 ３ ＥＯＲ（排他的論理和ゲート） ４ ＮＭＯＳ ５ ＰＭＯＳ ６，６Ａ 抵抗 ７，７Ａ キャパシタ ８ 出力端子 ９ 分周回路
Claims (2)
- 【請求項１】 一定周期を有する発振信号を所定の時間
だけ遅延させて遅延信号を出力する遅延手段と、 前記発振信号と前記遅延信号との排他的論理和をとるこ
とによって該発振信号の存在を検出し、該発振信号が存
在する時にパルス信号を前記一定周期で出力する検出手
段と、 前記発振信号が停止しているか否かを示す検出信号を出
力する出力ノードと電源電位または接地電位との間に接
続されたキャパシタを有し、前記パルス信号が与えられ
たときに該キャパシタを放電させ、該パルス信号が与え
られていない間は一定の時定数に従って該キャパシタを
充電する充放電手段とを、 備えたことを特徴とする発振停止検出回路。 - 【請求項２】 一定周期を有する発振信号を分周し、デ
ューティ比が１／２で、周期がＴのクロック信号を生成
する分周手段と、 前記クロック信号をほぼＴ／２の時間だけ遅延させて遅
延信号を出力する遅延手段と、 前記クロック信号と前記遅延信号との排他的論理和をと
ることによって前記発振信号の存在を検出し、該発振信
号が存在する時にパルス信号を出力する検出手段と、 前記発振信号が停止しているか否かを示す検出信号を出
力する出力ノードと電源電位または接地電位との間に接
続されたキャパシタを有し、前記パルス信号が与えられ
たときに該キャパシタを放電させ、該パルス信号が与え
られていない間は一定の時定数に従って該キャパシタを
充電する充放電手段とを、 備えたことを特徴とする発振停止検出回路。
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