JP3387405B2 - 判定帰還型等化器及びその等化制御方法並びにその制御プログラムを記録した記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は判定帰還型等化器及
びその等化制御方法並びにその制御プログラムを記録し
た記録媒体に関し、特にデータ伝送の受信部やディスク
記録装置の再生信号処理部等に使用されて再生データの
歪みを除去する判定帰還型等化器におけるトレーニング
動作の改良に関するものである。

【０００２】

【従来の技術】データ伝送や記録データの再生等におい
ては、伝送路や記録再生過程での送信信号または記録信
号に加わった符号間干渉や非線形歪みを除去して、ビッ
ト誤り率を回復させる信号処理が適用される。かかる信
号処理方式の例として判定帰還型等化器が使用される。
かかる判定帰還型等化器の一つとして、ＲＡＭ（ランダ
ムアクセスメモリ）を使用したＲＡＭＤＦＥ（RAM Deci
sion-Feedback Equlizer）があり、例えば、Kevin D. F
isher et al.，“An Adaptive RAM-DFE for St0rage Ch
annels. ”， IEEE Trans. Commun. Vol.39, No.11, p
p.1559-1568, Nov.1991に開示されていおり、このＲＡ
ＭＤＦＥの概略を図１６に示している。

【０００３】図１６を参照すると、入力端子１８から供
給された再生信号等の入力データはフィードフォワード
フィルタ（ＦＦ）１１へ入力されて再生孤立波形の前縁
部が除去され、加算器１２の一入力となる。

【０００４】この加算器１２の他入力には、再生孤立波
形の後縁部を除去するフィードバックフィルタ（ＦＢ）
１５の出力が印加されている。この加算出力は判定器１
３において二値信号に変換されて等化出力となって導出
される。この二値信号出力はスイッチ１６を介して減算
器１４の一入力となり、加算器１２の加算出力との減算
が行われ、誤差成分εが生成される。

【０００５】この誤差成分εはデータのビットレートの
遅延時間（単位遅延時間）を有する遅延素子１０を介し
て、二値信号出力と共に、フィードバックフィルタ１５
へ入力されている。このフィードバックフィルタ１５に
おいて、前述した如く、再生孤立波形の後縁部の除去が
なされる。この結果、再生信号中の符号干渉が除去され
ることになる。

【０００６】ディスク記憶装置の記録密度の上昇に伴っ
て、その再生信号は符号間干渉により振幅が減少してＳ
ＮＲが低下するが、この様な高密度記録時における再生
信号の劣化が、判定帰還等化方式（ＤＦＥ）により改善
される。

【０００７】この時、上述の如く、磁気ディスク再生信
号用のＤＦＥを例として考えた場合、近年用いられてい
るＭＲヘッドの再生信号中には、符号間干渉ばかりでは
なく非線形成分が存在する。この再生信号中の非線形成
分を除去するために、図１６におけるフィードバックフ
ィルタ１５内のタップ出力の一部または全部を、ＲＡＭ
を用いた索表データにより決定する様になっており、よ
ってＲＡＭＤＦＥと称される所以である。

【０００８】かかるＲＡＭＤＦＥでは、再生信号中の非
線形歪みを効率良く除去するために、各フィルタやＲＡ
Ｍのトレーニング動作が行われる。そこで、図１６に示
す如く、トレーニング動作中は、スイッチ１６を介して
参照信号発生器１７よりトレーニング系列（磁気ディス
クのトレーニング領域に予めこのトレーニング系列を記
録したものを再生して用いることもできる）を減算器１
４及びフィードバックフィルタ１５へ夫々供給する様に
なっている。

【０００９】この様なＲＡＭＤＦＥにおいては、フィー
ドバックフィルタ内のＲＡＭに記録されているデータを
通信路の非線形歪みの除去に適した値へ適応制御する動
作、すなわちトレーニング動作には、多くの時間を要す
る。例えば、ＤＦＥを構成する判定器１３が二値判定を
行い、ＲＡＭがタップ付遅延線からＮ個のタップに接続
されている時、各ＲＡＭは平均２のＮ乗個のビットが伝
送されたうち一度しか更新されないので、長時間のトレ
ーニング動作が必要となる。

【００１０】この問題を解決するための従来技術として
は、例えば、特開平３−４９４０８号公報に開示の方法
が提案されている。図１７はこの技術の構成を示すブロ
ック図である。この判定帰還型等化器は、線形歪みのみ
を除去可能なＦＩＲフィルタ（遅延素子群１３４，タッ
プゲイン群１３５，乗算器１３６及び加算器１３７）
と、非線形歪みも除去可能なＲＡＭ回路（シフトレジス
タ１３１１，ＲＡＭ群１３１２及び加算器１３１３）と
を有している。

【００１１】トレーニング時には、ＦＩＲフィルタ中の
タップゲイン１３５が通話路歪みを除去する値となる様
にタップゲインを適応制御し、タップゲインが収束した
後に、これ等タップゲイン制御結果をＲＡＭ１３１２へ
夫々書込み、その後データ伝送を開始する様になってい
る。

【００１２】尚、１３１はトレーニング動作中に入力信
号をＦＩＲフィルタへ供給し、データ伝送処理中は入力
信号をＲＡＭ回路へ供給するスイッチである。１３２，
１３９は加算器、１３３，１３１０は判定器、１３８は
タップゲイン修正回路、１３１４はテーブル修正回路を
夫々示す。この回路の動作の詳細は特開平３−４９４０
８号公報を参照のこと。

【００１３】

【発明が解決しようとする課題】図１７に示した従来例
の問題としては、適切なＲＡＭデータの値を得るまでの
時間を短縮することができるが、その代りに、多くのタ
ップゲイン及びその制御手段を新たに準備する必要があ
り、よって回路規模が大幅に拡大することが挙げられ
る。

【００１４】本発明の目的は、回路規模を増大させるこ
となくＲＡＭデータの収束を高速に行うことが可能なＲ
ＡＭＤＦＥ方式の判定帰還型等化器及びその等化制御方
法並びにその制御プログラムを記録した記録媒体を提供
することである。

【００１５】

【課題を解決するための手段】本発明によれば、入力デ
ータの波形歪みを等化すべく入力孤立波形の前縁部を等
化除去するフィードフォワードフィルタと、前記入力孤
立波形の後縁部を等化除去すると共に前記入力孤立波形
の非線形歪みを除去するための索表データ格納メモリを
有するフィードバックフィルタと、前記フィードフォワ
ードフィルタと前記フィードバックフィルタとの加算信
号を生成する加算手段と、この加算信号とトレーニング
信号との差信号を生成する減算手段とを含み、この差信
号と前記トレーニング信号とを前記フィードバックフィ
ルタへ供給しつつ前記メモリの索表データの更新を行う
ようにした判定帰還型等化器であって、更新すべき前記
索表データを指定する第一メモリアドレスとこの第一メ
モリアドレスと双対の関係にある第二メモリアドレスと
を生成するアドレス生成手段と、第一のトレーニング動
作期間中は、これ等第一及び第二アドレスにより指定さ
れる前記メモリの索表データを、互いに絶対値が等しく
符号が反対となるように同時に更新制御し、前記差信号
の平均値が予め定められた所定閾値に達した時に第一の
トレーニング動作を終了して第二のトレーニング動作へ
移行してこの期間中は、前記第一メモリアドレスのみに
より指定される前記メモリの索表データを更新制御する
制御手段と、を含むことを特徴とする判定帰還型等化器
が得られる。

【００１６】また、本発明によれば、入力データの波形
歪みを等化すべく入力孤立波形の前縁部を等化除去する
フィードフォワードフィルタと、前記入力孤立波形の後
縁部を等化除去すると共に前記入力孤立波形の非線形歪
みを除去するための索表データ格納メモリを有するフィ
ードバックフィルタと、前記フィードフォワードフィル
タと前記フィードバックフィルタとの加算信号を生成す
る加算手段と、この加算信号とトレーニング信号との差
信号を生成する減算手段とを含み、この差信号と前記ト
レーニング信号とを前記フィードバックフィルタへ供給
しつつ前記メモリの索表データの更新を行うようにした
判定帰還型等化器における等化制御方法であって、第一
のトレーニング動作期間中は、更新すべき前記索表デー
タを指定する第一メモリアドレスと、この第一メモリア
ドレスと双対の関係にある第二メモリアドレスとを生成
するステップと、これ等第一及び第二メモリアドレスに
より指定される前記メモリの索表データを、互いに絶対
値が等しく符号が反対となるように同時に更新制御し、
前記差信号の平均値が予め定められた所定閾値に達した
時に第一のトレーニング動作を終了するステップとを含
み、前記第一のトレーニング動作終了後の第二のトレー
ニング動作中は、前記第一メモリアドレスのみにより指
定される前記メモリの索表データを更新制御するステッ
プを含むことを特徴とする等化制御方法が得られる。

【００１７】更に、本発明によれば、入力データの波形
歪みを等化すべく入力孤立波形の前縁部を等化除去する
フィードフォワードフィルタと、前記入力孤立波形の後
縁部を等化除去すると共に前記入力孤立波形の非線形歪
みを除去するための索表データ格納メモリを有するフィ
ードバックフィルタと、前記フィードフォワードフィル
タと前記フィードバックフィルタとの加算信号を生成す
る加算手段と、この加算信号とトレーニング信号との差
信号を生成する減算手段とを含み、この差信号と前記ト
レーニング信号とを前記フィードバックフィルタへ供給
しつつ前記メモリの索表データの更新を行うようにした
判定帰還型等化器における等化制御方法のプログラムを
記録した記録媒体であって、第一のトレーニング動作期
間中において、更新すべき前記索表データを指定する第
一メモリアドレスと、この第一メモリアドレスと双対の
関係にある第二メモリアドレスとを生成するステップ
と、これ等第一及び第二メモリアドレスにより指定され
る前記メモリの索表データを、互いに絶対値が等しく符
号が反対となるように同時に更新制御し、前記差信号の
平均値が予め定められた所定閾値に達した時に第一のト
レーニング動作を終了するステップとを含み、前記第一
のトレーニング動作終了後の第二のトレーニング動作中
において、前記第一メモリアドレスのみにより指定され
る前記メモリの索表データを更新制御するステップを含
むプログラムを記録したことを特徴とする記録媒体が得
られる。

【００１８】本発明の作用を述べる。磁気ディスク再生
信号には非直線歪みが含まれており、この非直線歪みを
除去すべくフィードバックフィルタのＲＡＭには索表デ
ータが格納されており、この索表データを非直線歪みの
除去に適した値に適応制御するためのトレーニング動作
時に、先ず最初において、ＲＡＭの更新すべき索表デー
タを指定するアドレスを生成する時、このアドレスの他
に、このアドレスと双対の関係にあるアドレスをも同時
に生成し、これ等２つの互いに双対の関係のアドレスに
より指定される索表データを、互いに絶対値が等しく符
号が反対になる様に同時に更新する。

【００１９】そして、トレーニング動作時における等化
誤差信号の平均電力値が予め定められた閾値に達した時
に、このトレーニング動作を終了する。その後、第２の
トレーニング動作として、従来と同様に、１つの更新ア
ドレスによってのみ索表データの更新を行う様にするの
である。

【００２０】こうすることにより、最初の第１のトレー
ニング動作によって、ＲＡＭの索表データは波形歪みの
うち線形的歪みの除去が可能な値となっており、この値
から非直線歪みを除去する値への索表データの適応制御
に必要な時間は短くなり、よって第２のトレーニング動
作は短時間で良くなる。その結果、全体のトレーニング
時間は従来のそれの約半分に短縮されることになる。

【００２１】

【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施の形態につき詳述する。

【００２２】本発明の具体的な実施例を説明するに先立
って、先ず本発明の原理について、磁気記録再生装置の
再生信号をＲＡＭＤＦＥにより処理する場合を例に用い
て説明することにする。

【００２３】ここで、図１２を参照すると、磁気記録再
生信号の孤立波形が示されており、磁気記録再生信号は
この孤立波形が重畳されたものとなる。この様な重畳が
行われると、符号間干渉の影響によって信号電力が減少
するので、再生波形からピーク検出や閾値判定等による
記録ビットの判定が困難となる。そこで、再生波形をＲ
ＡＭＤＦＥへ入力して符号間干渉を除去するのである。

【００２４】この場合、ＲＡＭＤＦＥを構成するフィー
ドフォワードフィルタ（ＦＦ）１１やフィードバックフ
ィルタ（ＦＢ）１５（図１，図１６参照のこと）の各特
性は、ＲＡＭＤＦＥの入力再生信号ｈ（ｋ）が図１２の
様な孤立波形の時に、ＦＦ１１及びＦＢ１５の各出力が
図１３のｆ（ｋ）及びｇ（ｋ）となる様に夫々定める。

【００２５】この結果、ＲＡＭＤＦＥの出力ｚ（ｋ）は
図１３に示す様なステップ状の波形となるので、信号レ
ベル０を閾値レベルとすることによって、判定器１３に
おいてビットの｛±１｝が判定可能となる。

【００２６】ところで、実際の磁気ディスク再生信号
（図１３のｆ（ｋ））には非線形歪みが含まれているこ
とがある。後述する図４のＦＢ内に設けられた索表部
は、この再生信号中の非線形歪みを除去するために設け
られている。後述する図１のＦＢ１５内のＲＡＭからな
る索表部は入力信号ａ（ｋ），ａ（ｋ−１），ａ（ｋ−
２）を受けて信号ｖを出力する。この際の入力信号ａ
（ｋ），ａ（ｋ−１），ａ（ｋ−２）はいずれも＋１か
−１のいずれかの値をとる（これは前記入力信号が閾値
判定器１３の出力値だからである）。

【００２７】従ってこれ等三個の入力信号の組合せは、
図１４（Ａ）に示す様に８通りある。この８通りの各入
力信号の組合せに対して、ＲＡＭ索表部は、図１４
（Ａ）のｄａｔａの列に示した値を信号ｖとして出力す
る。ｄａｔａ列に示した８個の値は、各時刻における等
化誤差εを基にして定められ、再生信号ｆ（ｋ）に含ま
れる非線形歪みを除去する値になっている。図１４
（Ａ）のadrsは索表部のアドレスであり、８個の入力値
の組合せに対して０から７まで付した数字である。

【００２８】ちなみに、図１４（Ａ）のｄａｔａは、実
は、再生信号中の孤立波の非対称率が２０％となる様な
非線形歪みに対して、それを除去する様に定められてい
る。また、以後、アドレスの中央位置（図１４（Ａ）で
はアドレス３と４の間）に対して対称な位置になるアド
レスを、互いに双対アドレスと呼ぶことにする。図１４
（Ａ）では、アドレス０はアドレス７の双対アドレスで
ある。

【００２９】さて、図１４（Ａ）において、adrsが０と
７夫々のｄａｔａ：−０．３９と０．１８は、絶対値が
比較的近くかつ符号が逆になっている、adrsが１と６，
２と５，３と４夫々のｄａｔａについても同様である。
すなわち、非線形歪みを除去するためには適切な索表部
データは、「互いに双対アドレスの関係にある二個のア
ドレスのデータは、絶対値が比較的近く符号が逆にな
る」という性質をもつ。

【００３０】そこで、このアドレスとデータの値の関係
を利用して、図１４（Ａ）のデータを得るまでに必要な
トレーニング動作の所要伝送ビット数を減少させること
を考える。ここでトレーニング動作とは、ＲＡＭＤＦＥ
の特性を、現在の記録再生条件に対して、ビット誤りの
発生確率が最小となる特性へ近付けるための動作であ
る。これはディスクからの再生信号をＲＡＭＤＦＥによ
って処理させることにより行う。

【００３１】但し、トレーニング時のディスク再生信号
はあくまでもダミーの（ユーザからは利用されない）信
号である。ディスクのユーザにとって必要なデータはト
レーニング動作が終了してから再生する。トレーニング
動作中に再生・伝送されるデータはユーザには利用され
ないので、このトレーニング動作がより短いデータによ
って行われれば、再生時間の短縮と記録データの増大に
つながる。

【００３２】本発明では、トレーニング動作をトレーニ
ング動作１とトレーニング動作２とに分ける。以下、先
ずトレーニング動作１を説明する。トレーニング動作１
の開始時点では、索表部のデータへは図１４（Ｂ）に示
したデータがセットされる（全ゼロ）。トレーニング動
作１が開始されると、索表部のデータは ｒＡ（adrs）←ｒＡ（adrs）−μＲＡＭ・ε…（１） ｒＡ（7-adrs）←ｒＡ（7-adrs）＋μＲＡＭ・ε…（２） の式に従って逐次更新される。

【００３３】ここで各式のｒＡ（adrs）はアドレスadrs
に格納されている索表部データである。図１４（Ｂ）よ
り、トレーニング動作１の初期には索表部の各データは
どれも０が格納されている。すなわち全てのadrsに対し
てｒＡ（adrs）＝０である。

【００３４】最初の索表部への入力信号が仮に（ａ
（ｋ），ａ（ｋ−１）ａ（ｋ−２））＝（＋１，−１，
−１）であったとする。この入力信号の組に対応するア
ドレスは１なので、この時刻にはアドレス１及びその双
対アドレス６に関し夫々上記式（１），（２）の操作が
行われる。すなわち、 ｒＡ（１）←ｒＡ（１）−μＲＡＭ・ε ｒＡ（６）←ｒＡ（６）＋μＲＡＭ・ε なる式に従って処理される。

【００３５】これ等の式は、互いに双対アドレスの関係
にあるアドレスのデータが、同一の値μＲＡＭ・εだけ
互いに（正負の符号に関して）逆向きに更新されること
を示している。この索表部データの更新操作を繰り返し
ていくと、索表部データは図１４（Ｃ）に様になり、し
かもその後８個の索表データは収束しほとんど変化しな
くなる。

【００３６】図１４（Ｃ）から分かる様に、互いに双対
アドレスの関係にある二個のアドレス夫々のデータは、
符号が逆で絶対値が等しくなっている。ここまでがトレ
ーニング動作１である。

【００３７】次にトレーニング動作２を行う。トレーニ
ング動作２における索表部データの初期値は、トレーニ
ング動作１の終了時点における図１４（Ｃ）の索表部デ
ータである。トレーニング動作２においては、索表部デ
ータは式（１）だけに従って逐次更新される。この結果
索表部データは、最終的に図１４（Ａ）に示すデータに
収束する。データの収束が見られたらトレーニング動作
２を終了させる。

【００３８】実はトレーニング動作２はＲＡＭＤＦＥに
おける従来のトレーニング動作そのものである。しかし
その前にトレーニング動作１を行っておくことが本発明
の要点である。トレーニング動作１を予め行っておくこ
とにより、非線形歪みを除去するために必要な索表部デ
ータを、トレーニング動作２だけでトレーニングを行う
場合に比べて、短い時間で得ることができる。

【００３９】その理由は、トレーニング動作１の説明の
所で示した様に、トレーニング動作１においては一時刻
に二個の索表部データを更新するからである。そして索
表部データを、最終的な目標である図１４（Ａ）のデー
タへ近付けておく。この後にトレーニング動作２を行
い、非線形歪みを除去する値へ索表部データを更に近付
ける。トレーニング動作２では一時刻に一個の索表部デ
ータしか更新しないが、トレーニング動作１によって索
表部データは既に図１４（Ａ）のデータに近い値となっ
ているので、トレーニング動作２に要するデータ長は短
くて済む。

【００４０】逆にトレーニング動作１だけを行っていた
のでは、索表データを非線形歪を除去する図１４（Ａ）
のデータへ収束させることはできない。トレーニング動
作１の後に、各時刻において一個だけのアドレス内デー
タを更新する動作（トレーニング動作２）を行って、索
表部への三個の入力信号の組合せ（８通り）夫々にふさ
わしい索表部出力を、各入力信号の組合せ毎に個別に求
めることが必要なのである。

【００４１】トレーニング動作全体としてみれば、先ず
大きな速度の収束によって、索表部データを図１４
（Ｂ）のデータから（Ｃ）のデータへ更新し、更に細か
な調整を従来のトレーニング動作により行って、（Ｃ）
のデータから（Ａ）のデータへ更新していることにな
る。これは最終的な目標である（Ａ）のデータの、「互
いに双対アドレスの関係にある二個のアドレス内のデー
タは、符号が逆で絶対値が近い値となる」という性質を
利用している。

【００４２】以上の原理を踏まえて、以下に本発明の実
施例を説明する。図１は本発明の実施例の全体ブロック
図であり、図１６と同等部分は同一符号により示してい
る。図１は図１６のＲＡＭＤＦＥと実質的に同一である
が、図１では、制御部２０と収束判定器２６とを付加し
て示している。

【００４３】前述した如く、記録装置のディスク記録信
号を再生処理する前に、先ずトレーニング動作を行う
が、本発明ではトレーニング動作をトレーニング動作１
及び同２の二段階に分ける。先ずトレーニング動作１が
行われ、次に同２が行われる。

【００４４】トレーニング動作１の開始前に、制御部２
０は制御信号ｃｌにより参照信号発生器１７にトレーニ
ング系列を発生させる。また制御部２０は制御信号ｃ２
によりスイッチ１６を端子１Ｂへ接続する。更に制御部
２０は制御信号ｃ３によりＦＢ１５内のスイッチ５６
（図５）をＯＮ状態とする。更に、トレーニング動作１
の開始前にＦＦ１１にはディスク再生波形の単位パルス
の前縁部の電力を削除する様な伝達特性を設定する。ま
た、ＦＢ１５には、再生波形のＦＦ１１の応答波形の後
縁部電力を削除する様な伝達特性を設定する。

【００４５】以上の制御部からの制御及びＦＦ，ＦＢの
伝達特性の設定を行った後、図１において、ＦＦ１１に
はＤＦＥ入力端子からディスク再生信号ｈ（ｋ）が入力
される。ここにｋは再生ビット毎に付される時刻を表
す。ＦＦ１１においてｈ（ｋ）には孤立波形の前縁部電
力が削除される様な処理が施される。ＦＦ１１の出力信
号ｆ（ｋ）はＦＢ１５の出力信号ｇ（ｋ）と加算されｚ
（ｋ）となる。

【００４６】等化誤差計算回路１４ではｚ（ｋ）とトレ
ーニング用系列ａ（ｋ）から等化誤差εを計算し、これ
をＦＦ１１及びＦＢ１５へ出力する。ＦＦ１１及びＦＢ
１５では、εを誤差信号として各フィルタの伝達特性が
周知のＬＭＳアルゴリズムによって制御される。トレー
ニング動作１の時、図１において、参照信号発生器１７
はディスクのトレーニング領域に記録された系列と同一
のパターン系列｛ａ（ｋ）｝を出力し、端子１Ｂからは
トレーニング用参照信号が等化誤差計算回路１４及びＦ
Ｂ１５へ入力される。

【００４７】等化誤差計算回路１４では、ａ（ｋ）−ｚ
（ｋ）の計算結果をε（ｋ）として遅延素子１０へ出力
する。従って、等化誤差ε及びＦＢへの入力信号は、判
定器１３で理想的な（判定誤りの無い）判定が行われた
場合の値となる。この結果、各フィルタの伝達特性は、
初期設定された特性から等化誤差ε（ｋ）の電力の平均
が最小となる特性へと適応的に変更される。

【００４８】トレーニング動作１はＦＢの伝達特性を目
標の特性へ収束させるまでの時間を短縮させるために行
う。このためトレーニング動作１では本発明によるＦＢ
の伝達特性の制御が行われる。ＦＢが行う伝達特性の制
御動作の説明は、ＦＢの実施例の説明と共に行う。

【００４９】トレーニング動作１は、図１の収束判定器
２６が収束の完了を判定するまで行われる。トレーニン
グ動作１の完了の目安として収束判定器２６は自己に設
定されている閾値ε１を利用する。収束判定器２６は収
束の完了を判定すると、制御信号Ｃ４によりトレーニン
グ動作１の終了を制御部２０へ知らせる。この後、トレ
ーニング動作２が行われる。

【００５０】トレーニング動作１の終了後、トレーニン
グ動作２の開始前に、図１において、制御部２０は制御
信号ｃ３によりＦＢを制御し、ＦＢが従来のＲＡＭＤＦ
Ｅと同一の動作をするように図５のＦＢ内部のスイッチ
５６をＯＦＦ状態へ切替える。トレーニング動作２の間
も、図１のスイッチ１６は端子１Ｂ側に接続されたまま
とする。この後トレーニング動作２を開始すると、ＦＢ
の伝達特性は再生信号に含まれる非線形歪みを除去する
特性へと収束する。

【００５１】トレーニング動作２はトレーニング用デー
タの再生終了するまで行われる。トレーニング用データ
の再生が終了したら、制御部２０は制御信号ｃ１により
参照信号発生器１７にトレーニング系列｛ａ（ｋ）｝の
生成を中止させ、ｃ２によりスイッチ１６を端子１Ａ側
へ接続する。但しｃ３は変更されずＦＢはトレーニング
動作２と同様の動作状態を維持する。

【００５２】これらの設定により、図１の判定器１３の
出力信号｛ａ´（ｋ）｝が等化誤差計算回路１４及びＦ
Ｂ１５へ出力されるようになる。その後、図１のＤＦＥ
はディスクのデータ領域の信号を処理し、本発明のＲＡ
ＭＤＦＥは処理後の信号としてａ´（ｋ）を出力端子１
９から出力する。

【００５３】図２に、図１のＦＦ１１の具体例を示す。
ＦＦは遅延素子２１，加算器２２，タップ係数乗算器２
３から構成され、遅延素子２１及びその前段から合計５
個のタップが延び、夫々のタップにタップ係数乗算器２
３が接続される。

【００５４】各タップ間の信号遅延量は１ビットが伝送
される時間間隔であり、時刻ｋにおいて各タップ係数乗
算器へは左からｈ（ｋ），ｈ（ｋ−１），…，ｈ（ｋ−
４）が入力される。図２の構成は従来のＤＦＥに用いら
れるＦＦの構成と同一の適応制御機能を持ったＦＩＲフ
ィルタである。また、ＦＦ１１は前記トレーニング動作
１、同２またはユーザデータの処理期間中に関わらず同
一の動作を行う。

【００５５】図３に、図２のタップ係数乗算器２３の内
部の構成を示す。タップ係数乗算器２３には再生信号ｈ
（ｋ−ｊ），ｊ＝０，…，４の他に収束速度係数μＦ
Ｆ，等化誤差εが入力される。これらから図３の加算器
１２，乗算器３１，１ビット時間遅延素子３２によって ｗ（ｊ）←ｗ（ｊ）＋ｈ（ｋ−ｊ）・μＦＦ・ε…（３） ｊ＝０，…，４ ｕ（ｊ）←ｈ（ｋ−ｊ）・ｗ（ｊ）…（４） に示した計算が行われその計算結果ｕ（ｊ）が図２の加
算器２２へ出力される。μＦＦの値は１Ｅ−３以上１Ｅ
−１以下程度の範囲から、収束速度とＤＦＥ出力信号値
の安定性を勘案して決定される。

【００５６】図４に、本発明を実現するＦＢの具体例を
示す。ＦＢは遅延素子４１，索表部４２，タップ係数乗
算器４３，４入力の加算器４４から構成される。同図に
おいてＦＢ入力信号ａ（ｋ）が端子４６から入力され
る。遅延素子４１の機能によりａ（ｋ−１），ａ（ｋ−
２），…，ａ（ｋ−６）が各時刻ｋにおいて保持され、
これらのうちａ（ｋ−４），ａ（ｋ−５）及びａ（ｋ−
６）は各々の三個のタップ係数乗算器４３へ、ａ（ｋ−
１），ａ（ｋ−２）及びａ（ｋ−３）は索表部４２へ入
力される。また、以下ではユーザデータの再生時にはａ
（ｋ）をａ´（ｋ）に読替える。

【００５７】ＦＢ１５内の三個のタップ係数乗算回路４
３は、図３のμＦＦをμＦＢに、ｈ（ｋ）をａ´（ｋ）
またはａ（ｋ）に、ｗ（ｊ）をｂ（ｊ）に読替えたもの
である。従って、図４の各タップ係数乗算器では、図２
のタップ係数乗算器と同様、 ｂ（ｊ）←ｂ（ｊ）＋ａ（ｋ−ｊ）・μＦＢ・ε…（５） ｊ＝３，４，５ ｖ（ｊ）←ａ（ｋ−ｊ）・ｂ（ｊ）…（６） に従ってタップ係数ｂ（ｊ）の更新及び出力信号ｖ
（ｊ），ｊ＝３の生成が行われる。

【００５８】次に、本発明を構成するＦＢ内索表部を図
５から９までを用いて詳細に説明する。図５（Ａ）に、
図４の索表部４２の構成を示す。同索表部はアドレス生
成回路５１、双対アドレス生成回路５２、データメモリ
５３、差分計算回路５４，５５からなる。三個のＦＢ入
力信号ａ（ｋ−１），ａ（ｋ−２），ａ（ｋ−３）はア
ドレス生成回路５１へ入力され、ここで前記各信号値の
組合せに対応したアドレスが生成される。

【００５９】｛ａ（ｋ）｝，｛ａ´（ｋ）｝は夫々参照
信号発生器，閾値判定器の出力を指し、これ等は共に二
値信号である。この実施例では、アドレス生成回路への
入力信号線数は３なので、アドレス数は８となる。アド
レス生成回路では入力信号値を｛±１｝とし、これ等の
値とアドレスとの関係を図１４の様に定める。尚、図５
（Ｂ）に従来の索表部のブロック図を参考までに示して
いる。

【００６０】図１４のadrsの値０，…，７がアドレス生
成回路５１からデータメモリ５３及び双対アドレス生成
回路５２の両方へ出力される。双対アドレス生成回路５
２では同回路への入力信号adrs＝Ｘに対してcomp(adrs)
＝７−Ｘを出力する。comp(adrs)は、adrsに対応する三
個のＦＢ入力信号の組ａ（ｋ），ａ（ｋ−１），ａ（ｋ
−２）がある時、「それら全ての信号を反転（＋１→−
１，−１→＋１）させて得られる信号の組」に対応する
アドレスになっている。例えば、（ａ（ｋ），ａ（ｋ−
１），ａ（ｋ−２））＝（−１，＋１，−１）の時adrs
＝２，comp(adrs)＝５となる。

【００６１】adrs及びcomp(adrs)はデータメモリ５３へ
出力される。データメモリ５３は８個のＲＡＭデータを
保持し、このうち更新すべきＲＡＭデータを差分計算回
路Ａ５３及び同Ｂ５４と共に制御する役割を果たす。以
下、データメモリ５３の詳細な説明を図６を参照して行
う。

【００６２】図６にデータメモリの構成を示す。データ
メモリはＲＡＭ６１、データ選択回路６２、二個のアド
レス選択回路６３ａ，６３ｂ、加算器６７、選択器６８
から構成される。トレーニング動作１を開始する前に、
図６のＳＥＴ端子からＲＡＭ６１へ適切なＲＡＭデータ
の初期値８個が入力される。ＲＡＭに格納されたこれ等
ＲＡＭデータ初期値をdata０，…，data７とする。夫々
のＲＡＭデータはこの順でアドレス０，１，…，７に相
当するＲＡＭデータである。また制御信号ｃ３により図
５のスイッチ５６をＯＮ状態とし、Ｂ２端子からの入力
信号がアドレス選択回路６３ｂへ入力される様にしてお
く。

【００６３】トレーニング動作１が開始されると、図６
でＲＡＭ６１内の各データはデータ選択回路６２へ同時
に出力される。データ選択回路６２は、ADRS端子から入
力されるアドレスであるadrsに対し、前記アドレスと一
致するアドレスに格納されていたＲＡＭデータだけを通
過させ、それらをＤout 端子からＦＢ出力としてＯＵＴ
へ出力する。

【００６４】図６のアドレス選択回路６３ａ，６３ｂ夫
々へは、端子Ａ２，Ｂ２からＲＡＭデータの差分データ
ΔrA，ΔrBが入力される。トレーニング動作１の間は、
図５のスイッチ５６は制御信号ｃ３によりＯＮ状態とさ
れる。選択回路６３ａ，６３ｂではΔrA，ΔrBを端子Ｄ
0out，…，Ｄ7outのいずれかへ振り分けられ振り分け選
択器６８へ出力する。振り分けられた端子以外の端子か
らは、ローレベルの信号が選択器６８へ出力される。

【００６５】各選択器６８の各々への二個の入力線の信
号レベルの組合せとしては、両方がローレベルである場
合と、一方がローレベルでもう一方が差分データである
場合とが存在する。前者の場合には、選択器６８は加算
器６７へローレベルを出力し、後者の場合には選択器６
８は自身へ入力された差分データを出力する。各加算器
６７は選択器６８から入力された各信号とＲＡＭデータ
data0 ，…，data７とを加え、その結果をＲＡＭへ再代
入する。

【００６６】次にデータ選択回路６２、アドレス選択回
路６３ａ，６３ｂの構成を図７，８を参照して説明す
る。図７に、データ選択回路６２の内部構成を示す。比
較器７１へは、ADRS端子よりアドレス｛０，…，７｝が
入力される。比較器７１は自身への入力値が互いに等し
い場合にはハイレベルをゲート７２へ出力し、そうでな
ければローレベルをゲート７２へ出力する。

【００６７】また、図７でＤ0in ，…，Ｄ7in 夫々の端
子からはＲＡＭデータdata0 ，…，data７がゲート７２
へと入力される。素子７１からゲート７２への信号線が
ハイレベルである時、ゲート７２は入力されたＲＡＭデ
ータを通過させ選択器７３へ出力する。素子７１から素
子７２への信号線がローレベルである時、素子７２は素
子７３へローレベルを出力する。この結果、素子７３へ
の入力線のレベルは一つだけがＲＡＭデータのレベルと
なり残りの信号レベルはローレベルとなる。素子７３は
これ等入力レベルの中からＲＡＭデータのレベルだけを
出力する。

【００６８】図７の全体の機能は、入力された８個のＲ
ＡＭデータから、ADRS端子より入力されたアドレスが指
すＲＡＭデータを選択し、前記データをＤout 端子から
出力するものである。

【００６９】図８に、アドレス選択回路６３ａ，６３ｂ
の構成を示す。両者の構成は同一である。ここでは６３
ａについて説明する。アドレス選択回路６３ａではADRS
端子から更新すべきＲＡＭデータを指すアドレスadrs
が、Ｄin端子からＲＡＭデータの差分データΔrAが夫々
入力される。adrsは比較器７４へ入力され、ここでは各
比較器のもう一方の入力線に設定されているアドレス
｛０，…，７｝と比較される。

【００７０】二個の入力の値が一致した比較器７４はゲ
ート７５へハイレベルを、そうでない比較器７４はゲー
ト７５へローレベルを出力する。ゲート７５は比較器７
４からの信号がハイレベルならばＤin端子から入力され
た差分データをそのまま出力し、さもなければローレベ
ルを出力する。アドレス選択回路のうち６３ｂは６３ａ
の説明でadrsをcomp(adrs)に、差分データΔrAをΔrBに
夫々読替えた動作を行う。

【００７１】また、図７，８に示した各選択回路はトレ
ーニング動作１，２、データ再生時のいずれの動作時に
おいても、ＲＡＭデータの初期設定手順を除き上記と同
一の動作を行う。

【００７２】図９（Ａ），（Ｂ）の各々に差分計算回路
５４，５５の構成を示す。図９（Ａ）では収束速度係数
μＲＡＭと等化誤差ε（ｋ−１）との積が計算され、Δ
rAとして端子Ａ２からデータメモリ５３のＡ１端子へ出
力される。図９（Ｂ）では収束速度係数μＲＡＭと等化
誤差ε（ｋ−１）との積に更に−１が乗算され、これが
双対アドレスが指すＲＡＭデータの差分ΔrBとして端子
Ｂ２からデータメモリ５３のＢ１端子へ出力される。こ
れ等の動作はトレーニング動作時、記録データ再生時の
いずれにおいても同様に行われる。

【００７３】図５のスイッチ５６はトレーニング動作２
及びデータ伝送時にはＯＦＦ状態となる。従って図９
（Ｂ）で作られる差分信号ΔrBはトレーニング動作２及
びデータ伝送時においてはアドレス選択回路６３（ｂ）
へ入力されず、双対アドレスcomp(adrs)が指すＲＡＭデ
ータは更新されない。

【００７４】収束判定器２６の構成を図１０に示す。収
束判定器２６には等化誤差ε（ｋ）が入力され、ε
（ｋ）の電力の平均値からトレーニング動作１の完了を
判定する。トレーニング動作１が完了したら収束判定器
２６は例えば制御信号ｃ４をハイレベルにする等によっ
て制御部２０へその旨を通知する。

【００７５】次に、収束判定器の動作を説明する。収束
判定器２６へ入力された等化誤差ε（ｋ）から、二乗値
計算器１０１，遅延素子１０２の列及び加算器１０３に
よってε（ｋ）の二乗値の平均値ＥＰε（ｋ）が計算さ
れる。ＥＰε（ｋ）は加算器１０３から出力される。こ
の出力値は等化誤差電力の移動平均になっている。

【００７６】ここで、遅延素子１０２は自己への入力値
を一ビットの伝送時間だけ遅延させて出力する素子であ
る。遅延素子１０２の数は１０から２０タップ程度とす
る。ＥＰε（ｋ）はＦＦ及びＦＢのタップ係数が各トレ
ーニング動作においてどれ程までに収束の状態へ近付い
たか、その目安となる。タップ係数が収束すると、伝送
ビット数ｋの増加に対してＥＰε（ｋ）はほとんど減少
しなくなる。この様子を図１１に示している。

【００７７】図１１は横軸を伝送ビット数とした時の等
化誤差ε（ｋ）の電力の移動平均ＥＰε（ｋ）の推移の
一例である。トレーニング動作１の開始時点からｋが増
大するに従いＥＰε（ｋ）は減少していく。ところが、
ｋ＝１０から１５ビット程度においてＥＰε（ｋ）は下
げ止まっている。これは、ＦＦ，ＦＢのタップ係数がｋ
＝１０から１５ビット程度において収束したことを示し
ている。

【００７８】図１０に戻り、加算器１０３から出力され
たＥＰε（ｋ）は次にスイッチ１０４へ入力される。ス
イッチ１０４は、通常はＯＦＦ状態だが、５ビット伝送
される毎に一度だけＯＮ状態となる動作を行う。トレー
ニング動作の間の収束動作が急速に行われる場合には、
スイッチ１０４をＯＮとする間隔をより短くすることに
よってトレーニング動作１の所要伝送ビット数を短縮で
きるが、以下ではスイッチ１０４をＯＮとする間隔を５
ビットとして説明を続ける。

【００７９】スイッチ１０４の出力信号は５ビット遅延
素子１０５，演算器１０６によって５ビットの間隔をお
いて順に、ＥＰε（５）−ＥＰε（０），ＥＰε（１
０）−ＥＰε（５），ＥＰε（１５）−ＥＰε（１
０），…となる。ここで遅延素子１０５には初期値とし
てＥＰε（ｋ）に比べ十分大きな値を設定しておく。

【００８０】減算器１０６の出力信号は閾値判定器１０
７へ入力される。閾値判定器１０７には閾値としてε１
が設定されており、閾値判定器への入力信号がε１より
小さくなった時に同出力信号ｃ４はハイレベルとなる動
作を行う。閾値判定器のデフォルト出力はローレベルに
設定しておく。

【００８１】今、トレーニング動作１において、 ｋ＝５： ＥＰε（０）−ＥＰε（５）＞ε１， ｋ＝１０：ＥＰε（５）−ＥＰε（１０）＞ε１， ｋ＝１０：ＥＰε（１０）−ＥＰε（１５）＜ε１ が成立したとする。

【００８２】この時ｋ＝１５において初めて閾値判定器
出力ｃ４がハイレベルとなる。図１において収束判定器
２６から出力された制御信号ｃ４は制御部２０へ入力さ
れる。制御部２０はハイレベルとなったｃ４を受け取る
と、トレーニング動作１を終了させるために制御信号ｃ
３により図５のスイッチ５６をＯＦＦ状態とする。以上
が、トレーニング動作１においてＦＦ，ＦＢの収束を検
出したトレーニング動作１を終了させるための収束判定
器２６の動作である。

【００８３】尚、図１１において、トレーニング用デー
タは今の場合２０ビット記録されているとしている。図
１１のグラフの下に示した様に、トレーニング動作１が
終了したら、残りのトレーニング用データ（５ビット）
を再生しながら、トレーニング用データの再生が終了す
るまで、トレーニング動作２が行われる。トレーニング
動作２におけるＦＢ内ＲＡＭＤＦＥは従来と同様の動作
を行う。

【００８４】トレーニング動作２は再生信号中の非線形
歪みを削除する様な値へＲＡＭＤＦＥ内データを収束さ
せるための動作であった。データの収束に伴い、トレー
ニング動作２の開始後は、図１１に示す様に、更にＥＰ
ε（ｋ）は減少し、更にこの減少は頭打ちとなる。トレ
ーニング動作２の最中において収束判定器は動作しな
い。また、トレーニング用再生データの長さ（今の場合
２０ビット）としては、予測されるトレーニングビット
数よりも若干長いビット数を媒体上に記録しておく。

【００８５】次に、本発明の実施例の動作手順を図１５
のフローチャートに基づき説明する。次の（１），
（２），…（９）の順で動作する。

【００８６】トレーニング動作１； （１）図１の制御信号ｃ２によりスイッチ１６を端子１
Ｂへ接続する（ステップＳ１）。

【００８７】（２）図１の制御信号ｃ１により参照信号
発生器１７からトレーニング系列を発生させる（ステッ
プＳ２）。

【００８８】（３）図１の制御信号ｃ３により図５のス
イッチ５６をＯＮ状態とする（ステップＳ３）。

【００８９】（４）図１の端子１８のディスク上のトレ
ーニング領域の再生信号を入力し、トレーニング動作を
行う（ステップＳ４）。

【００９０】トレーニング動作２； （５）図１の制御信号ｃ３により図５のスイッチ５６を
ＯＦＦ状態とする（ステップＳ５）。

【００９１】（６）図１の端子１８にトレーニング領域
の再生信号を入力し、この領域に記録されたデータの再
生が終了するまでトレーニング動作を行う（ステップＳ
６）。

【００９２】データ伝送動作； （７）図１のスイッチ１６を端子１Ａへ接続する（ステ
ップＳ７）。

【００９３】（８）図１の制御信号ｃ１により参照信号
発生器１７からのトレーニング系列の発生を停止させる
（ステップＳ８）。

【００９４】（９）図１の端子１８にデータ領域の再生
信号を入力し再生信号を処理する（ステップＳ９）。

【００９５】

【発明の効果】本発明の効果は、初期トレーニング時、
ＲＡＭＤＦＥのＦＦ，ＦＢを適切な特性へ収束させるま
での時間を、回路規模をわずかに拡大するだけで従来の
時間の半分近くにまで短縮できることである。その理由
は、トレーニング動作を二回の動作に分け、一回目の動
作においては、ＦＢ内ＲＡＭデータの更新すべきデータ
及びその双対アドレスのデータの両方を更新するからで
ある。

【図面の簡単な説明】

【図１】本発明の判定帰還型等化器の説明図である。

【図２】フィードフォワードフィルタの説明図である。

【図３】タップ係数乗算器の説明図である。

【図４】フィードバックフィルタの説明図である。

【図５】（Ａ）はフィードバックフィルタ内の索表部の
説明図であり、（Ｂ）はその従来例である。

【図６】索表部内のデータメモリの説明図である。

【図７】データメモリ内のデータ選択回路の説明図であ
る。

【図８】データメモリ内のアドレス選択回路の説明図で
ある。

【図９】索表部内のデータ更新回路の説明図である。

【図１０】収束判定器の説明図である。

【図１１】トレーニングビット数と等化誤差電力との関
係を示す図である。

【図１２】磁気記録再生信号の孤立波形の説明図であ
る。

【図１３】判定帰還等化器内の各信号の説明図である。

【図１４】索表部の内容の例を示す図である。

【図１５】本発明の動作を示すフローチャートである。

【図１６】ＲＡＭＤＦＥの例を示すブロック図である。

【図１７】従来のＤＦＥの例を示すブロック図である。

【符号の説明】

１０ 遅延素子 １１ フィードフォワードフィルタ（ＦＦ） １２ 加算器 １３ 閾値判定器 １４ 等化誤差計算回路 １５ フィードバックフィルタ（ＦＢ） １６，５６ スイッチ １７ 参照信号発生器 ２０ 制御部 ２６ 収束判定器 ４２ 索表部 ５１ アドレス生成回路 ５２ 双対アドレス生成回路 ５３ データメモリ ５４，５５ 差分計算回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 5/03 - 5/09 G11B 20/10 H03H 15/00 - 15/02 H03H 17/02 H03H 21/00 H04B 3/06

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 入力データの波形歪みを等化すべく入力
   孤立波形の前縁部を等化除去するフィードフォワードフ
   ィルタと、前記入力孤立波形の後縁部を等化除去すると
   共に前記入力孤立波形の非線形歪みを除去するための索
   表データ格納メモリを有するフィードバックフィルタ
   と、前記フィードフォワードフィルタと前記フィードバ
   ックフィルタとの加算信号を生成する加算手段と、この
   加算信号とトレーニング信号との差信号を生成する減算
   手段とを含み、この差信号と前記トレーニング信号とを
   前記フィードバックフィルタへ供給しつつ前記メモリの
   索表データの更新を行うようにした判定帰還型等化器で
   あって、 更新すべき前記索表データを指定する第一メモリアドレ
   スとこの第一メモリアドレスと双対の関係にある第二メ
   モリアドレスとを生成するアドレス生成手段と、 第一のトレーニング動作期間中は、これ等第一及び第二
   アドレスにより指定される前記メモリの索表データを、
   互いに絶対値が等しく符号が反対となるように同時に更
   新制御し、前記差信号の平均値が予め定められた所定閾
   値に達した時に第一のトレーニング動作を終了して第二
   のトレーニング動作へ移行してこの期間中は、前記第一
   メモリアドレスのみにより指定される前記メモリの索表
   データを更新制御する制御手段と、を含むことを特徴と
   する判定帰還型等化器。
2. 【請求項２】 前記入力データは磁気ディスクの再生デ
   ータであり、入力孤立波形は当該再生データの再生孤立
   波形であることを特徴とする請求項１記載の判定帰還型
   等化器。
3. 【請求項３】 前記トレーニング信号は参照信号発生器
   からの予め設定されたトレーニング系列の信号であり、
   前記再生データは前記磁気ディスクのトレーニング領域
   の再生データであることを特徴とする請求項２記載の判
   定帰還型等化器。
4. 【請求項４】 前記第二のトレーニング動作期間終了後
   には、前記磁気ディスクからの再生データを入力とし、
   前記加算信号の二値判定信号を等化出力とするようにし
   たことを特徴とする請求項２又は３記載の判定帰還型等
   化器。
5. 【請求項５】 入力データの波形歪みを等化すべく入力
   孤立波形の前縁部を等化除去するフィードフォワードフ
   ィルタと、前記入力孤立波形の後縁部を等化除去すると
   共に前記入力孤立波形の非線形歪みを除去するための索
   表データ格納メモリを有するフィードバックフィルタ
   と、前記フィードフォワードフィルタと前記フィードバ
   ックフィルタとの加算信号を生成する加算手段と、この
   加算信号とトレーニング信号との差信号を生成する減算
   手段とを含み、この差信号と前記トレーニング信号とを
   前記フィードバックフィルタへ供給しつつ前記メモリの
   索表データの更新を行うようにした判定帰還型等化器に
   おける等化制御方法であって、 第一のトレーニング動作期間中は、 更新すべき前記索表データを指定する第一メモリアドレ
   スと、この第一メモリアドレスと双対の関係にある第二
   メモリアドレスとを生成するステップと、 これ等第一及び第二メモリアドレスにより指定される前
   記メモリの索表データを、互いに絶対値が等しく符号が
   反対となるように同時に更新制御し、前記差信号の平均
   値が予め定められた所定閾値に達した時に第一のトレー
   ニング動作を終了するステップとを含み、 前記第一のトレーニング動作終了後の第二のトレーニン
   グ動作中は、 前記第一メモリアドレスのみにより指定される前記メモ
   リの索表データを更新制御するステップを含むことを特
   徴とする等化制御方法。
6. 【請求項６】 入力データの波形歪みを等化すべく入力
   孤立波形の前縁部を等化除去するフィードフォワードフ
   ィルタと、前記入力孤立波形の後縁部を等化除去すると
   共に前記入力孤立波形の非線形歪みを除去するための索
   表データ格納メモリを有するフィードバックフィルタ
   と、前記フィードフォワードフィルタと前記フィードバ
   ックフィルタとの加算信号を生成する加算手段と、この
   加算信号とトレーニング信号との差信号を生成する減算
   手段とを含み、この差信号と前記トレーニング信号とを
   前記フィードバックフィルタへ供給しつつ前記メモリの
   索表データの更新を行うようにした判定帰還型等化器に
   おける等化制御方法のプログラムを記録した記録媒体で
   あって、 第一のトレーニング動作期間中において、 更新すべき前記索表データを指定する第一メモリアドレ
   スと、この第一メモリアドレスと双対の関係にある第二
   メモリアドレスとを生成するステップと、 これ等第一及び第二メモリアドレスにより指定される前
   記メモリの索表データを、互いに絶対値が等しく符号が
   反対となるように同時に更新制御し、前記差信号の平均
   値が予め定められた所定閾値に達した時に第一のトレー
   ニング動作を終了するステップとを含み、 前記第一のトレーニング動作終了後の第二のトレーニン
   グ動作中において、 前記第一メモリアドレスのみにより指定される前記メモ
   リの索表データを更新制御するステップを含むプログラ
   ムを記録したことを特徴とする記録媒体。