JP3384509B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
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Description
【０００１】
【産業上の利用分野】本願の発明は、読み出しゲートに
よって感光部から電荷転送部へ電荷を読み出す固体撮像
素子に関するものである。
よって感光部から電荷転送部へ電荷を読み出す固体撮像
素子に関するものである。
【０００２】
【従来の技術】図３は、ＣＣＤ固体撮像素子の一従来例
を示している。この一従来例では、Ｎ型のＳｉ基板１１
の全面にＰウェル１２が形成されており、ゲート絶縁膜
としてのＳｉＯ2 膜１３や電極としての多結晶Ｓｉ膜１
４等がＳｉ基板１１上に順次に形成されている。
を示している。この一従来例では、Ｎ型のＳｉ基板１１
の全面にＰウェル１２が形成されており、ゲート絶縁膜
としてのＳｉＯ2 膜１３や電極としての多結晶Ｓｉ膜１
４等がＳｉ基板１１上に順次に形成されている。
【０００３】 Ｐウェル１２のうちで多結晶Ｓｉ膜１４
等に囲まれている領域の表面にＰ++層１５が形成され、
Ｐ++層１５の下にＮ層１６が形成されて、これらのＰ++
層１５とＮ層１６とで感光部１７が構成されている。そ
して、Ｐ++層１５は暗電流を低減させるための正孔蓄積
層になっており、Ｎ層１６は電子蓄積層になっている。
等に囲まれている領域の表面にＰ++層１５が形成され、
Ｐ++層１５の下にＮ層１６が形成されて、これらのＰ++
層１５とＮ層１６とで感光部１７が構成されている。そ
して、Ｐ++層１５は暗電流を低減させるための正孔蓄積
層になっており、Ｎ層１６は電子蓄積層になっている。
【０００４】多結晶Ｓｉ膜１４下のＰウェル１２のうち
でＰ++層１５及びＮ層１６に接している領域には、Ｐ層
２１が形成されている。そして、多結晶Ｓｉ膜１４等と
Ｐ層２１とで読み出しゲート２２が構成されており、Ｐ
層２１がこの読み出しゲート２２のチャネル部になって
いる。
でＰ++層１５及びＮ層１６に接している領域には、Ｐ層
２１が形成されている。そして、多結晶Ｓｉ膜１４等と
Ｐ層２１とで読み出しゲート２２が構成されており、Ｐ
層２１がこの読み出しゲート２２のチャネル部になって
いる。
【０００５】多結晶Ｓｉ膜１４下のＰウェル１２のうち
でＰ++層１５及びＮ層１６とは反対側でＰ層２１に接し
ている領域にはＮ層２３が形成され、Ｎ層２３の下にＰ
層２４が形成されている。そして、多結晶Ｓｉ膜１４等
とＮ層２３及びＰ層２４とで垂直ＣＣＤレジスタ２５が
構成されている。
でＰ++層１５及びＮ層１６とは反対側でＰ層２１に接し
ている領域にはＮ層２３が形成され、Ｎ層２３の下にＰ
層２４が形成されている。そして、多結晶Ｓｉ膜１４等
とＮ層２３及びＰ層２４とで垂直ＣＣＤレジスタ２５が
構成されている。
【０００６】多結晶Ｓｉ膜１４下のＰウェル１２のうち
でＮ層２３及びＰ層２４と隣接画素のＰ++層１５及びＮ
層１６との間には、Ｐ+ 層２６が形成され、Ｐ+ 層２６
の下にＰ層２１が形成されて、これらのＰ+ 層２６とＰ
層２１とでチャネルストッパ２７が構成されている。な
お、読み出しゲート２２のチャネル部及びチャネルスト
ッパ２７の一部になっているＰ層２１は、Ｓｉ基板１１
の全面に同時に形成されたものである。
でＮ層２３及びＰ層２４と隣接画素のＰ++層１５及びＮ
層１６との間には、Ｐ+ 層２６が形成され、Ｐ+ 層２６
の下にＰ層２１が形成されて、これらのＰ+ 層２６とＰ
層２１とでチャネルストッパ２７が構成されている。な
お、読み出しゲート２２のチャネル部及びチャネルスト
ッパ２７の一部になっているＰ層２１は、Ｓｉ基板１１
の全面に同時に形成されたものである。
【０００７】以上の様な一従来例では、Ｎ層１６に蓄積
された電子を読み出しゲート２２によって垂直ＣＣＤレ
ジスタ２５へ読み出すために、Ｎ層１６を多結晶Ｓｉ膜
１４等に対して自己整合的に形成する必要がある。この
ため、多結晶Ｓｉ膜１４等をマスクにしたイオン注入で
Ｎ層１６を形成している。
された電子を読み出しゲート２２によって垂直ＣＣＤレ
ジスタ２５へ読み出すために、Ｎ層１６を多結晶Ｓｉ膜
１４等に対して自己整合的に形成する必要がある。この
ため、多結晶Ｓｉ膜１４等をマスクにしたイオン注入で
Ｎ層１６を形成している。
【０００８】
【発明が解決しようとする課題】 ところが、Ｎ層１６
の形成時にイオンが多結晶Ｓｉ膜１４を貫通しない様
に、この多結晶Ｓｉ膜１４には所定の膜厚が必要であ
る。このため、単位画素を微細化すると、パターニング
した多結晶Ｓｉ膜１４のアスペクト比が大きくなり、多
結晶Ｓｉ膜１４やその上層のＡｌ配線層（図示せず）及
びＡｌ遮光膜（図示せず）等の加工が困難になると共
に、感光部１７への入射光のＡｌ遮光膜等によるけられ
が多くなって感度も低下する。
の形成時にイオンが多結晶Ｓｉ膜１４を貫通しない様
に、この多結晶Ｓｉ膜１４には所定の膜厚が必要であ
る。このため、単位画素を微細化すると、パターニング
した多結晶Ｓｉ膜１４のアスペクト比が大きくなり、多
結晶Ｓｉ膜１４やその上層のＡｌ配線層（図示せず）及
びＡｌ遮光膜（図示せず）等の加工が困難になると共
に、感光部１７への入射光のＡｌ遮光膜等によるけられ
が多くなって感度も低下する。
【０００９】また、単位画素を微細化すると、読み出し
ゲート２２の長さも短くなり、短チャネル効果によって
その閾値電圧が低くなって、ブルーミング余裕が少なく
なる。ブルーミング余裕を確保するためにＰ層２１の不
純物濃度を高くすると、読み出しゲート２２の閾値電圧
が高くなり過ぎて、感光部１７から垂直ＣＣＤレジスタ
２５へ電荷を読み出せなくなる。
ゲート２２の長さも短くなり、短チャネル効果によって
その閾値電圧が低くなって、ブルーミング余裕が少なく
なる。ブルーミング余裕を確保するためにＰ層２１の不
純物濃度を高くすると、読み出しゲート２２の閾値電圧
が高くなり過ぎて、感光部１７から垂直ＣＣＤレジスタ
２５へ電荷を読み出せなくなる。
【００１０】一方、単位画素の微細化に際しては、横方
向の縮小のみならず、Ｎ層１６を形成するためのイオン
注入時の加速エネルギを低くし、多結晶Ｓｉ膜１４の膜
厚を薄くすると共にＮ層１６を浅くするという縦方向の
縮小をも行って、パターニングした多結晶Ｓｉ膜１４の
アスペクト比を小さくすることも考えられる。
向の縮小のみならず、Ｎ層１６を形成するためのイオン
注入時の加速エネルギを低くし、多結晶Ｓｉ膜１４の膜
厚を薄くすると共にＮ層１６を浅くするという縦方向の
縮小をも行って、パターニングした多結晶Ｓｉ膜１４の
アスペクト比を小さくすることも考えられる。
【００１１】 しかし、Ｎ層１６を浅くすると、図４に
示す不純物プロファイルからも明らかな様に、Ｓｉ基板
１１の全面に形成したＰ層２１のテール部をＮ層１６で
不純物補償することができなくなる。この結果、Ｎ層１
６のテール部が空乏化せず、Ｓｉ基板１１に対するオー
バフローバリアのポテンシャルが高いままで、ブルーミ
ング余裕を確保することができなくなる。
示す不純物プロファイルからも明らかな様に、Ｓｉ基板
１１の全面に形成したＰ層２１のテール部をＮ層１６で
不純物補償することができなくなる。この結果、Ｎ層１
６のテール部が空乏化せず、Ｓｉ基板１１に対するオー
バフローバリアのポテンシャルが高いままで、ブルーミ
ング余裕を確保することができなくなる。
【００１２】つまり、図３に示した一従来例では、ブル
ーミング余裕を確保しつつ加工を容易にし且つ感度を向
上させることが困難であった。また、この一従来例で
は、読み出しゲート２２が表面チャネル型になってお
り、Ｐ++層１５が読み出しゲート２２の閾値電圧に与え
る影響が大きい。このため、ブルーミング余裕を確保し
つつ読み出し電圧を低くすることも困難であった。
ーミング余裕を確保しつつ加工を容易にし且つ感度を向
上させることが困難であった。また、この一従来例で
は、読み出しゲート２２が表面チャネル型になってお
り、Ｐ++層１５が読み出しゲート２２の閾値電圧に与え
る影響が大きい。このため、ブルーミング余裕を確保し
つつ読み出し電圧を低くすることも困難であった。
【００１３】
【課題を解決するための手段】請求項１の固体撮像素子
は、感光部１７を構成している第１導電型の第１の不純
物層１５と、この第１の不純物層１５下に設けられてお
り、前記感光部１７を構成している第２導電型の第２の
不純物層１６と、前記感光部１７から電荷転送部２５へ
電荷を読み出す読み出しゲート２２のチャネル部を含ん
で形成されている第１導電型の第３の不純物層２１と、
この第３の不純物層２１のテール部と不純物プロファイ
ルが重畳している部分を有する第２導電型の第４の不純
物層２８とを具備し、前記不純物プロファイルが重畳し
ている部分は少なくとも前記第２の不純物層１６下に位
置することを特徴としている。
は、感光部１７を構成している第１導電型の第１の不純
物層１５と、この第１の不純物層１５下に設けられてお
り、前記感光部１７を構成している第２導電型の第２の
不純物層１６と、前記感光部１７から電荷転送部２５へ
電荷を読み出す読み出しゲート２２のチャネル部を含ん
で形成されている第１導電型の第３の不純物層２１と、
この第３の不純物層２１のテール部と不純物プロファイ
ルが重畳している部分を有する第２導電型の第４の不純
物層２８とを具備し、前記不純物プロファイルが重畳し
ている部分は少なくとも前記第２の不純物層１６下に位
置することを特徴としている。
【００１４】請求項２の固体撮像素子は、前記第４の不
純物層２８が前記第３の不純物層２１下にも設けられて
いることを特徴としている。
純物層２８が前記第３の不純物層２１下にも設けられて
いることを特徴としている。
【００１５】
【作用】請求項１の固体撮像素子では、感光部１７を構
成している第２の不純物層１６と同一導電型で且つ読み
出しゲート２２のチャネル部を含んで形成されている第
３の不純物層２１のテール部と不純物プロファイルが重
畳している部分を有する第４の不純物層２８を具備して
おり、不純物プロファイルが重畳している部分は少なく
とも第２の不純物層１６下に位置するので、第２の不純
物層１６が浅くても、第２の不純物層１６のテール部が
空乏化しており、半導体基板１１に対するオーバフロー
バリアのポテンシャルが低くて、ブルーミング余裕を確
保することができる。
成している第２の不純物層１６と同一導電型で且つ読み
出しゲート２２のチャネル部を含んで形成されている第
３の不純物層２１のテール部と不純物プロファイルが重
畳している部分を有する第４の不純物層２８を具備して
おり、不純物プロファイルが重畳している部分は少なく
とも第２の不純物層１６下に位置するので、第２の不純
物層１６が浅くても、第２の不純物層１６のテール部が
空乏化しており、半導体基板１１に対するオーバフロー
バリアのポテンシャルが低くて、ブルーミング余裕を確
保することができる。
【００１６】請求項２の固体撮像素子では、読み出しゲ
ート２２のチャネル部を形成している第３の不純物層２
１とは逆導電型である第４の不純物層２８が第３の不純
物層２１下にも設けられているので、読み出しゲート２
２が埋込みチャネル型になっており、感光部１７を構成
している第１の不純物層１５が読み出しゲート２２の閾
値電圧に与える影響が小さい。
ート２２のチャネル部を形成している第３の不純物層２
１とは逆導電型である第４の不純物層２８が第３の不純
物層２１下にも設けられているので、読み出しゲート２
２が埋込みチャネル型になっており、感光部１７を構成
している第１の不純物層１５が読み出しゲート２２の閾
値電圧に与える影響が小さい。
【００１７】
【実施例】 以下、ＣＣＤ固体撮像素子に適用した本願
の発明の一実施例を、図１、２を参照しながら説明す
る。図１に示す本実施例では、多結晶Ｓｉ膜１４の膜厚
が５００ｎｍ以下と図３に示した一従来例よりも薄い。
このため、多結晶Ｓｉ膜１４をマスクとするイオン注入
で多結晶Ｓｉ膜１４に対して自己整合的にＮ層１６を形
成する際の加速エネルギーを、不純物のイオンが多結晶
Ｓｉ膜１４を貫通しない様に０．６ＭｅＶ以下と低くす
る必要があり、このＮ層１６は一従来例よりも浅くなっ
ている。
の発明の一実施例を、図１、２を参照しながら説明す
る。図１に示す本実施例では、多結晶Ｓｉ膜１４の膜厚
が５００ｎｍ以下と図３に示した一従来例よりも薄い。
このため、多結晶Ｓｉ膜１４をマスクとするイオン注入
で多結晶Ｓｉ膜１４に対して自己整合的にＮ層１６を形
成する際の加速エネルギーを、不純物のイオンが多結晶
Ｓｉ膜１４を貫通しない様に０．６ＭｅＶ以下と低くす
る必要があり、このＮ層１６は一従来例よりも浅くなっ
ている。
【００１８】 但し、Ｎ層１６を浅くするだけでは、こ
のＮ層１６がＰ++層１５に埋没する可能性があるので、
Ｐ++層１５をイオン注入で形成する際の加速エネルギを
低くするかドーズ量を少なくするかまたは熱処理量を少
なくしており、Ｐ++層１５も一従来例より浅くなってい
る。
のＮ層１６がＰ++層１５に埋没する可能性があるので、
Ｐ++層１５をイオン注入で形成する際の加速エネルギを
低くするかドーズ量を少なくするかまたは熱処理量を少
なくしており、Ｐ++層１５も一従来例より浅くなってい
る。
【００１９】また、Ｎ層１６を浅くすると、既述の様
に、従来はこのＮ層１６で不純物補償されていたＰ層２
１のテール部が不純物補償されなくなり、Ｓｉ基板１１
に対するオーバフローバリアのポテンシャルが高いまま
で、ブルーミング余裕を確保することができなくなる。
に、従来はこのＮ層１６で不純物補償されていたＰ層２
１のテール部が不純物補償されなくなり、Ｓｉ基板１１
に対するオーバフローバリアのポテンシャルが高いまま
で、ブルーミング余裕を確保することができなくなる。
【００２０】そこで、本実施例では、１ＭｅＶ程度かま
たはそれ以上の高加速エネルギ及び２×１０11ｃｍ-2以
下の低ドーズ量のイオン注入によって、撮像領域の全面
でＰウェル１２内にＮウェル２８が形成されている。こ
のＮウェル２８は、図２に示す様に、Ｐ層２１のテール
部と不純物プロファイルが重畳している。以上の点を除
いて、本実施例は、図３に示した一従来例と実質的に同
様の構成を有している。
たはそれ以上の高加速エネルギ及び２×１０11ｃｍ-2以
下の低ドーズ量のイオン注入によって、撮像領域の全面
でＰウェル１２内にＮウェル２８が形成されている。こ
のＮウェル２８は、図２に示す様に、Ｐ層２１のテール
部と不純物プロファイルが重畳している。以上の点を除
いて、本実施例は、図３に示した一従来例と実質的に同
様の構成を有している。
【００２１】 以上の様な実施例では、Ｎ層１６が浅く
ても、Ｎウェル２８のためにＮ層１６のテール部が空乏
化しており、感光部１７の領域におけるＳｉ基板１１に
対するオーバフローバリアのポテンシャルが低くて、ブ
ルーミング余裕が確保されている。また、Ｎウェル２８
のために読み出しゲート２２が埋込みチャネル型になっ
ており、Ｐ++層１５が読み出しゲート２２の閾値電圧に
与える影響が小さいので、読み出し電圧を低くすること
ができる。
ても、Ｎウェル２８のためにＮ層１６のテール部が空乏
化しており、感光部１７の領域におけるＳｉ基板１１に
対するオーバフローバリアのポテンシャルが低くて、ブ
ルーミング余裕が確保されている。また、Ｎウェル２８
のために読み出しゲート２２が埋込みチャネル型になっ
ており、Ｐ++層１５が読み出しゲート２２の閾値電圧に
与える影響が小さいので、読み出し電圧を低くすること
ができる。
【００２２】なお、以上の実施例では撮像領域の全面に
Ｎウェル２８が形成されているが、感光部１７の領域に
のみＮウェル２８を形成してもブルーミング余裕を確保
することができ、読み出しゲート２２の領域にのみＮウ
ェル２８を形成しても読み出し電圧を低くすることがで
きる。従って、撮像領域の必ずしも全面にＮウェル２８
が形成されている必要はない。
Ｎウェル２８が形成されているが、感光部１７の領域に
のみＮウェル２８を形成してもブルーミング余裕を確保
することができ、読み出しゲート２２の領域にのみＮウ
ェル２８を形成しても読み出し電圧を低くすることがで
きる。従って、撮像領域の必ずしも全面にＮウェル２８
が形成されている必要はない。
【００２３】
【発明の効果】請求項１の固体撮像素子では、感光部を
構成している第２の不純物層が浅くてもブルーミング余
裕を確保することができるので、この第２の不純物層を
形成するためのイオン注入時のマスクになる読み出しゲ
ートの電極の膜厚を薄くすることができる。このため、
アスペクト比を小さくすることができて加工が容易であ
り、且つ感光部への入射光のけられが少なくて感度が高
い。
構成している第２の不純物層が浅くてもブルーミング余
裕を確保することができるので、この第２の不純物層を
形成するためのイオン注入時のマスクになる読み出しゲ
ートの電極の膜厚を薄くすることができる。このため、
アスペクト比を小さくすることができて加工が容易であ
り、且つ感光部への入射光のけられが少なくて感度が高
い。
【００２４】請求項２の固体撮像素子では、感光部を構
成している第１の不純物層が読み出しゲートの閾値電圧
に与える影響が小さいので、ブルーミング余裕を確保し
つつ読み出し電圧を低くすることができる。
成している第１の不純物層が読み出しゲートの閾値電圧
に与える影響が小さいので、ブルーミング余裕を確保し
つつ読み出し電圧を低くすることができる。
【図１】本願の発明の一実施例の側断面図である。
【図２】図１のＩＩ−ＩＩ線に沿う位置における不純物
プロファイルを示すグラフである。
プロファイルを示すグラフである。
【図３】本願の発明の一従来例の側断面図である。
【図４】図３のＩＶ−ＩＶ線に沿う位置における不純物
プロファイルを示すグラフである。
プロファイルを示すグラフである。
１５ Ｐ++層
１６ Ｎ層
１７ 感光部
２１ Ｐ層
２２ 読み出しゲート
２５ 垂直ＣＣＤレジスタ
２８ Ｎウェル
Claims (2)
- 【請求項１】 感光部を構成している第１導電型の第１
の不純物層と、 この第１の不純物層下に設けられており、前記感光部を
構成している第２導電型の第２の不純物層と、 前記感光部から電荷転送部へ電荷を読み出す読み出しゲ
ートのチャネル部を含んで形成されている第１導電型の
第３の不純物層と、 この第３の不純物層のテール部と不純物プロファイルが
重畳している部分を有する第２導電型の第４の不純物層
とを具備し、 前記不純物プロファイルが重畳している部分は少なくと
も前記第２の不純物層下に位置 することを特徴とする固
体撮像素子。 - 【請求項２】 前記第４の不純物層が前記第３の不純物
層下にも設けられていることを特徴とする請求項１記載
の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17589794A JP3384509B2 (ja) | 1994-07-05 | 1994-07-05 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17589794A JP3384509B2 (ja) | 1994-07-05 | 1994-07-05 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823084A JPH0823084A (ja) | 1996-01-23 |
| JP3384509B2 true JP3384509B2 (ja) | 2003-03-10 |
Family
ID=16004147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17589794A Expired - Fee Related JP3384509B2 (ja) | 1994-07-05 | 1994-07-05 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384509B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100556A (en) * | 1997-11-14 | 2000-08-08 | Motorola Inc. | Method of forming a semiconductor image sensor and structure |
| JP2001291858A (ja) * | 2000-04-04 | 2001-10-19 | Sony Corp | 固体撮像素子及びその製造方法 |
-
1994
- 1994-07-05 JP JP17589794A patent/JP3384509B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823084A (ja) | 1996-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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