JP3380308B2 - 光半導体リレー装置 - Google Patents
光半導体リレー装置Info
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Description
置、特に、光結合素子を用いたスイッチングトランジス
タの駆動装置及びその駆動方法に関するものである。
素子が発光素子から発光する光を受光し、この受光した
光を電力に変換してスイッチイングトランジスタを駆動
する方式のものがある(例えば、特願昭63−1622
27。以下、文献Iと称する。)。
光半導体リレー装置の回路構成を示す。
と、受光素子62部と、放電回路72部及びスイッチイ
ングトランジスタ(MOSFETとも称する)64部と
から構成されている。
レー装置の駆動方法につき簡単に説明する。
とき発光素子60によって発生する光を受光素子62が
受光する。受光素子62は、複数個の受光ダイオードは
直列に接続されて受光すると受光素子62のアノード側
(R)及びカソード側(S)間に電力が発生する。この
とき発生した電力によってMOSFET64を駆動して
光半導体リレー装置はオン(ON)状態になる。
発光素子60の入力電流If を停止する。このとき、発
光素子60からの発光はなくなり、受光素子62の電力
も発生しない。しかし、MOSFET64中に蓄積され
ている電荷があるため、MOSFET64がすぐにはオ
フ状態にならない。そのため、光半導体リレー装置にM
OSFET64中に蓄積されている電荷を強制的に放電
させるための放電回路72を具えている。
タイオード68とNPN型トランジスタ70とから主と
して構成されている。そして、抵抗体66の一方の端子
は第1配線67に接続され、抵抗体66の他方の端子は
トランジスタ70のゲート電極側及びフォトダイオード
68のカソード側に接続されている。また、フォトダイ
オード68のアノード側は第2配線69に接続されてい
る。また、NPN型トランジスタ70のコレクタ側は、
第1配線67と接続され、エミッタ側は第2配線69と
接続されている。
ET64中に蓄積されている電荷を強制的に放電させる
ことができる。
ー装置をオフする場合につき説明する。
いるため、MOSFET64はすぐにはオフ状態ろなら
ない。従って、MOSFET64の蓄積電荷によって生
じた電流は、抵抗体66を流れてトランジスタ70のゲ
ート側からエミッタ側に流れる。このようにして第1配
線67のT点と第2配線69のU点との間が短絡される
ため、MOSFET64中に蓄積されている電荷を強制
的に放電させることができる。このとき、MOSFET
64はオフ状態になる。
た従来の光半導体リレー装置の駆動動作特性を測定する
と入力電流(If )の増加に伴って動作時間TON及び立
ち上がり時間Tr の応答速度が急に速くなる(図11参
照)。これに対して復帰時間TOFF 及び立ち下り時間T
f は、入力電流If が増加しても応答速度の変化は、少
ない(図11参照)。
り時間Tr が入力電流If の増加によって急速に変化す
ると、MOSFET64側の出力側にノイズ(特に、ス
パイクノイズ)が発生するという問題があった。
たものであり、すなわち、この発明の目的は、MOSF
ETの出力側に発生するスパイクノイズを除去して安定
な動作を可能にした光半導体リレー装置及びその駆動方
法を提供することにある。
と、発光素子から受光された光を電流に変換する受光素
子と、一端が受光素子の一端に接続され且つ他端が受光
素子の他端に接続された放電回路と、第1主電極が放電
回路の一端に接続され第2主電極が電源ラインに接続さ
れ且つ制御電極が放電回路の他端に接続されたスイッチ
ングトランジスタとを備える光半導体リレー装置に関す
る。そして、受光素子の一端と放電回路の一端との間ま
たは受光素子の他端と放電回路の他端との間に設けられ
た定電流回路をさらに備える。
受光素子の一端に接続された第1抵抗素子と、第1主電
極が第1抵抗素子の他端に接続され、第2主電極が放電
回路の一端に接続され且つ制御電極が放電回路の他端に
接続された第1トランジスタと、第1主電極が受光素子
の一端に接続され、第2主電極が第1トランジスタの制
御電極に接続され且つ制御電極が第1抵抗素子の他端に
接続された第2トランジスタとを備えることが望まし
い。
放電回路の他端に接続された第2抵抗素子と、第1主電
極が第2抵抗素子の他端に接続され、第2主電極が受光
素子の他端に接続された第3トランジスタと、第1主電
極が放電回路の他端に接続され、第2主電極が第1トラ
ンジスタの制御電極に接続され且つ制御電極が第2抵抗
素子の他端に接続された第4トランジスタと、一端が第
3トランジスタの第2主電極に接続され、他端が第3ト
ランジスタの制御電極に接続された電流制御用受光素子
と、放電制御用受光素子の放電制御用の光を照射する電
流制御用発光素子とを備えることが望ましい。
出した電流が、定電流回路および放電回路を経て受光素
子の他端に流入する。このとき、放電回路の一端の電位
がスイッチングトランジスタの第1主電極に印加され且
つ放電回路の他端の電位がスイッチングトランジスタの
制御電極に印加されるので、放電回路内で生じる電圧降
下がそのままスイッチングトランジスタの制御電極−第
1主電極間電圧となる。これにより、スイッチングトラ
ンジスタがオンする。ここで、定電流回路が設けられて
ない場合、受光素子および放電回路を含む電流経路を流
れる電流は、受光光量に依存する。また、この電流経路
を流れる電流の値が大きいほど、発光素子の入力電流変
化に対するスイッチングトランジスタの応答速度が速く
なる。そして、スイッチングトランジスタの応答速度が
速いほど、かかる入力電流が変化したときにスイッチン
グトランジスタの出力側でスパイクノイズが発生し易く
なる。これに対して、この発明では、この電流経路内
(すなわち、受光素子の一端と放電回路の一端との間ま
たは放電回路の他端と受光素子の他端との間)に定電流
回路が設けられている。このため、発光素子の入力電流
が変化しても、電流経路を流れる電流は変化しにくい。
このため、スイッチングトランジスタの応答速度が遅く
なるので、スパイクノイズが発生しにくい。
定電流回路および放電回路を含む電流経路には電流が流
れなくなる。このとき、スイッチングトランジスタの制
御電極には、電荷が蓄積されている。この蓄積電荷は、
放電回路を経て、スイッチングトランジスタの第1主電
極側に放電される。これにより、制御電極−第1主電極
間電圧が下降するので、スイッチングトランジスタがオ
フする。ここで、この発明の定電流回路は、受光素子の
一端と放電回路の一端との間または放電回路の他端と受
光素子の他端との間に設けられる。すなわち、スイッチ
ングトランジスタの制御電極から第1主電極側に流出す
る電流は、定電流回路を通過しない。このため、かかる
流出電流の電流値は、この発明の定電流回路によって抑
制されることがない。したがって、この発明によれば、
スイッチングトランジスタの制御電極に蓄積された電荷
を高速で放電することができるので、スイッチングトラ
ンジスタのオフ動作を高速化できる。
つき説明する。尚、各図面は、この発明が理解できる程
度に各構成成分及び配置関係を概略的に示してあるにす
ぎない。
ー装置の第1実施例の構成を説明するための回路構成図
である。
すると発光素子10部、受光素子12、定電流回路1
4、放電回路16及びスイッチングトランジスタ18か
らなっている。発光素子10には、外部電源により任意
の入力電流If が流れるように構成してある。この入力
電流If によって先ず発光素子10は発光する。
12を具えている。尚、受光素子12は、複数個のダイ
オードを直列に接続してある。また、受光素子12のア
ノード側は、スイッチングトランジスタ(以下、MOS
FETと称する。)18の制御電極側(以下、ゲート電
極と称する。)と接続してある。一方、受光素子12の
カソード側とMOSFET18の第2主電極(以下、ソ
ース電極と称する。)側間に定電流回路14が接続して
ある。そして、受光素子12のアノード端子とMOSF
ET18のゲート電極側及び受光素子のカソード端子と
MOSFET18のソース電極側間に放電回路16を接
続してある。尚、ここでは、発光素子10、定電流回路
14、放電回路16及びスイッチングトランジスタ18
を総称して光半導体リレー装置と称する。
例に用いる定電流回路の構成につき説明する。
第1導電型の第1トランジスタ22及び第2導電型の第
2トランジスタから構成されている。そして、第1抵抗
体20の一方の端子側及び第1トランジスタの第2主電
極(以下、エミッタ電極と称する。)は、第1接続点
(以下、B点と称する。)21に接続してある。尚、こ
こでは第1抵抗体20の抵抗値を例えば500KΩと
し、第1トランジスタ22としてNPN型トランジスタ
を用いる。
1トランジスタ22の制御電極(以下、ベース電極と称
する。)側及び第2トランジスタ24の第2主電極(以
下、ソース電極と称する。)側に接続してある。尚、こ
こでは第2トランジスタ24を電界効果型のトランジス
タ(MOSFET)とする。
(以下、ドレイン電極と称する。)側に第2接続点(以
下、D点と称する。)23を接続してある。また、第1
トランジスタ22の第1主電極(以下、コレクタ電極と
称する。)及び第2トランジスタ24の制御電極(以
下、ゲート電極と称する。)側は、第3接続点(以下、
I点と称する。)25と接続してある。
6につき簡単に説明する。
スタ26、ダイオード28、NPN型トランジスタ3
0、抵抗体32及びフォトダイオード34からなってい
る。そして、PNP型トランジスタ26のエミッタ電極
側をMOSFET18のゲート電極に接続し、一方、P
NP型トランジスタ30のコレクタ側をNPN型トラン
ジスタ30のベース電極側及びフォトダイオード34の
カソード側に接続してある。また、ダイオード28のカ
ソード側をPNP型トランジスタ26のエミッタ電極側
に接続し、アノード側を受光素子12のアノード側及び
PNP型トランジスタ26のベース側に接続してある。
更に、NPN型トランジスタ30のコレクタ電極側をP
NP型トランジスタ26のベース電極側に接続し、一
方、エミッタ電極側を抵抗体32の一方に端子に接続し
てある。また、抵抗体32の他方の端子をD点23に接
続してある。また、フォトダイオード34のアノード側
をD点23とF点間に接続してある。なお、このとき、
抵抗体32の抵抗を例えば510KΩとする。
明に先立ち、図1及び図2を参照して先ず、定電流回路
14の動作につき説明する。
23からB点21へ流れる。従って、D点23はB点2
1の電位より高くなるように構成してある。このため、
受光素子12からの供給電力(この場合は電流)が5μ
A(マイクロアンペア)を越えると定電流回路14が動
作を開始する。この電流値が5μAを越えたとき抵抗体
20の電圧降下は0.6V(設定値)より大きくなる。
このとき、電圧降下が大きくなることによって第1トラ
ンジスタ22がオン状態となる。従って、第2トランジ
スタ24のゲート電極側に蓄積されている電荷は第1ト
ランジスタ22を通って電流として流れる。このとき第
2トランジスタ24のゲート電極とソース電極間がショ
ートされるため、第2トランジスタ24中に蓄積されて
いた電荷が放電される。従って、第2トランジスタ24
がオフ状態に移行する。このとき、第1抵抗体20の電
圧は、0.6V以下となり、第1トランジスタ22はオ
フ状態に復帰する。このため、再度、第2トランジスタ
24のゲート電極側に電荷が供給されて第2トランジス
タ24は、オン状態に移行する。
によって定電流回路中で電流値を例えば5μAに制御で
きる。
レー装置のオン動作の駆動方法につき説明する。
発光素子10の入力電流If によって発光した光を受光
素子12が受光してこのとき受光素子12のアノード側
及びカソード側間に発生した電力をMOSFET18の
ゲート電極側に電圧として供給する。従って、MOSF
ET18は、ゲート−ソース電極間がオン状態となり定
電流回路14のD点23からB点21へ電流が流れる。
このとき、受光素子12のアノード側、MOSFET1
8のゲート電極側、MOSFET18のソース電極側及
び受光素子12のカソード側を結合するループ経路が形
成される。そして、電流値が設定値5μAを越えると定
電流回路が動作し始め、MOSFET18はオン状態と
なる。従って、光半導体リレー装置の動作時間TON及び
立ち上り時間Tr の応答速度を発光素子の入力電流If
の増減にかかわらずほぼ一定の安定領域に近づけること
ができる(図5)。
レー装置のオフ動作状態につき説明する。
と入力光がなくなり、受光素子12の電力が発生しなく
なる。しかし、MOSFET18中に蓄積されている電
荷があるため、MOSFET18がすぐにオフ状態とは
ならない。従って、MOSFET18のゲート電極側が
受光素子12のアノード側の電位よりも高い電位とな
る。このため、MOSFET18のゲート電極側から受
光素子のアノード側に電流が流れる。このとき放電回路
16のダイオード28が逆バイアス状態にあるため、電
流はダイオード28側には流れずにPNP型トランジス
タ26のエミッタ側に流れる。このときPNP型トラン
ジスタ26はオン状態となる。従って、電流は、PNP
型トランジスタ26のコレクタ側に流れるが、フォトダ
イオード34が逆バイアス状態であるため、NPN型の
トランジスタ30のベース電極側に流れる。このときN
PN型のトランジスタ30がオン状態となる。従って、
MOSFET18のゲート電極側から流れてきた電流
は、NPN型のトランジスタ30のエミッタ側を通って
抵抗体32に流れる。この結果、接続点Eと接続点F間
がショートされてMOSFET18中の電荷は放電され
る。そして、光半導体リレー装置はオフ状態となる。
定電流回路14を受光素子12のアノード側とMOSF
ET18のゲート電極側に接続した回路構成及び駆動方
法につき説明する。この場合は、第2トランジスタ24
を駆動するための発光素子36と受光素子38が新たに
必要になる。ただし、発光素子36は発光素子10を代
用することも可能である。この他の光半導体リレー装置
のオン及びオフ状態の動作は第1実施例のときと同様で
あるため、駆動方法の説明を省略する。尚、定電流回路
14をC点とE点間或はD点とF点間に設けても良い。
このとき、放電回路16は、A点とC点及びB点とD点
間に設ける。
用いてMOSFET18の端子側G及びH間の応答速度
を測定した結果を図5に示す。尚、横軸に入力電流(m
A)を取り、縦軸に応答速度(μs)を取って表してい
る。また、図中、点線で表した曲線は、TON曲線とTr
曲線の差を取ってプロットしてある。
(B)を参照して応答速度特性の測定回路及び測定方法
につき簡単に説明する。
光素子74部とMOSFET76部を表し、中間部は省
略して示してある。MOSFET76側の一方の端子に
抵抗体78が接続されており、この抵抗体(RL )78
は大地にアース80されている。また、このとき、MO
SFET76に流すドレイン電流(ID )を100mA
とし、抵抗体78(RL )の値を100Ωとする。そし
て、MOSFET76側の出力電圧(VOUT )及び入力
電流(If )を例えばシンクロスコープを用いて測定す
る。
る入力電流If 及び出力電圧VOUT波形をそれぞれ模式
的に示してある。図中、出力電圧の10%レベル及び9
0%レベルを取り、入力電流波形の立ち上り開始時から
電圧波形の90%レベルまでの期間を動作時間TONとす
る。また、出力電圧波形の10%レベルから90%レベ
ルまでの期間を立ち上り時間Tr とする。
力電圧の10%レベルまでの期間を復帰時間TOFF と
し、電圧波形の終了時点の90%レベルから出力電圧の
10%レベルまでの期間を立ち下り時間Tf とする。
12mA以上になると動作時間TONと立ち上り時間Tf
はほぼ一定の飽和曲線を示す。また、3mA〜12mA
内のTON曲線、Tr 曲線とも従来のものに比べて曲線の
勾配が緩やかになる。一方、復帰時間のTOFF 曲線は、
入力電流が減少するとわずかに応答速度は速くなり、立
ち下り時間のTf 曲線は、入力電流の値にかかわらず一
定の値となる。
例の構造及び駆動方法につき説明する。
成が第1実施例と異なっている。第2実施例の定電流回
路48は、第2及び第3抵抗体40、46と第1導電型
の第3及び第4トランジスタ42、44とからなってい
る。ここでは、第1導電型の第3及び第4トランジスタ
42、44としてNPN型トランジスタを用いる。
えている。以下、第4接続点41をL点、第5接続点4
7をN点と称する。そして、L点41は、第2抵抗体の
40の一方の端子に接続され、かつ、第3トランジスタ
42の第1主電極(以下、コレクタ電極と称する。)に
も接続されている。また、第2抵抗体40の他方の端子
は、第3トランジスタ42の制御電極(以下、ベース電
極と称する。)側に接続され、かつ、第4トランジスタ
44の第1主電極(以下、コレクタ電極と称する。)側
に接続されている。また、第2実施例の放電回路48は
文献Iに開示されているものと同一であるため、ここで
は詳細な説明を省略する。
に接続され、かつ、第4トランジスタ44の第2主電極
(以下、エミッタ電極と称する。)側に接続されてい
る。また、第3抵抗体46の他方の端子は、第4トラン
ジスタ44の制御電極(以下、ベース電極と称する。)
に接続され、かつ、第3トランジスタ42の第2主電極
(以下、エミッタ電極と称する。)側に接続されてい
る。
に先立ち、図7を参照して定電流回路48の駆動方法に
つき説明する。
からN点47の方向へ流れる。従って、L点41の電位
は、常に、N点47の電位より高くなる。例えば、一例
としてこの定電流回路48で5μAの一定電流値を得よ
うとする場合、第3抵抗体46の抵抗値を120KΩと
する。また、第2抵抗体40は、定電流回路として直接
動作自体には影響を与えないが、第3抵抗体46の経路
として必要になり、この第2抵抗体40の抵抗値を例え
ば820KΩとする。
れる電流は、第3トランジスタ42がオフ状態になって
いるため、第2抵抗体40通って第4トランジスタ44
のコレクタ側に流れる。このとき、第4トランジスタ4
4がオフ状態であるから第3トランジスタ42のベース
電極側に流れる。従って、第3トランジスタ42がオン
状態となる。このため、L点41からN点47に流れる
電流は、第3トランジスタ42を通り、第3抵抗体46
へ流れてN点47に至る。
値が5μAのとき第3抵抗体46の電圧降下が0.6V
になるように設定してある。この電圧降下0.6Vを越
えると第3抵抗体46に流れていた電流は第4トランジ
スタ44のベース電極側に流れ、第4トランジスタ44
がオン状態になる。そして、第3トランジスタ42のベ
ース電極側に流れていた電流は、第4トランジスタ44
のコレクタ電極側からエミッタ電極側に流れるため、第
3トランジスタ42はオフ状態になる。
0.6Vより低くなる。この結果、第4トランジスタ4
4はオフ状態に戻る。このような一連の動作を繰り返す
ことによってN点47から流れる電流を一定にすること
ができる。
ノード側とMOSFET18のゲート電極側に接続した
ときの光半導体リレー装置のオン及びオフ状態の駆動方
法につき図6を参照して説明する。
発光させる。この光を受光して受光素子12のアノード
及びカソード間に電力を発生する。この電力によって発
生した電流は、受光素子12のアノード側のJ点から定
電流回路48を通ってMOSFET18のゲート電極側
に流れ、更に、MOSFET18のソース電極側に流れ
る。そして、受光素子12のカソード側にあるK点に達
する。こうして、J点、N点、O点、K点及びJ点に至
るループが形成される。そして、定電流回路48の電流
が5μAを越えると定電流回路48が動作しはじめ、M
OSFET18をオン状態にする。
る場合につき説明する。
光素子12側に発生する電力をなくする。しかし、MO
SFET18中に蓄積されている電荷があるため、N点
47の電位がL点41の電位よりも高くなり、電流の流
れる方向は、第3抵抗体46を通って第4トランジスタ
44のベース電極側に流れる。そして、第4トランジス
タ44のコレクタ電極を経て第2抵抗体40へ流れる。
その後、第2抵抗体40へ流れた電流は、放電回路56
の抵抗体50を経てNPN型トランジスタ54のベース
電極側に流れる。
ン状態にする。このため、電流は、トランジスタ54の
エミッタ電極側を経て受光素子12のカソード側K点と
M点間との接続点に流れる。このため、L点及びM点間
がショートされてMOSFET18中に蓄積されている
電荷を放電する。このような一連の動作によって光半導
体リレー装置はオフ状態になる。
度特性をプロットした結果を図9に示す。
る応答速度の依存性は、入力電流が約5mA〜約20m
Aの領域にあるとき動作時間のTON曲線及び立ち上り時
間のTr 曲線はほぼ一定の飽和曲線に近づく。また、復
帰時間のTOFF 曲線と立ち下り時間のTf 曲線とは、一
定の応答速度になる。
素子12のカソード側とMOSFET18のソース電極
側の間に結合した例を図8に示す。図8のようにK点と
M点間に定電流回路48を直列に接続させても図9と同
様な入力電流−応答速度特性の結果が得られた。
度曲線の結果からも理解できるように、第1及び第2実
施例の定電流回路を用いた場合、入力電流の増減にかか
わらず広い領域でTON及びTr の応答速度曲線の勾配を
小さくできる。このように動作時間TON及び立ち上り時
間Tr を安定することによってMOSFET18側の出
力に発生するスパイクノイズは抑制されて負荷リレー回
路の動作は安定する。
48をL点とN点間或はK点とM点間とに設けたが、何
らこれに限定されるものではなく、例えば定電流回路4
8をJ点とL点間或はM点とO点間に設けても良い。ま
た、この発明の第1実施例で用いた放電回路16の代わ
りに第2実施例の放電回路56を用いても良い。
電流回路の抵抗体または放電回路の抵抗体の数値は、一
例にすぎず入力電流に対する応答速度の依存性を小さく
できる範囲であれば、かならずしもこれに限定されるも
のではない。
の発明によれば、定電流回路を受光素子の一端と放電回
路の一端との間または放電回路の他端と受光素子の他端
との間に設けたので、スイッチングトランジスタがオン
する時にスパイクノイズが発生しにくく且つスイッチン
グトランジスタが高速でオフする光半導体リレー装置を
提供することができる。
レー装置の回路構成を説明するための構成図である。
明するための構成図である。
レー装置の回路構成を説明するための構成図である。
を測定するための測定回路図及び動作特性図である。
力電流−応答速度特性図である。
レー装置の回路構成を説明するための構成図である。
明するための構成図である。
レー装置の回路構成を説明するための構成図である。
速度特性図である。
ための構成図である。
入力電流−応答速度特性図である。
Claims (3)
- 【請求項1】 発光素子と、前記発光素子から受光され
た光を電流に変換する受光素子と、一端が前記受光素子
の一端に接続され且つ他端が前記受光素子の他端に接続
された放電回路と、第1主電極が前記放電回路の前記一
端に接続され第2主電極が電源ラインに接続され且つ制
御電極が前記放電回路の前記他端に接続されたスイッチ
ングトランジスタとを備える光半導体リレー装置であっ
て、 前記受光素子の前記一端と前記放電回路の前記一端との
間または前記受光素子の前記他端と前記放電回路の前記
他端との間に設けられた定電流回路をさらに備えること
を特徴とする光半導体リレー装置。 - 【請求項2】 前記定電流回路が、 一端が前記受光素子の前記一端に接続された第1抵抗素
子と、 第1主電極が前記第1抵抗素子の他端に接続され、第2
主電極が前記放電回路の前記一端に接続され且つ制御電
極が前記放電回路の前記他端に接続された第1トランジ
スタと、 第1主電極が前記受光素子の前記一端に接続され、第2
主電極が前記第1トランジスタの前記制御電極に接続さ
れ且つ制御電極が前記第1抵抗素子の前記他端に接続さ
れた第2トランジスタと、 を備えることを特徴とする請求項1に記載の光半導体リ
レー装置。 - 【請求項3】 前記定電流回路が、 一端が前記放電回路の前記他端に接続された第2抵抗素
子と、 第1主電極が前記第2抵抗素子の他端に接続され、第2
主電極が前記受光素子の前記他端に接続された第3トラ
ンジスタと、 第1主電極が前記放電回路の前記他端に接続され、第2
主電極が前記第1トランジスタの制御電極に接続され且
つ制御電極が前記第2抵抗素子の前記他端に接続された
第4トランジスタと、 一端が前記第3トランジスタの前記第2主電極に接続さ
れ、他端が前記第3トランジスタの前記制御電極に接続
された電流制御用受光素子と、 前記放電制御用受光素子の放電制御用の光を照射する電
流制御用発光素子と、 を備えることを特徴とする請求項1に記載の光半導体リ
レー装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24111593A JP3380308B2 (ja) | 1993-09-28 | 1993-09-28 | 光半導体リレー装置 |
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JP24111593A JP3380308B2 (ja) | 1993-09-28 | 1993-09-28 | 光半導体リレー装置 |
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JPH0799433A JPH0799433A (ja) | 1995-04-11 |
JP3380308B2 true JP3380308B2 (ja) | 2003-02-24 |
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Family Applications (1)
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---|---|---|---|---|
JPH0879041A (ja) * | 1994-08-31 | 1996-03-22 | Oki Electric Ind Co Ltd | 光半導体リレーとこれを用いたコントローラ、電力供給装置及び端末装置切換装置 |
JP2004103559A (ja) | 2002-07-15 | 2004-04-02 | Toshiba Corp | Mems装置 |
-
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- 1993-09-28 JP JP24111593A patent/JP3380308B2/ja not_active Expired - Fee Related
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