JP3375658B2

JP3375658B2 - 並列計算機およびそのためのネットワーク

Info

Publication number: JP3375658B2
Application number: JP06306592A
Authority: JP
Inventors: 茂雄武内; 英夫和田; 直樹濱中; 順二中越; 輝雄田中; 康洋緒方; 達鳥羽; 光祥猪貝
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 2003-02-10
Anticipated expiration: 2018-02-10
Also published as: JPH05265976A; US5742766A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列計算機の各プロセッ
サから出力される同期信号の論理演算を高速に行いうる
並列計算機およびそれに用いるネットワークに関する。

【０００２】

【従来の技術】計算機を用いて何らかの物理現象を数値
的に解くとき、まずその物理現象を支配する偏微分方程
式を適当に離散化して近似する。そして、初期条件、境
界条件を与えて得られる連立１次方程式を反復解法を用
いて求解する手法が一般によく用いられる。反復解法で
は、求解、求解値の収束誤差検出、収束判定の手続きか
らなる演算処理を、収束誤差が誤差の許容範囲を満たす
まで繰り返す。

【０００３】並列計算機では、上記演算処理を各プロセ
ッサに分散して並列に実行し、各プロセッサでの演算処
理の終了後、全プロセッサの収束判定結果から再度演算
処理を繰り返すか否かを決定する。全プロセッサが収束
しているときにはそこで完了し、１つでも収束していな
いプロセッサが存在する場合には再度演算処理を繰り返
す。したがって並列計算機では、全プロセッサの演算処
理が終了していることを判定する終了判定機能と、全プ
ロセッサの演算処理が終了した時点で各プロセッサの生
成した収束判定結果から全体の収束判定を行ない、全プ
ロセッサに結果を通知する収束判定機能が必要である。

【０００４】上記終了判定機能と収束判定機能を実現す
る従来技術としては、星野力：「ＰＡＸコンピュー
タ」、ｐｐ５２−６０、ｐｐ８５−８６（オーム社）に
記載の方式が挙げられる。この方式では、全てのプロセ
ッサをプロセッサ間のメッセージ転送用信号線とは別に
設けられたオープンコレクタバスに接続する。そして、
各プロセッサは同期コードを該バスに出力し、全プロセ
ッサが同一の同期コードを出力していることを確認する
ことによって同期を取る。これによって、上記終了判定
機能を実現している。また同様に、各プロセッサが収束
判定結果を該バスに出力し、該バス上で生成した論理積
の結果を全プロセッサが確認することによって上記収束
判定機能を実現している。

【０００５】

【発明が解決しようとする課題】前記従来技術に記され
た方式は、オープンコレクタバス上のワイヤード論理機
能を用いたものである。そのため、この従来方式を大規
模なシステムに適用した場合、バスの負荷容量が大きく
なり遅延時間もそれにつれて大きくなるという問題があ
る。

【０００６】また全プロセッサをいくつかのグループに
分割し、それぞれに異なったユーザジョブを割当てて実
行する運用形態、所謂マルチジョブ環境を実現しようと
する場合、上記終了判定あるいは収束判定のための同期
コードを送る信号線としては、上記プロセッサの分割数
分のビット幅を持つバスが必要になる。

【０００７】本発明の目的は、各プロセッサからの同期
信号に高速に論理演算を行い、結果を各プロセッサに転
送することのできるネットワークを提供することであ
る。

【０００８】本発明の他の目的は、プロセッサを群に分
けたときに、それぞれの群内で上記論理演算を行いうる
ネットワークを提供することである。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の並列計算機は、複数のプロセッサと、該複
数のプロセッサ間で複数のメッセージを転送するスイッ
チ回路と、該複数のプロセッサからそれぞれ出力される
複数の特定信号に所定の処理を施し、その処理結果を該
複数のプロセッサに並列に出力する信号処理回路を有
し、該スイッチ回路はそれぞれ複数の入力端と複数の出
力端を有し、それぞれ、複数の入力端から入力された複
数のメッセージを並行に複数の出力端に転送する複数の
部分スイッチ回路からなり、該複数の部分スイッチ回路
は、いずれかの複数のプロセッサから送出された複数の
メッセージをそれぞれのメッセージにより決まる他の複
数のプロセッサに転送するように、互いにおよび該複数
のプロセッサに接続され、該信号処理回路は、それぞれ
該複数の部分スイッチ回路の一つに対応して設けられた
複数の部分処理回路からなり、各部分処理回路は、それ
ぞれ対応するスイッチ回路の複数の入力端に対応して設
けられた複数の入力端から入力される複数の特定信号に
該所定の処理を施し、その結果を特定信号として、その
対応するスイッチ回路の複数の出力端に対応して設けら
れた複数の出力端に並行して出力するものであり、該複
数の部分処理回路は、それぞれに対応する複数の部分ス
イッチ回路相互の接続関係と同じ接続関係で相互に接続
され、さらに該複数の部分処理回路と該複数のプロセッ
サとの接続関係と同じ接続関係で該複数のプロセッサに
接続されている。

【００１０】本発明のより望ましい態様では、該複数の
プロセッサは、複数のプロセッサ群からなり、各部分処
理回路は、その中の複数の入力端から入力された特定信
号の内、同じプロセッサ群から出力された特定信号また
はそれらの特定信号を処理して得られた特定信号以外の
信号をマスクするためのマスク回路を有する。

【００１１】

【作用】複数の部分信号処理回路により複数のプロセッ
サから出力される複数の特定の信号に対する処理を分散
して行うことができ、かつ、その結果をすべてのプロセ
ッサに並列に転送することが出来る。従って、従来技術
で生じた遅延時間の問題も生じない。また、上に述べた
マスク回路を使用して、複数のプロセッサをグループに
分け、それぞれのグループ内の複数のプロセッサで発生
される複数の特定信号を他のグループで発生される特定
信号ときりはなして処理できる。

【００１２】

【実施例】

（第１の実施例）図１は第１の実施例における並列計算
機の構成を示したものである。本実施例では複数のプロ
セッサ（以下、ＰＥと呼ぶ）例えば１００、８０１、８
０２、８０３が複数のＸ方向の相互接続スイッチ例えば
３００、３０１と複数のＹ方向の相互接続スイッチ例え
ば４００、４０１で相互に接続された並列計算機を示
す。各ＰＥはそれぞれに対応して設けられた中継スイッ
チ例えば２００、３００、６００又は７００を介してそ
れぞれ一つの相互接続スイッチと一つのＹ方向クロスバ
スイッチに接続されている。このように複数の相互接続
スイッチと中継スイッチを用いて構成したネットワーク
自体は公知である。例えば、特開平０１−１３１９５０
参照。より詳しく述べると、この種のネットワークは、
２次元空間の格子点の一つのアドレスを各ＰＥに割りあ
てる。各Ｘ方向相互接続スイッチは、ｙ座標値がある値
を有し、ｘ座標値が相互に異なるプロセット群を相互に
接続する。同様に各Ｙ方向相互接続スイッチはｘ座標値
がある値を有し、ｙ座標値が互いに異なるプロセッサ群
を相互に接続する。勿論、ネットワークを３次元以上の
空間に対応させることもできる。

【００１３】図１において、１００、８０１、８０２、
８０３は並列計算機を構成する一部プロセッサＰＥ（１
１）、ＰＥ（１ｎ）、ＰＥ（ｎ１）、ＰＥ（ｎｎ）を表
わす。内部の構成は同一である。ＣＰＵ１１０はプログ
ラムを実行する。メモリ１２０はプログラム、データを
保持する。同期制御レジスタ群１４０は、４個のレジス
タ１４１、１４２、１４３、１４４より構成され、終了
判定、収束判定に用いられる。メッセージレジスタ群１
３０は、２個のレジスタ１３１、１３２より構成され、
プロセッサ間のメッセージの送受信に用いられる。バス
１５０はＣＰＵ１１０、メモリ１２０およびレジスタ１
４１、１４２、１４３、１４４、１３１、１３２間のデ
ータ転送に用いられる信号線である。

【００１４】２００、５００、６００、７００は、対応
する一つのＸ方向相互接続スイッチと一つのＹ方向相互
接続スイッチとプロセッサとを結合する一部の中継スイ
ッチＥＸ（１１）、ＥＸ（１ｎ）、ＥＸ（ｎ１）、ＥＸ
（ｎｎ）を表わす。内部の構成は同一である。各中継ス
イッチは３ビットのルーティング制御レジスタＲＴＲ
（１〜３）２１０、同期信号中継スイッチ２２０、メッ
セージ中継スイッチ２３０から成る。メッセージ中継ス
イッチ２３０は、対応するプロセッサ例えばＰＥ（１
１）、Ｘ方向のクロスバスイッチ例えばＸＸＢ（１）３
００、Ｙ方向のクロスバスイッチＹＸ例えばＢ（１）４
００から送られるメッセージをスイッチングして、適当
な転送先に送出する。同期信号中継スイッチ２２０は、
同様に終了判定、収束判定に関連した信号線をルーティ
ング制御レジスタ（ＲＴＲ）２１０の制御に従ってスイ
ッチングし、適当な転送先に送出する。ルーティング制
御レジスタＲＴＲ（１〜３）２１０は、同期信号線の転
送順序の制御、および放送メッセージを全てのプロセッ
サに放送するための転送順序の制御を行なう。ルーティ
ング制御レジスタＲＴＲ（１〜３）２１０の値はプログ
ラムの実行開始前にあらかじめサービスプロセッサ等に
よって適当な値が設定される。

【００１５】３００、３０１は一部のＸ方向の相互接続
スイッチＸＸＢ（１）、ＸＸＢ（ｎ）を表わす。内部の
構成は同一である。各Ｘ方向相互接続スイッチはそのス
イッチの一つの入出力信号線対対応に設けられた同一構
成のスイッチユニット３０１、…３２０からなる。各ス
イッチユニット例えば３１０は、その相互接続スイッチ
に接続されている全中継スイッチから送られるメッセー
ジから１つを選択するセレクタ３１４と本発明で特徴的
な判定器３１１から成る。判定器３１１はその相互接続
スイッチに接続されている全ての中継スイッチから送ら
れてくる同期信号に基づいてそれぞれ終了判定するＡＮ
Ｄ回路３１２と、収束判定するＡＮＤ回路３１３より構
成される。なお、各セレクタ３１４を制御する回路は簡
単化のために図示していない。

【００１６】４００、４０１は一部のＹ方向の相互接続
スイッチＹＸＢ（１）、ＹＸＢ（ｎ）を表わす。内部の
構成は互いに同一である。各Ｙ方向相互接続スイッチ
は、Ｘ方向相互接続スイッチと同一の構成を有する。す
なわち、そのスイッチに接続されている中継スイッチ対
応に設けられた同一構成のスイッチユニット４１０，…
４２０からなる。各スイッチユニットは、その相互接続
スイッチに接続されている全中継スイッチから送られる
メッセージから１つを選択するセレクタ４１４と本発明
に特徴的な判定器４１１から成る。セレクタ４１４の制
御回路は簡単化のために図示していない。判定器４１１
は終了判定するために論理積を生成するＡＮＤ回路４１
２と、収束判定するために論理積を生成するＡＮＤ回路
４１３より構成される。

【００１７】各Ｘ方向相互接続スイッチの各入力信号線
が、全てのスイッチユニット３１０，…３２０のセレク
タ３１４に接続されているので、これらのセレクタはク
ロスバスイッチを構成している。

【００１８】このように、各Ｘ方向相互接続スイッチを
構成するセレクタの各々に対応して設けた判定器３１１
を有する点が本実施例の特徴である。

【００１９】同様に各Ｙ方向相互接続スイッチ４００又
は４０１もクロスバスイッチを構成するセレクタの各々
に対応して設けた判定器４１１を有する本実施例の特徴
である。

【００２０】さらに、本実施例では、同期信号のの転送
のための、複数の相互結合スイッチの相互の接続関係お
よびそれらとプロセッサとの接続関係は、メッセージの
転送のための、複数の相互結合スイッチの相互の接続関
係およびそれらとプロセッサとの接続関係と同じであ
る。

【００２１】この実施例における並列計算機では、プロ
セッサ間の通常の一対一メッセージは以下の手順で転送
される。即ち図１において、転送元のプロセッサ例えば
ＰＥ（１１）のＣＰＵ１１０は転送先プロセッサ、例え
ばＰＥ（ｎｎ）の番号を有するメッセージを、バス１５
０を介してメッセージレジスタ群１３０中のレジスタ１
３１にセットする。この転送先プロセッサの番号にはそ
のプロセッサに割り当てられた、二次元空間内の格子点
の座標が用いられる。メッセージは信号線１３１Ａを介
して中継スイッチＥＸ（１１）２００のメッセージ中継
スイッチ２３０に送られる。

【００２２】図３は中継スイッチＥＸ（１１）２００内
のルーティング制御レジスタＲＴＲ２１０の各ビットと
メッセージ中継スイッチ２３０において制御される出力
信号線の関係、および各ビットＲＴＲ（１〜３）の値と
出力信号線に出力する入力信号線の関係を示したもので
ある。ビットＲＴＲ（１）は出力信号線２３１Ａ、ＲＴ
Ｒ（２）は出力信号線２３２Ａ、ＲＴＲ（３）は出力信
号線２３３Ａをそれぞれ制御する。ＲＴＲ（１）が値０
のとき出力信号線２３１Ａには入力信号線３１４Ａが、
値１のとき入力信号線４１４Ａが選択されて出力され
る。ＲＴＲ（２）、（３）も図示した通りである。本実
施例ではルーティング制御レジスタＲＴＲ（１〜３）に
はそれぞれ値１、０、１が予めセットされているものと
仮定する。すなわち、ＰＥ（１１）から線１３１Ａに送
出されたメッセージは線２３２Ａを介してＸ方向相互接
続スイッチ３００に転送され、一方、この相互接続スイ
ッチ３００から線３１４Ａに送出されたメッセージは線
２３３Ａを介してＹ方向相互接続スイッチ４００に転送
され、また、このスイッチ４００から線４１４Ａに転送
されたメッセージは線２３１Ａを介してＰＥ（１１）に
転送されるようになっている。

【００２３】図１をに戻り、本実施例ではメッセージ中
継スイッチ２３０ではＰＥ（１１）から送出されたメッ
セージをＹ方向の相互接続スイッチＹＸＢ（１）４００
にメッセージを転送する。

【００２４】メッセージは信号線２３２Ａ、或いは２３
３Ａ各を介して相互接続スイッチＸＸＢ（１）内の全て
のスイッチユニット３１０ないし３２０に送られる。そ
してメッセージに付加されている転送先プロセッサ番号
で示されるプロセッサが接続されているＹ方向相互接続
スイッチ（今の例ではＹＸＢ（ｎ））に接続された中継
スイッチ（今の例ではＥＸ（１ｎ））に対応して設けら
れたスイッチユニット（今の例では３２０）内の制御回
路（図示せず）が、このメッセージ内の転送先プロセッ
サ番号に基づき、そのスイッチユニット内の、セレクタ
３１４でこのメッセージを選択させ、その出力信号線
（今の例では３２４Ａ）を介して対応する中継スイッチ
（今の例では５００）に送る。

【００２５】中継スイッチ５００ではこのメッセージを
さらにＹ方向相互接続スイッチ４０１に転送する。

【００２６】このメッセージとは、このＹ方向相互接続
スイッチＹＸＢ（ｎ）内の全てのスイッチユニット４１
０に送られ、転送先プロセッサ番号のＹ座標と同じＹ座
標を有するプロセッサに接続された中継スイッチ（今の
例ではＥＸ（ｎｎ））に対応するスイッチユニット４１
０内のセレクタで選択され、この中継スイッチＥＸ（ｎ
ｎ）を介してプロセッサＰＥ（ｎｎ）に転送される。

【００２７】このようにして最短経路で転送先プロセッ
サにメッセージが転送される。

【００２８】本発明はメッセージの放送と類似している
ため、終了判定方法、収束判定方法を説明する前に、メ
ッセージの放送方法について説明する。

【００２９】全プロセッサへのメッセージの放送は次の
ようにして行なわれる。送信元プロセッサ例えばＰＥ
（１１）１００から送出された放送メッセージは、線１
３１Ａを介して中継スイッチＥＸ（１１）２００のメッ
セージ中継スイッチ２３０に送られ、出力信号線２３２
Ａに出力され、Ｙ方向の相互接続スイッチＸＸＢ（１）
３００に送られる。

【００３０】相互接続スイッチＸＸＢ（１）３００で
は、メッセージはスイッチユニット３１０ないし３２０
に送られる。そして各スイッチユニットに設けられた制
御回路（図示せず）が放送メッセージであることを認識
すると、そのスイッチユニットのセレクタ３１４がその
放送メッセージを選択する。その結果、全てのスイッチ
回路のセレクタがこのメッセージを選択し、信号線３１
４Ａないし３２４Ａを介して、中継スイッチＥＸ（１
１）２００ないしＥＸ（１ｎ）５００に転送する。

【００３１】それらの中継スイッチ内のメッセージ中継
スイッチ２３０ではこの放送メッセージを、ルーティン
グ制御レジスタＲＴＲ（３）の制御に従い、信号線２３
２Ａに出力する。他の中継スイッチでも同様の動作を行
なう。この結果、全てのＹ方向相互接続スイッチＹＸＢ
（１）４００〜ＹＸＢ（ｎ）４０１にこの放送メッセー
ジが送られる。

【００３２】メッセージが転送されたＹ方向の各相互接
続スイッチＹＸＢ（１）４００でも、横方向の相互接続
スイッチＸＸＢ（１）３００と同様の動作によって、全
てのスイッチユニットのセレクタ３１４でその放送メッ
セージが選択され、信号線４１４Ａないし４２４Ａを介
して、中継スイッチＥＸ（１１）２００ないしＥＸ（ｎ
１）６００に転送される。他の縦方向の相互接続スイッ
チにでも同様の動作が行なう。

【００３３】メッセージ中継スイッチ２００では、ルー
ティング制御レジスタＲＴＲ（１）の制御に従い、信号
線４１４Ａから送られてきたメッセージを信号線２３１
Ａを介してＰＥ（１１）に送るに出力する。他の中継ス
イッチでも同様の動作を行なう。

【００３４】プロセッサＰＥ（１１）１００では信号線
２３１Ａによって送られてきたメッセージがレジスタ１
３２にセットされ、バス１５０を介してメモリ１２０に
書き込まれる。全てのプロセッサでメッセージがメモリ
に書き込まれることにより、送信元のプロセッサも含
め、全プロセッサに同一のメッセージが放送できる。

【００３５】以上でメッセージの送信動作の説明を終え
る。

【００３６】図２は、並列計算機を用いて数値計算を行
なう場合の典型的な処理手順の概要を示したものであ
る。各プロセッサ（図中のＰＥ（１１）、ＰＥ（１
ｎ）、ＰＥ（ｎ１）、ＰＥ（ｎｎ））はそれぞれ独立し
て演算処理を実行する。即ち、連立１次方程式の近似解
を求め（求解・・・１）、前回の演算処理で得た近似解
と今回の演算処理で得た近似解の比較を行なう（収束誤
差検出・・・２）。そして、比較によって得られた近似
解の比較結果の全てが予め定められた収束判定誤差の範
囲に収まっているか否か収束判定する（ＰＥ内収束判定
・・・３）。プロセッサ内で収束判定を行なった後、全
プロセッサでの演算処理の完了を待つ（終了判定・・・
４）。そして演算処理が完了した後、全体の収束判定
（全ＰＥ収束判定・・・５）を行ない、再度演算処理を
繰り返すか否か決定する。図中の１、２、３はプログラ
ムで実行されるソフトウェア処理、４、５はプロセッサ
の専用ハードウェアで実行されるハードウェア処理であ
る。

【００３７】次に以上の処理のうち、終了判定、全ＰＥ
収束判定を行なう手順を図１を用いて説明する。

【００３８】各ＰＥではＣＰＵ１１０が、メモリ１２０
からバス１５０を介してデータを読みだして計算を行な
い近似解を求解する。その結果と同じくメモリ１２０に
格納されている前回の演算処理において求めた近似解を
比較し収束誤差を求めた後、結果が許容できる収束誤差
の範囲内か否か収束判定する。収束判定が終了すると演
算処理が完了し、ＣＰＵ１１０はバス１５０を介して同
期出力レジスタ１４１に演算処理が完了したことを示す
演算完了信号として値１をセットする。それと同時に、
収束判定した結果すべてのデータが収束誤差の範囲内な
らば、同様にバス１５０を介して収束結果出力レジスタ
１４３に収束結果信号として値１を、そうでなければ０
をセットする。それ以降、ＣＰＵ１１０は同期入力レジ
スタ１４２を監視し、それが値１になるのを待つ。同期
出力レジスタ１４１および収束結果出力レジスタ１４３
の値は、それぞれ信号線１４１Ａ、信号線１４３Ａを介
して中継スイッチＥＸ（１１）１００に送られる。他の
プロセッサも同様である。

【００３９】以上の処理のうち終了判定、全ＰＥ収束判
定を行なう手順の概要を図７を用いて説明する。

【００４０】図７はプロセッサＰＥ（１１）〜ＰＥ（ｎ
ｎ）から出力された終了判定信号、全ＰＥ収束判定信号
を行なうための信号（図では１本にまとめてある）が、
放送メッセージと同じように中継スイッチ、ＥＸ（１
１）〜相互結合スイッチ内を伝わる様子を示している。
プロセッサＰＥ（１１）から出力された信号線は中継ス
イッチＥＸ（１１）を介して横方向の相互結合スイッチ
ＸＸＢ（１）に送られる。相互結合スイッチＸＸＢ
（１）では、プロセッサＰＥ（１１）〜ＰＥ（１ｎ）か
ら送られる信号線の論理積が判定器３１１内のＡＮＤ回
路によって取られ、プロセッサＰＥ（１１）〜ＰＥ（１
ｎ）の終了判定、収束判定が行なわれる。その結果を図
示したよう中継スイッチＥＸ（１１）〜ＥＸ（１ｎ）に
並列に転送する。さらに中継スイッチＥＸ（１１）〜Ｅ
Ｘ（１ｎ）では、その情報をＹ方向の相互結合スイッチ
に送るように中継する。他のＹ方向の相互結合スイッチ
でも同様に、Ｘ方向に接続されたプロセッサの終了判
定、収束判定を行なっている。Ｙ方向の相互結合スイッ
チＹＸＢ（１）では、中継スイッチＥＸ（１１）〜ＥＸ
（ｎ１）から送られるＸ方向に並べられたプロセッサの
終了判定、収束判定の結果を入力とし、論理積が各判定
器４１１内のＡＮＤ回路によって取られ、全プロセッサ
の終了判定、収束判定が行なわれる。その結果を中継ス
イッチＥＸ（１１）〜ＥＸ（ｎ１）に並列に転送する。
他のＹ方向の相互結合スイッチも同様の動作を行なう。
ＥＸ（１１）及び全ての中継スイッチでその結果をプロ
セッサに転送することによって、全てのプロセッサが同
時に全プロセッサの終了判定、収束判定の結果を知るこ
とができる。

【００４１】次に図１を用いて詳細な動作を説明する。

【００４２】図４（ａ）は同期信号中継スイッチ２２０
の構成を示し、（ｂ）はルーティング制御レジスタＲＴ
Ｒ（１〜３）２１０による制御を示したものである。２
２１、２２２、２２３、２２４、２２５、２２６はそれ
ぞれ２入力のセレクタである。ＲＴＲ（１）はセレクタ
２２１、２２２を制御し、ＲＴＲ（２）はセレクタ２２
３、２２４を、ＲＴＲ（３）はセレクタ２２５、２２６
を制御する。ＲＴＲ（１）が値０のとき、セレクタ２２
１では入力信号線３１２Ａ、セレクタ２２２では入力信
号線３１３Ａが選択され、値１のときセレクタ２２１で
は入力信号線４１２Ａが選択され、セレクタ２２２では
入力信号線４１３Ａが選択されて出力される。ＲＴＲ
（２）、ＲＴＲ（３）も同様で、図示した通りである。

【００４３】既に記述した通り、本実施例では、ルーテ
ィング制御レジスタＲＴＲ（１〜３）２１０にあらかじ
め値１、０、１が設定されていると仮定している。従っ
て、ＰＥ（１１）から信号線１４１Ａ、１４３Ａを介し
て送られた演算終了信号と収束結果信号は、ＲＴＲ
（２）に設定された値０により図３に示した制御に従
い、セレクタ２２３、２２４で選択され、それぞれ信号
線２２３Ａ、２２４Ａを介してＸ方向の相互結合スイッ
チＸＸＢ（１）に送られる。他の全ての中継スイッチも
同様である。

【００４４】各中継スイッチから送られた二つの信号
は、いずれもその相互接続スイッチ内の全てのスイッチ
回路３１０，…３２０へ送られる。

【００４５】ＰＥ（１１）〜ＰＥ（１ｎ）の全プロセッ
サで演算処理が完了している場合、同一のＸ方向相互ス
イッチ３００に接続されたＥＸ（１１）〜ＥＸ（１ｎ）
のセレクタ２２３（図４）から送られる値はすべて１と
なり、ＸＸＢ（１）３００内の全てのスイッチユニット
内のＡＮＤ回路３１２で論理積が生成され、ＥＸ（１
１）〜ＥＸ（１ｎ）に対して部分演算した後の演算完了
信号として値１が並列に出力される。またそのとき、Ｐ
Ｅ（１１）〜ＰＥ（１ｎ）の全プロセッサで演算処理が
収束している場合、ＥＸ（１１）〜ＥＸ（１ｎ）のセレ
クタ２２４から送られる収束結果信号がすべて１とな
り、ＸＸＢ（１）３００内の全てのスイッチユニット内
のＡＮＤ回路３１３で論理積が生成されＥＸ（１１）〜
ＥＸ（１ｎ）に対して部分演算した後の収束結果信号と
して値１が、すべてが１でない場合には値０が並列に出
力される。

【００４６】ＥＸ（１１）２００では、信号線３１２
Ａ、３１３Ａを介してＸＸＢ（１）３００から送られて
きた部分演算後の演算完了信号と収束結果信号は、ＲＴ
Ｒ（３）に設定されている値１により図４に示した制御
に従い、セレクタ２２５、２２６で選択され、それぞれ
信号２２５Ａ、２２６Ａを介してＹＸＢ（１）４００に
送られる。他の全ての中継スイッチでも同様に動作す
る。

【００４７】この相互接続スイッチ２００でも、そこに
供給されたこれらの信号は、そのスイッチ２００内の全
てのスイッチユニット３１０，…３２０に送られる。

【００４８】セレクタ２２５から送られる演算完了信号
は横方向の一行全てのプロセッサの演算処理が完了して
いるか否かを示している。ＰＥ（１１）〜ＰＥ（ｎｎ）
のすべてのプロセッサで演算処理が完了している場合、
ＥＸ（１１）〜ＥＸ（ｎ１）のセレクタ２２５から送ら
れる値がすべて１となり、ＹＸＢ（１）４００内のＡＮ
Ｄ回路４１２で論理積が生成されＥＸ（１１）〜ＥＸ
（ｎ１）に対して値１が並列に出力される。またそのと
き、横方向の一行全てのプロセッサで演算処理が収束し
ている場合、ＥＸ（１１）〜ＥＸ（ｎ１）のセレクタ２
２６から送られる値がすべて１となり、ＹＸＢ（１）４
００内のＡＮＤ回路４１３で論理積が生成されＥＸ（１
１）〜ＥＸ（ｎ１）に対して値１、すべてが１でない場
合には値０が並列に出力される。他の全ての縦方向の相
互結合スイッチでも同様である。

【００４９】ＥＸ（１１）では、信号線４１２Ａ、４１
３Ａを介してＹＸＢ（１）４００から送られてきた情報
は、ＲＴＲ（１）に設定されている値１により図３に示
した制御に従い、セレクタ２２１、２２２で選択され、
それぞれ信号線２２１Ａ、２２２Ａを介してＰＥ（１
１）１００に送られる。他の全ての中継スイッチでも同
様である。

【００５０】全てのプロセッサの演算処理が完了する
と、ＥＸ（１１）のセレクタ２２１から送られる値が１
になり同期入力レジスタ１４２に値１がセットされる。
同期入力レジスタ１４２をプログラムによって監視して
いたＣＰＵ１１０は同期入力レジスタ１４２が値１にな
ったことを認識すると、全プロセッサの収束判定結果を
見るために収束結果入力レジスタ１４４を読みだす。こ
のとき収束結果入力レジスタ１４４は、ＥＸ（１１）２
００のセレクタ２２２から信号線２２２を介して送られ
る値によって、全てのプロセッサの演算処理結果が収束
している場合には値１が、そうでない場合には値０がセ
ットされている。したがって、収束結果入力レジスタ１
４４を読みだすと、再度演算処理を繰り返すのか、ある
いは演算処理を終了するのかを瞬時に判断することがで
きる。再度演算処理を繰り返す場合、同期出力レジスタ
１４１、収束結果出力レジスタ１４２、同期入力レジス
タ１４３、収束結果入力レジスタ１４４を値０にクリア
した後、次の演算処理を開始する。以上のプロセッサで
の処理は、全てのプロセッサで行なわれる。

【００５１】以上説明したように、全てのＸ方向の相互
結合スイッチにおいて、Ｘ方向の一行全てのプロセッサ
に関する演算完了信号および収束結果信号のそれぞれに
ついての論理積を生成し、次に全てのＹ方向の相互結合
スイッチにおいて、Ｘ方向の相互接続スイッチによって
生成された信号を用いてさらにＹ方向の論理積を生成
し、結果を各プロセッサに送る。これによって、全ての
プロセッサが同時に全プロセッサが出力する情報の論理
積を得ることが可能となる。

【００５２】本発明では、信号線の特性の違いによる高
速化のみならず、終了判定、収束判定に用いる信号線
を、プロセッサ間のメッセージ転送のための信号線と同
一のトポロジとしたことによって、相互接続スイッチ内
のスイッチユニットを同一構成に、また全ての中継スイ
ッチを同一の構成で実現することが可能である。

【００５３】（第２の実施例）第２の実施例は、プロセ
ッサを複数のグループに分割し、全プロセッサではなく
グループに属するプロセッサ群のみ用い、同様の計算を
行なうようにしたものである。

【００５４】図８は、Ｘ方向、Ｙ方向のプロセッサ数が
４台の場合について、３つのプロセッサのグループＧ
１，Ｇ２，Ｇ３に分割されている並列計算機を示す。

【００５５】同一グループに属するプロセッサは、互い
に関連するプログラムを並列に実行する。異なるグルー
プでは、互いに独立なプログラムが実行される。このよ
うに、グループに分割された計算機の場合、終了判定、
全ＰＥ収束判定も同一グループに属するプロセッサ間で
行なう必要がある。

【００５６】図５は第２の実施例における並列計算機の
構成を示したものである。図５は判定器３１１、４１１
の構成が異なる他、図１と同じ構成である。従って、相
違点である判定器３１１、４１１についてのみ説明す
る。

【００５７】図６は、判定器３１１の内部の構成を示し
たものである。グループ分割制御レジスタ３３０は、そ
の判定器に接続されている周期信号中継スイッチ２２０
に接続されているＰＥ（以下、これをそのスイッチは格
又はその判定器に対応するＰＥと呼ぶ）の所属するグル
ープに属するプロセッサを、自分のプロセッサを含め明
示するものである。即ち、グループ分割制御レジスタ３
３０におけるビット１〜ｎは、それぞれＰＥ（１１）〜
ＰＥ（１ｎ）に対応し、値１がセットされているプロセ
ッサがその判定器に対応するＰＥと同一グループに属し
ていることを示す。

【００５８】インバータ３４０は、グループ分割制御レ
ジスタ３３０にセットされている値の否定を生成し、Ｏ
Ｒ回路３５０はインバータ３４０の出力と、信号線２２
３Ａないし５２３Ａを介してＥＸ（１１）〜ＥＸ（１
ｎ）のセレクタ２２３から送られる値の論理和を生成す
る回路である。ＡＮＤ回路３１２はＯＲ回路３５０の出
力を図示したようにｎビット単位で入力し、論理積を生
成する回路である。ＯＲ回路３６０はインバータ３４０
の出力と、信号線２２４Ａないし５２４Ａを介してＥＸ
（１１）〜ＥＸ（１ｎ）のセレクタ２２４から送られる
値の論理和を生成する回路である。ＡＮＤ回路３１３は
ＯＲ回路３６０の出力を図示したようにｎビット単位で
入力し、論理積を生成する回路である。これらのインバ
ータ３４０とオア回路３５０、３６０は、アンド回路３
１２、３１３に入力する信号２２３Ａ−５２３Ａと２２
４Ａ−５２４Ａを，レジスタ３３０の値によりマスクす
る回路を構成している。

【００５９】グループ分割制御レジスタ３３０に値１が
セットされている、即ち同一グループに属していること
を示している場合には、インバータ３４０の出力は値０
となり、信号線２２３Ａないし５２３Ａを介してＥＸ
（１１）〜ＥＸ（１ｎ）のセレクタ２２３から送られる
値がそのままＯＲ回路３５０の出力に反映されることに
なる。また、値０がセットされている、即ち同一グルー
プに属していないことを示している場合には、インバー
タ３４０の出力は値１となり、ＯＲ回路３５０の出力は
必ず値１になる。これによって、同一グループに属して
いるプロセッサからの値のみを選択してＡＮＤ回路３１
２に入力し、論理積を生成することが可能となる。同様
に、同一グループに属しているプロセッサからの値のみ
を選択してＡＮＤ回路３１３に入力し、論理積を生成す
ることが可能となる。

【００６０】スイッチユニット３２０の判定器も同様
に、グループ分割制御レジスタはＰＥ（１ｎ）に対応
し、ＰＥ（１ｎ）の所属するグループに属するプロセッ
サを、自分のプロセッサを含め明示する。

【００６１】以上のＸ方向の相互結合スイッチＸＸＢ
（１）３００内のグループ分割制御レジスタによって、
ＰＥ（１１）〜ＰＥ（１ｎ）を任意の複数のグループに
分割できる。

【００６２】判定器４１１の内部の構成は判定器３１１
と同様であり、信号線２２３Ａ、２２４Ａ、５２３Ａ、
５２４Ａ、３１２Ａ、３１３Ａを、それぞれ信号線２２
５Ａ、２２６Ａ、６２５Ａ、６２６Ａ、４１２Ａ、４１
３Ａに置き換えたものである。これによって、同様に縦
方向の相互結合スイッチＹＸＢ（１）４００内のグルー
プ分割制御レジスタによって、ＰＥ（１１）〜ＰＥ（ｎ
１）を任意の複数のグループに分割できる。

【００６３】この結果、図９〜例示するように、他グル
ープから伝播される、点線で示した信号は無視される。

【００６４】以上のように、各相互接続スイッチのスイ
ッチユニット内の判定器のグループ分割制御レジスタ
を、分割するグループに対応した適当な値にセットする
ことによって、ＸまたはＹ方向に並んだ１次元方向のプ
ロセッサを複数の任意のグループに分割し、グループに
属するプロセッサから出力される信号のみを選択して集
力判定、収束判定を行なうことができる。また、実施例
１で説明したルーティング制御レジスタＲＴＲ（１〜
３）に設定する値を適当な値とすることにより、それら
を組み合わせて２次元のプロセッサグループを構成する
ことも可能であることは自明である。

【００６５】なお、プロセッサを複数の群に分け、それ
ぞれの群内で放送メッセージを転送することを可能にす
る発明を既に本出願人から出願した（特願平３−１８０
７３４）。そこでは、放送メッセージを中継スイッチで
中継するときの経路を指示するレジスタとして経路指示
ビットレジスタを使用する実施例を示した。この実施例
を用いて、上に示した本願の第２の実施例を、この部分
放送を実施するように変形することは容易である。その
際、先願に使用した経路指示ビットレジスタを本願の第
２実施例のルーティング制御レジスタと共通のレジスタ
で実現できる。

【００６６】以上述べた二つの実施例では２次元構成の
場合について説明したが、次元の数がさらに多くなって
も、中継スイッチの構成をそれに合わせて構成すること
により、容易に実現が可能である。

【００６７】さらに、各判定器で用いた、アンド回路の
代わりにオア回路を使用することもできる。この場合、
各プロセッサは、プログラムの実行完了をしたときおよ
び、その結果が収束していると判断したとき、それぞれ
値ゼロの信号を出力すればよい。

【００６８】さらに、以上の二つの実施例を以下のよう
に変形して使用することも可能である。

【００６９】例えば、全てのプロセッサのうちでいずれ
か一つのプロセッサの実行終了を検出するためには、各
プロセッサにより、それが実行終了したときに、実行終
了信号を出すようにした上で、以上の二つの実施例の判
定器内のアンドゲートをオアゲートすればよい。

【００７０】さらに、応用プログラムによっては、全プ
ロセッサの演算処理が完了したとき、各プロセッサから
出力される値の論理和や排他論理、あるいは平均、最大
値、最小値等、を生成するケースが考えられる。それら
の場合には、以上の実施例内の全プロセッサが対応する
値を図中のレジスタ１４３にセットし、ＡＮＤ回路３１
３、ＡＮＤ回路４１３の代わりに、入力された値から論
理和や排他論理、あるいは平均、最大値、最小値等を生
成するための相応の回路を設けることによって、レジス
タ１４４に全プロセッサから出力される値の論理和や排
他論理、あるいは平均、最大値、最小値等を求めること
できる。

【００７１】

【発明の効果】本願発明によれば、大規模なシステムに
適用した場合でも、信号線の負荷容量が大きくならな
い、遅延時間の小さいシステムを実現できる。

【００７２】また本願の他の発明によれば、プロセッサ
のグループ分割をした上で、各グループ内で同期信号の
ような信号の処理を行える。

【図面の簡単な説明】

【図１】本発明第１の実施例における並列計算機の構成
を示す図。

【図２】並列計算機を用いて数値計算を行なう場合の典
型的な処理の手順の概要を示す図。

【図３】本発明第１の実施例、および第２の実施例にお
けるメッセージ中継スイッチのルーティング制御レジス
タによる制御方法を示す図。

【図４】本発明第１の実施例、および第２の実施例にお
ける同期信号中継スイッチの構成とルーティング制御レ
ジスタによるその制御方法を示す図。

【図５】本発明第２の実施例における並列計算機の構成
を示す図。

【図６】図６は、図５の部分ＡＮＤ回路２００の内部の
構成を示す図。

【図７】図１の並列計算機における同期信号の流れを示
す図。

【図８】図５の並列計算機におけるグループ分割を示す
図。

【図９】図５の並列計算機における同期信号の流れを示
す図。

【符号の説明】

１００…プロセッサ、１１０…処理装置、１２０…メモ
リ、２００，５００，６００，７００…中継スイッチＥ
Ｘ、２１０…ルーティング制御レジスタ（ＲＴＲ（１〜
３））、３００，３０１…相互結合スイッチ、４００，
４０１…相互結合スイッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者和田英夫神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者濱中直樹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中越順二東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中輝雄東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者緒方康洋東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者鳥羽達東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者猪貝光祥東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (56)参考文献特開平４−54556（ＪＰ，Ａ) 特開昭63−45670（ＪＰ，Ａ) 特開平２−105961（ＪＰ，Ａ) 特開平１−131950（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサと、該複数のプロセッサ間で複数のメッセージを転送するス
イッチ回路と、該複数のプロセッサからそれぞれ出力される複数の特定
信号に所定の処理を施し、その処理結果を該複数のプロ
セッサに並列に出力する信号処理回路を有し、該スイッチ回路は、それぞれ複数の入力端と複数の出力
端を有し、それぞれ、複数の入力端から入力された複数
のメッセージの転送を行う複数の部分スイッチ回路を含
み、該複数の部分スイッチ回路は、受け持っている複数のプ
ロセッサから送出された複数のメッセージをそれぞれの
メッセージにより決まる他の複数のプロセッサに転送す
るように、互いにおよび該受け持っている複数のプロセ
ッサに接続され、該信号処理回路は、それぞれ該複数の部分スイッチ回路
の一つに対応して設けられた複数の部分処理回路を含
み、各部分処理回路は、それぞれ対応する部分スイッチ回路
の複数の入力端に対応して設けられた複数の特定信号入
力端から入力される複数の特定信号に該所定の論理処理
を施し、その結果を再び特定信号として、その対応する
スイッチ回路の複数の出力端に対応して設けられた複数
の特定信号出力端に並行して出力するものであり、該複数の部分処理回路は、それぞれに対応する複数の部
分スイッチ回路相互の接続関係と同じ接続関係で相互に
接続され、さらに該複数の部分スイッチ回路と該複数の
プロセッサとの接続関係と同じ接続関係で該複数のプロ
セッサに接続されている並列計算機。
【請求項２】前記部分処理回路の各々は、その部分処理
回路の特定信号出力端ごとに設けられ、それぞれがその
部分処理回路の複数の特定信号入力端から入力される複
数の特定信号に前記所定の処理を施して対応する特定信
号出力端に結果を出力する複数の判定器を有する請求項
１記載の並列計算機。
【請求項３】各部分スイッチ回路は、その部分スイッチ
回路の複数の出力端に対応して設けられ、それぞれがそ
の部分スイッチ回路の複数の入力端から入力される複数
のメッセージの一つを選択する複数のセレクタと、いずれかの入力端から入力されたメッセージに応答して
そのメッセージを選択するか否かに関して該複数のセレ
クタを制御する制御回路とを有し、各部分処理回路は、その部分処理回路の複数の特定信号
出力端に対応して設けられ、それぞれがその部分処理回
路の複数の特定信号入力端から入力される複数の特定信
号に対して前記所定の処理を施し、その結果を対応する
特定信号出力端に出力する複数の判定器からなる請求項
１記載の並列計算機。
【請求項４】前記各部分スイッチ回路に含まれる複数の
セレクタの各々は、それぞれ一つのプロセッサと、及び
異なる部分スイッチ回路に属する一つのセレクタとに対
応して設けられ、前記各部分処理回路に含まれる複数の判定器の各々は、
それぞれ一つのプロセッサと、異なる部分処理回路に属
する判定器とに対応して設けられ、異なる部分スイッチ回路にそれぞれ含まれる互いに対応
するセレクタの間、およびこれらセレクタの各々と対応
するプロセッサとの間で転送されるメッセージを中継す
る第１の中継スイッチと、異なる部分処理回路にそれぞ
れ含まれる互いに対応する判定器の間、およびこれら判
定器の各々と対応するプロセッサとの間で転送される特
定信号を中継する第２の中継スイッチとをさらに有する
ことを特徴とする請求項３に記載の並列計算機。
【請求項５】該第２の中継スイッチは、対応する判定器
の間、および対応するプロセッサとこれら判定器のいず
れかとの間で、前記特定信号をどの組のどの方向に転送
するかについてルーティング制御レジスタの保持情報に
より制御されることを特徴とする請求項４記載の並列計
算機。
【請求項６】各プロセッサは、複数の次元の空間の対応
する一つの格子点の座標を与えられており、前記複数の部分スイッチ回路の各々は、該空間の一つの
座標軸の座標値が異なり他の座標軸の座標値が同一のそ
れぞれのプロセッサ列に対応して設けられており、前記複数の部分処理回路の各々も同様に、該空間の一つ
の座標軸の座標値が異なり他の座標軸が座標値が同一の
それぞれのプロセッサ列に対応して設けられている請求
項１記載の並列計算機。
【請求項７】前記複数の判定器の各々は、論理出力端が
前記対応する特定信号出力端に接続されるアンド回路
と、前記複数の特定信号入力端からのそれぞれの特定信
号のうち指定されたもののみを選択して前記アンド回路
の論理入力とし、他をマスクするマスク手段を有するこ
とを特徴とする請求項２記載の並列計算機。
【請求項８】各プロセッサは、該特定信号として、そこ
でのプログラムの実行完了を示す信号を出力する手段を
有し、各部分処理回路に含まれる前記判定器の各々は、
その部分処理回路の複数の特定信号入力端から入力され
る複数の実行完了を示す信号が入力されるアンド回路を
含む請求項２記載の並列計算機。
【請求項９】各プロセッサは、該特定信号として、そこ
でのプログラムの実行結果についての収束判定結果を示
す信号を出力する手段を有し、各部分処理回路に含まれ
る前記判定器の各々は、その部分処理回路の複数の特定
信号入力端から入力される複数の収束判定結果を示す信
号が入力されるアンド回路を含む請求項２記載の並列計
算機。