JPH05342178A - 調停回路およびそれを用いたデータ処理装置 - Google Patents
調停回路およびそれを用いたデータ処理装置Info
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- JPH05342178A JPH05342178A JP4150390A JP15039092A JPH05342178A JP H05342178 A JPH05342178 A JP H05342178A JP 4150390 A JP4150390 A JP 4150390A JP 15039092 A JP15039092 A JP 15039092A JP H05342178 A JPH05342178 A JP H05342178A
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- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000012546 transfer Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 abstract description 18
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract
(57)【要約】
【目的】 複数の処理要求があった場合の調停回路を持
つデータ処理装置において、高速かつ簡単でありなるべ
く公平な調停方法を提供する。 【構成】 並列計算機用ネットワークにおいて、選択抑
止された処理要求が長時間待たされることを防止するた
めに、クロスバスイッチ１０１のＸＢ制御回路１０３に
複数の処理要求の調停を一度に高速に行なうための調停
回路１０５を設け、調停回路１０５に、待たされた処理
要求の優先順位情報を予め設定された値と加算するため
の加算器３０６と、待たされたことを検出するための比
較器３０９と、を含む優先順位ビット変更回路３１１を
設けた。
つデータ処理装置において、高速かつ簡単でありなるべ
く公平な調停方法を提供する。 【構成】 並列計算機用ネットワークにおいて、選択抑
止された処理要求が長時間待たされることを防止するた
めに、クロスバスイッチ１０１のＸＢ制御回路１０３に
複数の処理要求の調停を一度に高速に行なうための調停
回路１０５を設け、調停回路１０５に、待たされた処理
要求の優先順位情報を予め設定された値と加算するため
の加算器３０６と、待たされたことを検出するための比
較器３０９と、を含む優先順位ビット変更回路３１１を
設けた。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特に複数の要求者が同時に一つの対象の使用要求をする
場合の調停回路に関するものである。
特に複数の要求者が同時に一つの対象の使用要求をする
場合の調停回路に関するものである。
【０００２】
【従来の技術】従来、この種の調停回路には、固定優先
順位による方法を用いたものや、先着順による方法を用
いたものがあった。類似の方法として特開平３−１５２
６５７に開示されている方法がある。
順位による方法を用いたものや、先着順による方法を用
いたものがあった。類似の方法として特開平３−１５２
６５７に開示されている方法がある。
【０００３】特開平３−１５２６５７に開示されている
方法は、各プロセッサによって共有されるメモリと、メ
モリ−プロセッサ間の距離の異なる複数のプロセッサか
らなるマルチプロセッサのメモリ要求制御方式に関し、
距離の遠近にかかわらず各プロセッサからのメモリアク
セス時間を均等にすることを可能とする制御方式を提供
するものである。
方法は、各プロセッサによって共有されるメモリと、メ
モリ−プロセッサ間の距離の異なる複数のプロセッサか
らなるマルチプロセッサのメモリ要求制御方式に関し、
距離の遠近にかかわらず各プロセッサからのメモリアク
セス時間を均等にすることを可能とする制御方式を提供
するものである。
【０００４】この従来技術は、調停回路を内部に有する
選択回路により、プロセッサからのメモリ要求を距離の
遠い順に二者択一しながら順次選択し、最終的なメモリ
要求を得る。単に選択回路に到着した順にメモリ要求を
選択する調停方式を用いた場合、遠いプロセッサほど二
者択一される選択回数が多くなるために、メモリに近い
プロセッサほど待たされずにメモリをアクセスできる可
能性が高くなる。また、距離の遠いプロセッサほどメモ
リ要求がメモリに到達する時間が長くなる。したがっ
て、距離が遠いこととあわせ、遠いプロセッサほどさら
にアクセス時間が長くなる。
選択回路により、プロセッサからのメモリ要求を距離の
遠い順に二者択一しながら順次選択し、最終的なメモリ
要求を得る。単に選択回路に到着した順にメモリ要求を
選択する調停方式を用いた場合、遠いプロセッサほど二
者択一される選択回数が多くなるために、メモリに近い
プロセッサほど待たされずにメモリをアクセスできる可
能性が高くなる。また、距離の遠いプロセッサほどメモ
リ要求がメモリに到達する時間が長くなる。したがっ
て、距離が遠いこととあわせ、遠いプロセッサほどさら
にアクセス時間が長くなる。
【０００５】そこでこの従来技術では、選択回路での選
択順を制御するためのプライオリティ情報をメモリ要求
に付加し、さらに調停方式に以下の方式を採用してい
る。
択順を制御するためのプライオリティ情報をメモリ要求
に付加し、さらに調停方式に以下の方式を採用してい
る。
【０００６】（１）調停回路は、選択回路に既に到着し
ている未選択のメモリ要求（次段の選択回路のバッファ
が一杯のため待たされている）と、新たに他から到着し
たメモリ要求のプライオリティ情報を比較し、到着順の
早遅にかかわらず、プライオリティ情報の高低によっ
て、次に選択されるメモリ要求を決定する。
ている未選択のメモリ要求（次段の選択回路のバッファ
が一杯のため待たされている）と、新たに他から到着し
たメモリ要求のプライオリティ情報を比較し、到着順の
早遅にかかわらず、プライオリティ情報の高低によっ
て、次に選択されるメモリ要求を決定する。
【０００７】（２）メモリ要求のプライオリティ情報
は、選択回路で選択されるごとに、あらかじめ定められ
た値が加算され、プライオリティが高められる。 （３）調停によって選択されなかったメモリ要求のプラ
イオリティ情報は、次の調停に備え予め定められた値が
加算され、プライオリティが高められる。
は、選択回路で選択されるごとに、あらかじめ定められ
た値が加算され、プライオリティが高められる。 （３）調停によって選択されなかったメモリ要求のプラ
イオリティ情報は、次の調停に備え予め定められた値が
加算され、プライオリティが高められる。
【０００８】この方式では、距離の遠いプロセッサから
のメモリ要求は、（２）によりメモリに近づくほどプラ
イオリティが高くなり、（１）によって近いプロセッサ
からのメモリ要求を追い越して選択されることが可能と
なる。また、遠距離にあるプロセッサからのメモリ要求
が連続した場合でも、近くのプロセッサからのメモリ要
求は、選択されなかった度に（３）によってプライオリ
ティが高められ、ある時点で選択されることになる。以
上述べた方式によって、プロセッサからメモリまでの距
離の遠近にかかわらず、各プロセッサからのアクセス時
間をほぼ均等にすることができる。
のメモリ要求は、（２）によりメモリに近づくほどプラ
イオリティが高くなり、（１）によって近いプロセッサ
からのメモリ要求を追い越して選択されることが可能と
なる。また、遠距離にあるプロセッサからのメモリ要求
が連続した場合でも、近くのプロセッサからのメモリ要
求は、選択されなかった度に（３）によってプライオリ
ティが高められ、ある時点で選択されることになる。以
上述べた方式によって、プロセッサからメモリまでの距
離の遠近にかかわらず、各プロセッサからのアクセス時
間をほぼ均等にすることができる。
【０００９】
【発明が解決しようとする課題】上記従来技術の調停方
法は、複数のプロセッサの内の２つのプロセッサのメモ
リ要求を択一的に選択していく方法であるため、プロセ
ッサの数に比例して選択部の数が増加し、さらに選択部
を直列に接続するために、すべてのプロセッサの調停を
行なうためには時間がかかるという欠点がある。
法は、複数のプロセッサの内の２つのプロセッサのメモ
リ要求を択一的に選択していく方法であるため、プロセ
ッサの数に比例して選択部の数が増加し、さらに選択部
を直列に接続するために、すべてのプロセッサの調停を
行なうためには時間がかかるという欠点がある。
【００１０】本発明の目的は、均等な距離から複数の処
理要求があった場合の調停回路を備えたデータ処理装置
において、高速かつ簡単に調停を行ない緊急に処理すべ
き要求が長時間待たされることを防止することにある。
理要求があった場合の調停回路を備えたデータ処理装置
において、高速かつ簡単に調停を行ない緊急に処理すべ
き要求が長時間待たされることを防止することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、調停回路における調停の際に他の要求信号のそれと
比較して選択されるか否かを判断するための優先順位情
報を要求信号に付加し、要求信号が調停回路に到着した
順序を示す到着順序情報を、その要求信号毎に保持する
保持手段と、調停を行なうときに、未選択の要求信号の
うち最も優先順位情報の優位な要求信号を選択し、かつ
等しい優先順位情報を持つ要求信号が複数存在する場合
には、さらにその保持手段に保持されている到着順序情
報を比較し、最も到着の早い要求信号を選択する選択手
段と、調停を行なった結果、選択された要求信号に比
べ、到着順序が早かったにもかかわらず選択されなかっ
た要求信号の優先順位情報を、次回の調停の際優位とな
るよう変更する変更手段とを調停回路に持つ。
に、調停回路における調停の際に他の要求信号のそれと
比較して選択されるか否かを判断するための優先順位情
報を要求信号に付加し、要求信号が調停回路に到着した
順序を示す到着順序情報を、その要求信号毎に保持する
保持手段と、調停を行なうときに、未選択の要求信号の
うち最も優先順位情報の優位な要求信号を選択し、かつ
等しい優先順位情報を持つ要求信号が複数存在する場合
には、さらにその保持手段に保持されている到着順序情
報を比較し、最も到着の早い要求信号を選択する選択手
段と、調停を行なった結果、選択された要求信号に比
べ、到着順序が早かったにもかかわらず選択されなかっ
た要求信号の優先順位情報を、次回の調停の際優位とな
るよう変更する変更手段とを調停回路に持つ。
【００１２】
【作用】予め定められた優先順位情報に従って、一度に
複数の処理要求の調停を行なうことで高速にプライオリ
ティをとることができる。待たされた要求信号毎に予め
設定された値を優先順位情報に加算することで待たされ
た要求を優先的に選択することが可能となる。
複数の処理要求の調停を行なうことで高速にプライオリ
ティをとることができる。待たされた要求信号毎に予め
設定された値を優先順位情報に加算することで待たされ
た要求を優先的に選択することが可能となる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。ここでは、複数のプロセッサ間のデータ転送を高
速に行なう並列計算機のネットワークの調停回路を例に
説明する。
する。ここでは、複数のプロセッサ間のデータ転送を高
速に行なう並列計算機のネットワークの調停回路を例に
説明する。
【００１４】図１は並列計算機の全体構成を示してお
り、１００はプロセッサ（以下ＰＥと略す）、１０１は
クロスバスイッチ（以下ＸＢと略す）である。ここでは
Ｘ方向のＸＢを３個（Ｘ０、Ｘ１、Ｘ２）、Ｙ方向のＸ
Ｂを３個（Ｙ０、Ｙ１、Ｙ２）構成した場合のネットワ
ークを示しているが、この数はあくまで一例である。３
次元にＸＢを接続した場合や多段スイッチの場合でも容
易に実現可能である。ＸＢ１０１は入出力のポート数が
３個であることより、３個のスイッチ１０２と３個のＸ
Ｂ制御回路１０３から構成される。またＸＢ制御回路１
０３は経路指示回路１０４と調停回路１０５から構成さ
れる。経路指示回路１０４は入力されたメッセージの出
力先を決定する回路である。たとえばＸＢ制御回路２の
経路指示回路では、スイッチ２すなわちＰＥ０２に出力
すべきメッセージか否かを判断し、出力すべきメッセー
ジであれば送信指示を調停回路１０５へ通知する。調停
回路１０５はそれぞれ３個のＰＥから入力されたメッセ
ージの調停を行なうための回路であり、ここではメッセ
ージに付加された優先順位ビットで決められる。優先順
位ビットが同じ場合はメッセージの到着順、到着が同じ
場合は予め決められた固定優先順位で決めることとす
る。
り、１００はプロセッサ（以下ＰＥと略す）、１０１は
クロスバスイッチ（以下ＸＢと略す）である。ここでは
Ｘ方向のＸＢを３個（Ｘ０、Ｘ１、Ｘ２）、Ｙ方向のＸ
Ｂを３個（Ｙ０、Ｙ１、Ｙ２）構成した場合のネットワ
ークを示しているが、この数はあくまで一例である。３
次元にＸＢを接続した場合や多段スイッチの場合でも容
易に実現可能である。ＸＢ１０１は入出力のポート数が
３個であることより、３個のスイッチ１０２と３個のＸ
Ｂ制御回路１０３から構成される。またＸＢ制御回路１
０３は経路指示回路１０４と調停回路１０５から構成さ
れる。経路指示回路１０４は入力されたメッセージの出
力先を決定する回路である。たとえばＸＢ制御回路２の
経路指示回路では、スイッチ２すなわちＰＥ０２に出力
すべきメッセージか否かを判断し、出力すべきメッセー
ジであれば送信指示を調停回路１０５へ通知する。調停
回路１０５はそれぞれ３個のＰＥから入力されたメッセ
ージの調停を行なうための回路であり、ここではメッセ
ージに付加された優先順位ビットで決められる。優先順
位ビットが同じ場合はメッセージの到着順、到着が同じ
場合は予め決められた固定優先順位で決めることとす
る。
【００１５】図２はメッセージフォーマットを示してお
り、送信ＰＥ番号、受信ＰＥ番号の他に、ＣＴＬビット
の中には予め設定された優先順位ビットが付加されてい
る。
り、送信ＰＥ番号、受信ＰＥ番号の他に、ＣＴＬビット
の中には予め設定された優先順位ビットが付加されてい
る。
【００１６】図３は調停回路１０５の構成図であり、メ
ッセージに付加された優先順位ビットと、経路指示回路
１０４により生成されたメッセージの送信指示信号が入
力される。３００は到着時刻を生成するための相対時刻
生成回路、３０１は到着時刻を保持するレジスタ、３０
２は到着時刻及び優先順位ビットの最大値を算出するた
めの最大値算出回路、３０３は最大値とそれぞれの到着
時刻及び優先順位ビットの一致を検出する一致検出回
路、３０４はプライオリティエンコーダ、３０５は選択
されたメッセージの番号を保持するレジスタである。３
１１は優先順位ビット変更回路であり、待たされたメッ
セージの優先順位ビットの変更を行なう。３０６は優先
順位ビットを＋１するための加算器、３０７は優先順位
ビットを保持するレジスタ、３０８は＋１された優先順
位ビットかメッセージに付加された優先順位ビットかを
選択する選択回路、３０９は待たされたか否かを調べる
ために選択されたメッセージの到着時刻とそれぞれの到
着時刻を比較する比較器、３１０は選択されたメッセー
ジの到着時刻を選択する選択回路である。
ッセージに付加された優先順位ビットと、経路指示回路
１０４により生成されたメッセージの送信指示信号が入
力される。３００は到着時刻を生成するための相対時刻
生成回路、３０１は到着時刻を保持するレジスタ、３０
２は到着時刻及び優先順位ビットの最大値を算出するた
めの最大値算出回路、３０３は最大値とそれぞれの到着
時刻及び優先順位ビットの一致を検出する一致検出回
路、３０４はプライオリティエンコーダ、３０５は選択
されたメッセージの番号を保持するレジスタである。３
１１は優先順位ビット変更回路であり、待たされたメッ
セージの優先順位ビットの変更を行なう。３０６は優先
順位ビットを＋１するための加算器、３０７は優先順位
ビットを保持するレジスタ、３０８は＋１された優先順
位ビットかメッセージに付加された優先順位ビットかを
選択する選択回路、３０９は待たされたか否かを調べる
ために選択されたメッセージの到着時刻とそれぞれの到
着時刻を比較する比較器、３１０は選択されたメッセー
ジの到着時刻を選択する選択回路である。
【００１７】図１に示す並列計算機において、ＰＥ００
からＰＥ２２へデータを転送する場合を例にとって説明
する。ここではメッセージの経路をＸ方向、Ｙ方向の順
とするがこの数はあくまで一例である。プログラムの実
行中にＰＥ００からＰＥ２２へデータ転送の必要性が生
じた場合、ＰＥ００はメッセージを生成してＸＢ−Ｘ０
へ送信する。この時送信元であるＰＥ００ではメッセー
ジに優先順位ビットを付加する。すなわち、転送するメ
ッセージに予め優先順位ビットを付加することで、緊急
に転送すべきメッセージが優先されるようにするためで
ある。たとえば故障がおこったときに全ＰＥへ至急通知
したい場合は、予め優先順位を高くすることで調停回路
１０５での選択確率を高くできる。ＸＢ−Ｘ０では、経
路指示回路１０４にてメッセージ中の受信ＰＥ番号とＣ
ＴＬビットからメッセージの転送経路を決定する。すな
わち、ＸＢ制御回路０、１、２の経路指示回路１０４
で、それぞれのスイッチ１０２からそのメッセージを出
力するか否かを判断する。スイッチからメッセージを出
力する場合には、送信指示信号と優先順位ビットを調停
回路１０５へ送る。調停回路１０５の入力Ｘ０、Ｘ１、
Ｘ２はそれぞれＰＥ００、ＰＥ０１、ＰＥ０２から入力
されたメッセージの送信指示信号と優先順位ビットであ
る。そして、調停回路１０５にて経路指示回路１０４か
らの送信指示信号と優先順位ビットからメッセージ転送
の優先順位を決め、ＸＢ−Ｘ０の各出力に接続されたス
イッチ１０２を切り替えて、受信先ＰＥへメッセージを
送る。この場合ＰＥ００から送信されたメッセージは、
ＸＢ制御回路２の経路指示回路１０４によりスイッチ２
から出力するメッセージであることが判断され、調停回
路１０５にてメッセージの調停が行なわれ、スイッチ２
を切り替えてＰＥ０２へ送られる。
からＰＥ２２へデータを転送する場合を例にとって説明
する。ここではメッセージの経路をＸ方向、Ｙ方向の順
とするがこの数はあくまで一例である。プログラムの実
行中にＰＥ００からＰＥ２２へデータ転送の必要性が生
じた場合、ＰＥ００はメッセージを生成してＸＢ−Ｘ０
へ送信する。この時送信元であるＰＥ００ではメッセー
ジに優先順位ビットを付加する。すなわち、転送するメ
ッセージに予め優先順位ビットを付加することで、緊急
に転送すべきメッセージが優先されるようにするためで
ある。たとえば故障がおこったときに全ＰＥへ至急通知
したい場合は、予め優先順位を高くすることで調停回路
１０５での選択確率を高くできる。ＸＢ−Ｘ０では、経
路指示回路１０４にてメッセージ中の受信ＰＥ番号とＣ
ＴＬビットからメッセージの転送経路を決定する。すな
わち、ＸＢ制御回路０、１、２の経路指示回路１０４
で、それぞれのスイッチ１０２からそのメッセージを出
力するか否かを判断する。スイッチからメッセージを出
力する場合には、送信指示信号と優先順位ビットを調停
回路１０５へ送る。調停回路１０５の入力Ｘ０、Ｘ１、
Ｘ２はそれぞれＰＥ００、ＰＥ０１、ＰＥ０２から入力
されたメッセージの送信指示信号と優先順位ビットであ
る。そして、調停回路１０５にて経路指示回路１０４か
らの送信指示信号と優先順位ビットからメッセージ転送
の優先順位を決め、ＸＢ−Ｘ０の各出力に接続されたス
イッチ１０２を切り替えて、受信先ＰＥへメッセージを
送る。この場合ＰＥ００から送信されたメッセージは、
ＸＢ制御回路２の経路指示回路１０４によりスイッチ２
から出力するメッセージであることが判断され、調停回
路１０５にてメッセージの調停が行なわれ、スイッチ２
を切り替えてＰＥ０２へ送られる。
【００１８】ここで図３を用いて、調停回路１０５に複
数のメッセージが入力された時の調停方法を説明する。
ＸＢ制御回路１０３にそれぞれ３つのＰＥからメッセー
ジが入力され、経路指示回路１０４で自スイッチ１０２
からの出力であると判断されると、調停回路１０５に送
信指示信号と優先順位ビットが入力される。調停回路１
０５ではそれぞれ送信指示信号によりレジスタ３０１に
到着時刻がセットされ、優先順位ビット変更回路３１１
のレジスタ３０７にはそれぞれメッセージに付加された
優先順位ビットがセットされる。そして上位を優先順位
ビット、下位を到着時刻を示すビットとし最大値算出回
路３０２へ入力し最大値を求める（ここでは優先順位ビ
ットも到着時刻も高い方が優先されることとする）。す
なわち、まず優先順位ビットの高い方の選択を行ない、
更に優先順位ビットが同じ場合到着時刻の高い方の選択
を行なう。そしてその最大値とそれぞれのメッセージの
優先順位ビット及び到着時刻の一致を一致検出回路３０
３で検出する。すなわち、優先順位ビット及び到着時刻
が最大であるメッセージの算出を行なう。更に最大値の
メッセージが複数ある場合のために、プライオリティエ
ンコーダ３０４でエンコードし、スイッチ１０２に出力
すべきメッセージを決定し、レジスタ３０５にメッセー
ジの番号をセットする。優先順位ビット変更回路３１１
では、調停により選択されなかったメッセージの優先順
位ビットを変更する。ここでは一度待たされたメッセー
ジの優先順位ビットを加算器３０６で＋１するが、この
数はあくまで一例である。まず調停により選ばれたメッ
セージの到着時刻を、レジスタ３０５の値により選択回
路３１０で選択する。そしてその値と各到着時刻をそれ
ぞれ比較器３０９で比較する。各メッセージの到着時刻
が選ばれたメッセージの到着時刻より大きい場合、メッ
セージが待たされたことを示しており、他のメッセージ
より優先順位が低いために選択されなかったメッセージ
の場合には選択回路３０８で加算器３０６の結果を選択
する。加算器３０６では最初にセットされた優先順位ビ
ットに＋１を行なっており、選択された加算器３０６の
結果をレジスタ３０７にセットする。この値が次にプラ
イオリティをとる時の優先順位ビットとなり、優先順位
ビットが＋１されたことによりなるべく早くそのメッセ
ージが選ばれるようになる。なお、調停回路において変
更された優先順位ビットは調停をとることのみに使用さ
れ、メッセージに付加された優先順位ビットは変更され
ず転送される。
数のメッセージが入力された時の調停方法を説明する。
ＸＢ制御回路１０３にそれぞれ３つのＰＥからメッセー
ジが入力され、経路指示回路１０４で自スイッチ１０２
からの出力であると判断されると、調停回路１０５に送
信指示信号と優先順位ビットが入力される。調停回路１
０５ではそれぞれ送信指示信号によりレジスタ３０１に
到着時刻がセットされ、優先順位ビット変更回路３１１
のレジスタ３０７にはそれぞれメッセージに付加された
優先順位ビットがセットされる。そして上位を優先順位
ビット、下位を到着時刻を示すビットとし最大値算出回
路３０２へ入力し最大値を求める（ここでは優先順位ビ
ットも到着時刻も高い方が優先されることとする）。す
なわち、まず優先順位ビットの高い方の選択を行ない、
更に優先順位ビットが同じ場合到着時刻の高い方の選択
を行なう。そしてその最大値とそれぞれのメッセージの
優先順位ビット及び到着時刻の一致を一致検出回路３０
３で検出する。すなわち、優先順位ビット及び到着時刻
が最大であるメッセージの算出を行なう。更に最大値の
メッセージが複数ある場合のために、プライオリティエ
ンコーダ３０４でエンコードし、スイッチ１０２に出力
すべきメッセージを決定し、レジスタ３０５にメッセー
ジの番号をセットする。優先順位ビット変更回路３１１
では、調停により選択されなかったメッセージの優先順
位ビットを変更する。ここでは一度待たされたメッセー
ジの優先順位ビットを加算器３０６で＋１するが、この
数はあくまで一例である。まず調停により選ばれたメッ
セージの到着時刻を、レジスタ３０５の値により選択回
路３１０で選択する。そしてその値と各到着時刻をそれ
ぞれ比較器３０９で比較する。各メッセージの到着時刻
が選ばれたメッセージの到着時刻より大きい場合、メッ
セージが待たされたことを示しており、他のメッセージ
より優先順位が低いために選択されなかったメッセージ
の場合には選択回路３０８で加算器３０６の結果を選択
する。加算器３０６では最初にセットされた優先順位ビ
ットに＋１を行なっており、選択された加算器３０６の
結果をレジスタ３０７にセットする。この値が次にプラ
イオリティをとる時の優先順位ビットとなり、優先順位
ビットが＋１されたことによりなるべく早くそのメッセ
ージが選ばれるようになる。なお、調停回路において変
更された優先順位ビットは調停をとることのみに使用さ
れ、メッセージに付加された優先順位ビットは変更され
ず転送される。
【００１９】ＰＥ０２ではＸＢ−Ｘ０から入力されたメ
ッセージを受信先であるＰＥ２２へ送るために、ＸＢ−
Ｙ２へ送信する。そしてＸＢ−Ｙ２では、ＸＢ−Ｘ０と
同じようにＸＢ制御回路にて転送先を決定し、ＰＥ０２
から入力されたメッセージがＰＥ２２へ送られる。
ッセージを受信先であるＰＥ２２へ送るために、ＸＢ−
Ｙ２へ送信する。そしてＸＢ−Ｙ２では、ＸＢ−Ｘ０と
同じようにＸＢ制御回路にて転送先を決定し、ＰＥ０２
から入力されたメッセージがＰＥ２２へ送られる。
【００２０】ここで調停回路の動作例について、たとえ
ば４つのプロセッサＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３か
らＰＥｎに対してメッセージが転送された場合を例にと
って説明する。図４は到着順による調停結果を示してい
る。到着時刻が同じ場合は優先順位ビットが高い方を選
択し、優先順位ビットが同じ場合は固定優先順位とす
る。図５は本実施例の調停方法であり、メッセージが待
たされても優先順位ビットが変わらない場合の調停結果
を示している。図６は本実施例の調停方法であり、待た
されたメッセージの優先順位ビットが＋１される場合の
調停結果を示している。それぞれ４回の調停を行ない、
□印が選択されたメッセージを示している。なお、ＰＥ
３は２回目の調停の時に転送要求があったものとする。
図４ではＰＥ１、ＰＥ０、ＰＥ２、ＰＥ３から来るメッ
セージの順に選択される。到着順を最優先とした場合
は、予め設定された優先順位ビットが高くとも到着が遅
い時は待たされてしまう。緊急に転送すべきメッセージ
があっても待たされることとなる。図５ではＰＥ０、Ｐ
Ｅ３、ＰＥ２、ＰＥ１から来るメッセージの順に選択さ
れる。この場合、待たされても優先順位ビットが変わら
ないために最初に設定された値のみで調停が行なわれ
る。すなわち、ＰＥ３のように到着時刻が遅い場合でも
優先順位ビットが高いために、先に選択されることとな
る。このため予め設定された優先順位ビットが低い場
合、メッセージが早く到着しても長時間待たされること
がある。これに対して図６ではＰＥ０、ＰＥ２、ＰＥ
１、ＰＥ３から来るメッセージの順に選択される。２回
目の調停において、１回目の調停で待たされたＰＥ１、
ＰＥ２の優先順位ビットが＋１されるためＰＥ２が先に
選択される。３回目の調停においても、ＰＥ１の優先順
位ビットが＋１されるためＰＥ１が選択される。そして
４回目にあとから到着したＰＥ３が選択される。すなわ
ち、待たされる度にメッセージの優先順位ビットが増え
ていくために、予め設定された優先順位ビットが低い場
合でも長時間待たされることはありえない。
ば４つのプロセッサＰＥ０、ＰＥ１、ＰＥ２、ＰＥ３か
らＰＥｎに対してメッセージが転送された場合を例にと
って説明する。図４は到着順による調停結果を示してい
る。到着時刻が同じ場合は優先順位ビットが高い方を選
択し、優先順位ビットが同じ場合は固定優先順位とす
る。図５は本実施例の調停方法であり、メッセージが待
たされても優先順位ビットが変わらない場合の調停結果
を示している。図６は本実施例の調停方法であり、待た
されたメッセージの優先順位ビットが＋１される場合の
調停結果を示している。それぞれ４回の調停を行ない、
□印が選択されたメッセージを示している。なお、ＰＥ
３は２回目の調停の時に転送要求があったものとする。
図４ではＰＥ１、ＰＥ０、ＰＥ２、ＰＥ３から来るメッ
セージの順に選択される。到着順を最優先とした場合
は、予め設定された優先順位ビットが高くとも到着が遅
い時は待たされてしまう。緊急に転送すべきメッセージ
があっても待たされることとなる。図５ではＰＥ０、Ｐ
Ｅ３、ＰＥ２、ＰＥ１から来るメッセージの順に選択さ
れる。この場合、待たされても優先順位ビットが変わら
ないために最初に設定された値のみで調停が行なわれ
る。すなわち、ＰＥ３のように到着時刻が遅い場合でも
優先順位ビットが高いために、先に選択されることとな
る。このため予め設定された優先順位ビットが低い場
合、メッセージが早く到着しても長時間待たされること
がある。これに対して図６ではＰＥ０、ＰＥ２、ＰＥ
１、ＰＥ３から来るメッセージの順に選択される。２回
目の調停において、１回目の調停で待たされたＰＥ１、
ＰＥ２の優先順位ビットが＋１されるためＰＥ２が先に
選択される。３回目の調停においても、ＰＥ１の優先順
位ビットが＋１されるためＰＥ１が選択される。そして
４回目にあとから到着したＰＥ３が選択される。すなわ
ち、待たされる度にメッセージの優先順位ビットが増え
ていくために、予め設定された優先順位ビットが低い場
合でも長時間待たされることはありえない。
【００２１】以上説明したように、一度に到着時刻及び
優先順位ビットを比較し、最大値を算出することで高速
に調停ができる。また待たされたメッセージの優先順位
ビットを＋１することで、次に調停を行なう時に待たさ
れたメッセージがなるべく早く選ばれるようになる。
優先順位ビットを比較し、最大値を算出することで高速
に調停ができる。また待たされたメッセージの優先順位
ビットを＋１することで、次に調停を行なう時に待たさ
れたメッセージがなるべく早く選ばれるようになる。
【００２２】〈変形例〉 （１）実施例において、優先順位ビットを変更する代わ
りに待たされたメッセージの到着時刻を変更して次の調
停での選択確率をあげる場合、優先順位ビットを変更す
る場合と同じように加算器３０６、レジスタ３０７、選
択回路３０８を設けて、到着時刻の変更を行なうことで
容易に実現できる。
りに待たされたメッセージの到着時刻を変更して次の調
停での選択確率をあげる場合、優先順位ビットを変更す
る場合と同じように加算器３０６、レジスタ３０７、選
択回路３０８を設けて、到着時刻の変更を行なうことで
容易に実現できる。
【００２３】（２）実施例において、到着時刻も変更し
て次の調停での選択確率をあげる場合、優先順位ビット
変更回路のほかに、優先順位ビットを変更する場合と同
じように加算器３０６、レジスタ３０７、選択回路３０
８を設けて、到着時刻の変更を行なうことで容易に実現
できる。
て次の調停での選択確率をあげる場合、優先順位ビット
変更回路のほかに、優先順位ビットを変更する場合と同
じように加算器３０６、レジスタ３０７、選択回路３０
８を設けて、到着時刻の変更を行なうことで容易に実現
できる。
【００２４】（３）実施例において、調停回路で変更さ
れた優先順位ビットが新しい優先順位ビットとしてメッ
セージに付加され、次段のＸＢでの調停で優位となるよ
うにする場合、優先順位ビット変更回路３１１のレジス
タ３０７の値をレジスタ３０５の値により選択し、メッ
セージに付加することで実現できる。
れた優先順位ビットが新しい優先順位ビットとしてメッ
セージに付加され、次段のＸＢでの調停で優位となるよ
うにする場合、優先順位ビット変更回路３１１のレジス
タ３０７の値をレジスタ３０５の値により選択し、メッ
セージに付加することで実現できる。
【００２５】（４）変形例（３）において、到着時刻も
変更して次の調停での選択確率をあげる場合、優先順位
ビット変更回路のほかに、優先順位ビットを変更する場
合と同じように加算器３０６、レジスタ３０７、選択回
路３０８を設けて、到着時刻の変更を行なうことで容易
に実現できる。
変更して次の調停での選択確率をあげる場合、優先順位
ビット変更回路のほかに、優先順位ビットを変更する場
合と同じように加算器３０６、レジスタ３０７、選択回
路３０８を設けて、到着時刻の変更を行なうことで容易
に実現できる。
【００２６】（５）実施例において、調停方法を到着順
とし、到着が同じ場合はメッセージに付加された優先順
位ビットで決められ、優先順位ビットが同じ場合は予め
決められた固定優先順位で決められることとする場合、
レジスタ３０１の値を上位としレジスタ３０７の値を下
位とし、最大値算出回路３０２へ入力し最大値を求める
ことで実現できる。
とし、到着が同じ場合はメッセージに付加された優先順
位ビットで決められ、優先順位ビットが同じ場合は予め
決められた固定優先順位で決められることとする場合、
レジスタ３０１の値を上位としレジスタ３０７の値を下
位とし、最大値算出回路３０２へ入力し最大値を求める
ことで実現できる。
【００２７】（６）実施例において、変形例（５）と同
じ調停方法とし、待たされたメッセージの到着時刻を変
更して次の調停での選択確率をあげる場合、優先順位ビ
ットを変更する場合と同じように加算器３０６、レジス
タ３０７、選択回路３０８を設けて、到着時刻の変更を
行なうことで容易に実現できる。
じ調停方法とし、待たされたメッセージの到着時刻を変
更して次の調停での選択確率をあげる場合、優先順位ビ
ットを変更する場合と同じように加算器３０６、レジス
タ３０７、選択回路３０８を設けて、到着時刻の変更を
行なうことで容易に実現できる。
【００２８】（７）変形例（５）において、到着時刻も
変更して次の調停での選択確率をあげる場合、優先順位
ビット変更回路のほかに、優先順位ビットを変更する場
合と同じように加算器３０６、レジスタ３０７、選択回
路３０８を設けて、到着時刻の変更を行なうことで容易
に実現できる。
変更して次の調停での選択確率をあげる場合、優先順位
ビット変更回路のほかに、優先順位ビットを変更する場
合と同じように加算器３０６、レジスタ３０７、選択回
路３０８を設けて、到着時刻の変更を行なうことで容易
に実現できる。
【００２９】（８）実施例において、変形例（５）と同
じ調停方法とし、調停回路で変更された優先順位ビット
が新しい優先順位ビットとしてメッセージに付加され、
次段のＸＢでの調停で優位となるようにする場合、優先
順位ビット変更回路３１１のレジスタ３０７の値をレジ
スタ３０５の値により選択し、メッセージに付加するこ
とで実現できる。
じ調停方法とし、調停回路で変更された優先順位ビット
が新しい優先順位ビットとしてメッセージに付加され、
次段のＸＢでの調停で優位となるようにする場合、優先
順位ビット変更回路３１１のレジスタ３０７の値をレジ
スタ３０５の値により選択し、メッセージに付加するこ
とで実現できる。
【００３０】（９）変形例（８）において、到着時刻も
変更して次の調停での選択確率をあげる場合、優先順位
ビット変更回路のほかに、優先順位ビットを変更する場
合と同じように加算器３０６、レジスタ３０７、選択回
路３０８を設けて、到着時刻の変更を行なうことで容易
に実現できる。
変更して次の調停での選択確率をあげる場合、優先順位
ビット変更回路のほかに、優先順位ビットを変更する場
合と同じように加算器３０６、レジスタ３０７、選択回
路３０８を設けて、到着時刻の変更を行なうことで容易
に実現できる。
【００３１】（１０）待たされた回数をカウントし、そ
の値を次段のＸＢでの調停に反映させる場合、待たされ
た回数をメッセージと一緒に転送し、調停回路の最大値
算出回路の上位ビットにマージして調停を行なう。この
時待たされた回数のカウント方法として、待たされたこ
とを検出するための比較器３０９と選択回路３１０を設
け、待たされたメッセージの回数をカウントするための
加算器３０６とレジスタ３０７を設け、それぞれの加算
器３０６の出力に選択回路を設け、レジスタ３０５の値
により選択し、その値をメッセージと一緒に転送するこ
とで実現できる。
の値を次段のＸＢでの調停に反映させる場合、待たされ
た回数をメッセージと一緒に転送し、調停回路の最大値
算出回路の上位ビットにマージして調停を行なう。この
時待たされた回数のカウント方法として、待たされたこ
とを検出するための比較器３０９と選択回路３１０を設
け、待たされたメッセージの回数をカウントするための
加算器３０６とレジスタ３０７を設け、それぞれの加算
器３０６の出力に選択回路を設け、レジスタ３０５の値
により選択し、その値をメッセージと一緒に転送するこ
とで実現できる。
【００３２】
【発明の効果】本発明によれば、複数の処理要求が競合
した場合一度にすべてのメッセージの調停を行なうため
に、高速かつ簡単にプライオリティをとることができ
る。待たされたメッセージの優先順位情報を予め設定さ
れた値と加算することで、メッセージが長時間待たされ
ることを防止できる。
した場合一度にすべてのメッセージの調停を行なうため
に、高速かつ簡単にプライオリティをとることができ
る。待たされたメッセージの優先順位情報を予め設定さ
れた値と加算することで、メッセージが長時間待たされ
ることを防止できる。
【図１】本発明の実施例による並列計算機の構成図であ
る。
る。
【図２】本発明の実施例によるメッセージのフォーマッ
トの図である。
トの図である。
【図３】図１に示す経路指示回路の構成図である。
【図４】従来の調停による例題を示す表である。
【図５】従来の調停による例題を示す表である。
【図６】本発明の調停による例題を示す表である。
１００…プロセッサ、１０１…ネットワーク、１０３…
経路指示回路、１０５…優先順位ビット変更回路、３０
６…加算器、３０７…レジスタ、３０８…選択回路、３
０９…比較器、３１０…選択回路。
経路指示回路、１０５…優先順位ビット変更回路、３０
６…加算器、３０７…レジスタ、３０８…選択回路、３
０９…比較器、３１０…選択回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武内 茂雄 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 鳥羽 達 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 首藤 信一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 濱中 直樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (17)
- 【請求項１】複数の要求信号のいずれか１つを選択する
調停回路であって、 それぞれの要求信号が該調停回路に到着したときに、そ
れぞれの要求信号の到着の順序を判別するための到着順
序情報を生成する回路と、 それぞれの要求信号に対して定められた優先順位および
それぞれの要求信号に対して生成された到着順序情報と
の組み合わせに基づいて、該複数の要求信号の一つを選
択する回路とを有する調停回路。 - 【請求項２】該選択回路は、該複数の要求信号のうち、
優先順位が最も高い要求信号が一つの場合には、その要
求信号を選択し、優先順位が最も高い要求信号が複数あ
る場合には、それらの複数の要求信号のうち、最も先に
その調停回路に到着したの要求信号を選択するように、
該組み合わせに基づいて該複数の要求信号の一つを選択
する回路からなる請求項１の調停回路。 - 【請求項３】該選択回路は、該最も高い優先順位の要求
信号を、それぞれの要求に付された優先順位情報により
選択する回路を有する請求項２の調停回路。 - 【請求項４】選択されなかった要求信号のうち、該選択
された要求信号に比べ、到着順序が早かった少なくとも
一つの要求信号の優先順位を、その調停回路におけるそ
の後の調停のために、高くする回路をさらに有する請求
項２の調停回路。 - 【請求項５】該選択回路は、該最も高い優先順位の要求
信号を、それぞれの要求に付された優先順位情報により
選択する回路を有し、 該優先順位を高くする回路は、その一つの選択されなか
った要求信号に付された優先順位情報を修正する回路か
らなり、 該調停回路は、該選択されなかった一つの要求信号が、
その調停回路におけるその後の調停の結果選択された場
合には、その一つの要求信号に修正前の優先順位情報を
付して出力する回路をさらに有する請求項４の調停回
路。 - 【請求項６】選択されなかった要求信号のうち、該選択
された要求信号に比べ、到着順序が早かった少なくとも
一つの要求信号の到着順序を、その調停回路におけるそ
の後の調停のために、より早い順序とするように、その
一つの要求信号に対して生成された到着順序情報を変更
する回路をさらに有する請求項２の調停回路。 - 【請求項７】選択されなかった要求信号のうち、該選択
された要求信号に比べ、到着順序が早かった少なくとも
一つの要求信号の優先順位および到着順序情報を、その
調停回路におけるその後の調停のために、それぞれより
高い優先順位およびより早い到着順序とするように、変
更する回路をさらに有する請求項２の調停回路。 - 【請求項８】該選択回路は、該最も高い優先順位の要求
信号を、それぞれの要求に付された優先順位情報により
選択する回路を有し、 該優先順位を高くする回路は、その一つの選択されなか
った要求信号に付された優先順位情報を修正する回路か
らなり、 該調停回路は、該選択されなかった一つの要求信号が、
その調停回路におけるその後の調停の結果選択された場
合には、その一つの要求信号に修正前の優先順位情報を
付して出力する回路をさらに有する請求項７の調停回
路。 - 【請求項９】複数のプロセッサと、 該複数のプロセッサを相互に接続するスイッチ回路網を
有し、 各プロセッサは、送出すべきメッセージに、そのメッセ
ージの優先順位を表す優先順位情報を付して送出する手
段を有し、 該スイッチ回路網は、複数のプロセッサから送出された
複数のメッセージを、それぞれにより指定されるプロセ
ッサに転送するための転送路と、該転送路中の異なる部
分に設けられ、それぞれ異なる経路から入力され、同じ
経路に出力すべき複数のメッセージの一つをそれぞれ選
択するための複数の調停回路とを有し、 各調停回路は、 複数のメッセージがその調停回路に到着したときに、そ
れぞれのメッセージの到着の順序を判別するための到着
順序情報を生成する回路と、 それぞれのメッセージに付された優先順位情報およびそ
れぞれのメッセージに対して生成された到着順序情報と
の組み合わせに基づいて、該複数のメッセージの一つを
選択する回路とを有するデータ処理装置。 - 【請求項１０】該選択回路は、該複数のメッセージのう
ち、優先順位が最も高いメッセージが一つの場合には、
そのメッセージを選択し、優先順位が最も高いメッセー
ジが複数ある場合には、それらの複数のメッセージのう
ち、最も先にその調停回路に到着したのメッセージを選
択するように、該組み合わせに基づいて該複数のメッセ
ージの一つを選択する回路からなる請求項９のデータ処
理装置。 - 【請求項１１】該選択回路は、該最も高い優先順位のメ
ッセージを、それぞれの要求に付された優先順位情報に
より選択する回路を有する請求項１０のデータ処理装
置。 - 【請求項１２】選択されなかったメッセージのうち、該
選択されたメッセージに比べ、到着順序が早かった少な
くとも一つのメッセージの優先順位を、その調停回路に
おけるその後の調停のために、高くする回路をさらに有
する請求項１０のデータ処理装置。 - 【請求項１３】該選択回路は、該最も高い優先順位のメ
ッセージを、それぞれの要求に付された優先順位情報に
より選択する回路を有し、 該優先順位を高くする回路は、その一つの選択されなか
ったメッセージに付された優先順位情報を修正する回路
からなり、 該調停回路は、該選択されなかった一つのメッセージ
が、その調停回路におけるその後の調停の結果選択され
た場合には、その一つのメッセージに修正前の優先順位
情報を付して出力する回路をさらに有する請求項１２の
データ処理装置。 - 【請求項１４】選択されなかったメッセージのうち、該
選択されたメッセージに比べ、到着順序が早かった少な
くとも一つのメッセージの到着順序を、その調停回路に
おけるその後の調停のために、より早い順序とするよう
に、その一つのメッセージに対して生成された到着順序
情報を変更する回路をさらに有する請求項１０のデータ
処理装置。 - 【請求項１５】選択されなかったメッセージのうち、該
選択されたメッセージに比べ、到着順序が早かった少な
くとも一つのメッセージの優先順位および到着順序情報
を、その調停回路におけるその後の調停のために、それ
ぞれより高い優先順位およびより早い到着順序とするよ
うに、変更する回路をさらに有する請求項１０のデータ
処理装置。 - 【請求項１６】該選択回路は、該最も高い優先順位のメ
ッセージを、それぞれの要求に付された優先順位情報に
より選択する回路を有し、 該優先順位を高くする回路は、その一つの選択されなか
ったメッセージに付された優先順位情報を修正する回路
からなり、 該調停回路は、該選択されなかった一つのメッセージ
が、その調停回路におけるその後の調停の結果選択され
た場合には、その一つのメッセージに修正前の優先順位
情報を付して出力する回路をさらに有する請求項１５の
データ処理装置。 - 【請求項１７】複数のプロセッサと、 該複数のプロセッサを相互に接続するスイッチ回路網を
有し、 各プロセッサは、送出すべきメッセージに、そのメッセ
ージの優先順位を表す優先順位情報を付して送出する手
段を有し、 該スイッチ回路網は、複数のプロセッサから送出された
複数のメッセージを、それぞれにより指定されるプロセ
ッサに転送するための転送路と、該転送路中の異なる部
分に設けられ、それぞれ異なる経路から入力され、同じ
経路に出力すべき複数のメッセージの一つをそれぞれ選
択するための複数の調停回路とを有し、 各調停回路は、 複数のメッセージがその調停回路に到着したときに、そ
れぞれのメッセージの到着の順序を判別するための到着
順序情報を生成する回路と、 それぞれのメッセージに付された優先順位情報およびそ
れぞれのメッセージに対して生成された到着順序情報と
の組み合わせに基づいて、該複数のメッセージの一つを
選択する回路と、 選択されなかったメッセージのうち、該選択されたメッ
セージに比べ、到着順序が早かった少なくとも一つのメ
ッセージの優先順位を、その調停回路におけるその後の
調停のために、それぞれより高い優先順位とするよう
に、その選択されなかった一つのメッセージに付された
優先順位情報を変更する回路と、 該選択されなかった一つのメッセージが、その調停回路
におけるその後の調停の結果選択された場合には、その
一つのメッセージに修正前の優先順位情報を付して出力
する回路を有するデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150390A JPH05342178A (ja) | 1992-06-10 | 1992-06-10 | 調停回路およびそれを用いたデータ処理装置 |
| US08/073,075 US5617545A (en) | 1992-06-10 | 1993-06-09 | Arbitration circuit capable of changing the priority and arrival time of nonselected requests |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150390A JPH05342178A (ja) | 1992-06-10 | 1992-06-10 | 調停回路およびそれを用いたデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342178A true JPH05342178A (ja) | 1993-12-24 |
Family
ID=15495949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150390A Pending JPH05342178A (ja) | 1992-06-10 | 1992-06-10 | 調停回路およびそれを用いたデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617545A (ja) |
| JP (1) | JPH05342178A (ja) |
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| EP1895430A1 (en) | 2006-08-18 | 2008-03-05 | Fujitsu Ltd. | Arbiter, crossbar, request selection method and information processing device |
| US11494121B2 (en) | 2020-06-17 | 2022-11-08 | Samsung Electronics Co., Ltd. | Memory device for performing in-memory processing |
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| US10721269B1 (en) | 2009-11-06 | 2020-07-21 | F5 Networks, Inc. | Methods and system for returning requests with javascript for clients before passing a request to a server |
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